JP3044956B2 - 高速ディジタル信号処理回路 - Google Patents
高速ディジタル信号処理回路Info
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- JP3044956B2 JP3044956B2 JP5002998A JP299893A JP3044956B2 JP 3044956 B2 JP3044956 B2 JP 3044956B2 JP 5002998 A JP5002998 A JP 5002998A JP 299893 A JP299893 A JP 299893A JP 3044956 B2 JP3044956 B2 JP 3044956B2
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Description
【０００１】
【産業上の利用分野】本発明は高速ディジタル信号処理
回路に関し、特にその高速動作テストに関する。
回路に関し、特にその高速動作テストに関する。
【０００２】
【従来の技術】近年ＬＳＩの高速化は目ざましく、例え
ば画像処理の分野においてはディジタルテレビジョンで
１４．３ＭＨｚもしくは２８．６ＭＨｚ、ＪＰＥＧ、Ｍ
ＰＥＧ用のＬＳＩで３０ＭＨｚ程度、更に高品位テレビ
ジョンの一つであるＭＵＳＥシステム用ＬＳＩにおいて
は４８．６ＭＨｚの高速信号処理が必要である。
ば画像処理の分野においてはディジタルテレビジョンで
１４．３ＭＨｚもしくは２８．６ＭＨｚ、ＪＰＥＧ、Ｍ
ＰＥＧ用のＬＳＩで３０ＭＨｚ程度、更に高品位テレビ
ジョンの一つであるＭＵＳＥシステム用ＬＳＩにおいて
は４８．６ＭＨｚの高速信号処理が必要である。
【０００３】またＣＰＵの分野では１００ＭＨｚ動作が
可能なものさえある。この様な高速ディジタル信号処理
ＬＳＩにおいて現在問題となっているものの一つにＬＳ
Ｉの動作テストの問題がある。
可能なものさえある。この様な高速ディジタル信号処理
ＬＳＩにおいて現在問題となっているものの一つにＬＳ
Ｉの動作テストの問題がある。
【０００４】図４に従来の高速ディジタル信号処理回路
の一例のブロック図を、またそのブロックの動作を説明
するために各クロック信号のタイムチャートを図２の一
部に示す。
の一例のブロック図を、またそのブロックの動作を説明
するために各クロック信号のタイムチャートを図２の一
部に示す。
【０００５】図４の入力端子１０から入力されたデータ
信号Ｓｉはデータフリップフロップ（以下ＤＦＦと略
す）３０に入力される。クロック信号端子１２に入力さ
れた外部クロック信号ＣＫはクロックバッファ２０Ａに
よって波形整形され立ち上がり時点ｔ１，ｔ２から僅か
に位相αづつ遅れる内部のクロック信号Ｃｋとなる。
信号Ｓｉはデータフリップフロップ（以下ＤＦＦと略
す）３０に入力される。クロック信号端子１２に入力さ
れた外部クロック信号ＣＫはクロックバッファ２０Ａに
よって波形整形され立ち上がり時点ｔ１，ｔ２から僅か
に位相αづつ遅れる内部のクロック信号Ｃｋとなる。
【０００６】ＤＦＦ３０に入力されたデータ信号Ｓｉは
クロック信号Ｃｋの立ち上がり時点（ｔ１＋α）に同期
して出力信号Ｓ３０として出力され、信号処理回路４０
によって信号処理が行われＤＦＦ３１に入力される。
クロック信号Ｃｋの立ち上がり時点（ｔ１＋α）に同期
して出力信号Ｓ３０として出力され、信号処理回路４０
によって信号処理が行われＤＦＦ３１に入力される。
【０００７】ＤＦＦ３１において再びクロック信号Ｃｋ
の立ち上がりに同期されたデータ信号は信号処理回路４
１によって再度信号処理が行われＤＦＦ３２に入力され
る。
の立ち上がりに同期されたデータ信号は信号処理回路４
１によって再度信号処理が行われＤＦＦ３２に入力され
る。
【０００８】以下同様な処理が行われ最終的にＤＦＦ３
（ｎ-１）においてクロック信号Ｃｋの立ち上がりに同
期されたデータ信号は、信号処理回路４（ｎ-１）によ
って信号処理が行われ最終段のＤＦＦ３ｎに入力され
る。
（ｎ-１）においてクロック信号Ｃｋの立ち上がりに同
期されたデータ信号は、信号処理回路４（ｎ-１）によ
って信号処理が行われ最終段のＤＦＦ３ｎに入力され
る。
【０００９】ＤＦＦ３ｎにおいてクロック信号Ｃｋの立
ち上がりに同期されたデータ信号は処理出力信号Ｓｏと
して出力端子１１から出力される。以上の様にしてディ
ジタル信号処理が行われる。
ち上がりに同期されたデータ信号は処理出力信号Ｓｏと
して出力端子１１から出力される。以上の様にしてディ
ジタル信号処理が行われる。
【００１０】この様な高速ディジタル信号処理回路の動
作テストを行う場合に、外部クロック信号ＣＫの周期Ｔ
１は当然この信号処理回路の動作周波数以上で有る必要
がある。
作テストを行う場合に、外部クロック信号ＣＫの周期Ｔ
１は当然この信号処理回路の動作周波数以上で有る必要
がある。
【００１１】なお、現在ＬＳＩの動作試験に使用される
ＬＳＩテスタで、一般に多く使用されているテスタの動
作速度は２０〜３０ＭＨｚ程度であり、５０ＭＨｚ以上
の高速動作を行うＬＳＩテスタは非常に高価でかつ数が
少ない。
ＬＳＩテスタで、一般に多く使用されているテスタの動
作速度は２０〜３０ＭＨｚ程度であり、５０ＭＨｚ以上
の高速動作を行うＬＳＩテスタは非常に高価でかつ数が
少ない。
【００１２】
【発明が解決しようとする課題】このように従来の高速
ディジタル信号処理回路は、その動作テストにおいては
ＬＳＩの動作速度と同じかそれ以上の動作が可能な高速
性能のＬＳＩテスタが必要で大量の動作テストの処理が
出来ないという問題があった。
ディジタル信号処理回路は、その動作テストにおいては
ＬＳＩの動作速度と同じかそれ以上の動作が可能な高速
性能のＬＳＩテスタが必要で大量の動作テストの処理が
出来ないという問題があった。
【００１３】本発明の目的は、低速度のＬＳＩテスタに
よってでも高速動作テストが可能な高速ディジタル信号
処理回路を提供することにある。
よってでも高速動作テストが可能な高速ディジタル信号
処理回路を提供することにある。
【課題を解決するための手段】本発明の高速ディジタル
信号処理回路は、入力端子に入力されたデータ信号に対
しマスター側とスレーブ側の２段のデータラッチを縦続
に接続したマスタースレーブ型のデータフリップフロッ
プのｎ個を内部のクロック信号に同期させながら（ｎ−
１）段の信号処理を行い出力端子から処理出力信号を出
力し、前記データ信号に対して正常な前記処理出力信号
を確認して正常な動作を試験できる高速ディジタル信号
処理回路において、クロック信号入力端子から入力され
た外部クロック信号に波形整形を施し内部に正相クロッ
ク信号と逆相クロック信号を出力するクロックバッファ
と、前記正相クロック信号に遅延調整を行い遅延クロッ
ク信号を出力する遅延調整回路と、前記逆相クロック信
号を一方に入力しまた前記外部クロック信号に対して所
定の進み位相のテストクロック信号を他方に入力してテ
スト制御信号によって前記二つのクロック信号の何れか
一方が前記マスター（スレーブ）側のデータラッチのク
ロック信号入力端に入力される選択回路とを備え、前記
遅延クロック信号が前記スレーブ（マスター）側のデー
タラッチのクロック信号端に入力され、前記所定の進み
位相を調整されて構成されている。
信号処理回路は、入力端子に入力されたデータ信号に対
しマスター側とスレーブ側の２段のデータラッチを縦続
に接続したマスタースレーブ型のデータフリップフロッ
プのｎ個を内部のクロック信号に同期させながら（ｎ−
１）段の信号処理を行い出力端子から処理出力信号を出
力し、前記データ信号に対して正常な前記処理出力信号
を確認して正常な動作を試験できる高速ディジタル信号
処理回路において、クロック信号入力端子から入力され
た外部クロック信号に波形整形を施し内部に正相クロッ
ク信号と逆相クロック信号を出力するクロックバッファ
と、前記正相クロック信号に遅延調整を行い遅延クロッ
ク信号を出力する遅延調整回路と、前記逆相クロック信
号を一方に入力しまた前記外部クロック信号に対して所
定の進み位相のテストクロック信号を他方に入力してテ
スト制御信号によって前記二つのクロック信号の何れか
一方が前記マスター（スレーブ）側のデータラッチのク
ロック信号入力端に入力される選択回路とを備え、前記
遅延クロック信号が前記スレーブ（マスター）側のデー
タラッチのクロック信号端に入力され、前記所定の進み
位相を調整されて構成されている。
【実施例】次に本発明の実施例を図面を参照して説明す
る。図１は本発明の第１の実施例のブロック図である。
図２は図１のブロックの動作を説明するために示す各信
号のタイムチャートである。
る。図１は本発明の第１の実施例のブロック図である。
図２は図１のブロックの動作を説明するために示す各信
号のタイムチャートである。
【００１４】本実施例の高速ディジタル信号処理回路
は、入力端子１０に入力されたデータ信号Ｓｉに対しマ
スター側データラッチ（図においてＤＬと略す）５Ｍ０
とスレーブ側データラッチ５Ｓ０の２段を縦続に接続し
たマスタースレーブ型のデータフリップフロップ３Ａ０
〜３Ａｎのｎ個を内部のクロック信号に同期させながら
（ｎ−１）段の信号処理回路４０〜４ｎで処理を行い、
出力端子１１から処理出力信号Ｓｏを出力する。
は、入力端子１０に入力されたデータ信号Ｓｉに対しマ
スター側データラッチ（図においてＤＬと略す）５Ｍ０
とスレーブ側データラッチ５Ｓ０の２段を縦続に接続し
たマスタースレーブ型のデータフリップフロップ３Ａ０
〜３Ａｎのｎ個を内部のクロック信号に同期させながら
（ｎ−１）段の信号処理回路４０〜４ｎで処理を行い、
出力端子１１から処理出力信号Ｓｏを出力する。
【００１５】この高速ディジタル信号処理回路は、クロ
ック信号入力端子１２から入力された外部クロック信号
ＣＫに波形整形を施し内部に正相クロック信号Ｃｋと逆
相クロック信号ＣｋＲを出力するクロックバッファ２０
と、正相クロック信号Ｃｋにセレクタ２１の通過遅延時
間ｄに対応する調整を行い遅延クロック信号Ｃｋｄを出
力する遅延調整回路２２と、逆相クロック信号ＣｋＲｄ
を一方に入力しテストクロック端子１３から外部クロッ
ク信号ＣＫに対し位相がβ進んでいるテストクロック信
号ＴＣＫを他方に入力して、テスト制御信号ＴＣＳによ
って二つのクロック信号ＣｋＲ，ＴＣＫの何れか一方が
マスター側データラッチ５Ｍ０のクロック信号入力端に
入力されるセレクタ２１とを備えている。また、遅延ク
ロック信号Ｃｋｄがスレーブ側データラッチ５Ｓ０のク
ロック信号端に入力されている。
ック信号入力端子１２から入力された外部クロック信号
ＣＫに波形整形を施し内部に正相クロック信号Ｃｋと逆
相クロック信号ＣｋＲを出力するクロックバッファ２０
と、正相クロック信号Ｃｋにセレクタ２１の通過遅延時
間ｄに対応する調整を行い遅延クロック信号Ｃｋｄを出
力する遅延調整回路２２と、逆相クロック信号ＣｋＲｄ
を一方に入力しテストクロック端子１３から外部クロッ
ク信号ＣＫに対し位相がβ進んでいるテストクロック信
号ＴＣＫを他方に入力して、テスト制御信号ＴＣＳによ
って二つのクロック信号ＣｋＲ，ＴＣＫの何れか一方が
マスター側データラッチ５Ｍ０のクロック信号入力端に
入力されるセレクタ２１とを備えている。また、遅延ク
ロック信号Ｃｋｄがスレーブ側データラッチ５Ｓ０のク
ロック信号端に入力されている。
【００１６】次に図１のブロックの動作を図２のタイム
チャートを用いて説明する。図３に示した従来の高速デ
ィジタル信号処理回路と同様に、入力端子１０に入力さ
れたデータ信号Ｓｉはデータフリップフロップ（ＤＦ
Ｆ）３Ａ０に入力される。
チャートを用いて説明する。図３に示した従来の高速デ
ィジタル信号処理回路と同様に、入力端子１０に入力さ
れたデータ信号Ｓｉはデータフリップフロップ（ＤＦ
Ｆ）３Ａ０に入力される。
【００１７】クロック信号端子１２に入力された外部ク
ロック信号ＣＫはクロックバッファ２０によって波形整
形された位相がα遅れた内部の正・逆相クロック信号Ｃ
ｋ，ＣｋＲになった後、正相クロック信号Ｃｋは遅延調
整回路２２によりセレクタ２１の通過による遅延時間ｄ
と同じだけ遅延調整され遅延クロック信号Ｃｋｄとな
る。
ロック信号ＣＫはクロックバッファ２０によって波形整
形された位相がα遅れた内部の正・逆相クロック信号Ｃ
ｋ，ＣｋＲになった後、正相クロック信号Ｃｋは遅延調
整回路２２によりセレクタ２１の通過による遅延時間ｄ
と同じだけ遅延調整され遅延クロック信号Ｃｋｄとな
る。
【００１８】逆相クロック信号ＣｋＲはセレクタ２１の
一方の入力に入力され、通常動作モード時にはセレクタ
２１から出力される信号ＣｋＲｄとなる。一方、外部ク
ロック信号ＣＫよりも位相がβ進んでいる外部のテスト
クロック信号ＴＣＫは、セレクタ２１の他方の入力に接
続されるが通常動作モード時は選択されない。
一方の入力に入力され、通常動作モード時にはセレクタ
２１から出力される信号ＣｋＲｄとなる。一方、外部ク
ロック信号ＣＫよりも位相がβ進んでいる外部のテスト
クロック信号ＴＣＫは、セレクタ２１の他方の入力に接
続されるが通常動作モード時は選択されない。
【００１９】ＤＦＦ３Ａ０に入力されたデータ信号Ｓｉ
はクロック信号Ｃｋｄの立ち上がり時点ｔｄに同期して
信号Ｓ３Ａ０として出力され、最初の信号処理回路４０
によって信号処理が行われてＤＦＦ３Ａ１に入力され
る。
はクロック信号Ｃｋｄの立ち上がり時点ｔｄに同期して
信号Ｓ３Ａ０として出力され、最初の信号処理回路４０
によって信号処理が行われてＤＦＦ３Ａ１に入力され
る。
【００２０】ＤＦＦ３Ａ１において再びクロック信号Ｃ
ｋｄの立ち上がり時点ｔｄに同期されたデータ信号Ｓ３
Ａ１は信号処理回路４１によって再度信号処理が行われ
ＤＦＦ３Ａ２に入力される。
ｋｄの立ち上がり時点ｔｄに同期されたデータ信号Ｓ３
Ａ１は信号処理回路４１によって再度信号処理が行われ
ＤＦＦ３Ａ２に入力される。
【００２１】以下同様な処理が行われ、最終的にＤＦＦ
３Ａ（ｎ-１）において遅延クロック信号Ｃｋｄの立ち
上がり時点ｔｄに同期されたデータ信号Ｓ３Ａ（ｎ−
１）は信号処理回路４（ｎ-１）によって信号処理が行
われ、最終のフリップフロップＤＦＦ３Ａｎに入力され
る。
３Ａ（ｎ-１）において遅延クロック信号Ｃｋｄの立ち
上がり時点ｔｄに同期されたデータ信号Ｓ３Ａ（ｎ−
１）は信号処理回路４（ｎ-１）によって信号処理が行
われ、最終のフリップフロップＤＦＦ３Ａｎに入力され
る。
【００２２】このＤＦＦ３Ａｎにおいて、遅延クロック
信号Ｃｋｄの立ち上がり時点ｔｄに同期されたデータ信
号は処理出力信号Ｓｏとして出力端子１１から出力され
る。
信号Ｃｋｄの立ち上がり時点ｔｄに同期されたデータ信
号は処理出力信号Ｓｏとして出力端子１１から出力され
る。
【００２３】本実施例において、スレーブ側データラッ
チ５Ｓ０〜５Ｓｎのクロック信号入力端には常に正相ク
ロック信号Ｃｋｄが入力されているが、マスタ側データ
ラッチＤＭ５Ａ０〜５Ｍｎのクロック信号入力端にはセ
レクタ２１の出力信号が入力される。
チ５Ｓ０〜５Ｓｎのクロック信号入力端には常に正相ク
ロック信号Ｃｋｄが入力されているが、マスタ側データ
ラッチＤＭ５Ａ０〜５Ｍｎのクロック信号入力端にはセ
レクタ２１の出力信号が入力される。
【００２４】テスト制御信号ＴＣＳによって、通常動作
モード時には逆相クロック信号ＣｋＲｄが、またテスト
モード時にはテストクロック信号ＴＣＫが選択されて、
それぞれセレクタ２１通過による遅延時間ｄだけ遅延し
たテストクロック信号ＴＣｋｄとなる。
モード時には逆相クロック信号ＣｋＲｄが、またテスト
モード時にはテストクロック信号ＴＣＫが選択されて、
それぞれセレクタ２１通過による遅延時間ｄだけ遅延し
たテストクロック信号ＴＣｋｄとなる。
【００２５】従って、信号処理回路４０〜４（ｎ-１）
は通常動作モード時には図２に示す遅延クロック信号Ｃ
ｋｄの立ち上がり時点ｔｄからクロック信号ＣｋＲｄの
立ち下がり時点（ｔ２＋ｔｄ）、すなわち周期Ｔ１で処
理を完結すれば良い。
は通常動作モード時には図２に示す遅延クロック信号Ｃ
ｋｄの立ち上がり時点ｔｄからクロック信号ＣｋＲｄの
立ち下がり時点（ｔ２＋ｔｄ）、すなわち周期Ｔ１で処
理を完結すれば良い。
【００２６】しかしテストモード時には遅延クロック信
号Ｃｋｄの立ち上がり時点ｔｄからテストクロック信号
ＴＣｋｄの立ち下がり時点ｔｃ，すなわち次の立ち上が
り時点ｔ２から進み時間βの時点までの期間（Ｔ２＝ｔ
ｃ−ｔｄ）で高速信号処理を完結動作しなければなら
い。
号Ｃｋｄの立ち上がり時点ｔｄからテストクロック信号
ＴＣｋｄの立ち下がり時点ｔｃ，すなわち次の立ち上が
り時点ｔ２から進み時間βの時点までの期間（Ｔ２＝ｔ
ｃ−ｔｄ）で高速信号処理を完結動作しなければなら
い。
【００２７】従って、この周期Ｔ２で動作テストが良好
の場合は、結果的に外部のクロックサイクル周期Ｔ１を
Ｔ２に短く高速にしたのと同じ効果を得る事が出来る。
の場合は、結果的に外部のクロックサイクル周期Ｔ１を
Ｔ２に短く高速にしたのと同じ効果を得る事が出来る。
【００２８】例えばＴ２がＴ１の１／２の場合では、２
５ＭＨｚの外部クロック信号ＣＫのテスタで５０ＭＨｚ
の回路高速動作の確認が出来たことに相当する。また、
この時セレクタ２１と遅延調整回路２２を交換しても同
様な効果を得られる。
５ＭＨｚの外部クロック信号ＣＫのテスタで５０ＭＨｚ
の回路高速動作の確認が出来たことに相当する。また、
この時セレクタ２１と遅延調整回路２２を交換しても同
様な効果を得られる。
【００２９】次にこのような回路構成をとった場合、ホ
ールド時間および伝搬遅延時間が増大し高速ディジタル
信号処理ＬＳＩにおいては非常に問題となるが、この問
題を解決する回路を第２の実施例のブロック図として図
３に示す。
ールド時間および伝搬遅延時間が増大し高速ディジタル
信号処理ＬＳＩにおいては非常に問題となるが、この問
題を解決する回路を第２の実施例のブロック図として図
３に示す。
【００３０】データ信号ＳｉはＤＦＦ３Ｂに入力され、
クロックバッファ２０によって波形整形され遅延調整は
行われていない内部のクロック信号Ｃｋに同期され、ラ
ッチミス防止用の遅延調整回路２２を介して遅延クロッ
ク信号ＣｋｄがＤＦＦ３Ａ０に出力される。
クロックバッファ２０によって波形整形され遅延調整は
行われていない内部のクロック信号Ｃｋに同期され、ラ
ッチミス防止用の遅延調整回路２２を介して遅延クロッ
ク信号ＣｋｄがＤＦＦ３Ａ０に出力される。
【００３１】またＤＦＦ５Ｂｎから出力された処理出力
信号Ｓｏは、ＤＦＦ３Ｃにより内部クロック信号Ｃｋに
同期して出力される。
信号Ｓｏは、ＤＦＦ３Ｃにより内部クロック信号Ｃｋに
同期して出力される。
【００３２】上述の様にＬＳＩの入力端子１０と出力端
子１１側でそれぞれクロックバッファ２０で波形整形し
た内部のクロック信号Ｃｋによって直接同期をとること
により、ホールド時間及び伝搬遅延時間の増大を抑える
ことができる。その他の回路動作については前述の第１
の実施例と同様なので省略する。
子１１側でそれぞれクロックバッファ２０で波形整形し
た内部のクロック信号Ｃｋによって直接同期をとること
により、ホールド時間及び伝搬遅延時間の増大を抑える
ことができる。その他の回路動作については前述の第１
の実施例と同様なので省略する。
【００３３】また、第１の実施例のデータラッチのクロ
ック端に入力する内部の二つのクロック信号Ｃｋｄ，Ｔ
ｃｋｄを、マスター側及びスレーブ側について図１の場
合と入れ換えても同様な効果が得られる。
ック端に入力する内部の二つのクロック信号Ｃｋｄ，Ｔ
ｃｋｄを、マスター側及びスレーブ側について図１の場
合と入れ換えても同様な効果が得られる。
【００３４】
【発明の効果】以上説明したように本発明は、入力され
たデータ信号をｎ個のデータフリップフロップによりク
ロック信号に同期させながら（ｎ−１）段の信号処理を
行い出力端子に出力し、データフリップフロップは２個
のデータラッチを縦続に接続したマスタースレーブ型で
ある高速ディジタル信号処理回路を対象にしている。
たデータ信号をｎ個のデータフリップフロップによりク
ロック信号に同期させながら（ｎ−１）段の信号処理を
行い出力端子に出力し、データフリップフロップは２個
のデータラッチを縦続に接続したマスタースレーブ型で
ある高速ディジタル信号処理回路を対象にしている。
【００３５】テストモード時にはデータフリップフロッ
プのマスター側データラッチのクロック信号入力を外部
から入力する進み位相のテストクロック信号に切り換え
て、信号処理回路の動作速度を早めて、通常のＬＳＩテ
スタを使用して、更に高速なディジタル信号処理のテス
トが出来るという効果がある。
プのマスター側データラッチのクロック信号入力を外部
から入力する進み位相のテストクロック信号に切り換え
て、信号処理回路の動作速度を早めて、通常のＬＳＩテ
スタを使用して、更に高速なディジタル信号処理のテス
トが出来るという効果がある。
【図１】本発明の第１の実施例のブロック図である。
【図２】図１および図４のブロックの動作を説明するた
めに示すかくクロック信号のタイムチャートである。
めに示すかくクロック信号のタイムチャートである。
【図３】本発明の第２の実施例のブロック図である。
【図４】従来の高速ディジタル信号処理回路の一例のブ
ロック図である。
ロック図である。
１０ 入力端子 １１ 出力端子 １２ クロック信号端子 １３ テストクロック信号端子 １４ テスト制御端子 ２０，２０Ａ クロックバッファ ２１セレクタ ２２，２２Ａ 遅延調整回路 ３Ａ０〜３Ａｎ，３Ｂ，３Ｃ データフリップフロ
ップ ４０〜４（ｎー１） 信号処理回路 ５Ｍ０〜５Ｍｎ マスタ側データラッチ ５Ｓ０〜５Ｓｎ スレーブ側データラッチ ＣＫ 外部クロック信号 Ｃｋ 内部クロック信号 Ｃｋｄ 遅延クロック信号 ＣｋＲ 逆相内部クロック信号 ＣｋＲｄ 逆相選択クロック信号 Ｓｉ データ信号 Ｓｏ 処理出力信号 ＴＣＫ テストクロック信号 ＴＣｋｄ 遅延テストクロック信号 ＴＣＳ テスト制御信号 Ｔ１，Ｔ２ 周期 ｔ１，ｔ２ 時点 ｄ 遅延時間 α 遅れ位相 β 進み位相
ップ ４０〜４（ｎー１） 信号処理回路 ５Ｍ０〜５Ｍｎ マスタ側データラッチ ５Ｓ０〜５Ｓｎ スレーブ側データラッチ ＣＫ 外部クロック信号 Ｃｋ 内部クロック信号 Ｃｋｄ 遅延クロック信号 ＣｋＲ 逆相内部クロック信号 ＣｋＲｄ 逆相選択クロック信号 Ｓｉ データ信号 Ｓｏ 処理出力信号 ＴＣＫ テストクロック信号 ＴＣｋｄ 遅延テストクロック信号 ＴＣＳ テスト制御信号 Ｔ１，Ｔ２ 周期 ｔ１，ｔ２ 時点 ｄ 遅延時間 α 遅れ位相 β 進み位相
フロントページの続き (56)参考文献 特開 平５−249186（ＪＰ，Ａ) 特開 平５−191220（ＪＰ，Ａ) 特開 平４−232699（ＪＰ，Ａ) 特開 平３−111776（ＪＰ，Ａ) 特開 平２−193083（ＪＰ，Ａ) 特開 昭55−112574（ＪＰ，Ａ) 特開 昭62−174668（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193
Claims (1)
- 【請求項１】 入力端子に入力されたデータ信号に対し
マスター側とスレーブ側の２段のデータラッチを縦続に
接続したマスタースレーブ型のデータフリップフロップ
のｎ個を内部のクロック信号に同期させながら（ｎ−
１）段の信号処理を行い出力端子から処理出力信号を出
力し、前記データ信号に対して正常な前記処理出力信号
を確認して正常な動作を試験できる高速ディジタル信号
処理回路において、クロック信号入力端子から入力され
た外部クロック信号に波形整形を施し内部に正相クロッ
ク信号と逆相クロック信号を出力するクロックバッファ
と、前記正相クロック信号に遅延調整を行い遅延クロッ
ク信号を出力する遅延調整回路と、前記逆相クロック信
号を一方に入力しまた前記外部クロック信号に対して所
定の進み位相のテストクロック信号を他方に入力してテ
スト制御信号によって前記二つのクロック信号の何れか
一方が前記マスター（スレーブ）側のデータラッチのク
ロック信号入力端に入力される選択回路とを備え、前記
遅延クロック信号が前記スレーブ（マスター）側のデー
タラッチのクロック信号端に入力され、前記所定の進み
位相を調整することを特徴とする高速ディジタル信号処
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5002998A JP3044956B2 (ja) | 1993-01-12 | 1993-01-12 | 高速ディジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5002998A JP3044956B2 (ja) | 1993-01-12 | 1993-01-12 | 高速ディジタル信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06207968A JPH06207968A (ja) | 1994-07-26 |
| JP3044956B2 true JP3044956B2 (ja) | 2000-05-22 |
Family
ID=11545051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5002998A Expired - Lifetime JP3044956B2 (ja) | 1993-01-12 | 1993-01-12 | 高速ディジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3044956B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4985177B2 (ja) * | 2007-07-25 | 2012-07-25 | 富士通株式会社 | 高速製品の試験方法及び装置 |
-
1993
- 1993-01-12 JP JP5002998A patent/JP3044956B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06207968A (ja) | 1994-07-26 |
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Legal Events
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