JPH0778698B2 - クロック発生回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、デジタル映像信号処理LSI等をクロック駆動
するクロック発生回路に関するものである。

従来の技術 近年、LSI技術の進歩に伴ない、家庭用映像機器のデジ
タル化が可能になってきた。デジタル回路の場合、クロ
ック発生回路が不可欠であるが、デジタル映像信号処理
LSI等のクロックを駆動するクロック発生回路は次の特
徴がある。

（１） 周波数が比較的高い。

倍密変換を行なうIDTV（Improved Television）のよう
な信号処理であると30MHz程度の周波数である。

（２） 複数系統のクロックが必要になる。しかも、ク
ロック相互の位相関係が厳しく規定される。

デジタル映像信号処理では、時間軸の圧縮（（１）で述
べた倍密変換もその一種である）や伸長を駆使するた
め、異なる周波数のクロックが必要になり、又、異なる
周波数で動作するLSI間のデータ送受が多いため、クロ
ックの立ち上がり位相の相互関係が厳しく（±数nsec程
度に）規定されるのが普通である。

クロック相互の位相関係の規定を、半導体プロセスのば
らつき，温度変化，電源電圧変化といった諸条件に対し
て保証するため、従来、クロック発生回路は、入手によ
るLSIマスク作成により特性を合わせ込むことが多かっ
た。デジタルテレビに関する先行文献として、「放送技
術1985 VoL.38 No.2 P.P.94〜96兼六館出版」がある。

以下、図面を参照しながら、上述した従来のクロック発
生回路の一例について説明する。

第３図は従来のクロック発生回路のブロック図を示すも
のである。図において、１は基準クロック入力端子、２
はＤフリップフロップで構成した1/2分周器、３と４は
Ｄフリップフロップ、５と６は全加算器で、Ｄフリップ
フロップ3,4と全加算器5,6とで1/4分周器24を構成して
いる。12〜15はクロックの出力端子で、各々、基準クロ
ック入力端子の1,1/2,1/4,1/8分周クロックを出力す
る。16は基準クロック入力端子１に接続された入力バッ
ファ、17〜20は出力端子12〜15の各々に接続された出力
バッファ、40〜42は遅延用バッファである。

回路動作の説明の前に、まず、使用されているＤフリッ
プフロップ２〜４の内部回路について、第５図を参照し
て説明する。図において、61はデータを入力するＤ入力
端子、62はクロックを入力するＴ端子、63,64はデータ
を出力するＱ出力端子と出力端子である。65,66はイ
ンバータ、67はNANDゲート、68〜70はORゲートとNANDゲ
ートを複合したOR−NANDゲートである。Ｄ入力端子61,T
入力端子62,Q出力端子63,出力端子64の論理関係は、
いわゆる、立ち上がりエッジトリガーＤフリップフロッ
プで、次のようになる。

構成として、OR−NANDゲート68とインバータ66は入力段
のセットリセット・フリップフロップで、又、OR−NAND
ゲート69,70は出力段のセットリセット・フリップフロ
ップである。

次に、動作を説明する。

（１） Ｔ入力端子62が“0"のとき。

この時、インバータ65の出力は“1"であり、出力段のセ
ットリセット・フリップフロップはOR−NANDゲート69,7
0のOR入力が“1"で新たな入力がないため、過去の出力
状態を保持し、Ｑ出力63,出力64は変化しない。入力
段のセットリセット・フリップフロップは、NANDゲート
67がオンするため、Ｄ入力端子61の状態がOR−NANDゲー
ト68に取り囲まれ、その反転がインバータ66の出力にな
る。しかし、OR−NANDゲート68のOR入力の片方がインバ
ータ65の出力の“1"状態にあるため、保持状態にははい
ってない。

（２） Ｔ入力端子62が“0"→“1"のとき。

インバータ65の出力は“1"→“0"と変化する。このた
め、NANDゲート67は、オン状態からOFF状態へと移行
し、入力段のセットリセット・フリップフロップは、そ
の移行直前のＤ入力端子61の状態をOR−NANDゲート68に
取り込み、保持状態へと移行する。一方、出力段のセッ
トリセット・フリップフロップはOR−NANDゲート69,70
のOR入力が“1"→“O"となるため、入力段のセットリセ
ット・フリップフロップの状態を取り込んでＱ出力端子
63,出力端子64に出力する。

（３） Ｔ入力端子62が“1"のとき。

NANDゲート67がオフ状態のため、新たなデータの取り込
みはない。

（４） Ｔ入力端子62が“1"→“0"のとき。

NANDゲート67がオフからオンへと移行するが、それによ
りＤ入力端子61の情報がOR−NANDゲート69,70に伝達さ
れるよりも早くこれらのゲートのOR入力はインバータ65
により“1"となり、出力段のセットリセット・フリップ
フロップは保持状態になり、Ｑ出力端子63と出力端子
64の出力は変化しない。

以下、第３図のクロック発生器を第４図の動作波形図と
参照しながら説明する。第４図の波形ａは基準クロック
入力端子１の波形例で、このようなクロックが入力バッ
ファ16を介してLSIに取り込まれ、Ｄフリップフロップ
２のＴ入力端子に入力されている。Ｄフリップフロップ
２は出力がＤ入力に接続されているため、波形ａが
“0"→“1"と変化するたびに過去と反対の極性のデータ
がＱ出力端子から出力される。これを波形ｂに示す。つ
まり、Ｄフリップフロップ２は1/2分周器になってい
る。Ｄフリップフロップ２のＱ出力端子はＤフリップフ
ロップ3,4のＴ入力端子に接続されている。

一方、全加算器5,6のＡ入力端子,B入力端子,Ci入力端
子,S出力端子,Co出力端子の論理関係は、 である。全加算器5,6のＡ入力端子は各々Ｄフリップフ
ロップ3,4のＱ出力端子に接続される。Ｂ入力端子は共
に“1"となされ、全加算器６のCi入力端子には“O"が入
力される。全加算器５のCi入力端子は、全加算器６のCo
出力端子に接続されている。フリップフロップ3,4が保
持状態にある時のフリップフロップ3,4の出力データを
各々I,Jとし、全加算器5,6の出力データをL,Mとする
と、 となる。LMの値はIJから“1"引いた値の下２ケタの値で
ある。そして、このLMの値が次のＤフリップフロップ3,
4のＴ入力端子の“0"→“1"の変化時に新たなIJとして
取り込まれる。すなわち、Ｄフリップフロップ3,4と全
加算器5,6とで同期式のダウン・カウンターとなってい
る。これが1/4分周器24である。Ｄフリップフロップ3,4
の出力波形は第４図の波形c,dのようになる。

なお、基準クロック入力端子１を直接ダウン・カウンタ
ーに入力して分周する方法もあるが、周波数が高いと加
算器5,6の演算が追いつかない場合があり、この為、ま
ず単純な1/2分周器で分周した後にダウン・カウンター
に入力するようにしている。基準クロック入力端子１の
基準クロックの周波数を1,1/2,1/4,1/8分周したクロッ
クを、クロック出力端子12〜15から出力バッファ17〜20
を介してLSIの外に出力するわけであるが、このままで
は、第４図の時刻Ｐで各クロックの立ち上がり位相を比
較すると差が大きいので、遅延用バッファ40〜42で補償
するようになされている。

発明が解決しようとする課題 しかし、上記のような構成では、十分な遅延補償は困難
である。Ｄフリップフロップ内部での遅延時間が10nsec
オーダーの半導体プロセスの場合、遅延用バッファの遅
延時間は1nsec程度であり、例えば、Ｄフリップフロッ
プ２段分の遅延保証には遅延用バッファが20個必要にな
る計算になる。しかし、実際にこのようにすると、配線
による遅延の問題や、チップ上の温度分布による特性の
ばらつきの考慮が必要となり、十分な特性は得難い。

このため、実際には入手によるLSIマスク作成で遅延を
合わせ込む等、試行錯誤的であった。しかし、できれば
LSI作成手法は、マスクを自動レイアウトさせるゲート
アレイ，スタンダードセルアレイといった方法を採用し
た方がLSI開発コストが安くつき、又、安定した特性を
得るためにも回路的な対策が望まれていた。

本発明は、上記問題点に鑑み、回路上の工夫により、基
準クロックとその分周クロックとの立ち上がり位相を合
わせたクロック発生回路を提供することを目的とするも
のである。

課題を解決するための手段 上記課題を解決するために、本発明のクロック発生回路
は、基準クロック入力端子に接続された1/2分周器と、
この1/2分周器の出力に接続された1/n分周器と、これら
の1/2及び1/n分周器の出力を基準クロックで取り込むＤ
フリップフロップと、基準クロック入力端子に接続され
入出力がスルーになるよう制御されているＤラッチとＤ
ラッチ出力に接続されたセットリセット・フリップフロ
ップとを備えたものである。

作用 本発明は、上記した構成によって、基準クロックを分周
した出力は全て基準クロックにより再度Ｄフリップフロ
ップで受けて出力し、基準クロック自体はＤラッチをス
ルーさせてかつセットリセット・フリップフロップを介
して出力するようにしたことで、他の分周したクロック
の出力のＤフリップフロップの遅延時間と合わせること
ができゲートアレイ等のLSI作成の手法によっても安定
したクロック相互の位相遅延関係を持つクロック発生回
路を得ることができる。

実施例 以下、本発明の一実施例のクロック発生回路について、
図面を参照しながら説明する。

第１図は、本発明の一実施例におけるクロック発生回路
のブロック図を示すものである。第１図において１は基
準クロック入力端子、２はＤフリップフロップによる1/
2分周器、3,4はＤフリップフロップ、5,6はＤフリップ
フロップで、これらの回路は従来例と同じであり、同一
番号を付している。７〜９はＤフリップフロップ、10は
セットリセット・フリップフロップ、11はＤラッチ、12
〜15はクロック出力端子で、各々基準クロック入力端子
１の1,1/2,1/4,1/8分周クロックを出力する。16は入力
バッファ、17〜20は出力バッファ、21,22は２入力１出
力スイッチで、23はこれらのスイッチの入力選択のため
の制御入力端子である。

以上のように構成されたクロック発生回路について、ま
ず、使用されているフリップフロップについて説明す
る。Ｄフリップフロップ２〜４と、７〜９は従来例と同
じく第５図の構成のものである。

Ｄラッチ11の内部回路については第６図に回路例を示
す。図において、71はデータを入力するＤ入力端子、72
はイネーブル信号を入力するＴ入力端子、73はデータを
出力するＱ出力端子、74はデータを出力する出力端
子、75,76はOR−NANDゲート、77はインバータである。
Ｄ入力端子71,T入力端子72,Q出力端子73,出力端子74
の論理関係は次のとおりになる。

（１） Ｔ入力端子72が“1"のとき。

OR−NANDゲート75,76のOR出力は共に“1"のため、Ｄ入
力端子71の情報が、OR−NANDゲート75,76を介してＱ出
力端子73に伝わる。出力端子74にはインバータ77を介
してＱ出力端子73の反転が伝わる。

（２） Ｔ入力端子72が“0"のとき。

OR−NANDゲート76とインバータ77とでセットリセット・
フリップフロップが構成される。Ｑ出力端子73が“0"を
保持している場合は、OR−NANDゲート75はOR入力が“0"
のためオフ状態であり、Ｄ入力端子71の情報は取り込ま
れない。又、Ｑ出力端子73が“1"を保持している場合
は、OR−NANDゲート76のOR入力が“0"のため、OR−NAND
ゲート75からの情報は取り込まれない。いずれの場合に
も、Ｄ入力端子71の情報によらず、Ｑ出力端子73,出
力端子74には、Ｔ入力端子が“1"→“0"と変化する前の
情報が保持される。

次に、セットリセット・フリップフロップ10の内部回路
について、第７図に示す内部回路例を参照して説明す
る。第７図において、80はＳ入力端子、81はＲ入力端
子、82は出力端子、83はＱ出力端子、84,85はORゲー
トである。ここでは、Ｓ入力端子80とＲ入力端子81は各
々ＤラッチのＱ出力端子と出力端子に直結して使用す
るため、一方の入力が“1"のとき他方は“0"である。し
たがってＳ入力端子80,R入力端子81,Q出力端子83,出
力端子82の論理関係はORゲート84,85により次のように
定まる。

以下、第１図に戻って、その動作について、第２図の波
形図を参照して説明する。第２図において、波形ａは基
準クロック入力端子１の波形例、波形ｂ〜ｄは各々Ｄフ
リップフロップ2,4,3の出力波形例で、これらについて
は、従来例で説明した第４図と同様であり、説明を省略
する。波形ｅはＤフリップフロップ９の出力波形例で、
波形ａの立ち上がりで波形ｂをラッチした出力である。
波形f,gはスイッチ21,22が各々Ｄフリップフロップ4,3
側に接続されている場合のＤフリップフロップ8,7の出
力波形例で、波形ａの立ち上がりで波形c,dをラッチし
た出力である。波形ｈはセットリセット・フリップフロ
ップ10の出力波形例である。セットリセット・フリップ
フロップ10はＤラッチ11の出力に直結されており、Ｄラ
ッチ11のＤ入力端子は入力バッファ16を介して基準クロ
ック入力端子１へ、又、Ｄラッチ11のＴ入力端子は１に
固定されているため、波形ｈは波形ａが遅延した波形と
なる。

ここで、波形ｅ〜ｈの時刻Ｐにおける位相関係を比較す
る。波形ｅ〜ｇは同一入力バッファ16のクロックでトリ
ガされたＤフリップフロップ出力であるから、位相があ
っていると考えてよい。又、Ｄラッチ11とセットリセッ
ト・フリップフロップ10を直列に接続したものと、Ｄフ
リップフロップ７〜９とは、各内部回路を第５図〜第７
図で参照するとわかるように、似た回路構成となる。つ
まり、波形ｈの位相も波形ｅ〜ｇと合っていると考えら
れる。クロック出力端子12〜15からのクロック出力の基
準クロック入力端子１からの出力遅延時間は、入力バッ
ファ16（共通）,Dフリップフロップ７〜９又はＤラッチ
11とセットリセット・フリップフロップ10（ほぼ対
等），出力バッファ17〜20（対等）となり、回路構成
上、温度変化や半導体プロセス変動に対しても安定な相
互位相関係を実現することができる。

第１図において、スイッチ21,22を下側に接続すると、
波形i,jの出力がＤフリップフロップ8,7の出力になる。

本構成のクロック発生回路は、このように異なる分周化
のクロックを、クロック間の相互位相関係を保ったま
ま、切替えて出力できる。例えば、デジタルLSIを複数
個装着したプリント配線基板を量産時に高速でテストし
たい時、例えば、クロック出力端子14の周波数でテスト
時間が決まり、クロック出力端子12と14とのクロック立
ち上がり位相を合わせておきたい場合など、通常使用時
は、スイッチ21をＤフリップフロップ４の方に、又、テ
スト時は、Ｄフリップフロップ２に接続するよう制御入
力端子23を切替えれば、通常の倍のスピードでテストで
きる。

発明の効果 以上のように、本発明は基準クロックの1/2分周器と1/2
分周器の出力に接続された1/n分周器と、1/2分周器,1/n
分周器の出力を基準クロックでラッチするＤフリップフ
ロップと、基準クロックを入力として入出力がスルーに
なるよう制御されているＤラッチと、その出力に直列に
接続されたセットリセット・フリップフロップと、Ｄフ
リップフロップとセットリセット・フリップフロップと
の出力に各々接続されたクロック出力端子とを設けたこ
とにより、基準クロックを した相互に立ち上がり位相の等しいクロックを、ゲート
アレイやスタンダードセルアレイといったLSIに普通に
使用される基本素子を利用して容易に得ることができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例におけるクロック発生回路の
ブロック図、第２図は第１図の回路動作を説明するため
の波形図、第３図は従来例のクロック発生回路のブロッ
ク図、第４図は第３図の回路動作を説明するための波形
図、第５図はＤフリップフロップの一例の内部回路図、
第６図はＤラッチの一例の内部回路図、第７図はセット
リセット・フリップフロップの一例の内部回路図であ
る。 １……基準クロック入力端子、２……Ｄフリップフロッ
プ（1/2分周器として動作）、７〜９……Ｄフリップフ
ロップ、10……セットリセット・フリップフロップ、11
……Ｄラッチ、12〜15……クロック出力端子、21,22…
…スイッチ、24……1/4分周器。

Claims (2)

【特許請求の範囲】
1. 【請求項１】基準クロック入力端子と、この基準クロッ
   ク入力端子に接続された1/2分周器と、この1/2分周器の
   出力に接続された1/n分周器と、前記1/2分周器及び1/n
   分周器の出力が各々データ入力とされ、かつクロック端
   子が前記基準クロック入力端子に接続されたＤフリップ
   フロップと、基準クロックをデータ入力として出力が常
   にデータ入力と等しくなるように制御が固定されている
   ＤラッチとこのＤラッチの出力に接続されたセットリセ
   ット・フリップフロップと、前記セットリセット・フリ
   ップフロップ及びＤラッチに接続された出力端子とを備
   えたことを特徴とするクロック発生回路。
2. 【請求項２】1/n分周器とＤフリップフロップとの間
   に、ｍ入力１出力スイッチを付加し、このスイッチの出
   力を前記ＤフリップフロップのＤ入力に接続し、前記ス
   イッチの入力には1/2分周器と1/n分周器の出力のうち異
   なるｍ組の出力が接続されていることを特徴とする請求
   項１記載のクロック発生回路。