KR100202173B1 - 동기 검정기 - Google Patents

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KR100202173B1
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    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534—Transition or edge detectors

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  • Nonlinear Science (AREA)
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Abstract

본 발명은 동기 검정기(Synchronizer)의 구성방식에 관한 것으로 특히 동기신호와 검사하고자 하는 클럭 데이타를 입력받아 동기신호의 상승 에지 클럭 데이터의 상태를 출력하는 하나의 플립플롭과, 동기 신호의 하강 에지 때 플립프롭에서 출력되는 신호의 상태를 출력하여 신호의 명확성을 부가한 반쪽의 플립플롭을 포함하는 것을 특징으로 하는 동기 검정기를 제공하며, 전체적으로 게이트의 수를 줄일 수 있으면서도, 하나의 플립플롭에서 동기신호에 의하여 검증되어진 클럭신호의 불명확한 부분을 해소할 수 있다는 효과가 있다.

Description

동기 검정기
제1도는 종래 동기 검정기의 구성 예시도.
제2도는 본 발명에 따른 동기 검정기의 구성 예시도.
* 도면의 주요부분에 대한 부호의 설명
DFF1, DFF2 : D플립플롭 10A~10C : 에지상태 저장부
I1~I7 : 인버터 B1~B6 : 전송 게이트
본 발명은 동기 검정기(Synchronizer)의 구성 방식에 관한 것으로 특히 적은 수의 게이트를 이용하여 부피의 감소와 스피드의 향상을 얻기 위한 동기 검정기에 관한 것이다.
일반적으로 동기 검정기란 2개의 서로 다른 클럭의 주파수 위상이 일치하고 있는가를 검사하는 장치로서, 첨부한 제1도에 되시되어 있는 바와 같이 두 개의 D플립플롭(DFF1, DFF2)을 사용하여 구성하는 것이 가장 대표적이라 할 수 있는데, 제2D플립플롭(DFF2)의 내부 구성은 상세하게 도시되어 있는 제1D플립플롭(DFF1)과 내부 구성이 동일하게 다수의 인버터(I1~I5)와 전송 게이트(B1~B4)를 포함하여 구성된다.
전송 게이트는 일반적으로 NMOS 트랜지스터와 PMOS 트랜지스터의 각각의 드레인과 소스단을 묶어 구성하고, NMOS 트랜지스터의 게이트 단자에 입력되는 신호상태가 하이레벨이거나 PMOS 트랜지스터의 게이트 단자에 입력되는 신호상태가 로우인 경우에 도통하는 소자이다.
상기와 같이 두 개의 D플립플롭(DFF1, DFF2)을 사용하는 종래 동기 검정기의 동작을 살펴보면, 한 개의 클럭 도메인(domain)에서 발생된 클럭 신호를 제1D플립플롭(DFF1)의 데이터 입력단과 동기 신호로 제공한다.
그에따라 제1D플립플롭(DFF1)에서 출력되는 신호(D')는 클럭신호(CLK)와 동기가 정확하게 맞는 경우에 한하여 데이터 입력단에 인가되는 신호(D)가 출력된다.
이때 제1D플립플롭(DFF1)을 구성하고 있는 구성중 전송 게이트(B1~B4)는 특정 조건이 성립되지 않으면 단선 상태 즉, 하이 임피던스 상태를 유지하기 때문에 제1D플립플롭(DFF1)에서 출력되는 신호가 불명확한 상태를 유지할 수 있으므로, 제2D플립플롭(DFF2)의 데이터 입력단에 입력한다.
제2D플립플롭(DFF2)에서는 클럭신호(CLK)의 상승에지 상태에서 입력되는 데이터를 출력하게 되므로, 결과적으로 제1D플립플롭(DFF1)에 입력되는 데이터를 클럭신호(CLK)의 상승 에지상태에서 발생된 신호처럼 변환되어 출력되게 된다.
즉, 상술한 종래 동기검정기의 동작은 하나의 클럭 도메인에서 발생되는 위상과 주파수를 검증하기 위해 플립플롭의 클럭단자와 데이터 단자에 공통으로 입력한 후, 클럭 단자에 입력되는 동기 신호의 상승 에지에서 데이터 입력단에 입력되는 클럭을 전송함으로써 이루어진다.
이때 하나의 플립플롭만으로도 검증이 가능하나 불명확한 상태의 신호출력 가능성을 배제하기 위하여 다른 하나의 플립플롭을 부가하여 사용한 것이다.
그러나, 이러한 종래의 동기 검정기에서는 게이트수가 많기 때문에 부피가 커지는 단점이 발생된다.
따라서 본 발명은 적은 수의 논리소자만으로 동기 검정기를 구성하여 회로의 크기를 감소시키고 동작 속도를 향상시키는데 그 목적이 있다.
이와같은 목적의 본 발명은 제1인버터와 제1 내지 제3에지상태 저장부를 포함하여 이루어진다.
제1인버터(I1)는 동기용 클럭(CLK)을 입력받아 반전시켜 출력한다.
제1에지상태 저장부(10A)는 제1게이트 단자에 클럭(CLK)이 입력되고 제2게이트 단자에 제1인버터(I1)의 출력이 입력되며 제1게이트 단자에 하이레벨의 신호가 입력될 때 턴 온되어 데이터를 출력하는 제1전송 게이트(B1)와, 제1전송게이트(B1)의 출력을 입력받아 반전시켜 출력하는 제2인버터(I2), 제2인버터(I2)의 출력을 입력받아 반전시켜 출력하는 제3인버터(I3), 제1게이트 단자에 제1인버터(I1)의 출력이 입력되고 제2게이트 단자에 클럭(CLK)이 입력되며 제1게이트 단자에 하이레벨의 신호가 입력될 때 턴 온되어 제3인버터(I3)의 출력을 제2인버터(I2)의 입력단에 궤환시키는 제2전송 게이트(B2)로 이루어진다.
제2에지상태 저장부(10B)는 제2게이트 단자에 클럭(CLK)이 입력되고 제1게이트 단자에 제1인버터(I1)의 출력이 입력되며 제2게이트 단자에 로우레벨의 신호가 입력될 때 턴 온되어 데이터를 출력하는 제3전송 게이트(B3)와, 제3전송 게이트(B3)의 출력을 입력받아 반전시켜 출력하는 제4인버터(I4), 제4인버터(I4)의 출력을 입력받아 반전시켜 출력하는 제5인버터(I5), 제2게이트 단자에 제1인버터(I1)의 출력이 입력되고 제1게이트 단자에 클럭(CLK)이 입력되며 제2게이트 단자에 로우레벨의 신호가 입력될 때 턴 온되어 제4인버터(I4)의 출력을 제5인버터(I5)의 입력단에 궤환시키는 제4전송 게이트(B4)로 이루어진다.
제3에지상태 저장부(10C)는 제1게이트 단자에 클럭(CLK)이 입력되고 제2게이트 단자에 제1인버터(I1)의 출력이 입력되며 제1게이트 단자에 하이레벨의 신호가 입력될때 턴 온되어 데이터를 출력하는 제5전송 게이트(B5)와, 제5전송 게이트(B5)의 출력을 입력받아 반전시켜 출력하는 제6인버터(I6), 제6인버터(I6)의 출력을 입력받아 반전시켜 출력하는 제7인버터(I7), 제1게이트 단자에 제1인버터(I1)의 출력이 입력되고 제2게이트 단자에 클럭(CLK)이 입력되며 제1게이트 단자에 하이레벨의 신호가 입력될 때 턴 온되어 제7인버터(I7)의 출력을 제6인버터(I6)의 입력단에 궤환시키는 제6전송 게이트(B6)로 이루어진다.
이하 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.
제2도는 본 발명에 따른 동기 검정기의 회로 구성도이다. 제2도에 나타낸 바와 같이, 본 발명에 따른 동기 검정기는 기본적으로 세 개의 에지상태 저장부(10A~10C)로 구성된다. 각각의 에지상태 저장부(10A~10C)는 래치(latch)로서, 데이터(DATA)의 입력과 저장 출력이 순차적으로 이루어지는데, 이와 같은 순차적인 동작은 동기용으로 사용되는 클럭(CLK)에 의해 제어된다. 각각의 에지상태 저장부(10A~10C)에는 클럭(CLK)뿐만 아니라 클럭의 반전된 신호도 입력되는데, 클럭(CLK)의 반전은 제1인버터(I1)에 의해 이루어진다.
제1에지상태 저장부(10A)의 구성은 다음과 같다. 데이터(DATA)는 제1전송 게이트(B1)를 통하여 제2인버터(I2)에 입력된다. 제2인버터(I2)의 출력은 제3인버터(I3)와 다음 단의 제2에지상태 저장부(10B)에 입력된다. 제3인버터(I3)의 출력은 제2전송 게이트(B2)를 통하여 제2인버터(I2)의 입력으로 피드백(feedback)된다. 제1전송 게이트(B1)와 제2전송 게이트(B2)는 클럭(CLK)에 의해 제어된다. 제1전송 게이트(B1)의 경우에는 클럭(CLK)이 하이레벨(HIGH)일 때 턴 온되고, 제2전송 게이트(B2)는 클럭(CLK)이 로우레벨(LOW)일 때 턴 온된다.
제2에지상태 저장부(10B)와 제3에지상태 저장부(10C) 역시 기본적으로 제1에지상태 저장부(10A)와 동일한 구조를 가진 래치이다. 다만 제2에지상태 저장부(10B)의 경우에는 클럭(CLK)에 의한 전송 게이트(B3)(B4)의 턴 온상태가 제1에지상태 저장부(10A)와 제2에지상태 저장부(10C)의 경우와 반대이다. 즉, 클럭(CLK)이 하이레벨일 때 제1전송 게이트(B1)와 제5전송 게이트(B5)가 턴 온되지만 제3전송 게이트(B3)는 턴 오프된다. 또 클럭(CLK)이 로우레벨일 때 제2전송 게이트(B2)와 제6전송 게이트(B6)가 턴 온되지만 제4전송 게이트(B4)는 턴 온된다.
상술한 제1에지상태 저장부(10A)와 제2에지상태 저장부(10B)는 하나의 D플립플롭을 형성한다.
이와 같이 구성되는 본 발명에 따른 동기 검정기의 동작은 다음과 같이 이루어진다. 데이터(DATA)가 하이레벨이라고 가정하면, 클럭(CLK)이 하이레벨일 때 제1전송 게이트(B1)가 턴 온되어 데이터(DATA)가 제2인버터(I2)에 입력된다. 제2인버터(I2)의 출력은 로우레벨이 되어 제3인버터(I3)에 입력된다. 제3인버터(I3)에서는 본래의 데이터(DATA)와 동일한 하이레벨이 출력된다. 이때 제2에지상태 저장부(10B)의 제3전송 게이트(B3)는 턴 온되어 있지 않으므로 제2인버터(I2)의 로우레벨 출력은 제2에지상태 저장부(10B)에 입력되지 않는다.
클럭(CLK)이 로우레벨로 되면 제1전송 게이트(B1)가 턴 오프되고, 제2전송 게이트(B2)가 턴 온되어 제3인버터(I3)의 하이레벨 출력이 제2인버터(I2)에 입력된다. 따라서 제2인버터(I2)의 출력은 계속 로우레벨로 유지된다. 이때 제2에지상태 저장부(10B)의 제3전송 게이트(B3)가 턴 온되어 제2인버터(I2)의 로우레벨 출력이 제4인버터(I4)에 입력된다. 제4인버터(I4)는 하이레벨이 되며 제5인버터(I5)에 입력됨과 동시에 다음 단의 제3에지상태 저장부(10C)로 출력된다. 즉 두 개의 에지상태 저장부(10A)(10B)로 구성된 D플립플롭에서 데이터의 출력이 이루어진 것이다. 이때 제4전송 게이트(B4)는 턴 오프되어 있다. 상술한 바와 같이 클럭(CLK)의 한 주기 동안에 데이터(DATA)의 입력과 출력이 이루어지는 것이다.
클럭(CLK)이 다시 하이레벨이 되면 제1에지상태 저장부(10A)에는 새로운 데이터(DATA)가 입력되고, 제3에지상태 저장부(10C)에는 제2에지상태 저장부(10B)의 출력이 입력된다. 이때 제2에지상태 저장부(10B)에서는 제4전송 게이트(B4)가 턴 온되어 제4인버터(I4)의 출력이 하이레벨로 계속 유지된다. 따라서 제3에지상태 저장부(10C)의 제6인버터(I6)의 출력 역시 로우레벨로 계속 유지된다.
즉, 데이터(DATA)가 두 개의 에지상태 저장부(10A)(10B)로 구성되는 하나의 D플립플롭에 의해 클럭(CLK)과 동기된다. 그러나 이때의 데이터(DATA)가 유효한 데이터인지를 보장할 수 없으므로, 제3에지상태 저장부(10C)를 통하여 다시 한번 클럭(CLK)의 상승 에지(rising edge)와 데이터(DATA)를 동기시킴으로써 유효한 데이터를 확보할 수 있다. 이와 같이 제1 내지 제3에지상태 저장부(10A~10C)를 통하여 데이터(DATA)와 클럭(CLK)을 동기시키는데 모두 1.5클럭(CLK)만이 소요되며, 필요한 하드웨어 구성 역시 하나의 플립플롭과 하나의 래치, 즉 1.5개의 플립플롭만으로 충분하다.

Claims (2)

  1. 동기 검정기에 있어서: 동기용 클럭(CLK)을 입력받아 반전시켜 출력하는 제1인버터(I1)와; 제1게이트 단자에 상기 클럭(CLK)이 입력되고 제2게이트 단자에 상기 제1인버터(I1)의 출력이 입력되며 상기 제1게이트 단자에 하이레벨의 신호가 입력될 때 턴 온되어 데이터를 출력하는 제1전송 게이트(B1)와, 상기 제1전송 게이트(B1)의 출력을 입력받아 반전시켜 출력하는 제2인버터(I2), 상기 제2인버터(I2)의 출력을 입력받아 반전시켜 출력하는 제3인버터(I3), 제1게이트 단자에 상기 제1인버터(I1)의 출력이 입력되고 제2게이트 단자에 상기 클럭(CLK)이 입력되며 상기 제1게이트 단자에 하이레벨의 신호가 입력될 때 턴 온되어 상기 제3인버터(I3)의 출력을 상기 제2인버터(I2)의 입력단에 궤환시키는 제2전송 게이트(B2)로 이루어지는 제1에지상태 저장부(10A); 제2게이트 단자에 상기 클럭(CLK)이 입력되고 제1게이트 단자에 상기 제1인버터(I1)의 출력이 입력되며 상기 제2게이트 단자에 로우레벨의 신호가 입력될 때 턴 온되어 데이터를 출력하는 제3전송 게이트(B3)와, 상기 제3전송 게이트(B3)의 출력을 입력받아 반전시켜 출력하는 제4인버터(I4), 상기 제4인버터(I4)의 출력을 입력받아 반전시켜 출력하는 제5인버터(I5), 제2게이트 단자에 상기 제1인버터(I1)의 출력이 입력되고 제1게이트 단자에 상기 클럭(CLK)이 입력되며 상기 제2게이트 단자에 로우레벨의 신호가 입력될 때 턴 온되어 상기 제4인버터(I4)의 출력을 상기 제5인버터(I5)의 입력단에 궤환시키는 제4전송 게이트(B4)로 이루어지는 제2에지상태 저장부(10B)와; 제1게이트 단자에 상기 클럭(CLK)이 입력되고 제2게이트 단자에 상기 제1인버터(I1)의 출력이 입력되며 상기 제1게이트 단자에 하이레벨의 신호가 입력될 때 턴 온되어 데이터를 출력하는 제5전송 게이트(B5)와, 상기 제5전송 게이트(B5)의 출력을 입력받아 반전시켜 출력하는 제6인버터(I6), 상기 제6인버터(I6)의 출력을 입력받아 반전시켜 출력하는 제7인버터(I7), 제1게이트 단자에 상기 제1인버터(I1)의 출력이 입력되고 제2게이트 단자에 상기 클럭(CLK)이 입력되며 상기 제1게이트 단자에 하이레벨의 신호가 입력될 때 턴 온되어 상기 제7인버터(I7)의 출력을 상기 제6인버터(I6)의 입력단에 궤환시키는 제6전송 게이트(B6)로 이루어지는 제3에지상태 저장부(10C)를 포함하는 동기 검정기.
  2. 제1항에 있어서, 상기 제6인버터(I6)의 출력이 동기 검정신호인 것이 특징인 동기 검정기.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9007114B2 (en) 2013-03-11 2015-04-14 Samsung Electronics Co., Ltd. Semiconductor device including clock signal generation unit

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