JP3580736B2 - クロック信号制御機能付フリップフロップ回路、及び、クロック制御回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、クロック信号制御機能付フリップフロップ回路及びクロック制御回路に関するものであり、特に、消費電力の抑制を図ったフリップフロップ回路及び消費電力の抑制を図るためのクロック制御回路に関する。
【０００２】
【従来の技術】
フリップフロップ回路は、これを動作させるためにクロック信号を入力する必要がある。集積回路内の論理回路は時間平均で見れば、多くの部分は動作せずに停止している。しかし、クロック信号は動作周波数に応じて必ず遷移を行うために、集積回路の消費電力の多くの部分は、フリップフロップ回路とクロックツリーで占められている。このような一般的なフリップフロップ回路の例を、図１４に示す。この図１４からわかるように、クロック信号入力用端子であるＣＰ端子には、ハイレベルとローレベルが交互に入力され、そのたびにフリップフロップ回路１００を構成する２４個の全トランジスタのうち、半分の１２個のトランジスタのゲート端子が、充放電される。
ここで、フリップフロップ回路での消費電力を低減するための提案としては、特開平４−２９８１１５号公報がある。この特開平４−２９８１１５号公報にある回路では、マスタースレーブ型のフリップフロップ回路のデータ入力信号とデータ出力信号とを比較し、異なる場合のみクロック信号をフリップフロップ回路へ供給し、等しい場合は内部のクロック信号をローレベルに固定する構成をとっている。
【０００３】
【発明が解決しようとする課題】
しかし、この特開平４−２９８１１５号公報に開示された構成では、クロック信号がハイレベルにある時にフリップフロップ回路の入力信号が変化すると、誤動作をするという問題がある。すなわち、フリップフロップ回路への内部のクロック信号の供給が停止され、したがって、内部のクロック信号がローレベルを保っている状態で、フリップフロップ回路への入力信号が変化したとする。この場合において、外部からのクロック信号がハイレベルであると、その時点でフリップフロップ回路へ供給される内部のクロック信号がローレベルからハイレベルに変化してしまい、誤動作を生じてしまう。
このような問題を解決するため、Ｎｏｇａｗａらは１９９７ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ ｐ１０１−１０２において、クロック信号のハイレベルの時間を十分に短くすることで、誤動作を防ぐ方法を提案している。そして、ハイレベルの時間の十分短い短パルスのクロック信号を生成する機構を各フリップフロップ回路に持たせることは、フリップフロップ回路の面積の増大及び消費電力の増大につながるので、複数のフリップフロップ回路をグループとしてまとめ、それらに一括して短パルスのクロック信号を供給することとしている。しかしながら、パルス状の信号は配線中を伝搬する際に劣化する傾向が強いため、このような短パルスを生成するクロック信号生成回路と、フリップフロップ回路との間の距離を、慎重に設計する必要が生じる。また、このような歪みの影響を考慮した上で、短パルスのパルス幅を設計する必要も生じる。
【０００４】
そこで、本発明は上記課題に鑑みてなされたものであり、消費電力の抑制を図りつつ、フリップフロップ回路のデータ入力信号が、どのようなタイミングで変化したとしても、フリップフロップ回路に誤動作が生じないにすることを目的とする。しかも、クロック信号におけるパルス幅の調整を不要にするとともに、クロック信号の伝搬による歪みの問題が生じないようすることを目的とする。
【０００５】
【課題を解決するための手段】
上記課題を解決するため、本発明に係るクロック信号制御機能付フリップフロップ回路は、データ入力信号と内部クロック信号とが入力され、前記内部クロック信号に同期して前記データ入力信号の値を保持してデータ出力信号として出力する、データ保持出力回路と、前記データ保持出力回路の前記データ入力信号と前記データ出力信号とが入力され、これらデータ入力信号とデータ出力信号とが不一致の場合を検出して不一致信号を出力する、不一致検出回路と、外部クロック信号と前記不一致信号とが入力され、前記データ入力信号と前記データ出力信号とが不一致の場合には、前記外部クロック信号の立ち上がり又は立ち下がりに同期して、前記外部クロック信号の１サイクルよりも短いパルスを前記内部クロック信号として出力し、前記データ入力信号と前記データ出力信号とが一致する場合には、第１レベルの信号を前記内部クロック信号として出力する、クロック制御回路と、を備えたことを特徴とする。
また、本発明に係るクロック制御回路は、外部クロック信号と供給制御信号とが入力され、内部クロック信号を出力する、クロック制御回路であって、前記内部クロック信号は、クロック制御信号と前記外部クロック信号の論理積であり、前記クロック制御信号は前記供給制御信号と伝搬制御信号の論理積であり、前記伝搬制御信号は前記クロック制御信号と前記外部クロック信号の否定の論理和である、ことを特徴とする。
【０００６】
【発明の実施の形態】
〔第１実施形態〕
本発明の第１実施形態は、入力信号が変化した時のみフリップフロップ回路へ内部クロック信号を供給するクロック制御回路を各フリップフロップ回路に内蔵するとともに、このクロック制御回路は外部クロック信号の立ち上がりに同期して内部クロック信号を供給し、データ出力信号の変化が確定したことを検出してから内部クロック信号の供給を停止することにより、フリップフロップ回路には短パルスの内部クロック信号が供給されたのと同じ効果が得られるようにしたものである。そして、これにより、外部クロック信号のパルス幅の調整を不要にし、短パルスの外部クロック信号を伝搬させることにより生ずる歪みの問題が生じないようにしたものである。より詳しくを、以下に説明する。
図１は本実施形態に係るクロック信号制御機能付フリップフロップ回路の回路構成の一例を示す図である。
この図１からわかるように、このクロック信号制御機能付フリップフロップ回路は、フリップフロップ回路１０と、不一致検出回路ＤＤＣと、クロック制御回路ＣＣＣとを、備えて構成されている。
フリップフロップ回路１０の入力端子Ｄにはデータ入力信号ＤＩＳが入力され、出力端子Ｑからはデータ出力信号ＤＯＳが出力され、クロック入力端子には内部クロック信号ＩＣＬＫが入力される。このフリップフロップ回路１０は、マスタースレーブ型のフリップフロップ回路であり、内部クロック信号ＩＣＬＫの立ち上がり時のデータ入力信号ＤＩＳの値を、次の内部クロック信号ＩＣＬＫの立ち上がり時まで保持する機能を有している。このフリップフロップ回路１０が、本実施形態におけるデータ保持出力回路を構成する。
【０００７】
不一致検出回路ＤＤＣには、フリップフロップ回路１０のデータ入力信号ＤＩＳとデータ出力信号ＤＯＳとが入力されており、不一致信号ＤＳを出力する。不一致検出回路ＤＤＣは、これらデータ入力信号ＤＩＳとデータ出力信号ＤＯＳとが、一致しているか否かを検出する回路であり、データ入力信号ＤＩＳとデータ出力信号ＤＯＳの不一致を検出した場合に、不一致信号ＤＳを生成する。この不一致信号ＤＳは、クロック制御回路ＣＣＣに入力される。
本実施形態では、データ入力信号ＤＩＳとデータ出力信号ＤＯＳから、不一致信号ＤＳを生成するとしたが、フリップフロップ１０内部におけるデータ入力信号ＤＩＳと等価な信号や、データ出力信号ＤＯＳと等価な信号から、不一致信号ＤＳを生成することも可能である。また、不一致信号ＤＳを生成するためには、排他的論理和（ＥＸＯＲ）回路を用いることが効率的である。
クロック制御回路ＣＣＣには、この不一致信号ＤＳの他に、外部からの外部クロック信号信号ＥＣＬＫが入力されており、前述した内部クロック信号ＩＣＬＫをフリップフロップ回路１０へ出力する。このクロック制御回路ＣＣＣは、ＮＯＴ回路１２と、ＡＮＤ回路１４と、ＯＲ回路１６と、ＡＮＤ回路１８とを、備えて構成されている。外部クロック信号ＥＣＬＫはＮＯＴ回路１２とＡＮＤ回路１４とに入力されている。ＮＯＴ回路１２の出力信号はＯＲ回路１６に入力されている。このＯＲ回路１６の出力信号である伝搬制御信号ＴＣＳは、ＡＮＤ回路１８に入力されている。このＡＮＤ回路１８には、一致検出回路ＤＤＣからの不一致信号ＤＳも入力されており、その出力信号としてのクロック制御信号ＣＣＳを、ＡＮＤ回路１４とＯＲ回路１６とに出力する。つまり、不一致信号ＤＳと伝搬制御信号ＴＣＳとの論理積により、クロック制御信号ＣＣＳを生成する。また、信号伝搬制御信号ＴＣＳは、外部クロック信号ＥＣＬＫの否定と、クロック制御信号ＣＣＳとの、論理和により生成される。ＡＮＤ回路１４には、このクロック制御信号ＣＣＳと、前述した外部クロック信号ＥＣＬＫとが入力されており、出力信号として内部クロック信号ＩＣＬＫをフリップフロップ回路１０に出力する。すなわち、クロック制御信号ＣＣＳと外部クロック信号ＥＣＬＫの論理積により内部クロック信号ＩＣＬＫが生成される。
【０００８】
次に、図２及び図３に基づいて本実施形態に係るクロック信号制御機能付フリップフロップ回路の動作を説明する。図２は外部クロック信号ＥＣＬＫがローの時にデータ入力信号ＤＩＳが変化した場合のタイミングチャートを示す図であり、図３は外部クロック信号ＥＣＬＫがハイの時にデータ入力信号ＤＩＳが変化した場合のタイミングチャートを示す図である。
まず、図２に基づいて、外部クロック信号ＥＣＬＫがローの時にデータ入力信号ＤＩＳが変化した場合の動作を説明する。
この図２からわかるように、時刻ｔ１でデータ入力信号ＤＩＳがローからハイに切り替わったとする。すると、フリップフロップ回路１０におけるデータ入力信号ＤＩＳとデータ出力信号ＤＯＳとが不一致になるので、不一致検出回路ＤＤＣの不一致信号ＤＳがローからハイに切り替わる。この時刻ｔ１においては伝搬制御信号ＴＣＳもハイであるので、クロック制御信号ＣＣＳもローからハイに切り替わる。但し、外部クロック信号ＥＣＬＫがローであるので、内部クロック信号ＩＣＬＫはローのままである。
次に、時刻ｔ２で外部クロック信号ＥＣＬＫがローからハイに切り替わる。すると、クロック制御信号ＣＣＳがハイであるので、内部クロック信号ＩＣＬＫもローからハイに切り替わる。この内部クロック信号ＩＣＬＫはフリップフロップ回路１０に入力されており、この内部クロック信号ＩＣＬＫの立ち上がりに同期して、フリップフロップ回路１０は動作する。すなわち、フリップフロップ回路１０は、この内部クロック信号ＩＣＬＫの立ち上がり時のデータ入力信号ＤＩＳの値を、データ出力信号ＤＯＳとして出力する。但し、この際には、フリップフロップ回路１０の動作の遅延時間として、ΔＴを要する。したがって、時刻ｔ２からΔＴだけ経過した時刻ｔ３において、データ出力信号ＤＯＳはローからハイに切り替わる。
【０００９】
この時刻ｔ３において、データ出力信号ＤＯＳとデータ入力信号ＤＩＳとが一致するので、不一致信号ＤＳがハイからローに切り替わる。このため、クロック制御信号ＣＣＳもハイからローに切り替わり、内部クロック信号ＩＣＬＫもハイからローに切り替わる。
次に、図３に基づいて、外部クロック信号ＥＣＬＫがハイの時にデータ入力信号ＤＩＳが変化した場合の動作を説明する。
この図３からわかるように、時刻ｔ１でデータ入力信号ＤＩＳがローからハイに切り替わったとする。すると、フリップフロップ回路１０におけるデータ入力信号ＤＩＳとデータ出力信号ＤＯＳとが不一致になるので、不一致検出回路ＤＤＣの不一致信号ＤＳがローからハイに切り替わる。但し、この時刻ｔ１においては伝搬制御信号ＴＣＳはローであるので、クロック制御信号ＣＣＳもローのままである。したがって、内部クロック信号ＩＣＬＫもローのままである。
次に、時刻ｔ２で外部クロック信号ＥＣＬＫがハイからローに切り替わり、伝搬制御信号ＴＣＳがローからハイに切り替わる。伝搬制御信号ＴＣＳと不一致信号ＤＳとがともにハイであるので、クロック制御信号ＣＣＳもローからハイに切り替わる。但し、外部クロック信号ＥＣＬＫがローであるので、この時刻ｔ２においては、内部クロック信号ＩＣＬＫもローのままである。
【００１０】
次に、時刻ｔ３で外部クロック信号ＥＣＬＫがローからハイに切り替わる。すると、クロック制御信号ＣＣＳもハイであるので、内部クロック信号ＩＣＬＫもローからハイに切り替わる。この内部クロック信号ＩＣＬＫはフリップフロップ回路１０に入力されており、この内部クロック信号ＩＣＬＫの立ち上がりに同期して、フリップフロップ回路１０は動作する。すなわち、フリップフロップ回路１０は、この内部クロック信号ＩＣＬＫの立ち上がり時のデータ入力信号ＤＩＳの値を、データ出力信号ＤＯＳとして出力する。但し、この際には、フリップフロップ回路１０の動作の遅延時間として、ΔＴを要する。したがって、時刻ｔ３からΔＴだけ経過した時刻ｔ４において、データ出力信号ＤＯＳはローからハイに切り替わる。
この時刻ｔ４において、データ出力信号ＤＯＳとデータ入力信号ＤＩＳとが一致するので、不一致信号ＤＳがハイからローに切り替わる。このため、クロック制御信号ＣＣＳもハイからローに切り替わり、内部クロック信号ＩＣＬＫもハイからローに切り替わる。
以上のように、本実施形態に係るクロック信号制御機能付フリップフロップ回路によれば、データ入力信号ＤＩＳとデータ出力信号ＤＯＳとが一致しているときには、内部クロック信号ＩＣＬＫをローに固定し、データ入力信号ＤＩＳとデータ出力信号ＤＯＳとが一致していないときのみ内部クロック信号ＩＣＬＫをフリップフロップ回路１０へ供給するようにしたので、消費電力の抑制を図ることができる。特に、データ入力信号があまり変化しないような、データ遷移確率の低い場合には、大幅な消費電力の抑制を図ることができる。
【００１１】
しかも、クロック制御回路ＣＣＣを設けることにより、外部クロック信号ＥＣＬＫの立ち上がりに同期させて内部クロック信号ＩＣＬＫも立ち上げることとしたので、外部クロック信号ＥＣＬＫがローの時にデータ入力信号ＤＩＳが変化した場合でも、外部クロック信号ＥＣＬＫがハイの時にデータ入力信号ＤＩＳが変化した場合でも、このクロック信号制御機能付フリップフロップ回路に誤動作が生じないようにすることができる。
しかも、内部クロック信号ＩＣＬＫを、外部クロック信号ＥＣＬＫの立ち上がりに同期させて立ち上げ、データ出力信号ＤＯＳの変化を検出して立ち下げることとしたので、結果として短パルスの内部クロック信号ＩＣＬＫを得ることができる。このため、内部クロック信号ＩＣＬＫのパルス幅は、外部クロック信号ＥＣＬＫの１クロックサイクルより、短くなる。
また、内部クロック信号ＩＣＬＫにおけるパルスのパルス幅の終端は、データ入力信号ＤＩＳとデータ出力信号ＤＯＳとが一致したタイミングと同期して定められることとしたので、パルス幅が短すぎてフリップフロップ回路１０が動作しなくなるという事態を回避することができる。このため、従来のように外部クロック信号として、パルス状のクロックを用いる場合と比べて、配線中の伝搬過程における劣化をそれほど意識しないで設計することができるようになる。
【００１２】
〔第２実施形態〕
本発明の第２実施形態は、第１実施形態のクロック信号制御機能付フリップフロップ回路におけるマスタースレーブ型のフリップフロップ回路及び不一致検出回路の具体的構成を論理素子レベルであらわしたものである。
図４は、この第２実施形態に係るクロック信号制御機能付フリップフロップ回路を示す図である。
フリップフロップ回路１０は、直列的に接続された、クロックドインバータ１０ａと、ＮＯＴ回路１０ｂと、トランスミッションゲート１０ｃと、ＮＯＴ回路１０ｄと、ＮＯＴ回路１０ｅとを、備えて構成されている。さらに、フリップフロップ回路１０は、ＮＯＴ回路１０ｂと並列に接続されたクロックドインバータ１０ｆと、ＮＯＴ回路１０ｄと並列に接続されたクロックドインバータ１０ｇとを、備えて構成されている。これらのうち、クロックドインバータ１０ｆとトランスミッションゲート１０ｃは、内部クロック信号ＩＣＬＫがハイの時、通過状態となる。また、クロックドインバータ１０ａ、１０ｇは、反転内部クロック信号／ＩＣＬＫがハイの時、通過状態となる。クロックドインバータ１０ａには、このフリップフロップ回路１０の入力としてのデータ入力信号ＤＩＳが入力され、ＮＯＴ回路１０ｅからは、このフリップフロップ回路１０の出力としてのデータ出力信号ＤＯＳが出力される。
【００１３】
これら各素子のうち、クロックドインバータ１０ａ、１０ｆと、ＮＯＴ回路１０ｂとで、マスターラッチ回路ＭＬを構成し、インバータ１０ｄ、１０ｅと、クロックドインバータ１０ｇとで、スレーブラッチ回路ＳＬを構成している。
不一致検出回路ＤＤＣは、ｎ型ＭＯＳトランジスタＮＭ１、ＮＭ２と、ｐ型ＭＯＳトランジスタＰＭ１、ＰＭ２とを、備えて構成されている。この不一致検出回路ＤＤＣは、データ入力信号ＤＩＳとデータ出力信号ＤＯＳとの不一致を検出した場合に、ローの不一致信号／ＤＳを出力するよう構成されている。
ｎ型ＭＯＳトランジスタＮＭ１の制御端子には、データ入力信号ＤＩＳが入力されている。ｎ型ＭＯＳトランジスタＮＭ１の入力端子は、ＮＯＴ回路１０ｄの入力側に接続されている。したがって、ｎ型ＭＯＳトランジスタＮＭ１の入力端子には、データ出力信号ＤＯＳと等価な信号が入力されている。ｎ型ＭＯＳトランジスタＮＭ１の出力端子はクロック制御回路ＣＣＣ２へ接続されている。
ｐ型ＭＯＳトランジスタＰＭ１の制御端子は、ＮＯＴ回路１０ｂの入力側に接続されている。したがって、ｐ型ＭＯＳトランジスタＰＭ１の制御端子には、データ入力信号ＤＩＳの反転信号と等価な信号が入力されている。ｐ型ＭＯＳトランジスタＰＭ１の入力端子は、ＮＯＴ回路１０ｄの入力側に接続されている。したがって、ｐ型ＭＯＳトランジスタＰＭ１の入力端子には、データ出力信号ＤＯＳと等価な信号が入力されている。ｐ型ＭＯＳトランジスタＰＭ１の出力端子はクロック制御回路ＣＣＣ２へ接続されている。
【００１４】
ｎ型ＭＯＳトランジスタＮＭ２の制御端子は、ＮＯＴ回路１０ｂの入力側に接続されている。したがって、ｎ型ＭＯＳトランジスタＮＭ２の制御端子には、データ入力信号ＤＩＳの反転信号と等価な信号が入力されている。ｎ型ＭＯＳトランジスタＮＭ２の入力端子は、ＮＯＴ回路１０ｅの入力側に接続されている。したがって、ｎ型ＭＯＳトランジスタＮＭ２の入力端子には、データ出力信号ＤＯＳの反転信号と等価な信号が入力されている。ｎ型ＭＯＳトランジスタＮＭ２の出力端子はクロック制御回路ＣＣＣ２へ接続されている。
ｐ型ＭＯＳトランジスタＰＭ２の制御端子には、データ入力信号ＤＩＳが入力されている。ｐ型ＭＯＳトランジスタＰＭ２の入力端子は、ＮＯＴ回路１０ｅの入力側に接続されている。したがって、ｐ型ＭＯＳトランジスタＰＭ２の入力端子には、データ出力信号ＤＯＳの反転信号と等価な信号が入力されている。ｐ型ＭＯＳトランジスタＰＭ２の出力端子はクロック制御回路ＣＣＣ２へ接続されている。
クロック制御回路ＣＣＣ２は、回路構成が効率的になるように論理変換を行っている。但し、論理的には図１に示すクロック制御回路ＣＣＣと等価である。また、反転内部クロック信号／ＩＣＬＫを生成するＮＯＴ回路と、クロック制御回路ＣＣＣの２入力のＡＮＤ回路１４を結合し、２入力のＮＡＮＤ回路とすることで、トランジスタ数の削減を図っている。したがって、クロック制御回路ＣＣＣ２は、ＮＯＴ回路１１とＡＮＤ回路１３とＮＯＲ回路１５とＮＡＮＤ回路１７とＮＯＴ回路１９とを備えて構成されている。
【００１５】
ＡＮＤ回路１３には、外部クロック信号ＥＣＬＫとクロック制御信号ＣＣＳを反転した信号とが入力され、伝搬制御信号／ＴＣＳを出力する。ＮＯＲ回路１５には、不一致信号／ＤＳと伝搬制御信号／ＴＣＳとが入力され、クロック制御信号ＣＣＳを出力する。ＮＡＮＤ回路１７には、クロック制御信号ＣＣＳと外部クロック信号ＥＣＬＫとが入力され、反転内部クロック信号／ＩＣＬＫを出力する。ＮＯＴ回路１９には反転内部クロック信号／ＩＣＬＫが入力され、内部クロック信号ＩＣＬＫを出力する。
この第２実施形態に係るクロック信号制御機能付フリップフロップ回路の動作は、上述した第１実施形態と同様のものであるので、その説明は省略する。
〔第３実施形態〕
本発明の第３実施形態は、フリップフロップ回路におけるマスターラッチ回路部分をダイナミック回路で構成することによりトランジスタ数の削減を図ったものである。
図５は本実施形態に係るクロック信号制御機能付フリップフロップ回路の回路構成の一例を示す図である。
上述した第２実施形態においては、図４からわかるように、マスタースレーブ型のフリップフロップ回路１０をスタティック回路で構成した。これに対して、第３実施形態においては、図５からわかるように、本発明に係るクロック制御回路ＣＣＣ、ＣＣＣ２では内部クロック信号ＩＣＬＫのハイである時間が非常に短いので、フリップフロップ回路２０のマスターラッチ回路ＭＬ２をダイナミック回路で構成した。すなわち、マスターラッチ回路をＮＯＴ回路１０ｈとトランスミッションゲート１０ｉとＮＯＴ回路１０ｊとを直列的に接続することにより構成した。
【００１６】
すなわち、ＮＯＴ回路１０ｈ、１０ｊと、トランスミッションゲート１０ｉとで、マスターラッチ回路ＭＬ２を構成し、インバータ１０ｄ、１０ｅと、クロックドインバータ１０ｇとで、スレーブラッチ回路ＳＬを構成した。
このようにフリップフロップ回路２０のマスターラッチ回路ＭＬ２をダイナミック回路で構成することにより、トランジスタ数の削減を図ることができる。
〔第４実施形態〕
本発明の第４実施形態は、内部クロック信号ＩＣＬＫのハイの時間が非常に短いことに着目して、第１実施形態におけるフリップフロップ回路をラッチ回路に置き換えることにより、トランジスタ数の削減を図ったものである。
図６は、第４実施形態に係るクロック信号制御機能付フリップフロップ回路の回路構成の一例を示す図である。
この図６からわかるように、このクロック信号制御機能付フリップフロップ回路は、ラッチ回路２２を備えて構成されている。すなわち、図１に示す第１実施形態に係るクロック信号制御機能付フリップフロップ回路におけるフリップフロップ回路１０の代わりに、図６に示すように、ラッチ回路２２を設けている。これは、内部クロック信号ＩＣＬＫのハイである時間が非常に短いので、ラッチ回路２２でフリップフロップ回路１０を置換しても、エッジトリガー型のフリップフロップ動作を得ることができるためである。
【００１７】
この図６に示すラッチ回路２２は、内部クロック信号ＩＣＬＫがハイの間は、入力端子Ｄのデータ入力信号ＤＩＳの値を出力端子Ｑの出力に伝えて、データ出力信号ＤＯＳとして出力する。一方、内部クロック信号ＩＣＬＫがローの間は、内部クロック信号ＩＣＬＫの立ち下がり時における出力端子Ｑの値を保持して、データ出力信号ＤＯＳとして出力する。このラッチ回路２２が、本実施形態におけるデータ保持出力回路を構成する。
このようにクロック信号制御機能付フリップフロップ回路を構成することにより、トランジスタ数の削減を図ることができる。すなわち、本実施形態に係る構成では、上述した第３実施形態に係る構成と比較して、フリップフロップの特性の一つであるホールドタイム特性が悪化するものの、さらにトランジスタ数を削減することができる。すなわち、ホールドタイム特性が悪化して、内部クロック信号ＩＣＬＫのパルス幅が広くなる傾向があるものの、さらなるトランジスタ数の削減を図ることができる。
〔第５実施形態〕
本発明の第５実施形態は、第４実施形態のクロック信号制御機能付フリップフロップ回路におけるラッチ回路及び不一致検出回路の具体的構成を論理素子レベルであらわしたものである。
【００１８】
図７は、この第４実施形態に係るクロック信号制御機能付フリップフロップ回路を示す図である。ラッチ回路２２は、直列的に接続されたＮＯＴ回路２２ａとトランスミッションゲート２２ｂとＮＯＴ回路２２ｃとを備えて構成されている。また、ＮＯＴ回路２２ａと並列的に接続されたクロックドインバータ２２ｄを備えて構成されている。
この図７においては、クロック制御回路ＣＣＣ２は、回路構成が効率的になるように論理変換を行ったが、論理的には図６に示すクロック制御回路ＣＣＣと等価である。また、反転内部クロック信号／ＩＣＬＫを生成するＮＯＴ回路と、クロック制御回路ＣＣＣの２入力のＡＮＤ回路１４を結合し、２入力のＮＡＮＤ回路とすることで、トランジスタ数の削減を図っている。
〔第６実施形態〕
本発明の第６実施形態は、クロック制御回路の変形例を示すものである。図８は、この第６実施形態に係るクロック制御回路の回路構成の一例を示す図である。この図８からわかるように、第６実施形態に係るクロック制御回路ＣＣＣ３は、上述した第１実施形態のクロック制御回路ＣＣＣ（図１参照）及び第４実施形態のクロック制御回路ＣＣＣ（図６参照）における２入力のＡＮＤ回路１４の代わりに、３入力のＡＮＤ回路１４Ａを設けている。このＡＮＤ回路１４Ａには、ＡＮＤ回路１８からのクロック制御信号ＣＣＳと、外部クロック信号ＥＣＬＫとの他に、不一致検出回路ＤＤＣからの不一致信号ＤＳが、入力されている。
【００１９】
以上のようにクロック制御回路ＣＣＣ３を構成することにより、不一致信号ＤＳがハイからローに変化した時に、内部クロック信号ＩＣＬＫをいち早くハイからローに切り替えることができる。すなわち、不一致信号ＤＳを内部クロック信号ＩＣＬＫを発生するＡＮＤ回路１４Ａに直接入力するパスを加えたので、ＡＮＤ回路１８に生ずる遅延をバイパスして直接的に内部クロック信号ＩＣＬＫをハイからローへ切り替えることができる。
特に、上述した第４実施形態においては、クロック制御回路ＣＣＣとラッチ回路２２を組み合わせてフリップフロップ動作をさせるようにした結果、ホールドタイム特性が悪化したが、本実施形態に係るクロック制御回路ＣＣＣ３を用いることにより、ホールドタイム特性を改善することができる。すなわち、上述した第４実施形態においては、内部クロック信号ＩＣＬＫのハイ状態が長くなるので、ホールドタイム特性が悪化する傾向にあるが、本実施形態に係るクロック制御回路ＣＣＣ３を用いることにより、内部クロック信号ＩＣＬＫのハイ状態を短くすることができる。つまり、内部クロック信号ＩＣＬＫのパルス幅を狭くすることができ、ホールドタイム特性を改善することができる。
【００２０】
〔第７実施形態〕
本発明の第７実施形態は、クロック制御回路の別の変形例を示すものである。図９は、この第７実施形態に係るクロック制御回路の回路構成の一例を示す図である。この図９からわかるように、この第７実施形態に係るクロック制御回路ＣＣＣ４は、第１実施形態のクロック制御回路ＣＣＣ（図１参照）及び第４実施形態のクロック制御回路ＣＣＣ（図６参照）における２入力のＡＮＤ回路１８の代わりに、３入力のＡＮＤ回路１８Ａを設けている。また、ＡＮＤ回路１４からの内部クロック信号ＩＣＬＫを１又は複数のＮＯＴ回路（インバータ）１９Ａを介して、このＡＮＤ回路１８にフィードバックしている。本実施形態においては、このＮＯＴ回路１９は奇数個設ける必要がある。
以上のようにクロック制御回路ＣＣＣ４を構成することにより、内部クロック信号ＩＣＬＫのパルス幅を調整することができる。すなわち、内部クロック信号ＩＣＬＫの遷移をＡＮＤ回路１８Ａにフィードバックすることとしたので、内部クロック信号ＩＣＬＫのパルス幅を容易に制御することができる。しかも、このパルス幅は、ＮＯＴ回路１９Ａの段数を変化させることで調整することができる。
【００２１】
また、本実施形態に係るクロック制御回路ＣＣＣ４を用いることは、上述した第６実施形態に係るクロック制御回路ＣＣＣ３と同様に、第４実施形態のホールドタイム特性を改善する対策として、有効である。
〔第８実施形態〕
第８実施形態は、これまでのクロック制御回路を変形して、不一致信号に変えて、あるいは、加えて、他の制御信号を入力することができるようにしたものであり、具体的には出力保持信号をクロック制御回路に加えて入力することにより、フリップフロップ回路にデータ保持機能を持たせるようにしたものである。図１０は、この第８実施形態に係るクロック制御回路の回路構成の一例を示す図である。
この図１０からわかるように、この第８実施形態に係るクロック制御回路ＣＣＣ５は、第１実施形態のクロック制御回路ＣＣＣ（図１参照）及び第４実施形態のクロック制御回路ＣＣＣ（図６参照）における２入力のＡＮＤ回路１８の代わりに、３入力のＡＮＤ回路１８Ｂを設けている。そして、このＡＮＤ回路１８Ｂに、出力保持信号ＯＨＳを入力している。この出力保持信号ＯＨＳは、クロック信号制御機能付フリップフロップ回路のデータ出力信号ＤＯＳを保持しておきたい場合はローとなり、保持する必要のない時はハイとなる、信号である。
【００２２】
第１実施形態や第４実施形態に係るクロック制御回路ＣＣＣを、上述したようなクロック制御回路ＣＣＣ５で構成することにより、データ保持機能付のクロック信号制御機能付フリップフロップ回路を実現することができる。すなわち、出力保持信号ＯＨＳがローのときには、不一致信号ＤＳの値に関わらず、フリップフロップ回路１０又はラッチ回路２２のデータ出力信号ＤＯＳの値は保持される。一方、出力保持信号ＯＨＳがハイのときには、不一致信号ＤＳがハイの時のみ、つまり、データ入力信号ＤＩＳとデータ出力信号ＤＯＳとが不一致の時のみ、フリップフロップ回路１０又はラッチ回路２２は、データ入力信号ＤＩＳの値を読み込む。
しかも、いわゆるデータ保持機能付のクロック信号制御機能付フリップフロップ回路と等価な機能を、第１実施形態や第４実施形態におけるクロック制御回路ＣＣＣに、２個のトランジスタを追加するだけで実現することができる。すなわち、２入力のＡＮＤ回路１８を３入力のＡＮＤ回路１８Ｂに変えるだけで実現できる。
〔第９実施形態〕
本発明の第９実施形態は、上述した第４実施形態にデータ出力信号をハイあるいはローに固定する機能を付加したものである。
【００２３】
図１１は、本実施形態に係るデータ保持機能付のクロック信号制御機能付フリップフロップ回路の具体的な回路構成の一例を示す図である。この図１１からわかるように、本実施形態に係るデータ保持機能付のクロック信号制御機能付フリップフロップ回路は、データ入力信号ＤＩＳによらずに、データ出力信号ＤＯＳをハイあるいはローに固定する機能を備えている。この機能を実現するため、本実施形態に係るクロック信号制御機能付フリップフロップ回路は、上述した第４、５実施形態のラッチ回路２２の構成に加えて、プリセット信号ＰＲと、クリア信号ＣＬとを、入力する機構を設けている。
プリセット信号ＰＲは、ＮＡＮＤ回路２２ｅの一方の入力へ加えられている。このＮＡＮＤ回路２２ｅは、図７に示す第５実施形態のＮＯＴ回路２２ｃの代わりに設けられたものである。クリア信号ＣＬは、クロックドＮＡＮＤ回路２２ｆの一方の入力へ加えられている。このクロックドＮＡＮＤ回路２２ｆは、図７に示す第５実施形態のクロックドインバータ２２ｄの代わりに設けられたものである。
本実施形態においては、フリップフロップの通常動作時は、プリセットＰＲ信号とクリア信号ＣＬとを、ともにハイにおておく。すると、このラッチ回路２２は内部クロック信号ＩＣＬＫ及び反転内部クロック信号／ＩＣＬＫに同期したフリップフロップ動作をする。一方、データ出力信号ＤＯＳをハイに固定する時は、プリセット信号ＰＲをローにする。すると、このラッチ回路２２のデータ出力信号ＤＯＳは、ハイに固定される。また、データ出力信号ＤＯＳをローに固定するときは、クリア信号ＣＬをローにする。すると、このラッチ回路２２のデータ出力信号ＤＯＳは、ローに固定される。
【００２４】
以上のような構成のデータ保持機能付のクロック信号制御機能付フリップフロップ回路によれば、４個のトランジスタを増設するだけで、データ出力信号ＤＯＳをハイ又はローに固定する機能を付加することができる。すなわち、一般的なマスタースレーブ型のフリップフロップではこの機能を付加するのに８個のトランジスタを増設する必要があるのに対し、本実施形態に係る構成では４個のトランジスタの増設ですますことができる。
〔第１０実施形態〕
本発明の第１０実施形態は、クロック信号制御機能付フリップフロップ回路のデータ入力信号及び外部クロック信号に電圧振幅が低い電圧のＶＤＤＬを用いた場合でも、この電圧ＶＤＤＬよりも高い電圧ＶＤＤのデータ出力信号を出力することができるよう、構成したものである。
図１２は、本実施形態に係るクロック信号制御機能付フリップフロップ回路の具体的な回路構成の一例を示す図である。この図１２からわかるように、クロック制御回路ＣＣＣ２には、外部クロック信号ＥＣＬＫが入力されている。この外部クロック信号ＥＣＬＫは、グランドと電圧ＶＤＤＬの間で振幅する。クロック制御回路ＣＣＣ２は内部クロック信号ＩＣＬＫと反転内部クロック信号／ＩＣＬＫを出力する。これら内部クロック信号ＩＣＬＫと反転内部クロック信号／ＩＣＬＫとは、グランドと電圧ＶＤＤ１の間で振幅する。この電圧ＶＤＤ１は、電圧ＶＤＤＬと等しいか、又は、低い電圧であれば足りる。
【００２５】
フリップフロップ回路２４には、これら内部クロック信号ＩＣＬＫと反転内部クロック信号／ＩＣＬＫの他に、データ入力信号ＤＩＳが入力されている。このデータ入力信号ＤＩＳは、グランドと電圧ＶＤＤＬとの間で振幅する。また、図からは明らかでないが、フリップフロップ回路２４のＮＯＴ回路２４ａには、電圧ＶＤＤ１が印加されている。このＮＯＴ回路２４ａ以外のフリップフロップ回路２４には、電圧ＶＤＤの電源が印加されている。そして、このフリップフロップ回路２４は、グランドと電圧ＶＤＤの間で振幅するデータ出力信号ＤＯＳを出力する。この電圧ＶＤＤは電圧ＶＤＤＬよりも高い、通常の電圧である。以上の電圧の高低関係をまとめると、次のようになる。
ＶＤＤ ＞ ＶＤＤＬ ≧ ＶＤＤ１
以上のような構成によれば、クロック信号制御機能付フリップフロップ回路のデータ入力信号ＤＩＳ及び外部クロック信号ＥＣＬＫに振幅が低い電圧のＶＤＤＬを用いた場合でも、この電圧ＶＤＤＬよりも高い電圧ＶＤＤのデータ出力信号ＤＯＳを出力することができる。
なお、本実施形態においては、ｎ型ＭＯＳトランジスタ２４ｂ、２４ｃでトランスファーゲートを構成したが、この部分を一対のｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとからなるトランスミッションゲートで構成することも可能である。
【００２６】
〔第１１実施形態〕
本発明の第１１実施形態は、上述してきたクロック制御回路を、クロックツリー制御用に用いたものである。
図１３は、本実施形態に係るクロック制御回路を含んだクロック信号配線を示す図である。この図１３からわかるように、クロック制御回路ＣＣＣ６には、外部クロック信号ＥＣＬＫと供給制御信号ＳＣＳとが、入力されている。そして、このクロック制御回路ＣＣＣ６からは、内部クロック信号ＩＣＬＫが出力される。本実施形態に係るクロック制御回路ＣＣＣ６は、上述した第１実施形態に係るクロック制御回路ＣＣＣ（図１参照）と同様の構成である。但し、不一致信号ＤＳの代わりに供給制御信号ＳＣＳが入力されている。この内部クロック信号ＩＣＬＫは、クロックツリーＣＴへ供給される。このクロックツリーＣＴからは、最終的な供給クロック信号が出力され、この最終的な供給クロック信号は、複数のフリップフロップ回路２６へ供給される。
供給制御信号ＳＣＳは、このクロック制御回路ＣＣＣ６からの内部クロック信号ＩＣＬＫの供給を制御する。供給制御信号ＳＣＳがハイの場合、次の外部クロック信号ＥＣＬＫの立ち上がりと同期して、内部クロック信号ＩＣＬＫも立ち上がり、クロックツリーＣＴが動作する。供給制御信号ＳＣＳがローになると、ただちに内部クロック信号ＩＣＬＫもクロックツリーＣＴの出力もローに切り替わる。しかし、クロック信号の立ち上がりエッジに同期するフリップフロップ回路２６等の論理回路では、クロックツリーＣＴの出力の立ち上がりエッジの同期が重要であり、立ち下がりエッジが非同期となることは一般にあまり問題とならない。
【００２７】
以上のように本実施形態に係るクロック制御回路ＣＣＣ６を用いることにより、クロックツリーＣＴでの消費電力を抑制することができる。すなわち、クロックツリーＣＴに最終的な供給クロック信号を出力させるか否かを制御することができる。しかも、本実施形態によれば、従来より少ないトランジスタでクロック制御回路ＣＣＣ６を実現することができる。
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、フリップフロップ回路やラッチ回路に限らず、クロック信号に同期してデータ入力信号を保持してデータ出力信号として出力するデータ保持出力回路であれば、本発明を適用することができる。
さらに、上述した各実施形態におけるハイとローの関係を入れ替えてもよい。すなわち、上述したフリップフロップ回路１０を、内部クロック信号ＩＣＬＫの立ち下がりエッジに同期して動作するフリップフロップ回路に置き換える。または、上述したラッチ回路２２を、内部クロック信号ＩＣＬＫがローの間はデータ入力信号ＤＩＳの値をデータ出力信号ＤＯＳとして出力するラッチ回路２２に置き換える。そして、上述した各信号のローとハイを入れ替えた信号を用いても、上記各実施形態を実現することができる。
【００２８】
【発明の効果】
以上のように、本発明によれば、データ保持出力回路のデータ入力信号とデータ出力信号とが不一致の場合には外部クロック信号の立ち上がりに同期して短いパルスを内部クロック信号としてデータ保持出力回路へ供給し、データ入力信号とデータ出力信号とが一致する場合には第１レベルの信号を内部クロック信号としてデータ保持出力回路へ供給することとしたので、クロック信号を供給するのに必要となる消費電力の抑制を図りつつ、フリップフロップ動作に誤りが生じないようにすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るクロック信号制御機能付フリップフロップ回路を示す図。
【図２】本発明の第１実施形態に係るクロック信号制御機能付フリップフロップ回路の動作を説明するためのタイミングチャートを示す図（外部クロック信号がローの時にデータ入力信号が変化した場合）。
【図３】本発明の第１実施形態に係るクロック信号制御機能付フリップフロップ回路の動作を説明するためのタイミングチャートを示す図（外部クロック信号がハイの時にデータ入力信号が変化した場合）。
【図４】第２実施形態に係るクロック信号制御機能付フリップフロップ回路を示す図。
【図５】第３実施形態に係るクロック信号制御機能付フリップフロップ回路を示す図。
【図６】第４実施形態に係るクロック信号制御機能付フリップフロップ回路を示す図。
【図７】第５実施形態に係るクロック信号制御機能付フリップフロップ回路を示す図。
【図８】クロック制御回路の変形例を示す図（第６実施形態）。
【図９】クロック制御回路の変形例を示す図（第７実施形態）。
【図１０】クロック制御回路の変形例を示す図（第８実施形態）。
【図１１】第９実施形態に係るクロック信号制御機能付フリップフロップ回路を示す図。
【図１２】第１０実施形態に係るクロック信号制御機能付フリップフロップ回路を示す図。
【図１３】第１実施形態におけるクロック制御回路をクロックツリー制御用に用いた場合の一例を示す図（第１１実施形態）。
【図１４】従来のフリップフロップ回路を示す図。
【符号の説明】
１０ フリップフロップ回路
２２ ラッチ回路
ＤＤＣ 不一致検出回路
ＣＣＣ クロック制御信号
ＤＩＳ データ入力信号
ＤＯＳ データ出力信号
ＩＣＬＫ 内部クロック信号
ＥＣＬＫ 外部クロック信号
ＤＳ 不一致信号
ＴＣＳ 伝搬制御信号
ＣＣＳ クロック制御信号
【発明の属する技術分野】
本発明は、クロック信号制御機能付フリップフロップ回路及びクロック制御回路に関するものであり、特に、消費電力の抑制を図ったフリップフロップ回路及び消費電力の抑制を図るためのクロック制御回路に関する。
【０００２】
【従来の技術】
フリップフロップ回路は、これを動作させるためにクロック信号を入力する必要がある。集積回路内の論理回路は時間平均で見れば、多くの部分は動作せずに停止している。しかし、クロック信号は動作周波数に応じて必ず遷移を行うために、集積回路の消費電力の多くの部分は、フリップフロップ回路とクロックツリーで占められている。このような一般的なフリップフロップ回路の例を、図１４に示す。この図１４からわかるように、クロック信号入力用端子であるＣＰ端子には、ハイレベルとローレベルが交互に入力され、そのたびにフリップフロップ回路１００を構成する２４個の全トランジスタのうち、半分の１２個のトランジスタのゲート端子が、充放電される。
ここで、フリップフロップ回路での消費電力を低減するための提案としては、特開平４−２９８１１５号公報がある。この特開平４−２９８１１５号公報にある回路では、マスタースレーブ型のフリップフロップ回路のデータ入力信号とデータ出力信号とを比較し、異なる場合のみクロック信号をフリップフロップ回路へ供給し、等しい場合は内部のクロック信号をローレベルに固定する構成をとっている。
【０００３】
【発明が解決しようとする課題】
しかし、この特開平４−２９８１１５号公報に開示された構成では、クロック信号がハイレベルにある時にフリップフロップ回路の入力信号が変化すると、誤動作をするという問題がある。すなわち、フリップフロップ回路への内部のクロック信号の供給が停止され、したがって、内部のクロック信号がローレベルを保っている状態で、フリップフロップ回路への入力信号が変化したとする。この場合において、外部からのクロック信号がハイレベルであると、その時点でフリップフロップ回路へ供給される内部のクロック信号がローレベルからハイレベルに変化してしまい、誤動作を生じてしまう。
このような問題を解決するため、Ｎｏｇａｗａらは１９９７ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ ｐ１０１−１０２において、クロック信号のハイレベルの時間を十分に短くすることで、誤動作を防ぐ方法を提案している。そして、ハイレベルの時間の十分短い短パルスのクロック信号を生成する機構を各フリップフロップ回路に持たせることは、フリップフロップ回路の面積の増大及び消費電力の増大につながるので、複数のフリップフロップ回路をグループとしてまとめ、それらに一括して短パルスのクロック信号を供給することとしている。しかしながら、パルス状の信号は配線中を伝搬する際に劣化する傾向が強いため、このような短パルスを生成するクロック信号生成回路と、フリップフロップ回路との間の距離を、慎重に設計する必要が生じる。また、このような歪みの影響を考慮した上で、短パルスのパルス幅を設計する必要も生じる。
【０００４】
そこで、本発明は上記課題に鑑みてなされたものであり、消費電力の抑制を図りつつ、フリップフロップ回路のデータ入力信号が、どのようなタイミングで変化したとしても、フリップフロップ回路に誤動作が生じないにすることを目的とする。しかも、クロック信号におけるパルス幅の調整を不要にするとともに、クロック信号の伝搬による歪みの問題が生じないようすることを目的とする。
【０００５】
【課題を解決するための手段】
上記課題を解決するため、本発明に係るクロック信号制御機能付フリップフロップ回路は、データ入力信号と内部クロック信号とが入力され、前記内部クロック信号に同期して前記データ入力信号の値を保持してデータ出力信号として出力する、データ保持出力回路と、前記データ保持出力回路の前記データ入力信号と前記データ出力信号とが入力され、これらデータ入力信号とデータ出力信号とが不一致の場合を検出して不一致信号を出力する、不一致検出回路と、外部クロック信号と前記不一致信号とが入力され、前記データ入力信号と前記データ出力信号とが不一致の場合には、前記外部クロック信号の立ち上がり又は立ち下がりに同期して、前記外部クロック信号の１サイクルよりも短いパルスを前記内部クロック信号として出力し、前記データ入力信号と前記データ出力信号とが一致する場合には、第１レベルの信号を前記内部クロック信号として出力する、クロック制御回路と、を備えたことを特徴とする。
また、本発明に係るクロック制御回路は、外部クロック信号と供給制御信号とが入力され、内部クロック信号を出力する、クロック制御回路であって、前記内部クロック信号は、クロック制御信号と前記外部クロック信号の論理積であり、前記クロック制御信号は前記供給制御信号と伝搬制御信号の論理積であり、前記伝搬制御信号は前記クロック制御信号と前記外部クロック信号の否定の論理和である、ことを特徴とする。
【０００６】
【発明の実施の形態】
〔第１実施形態〕
本発明の第１実施形態は、入力信号が変化した時のみフリップフロップ回路へ内部クロック信号を供給するクロック制御回路を各フリップフロップ回路に内蔵するとともに、このクロック制御回路は外部クロック信号の立ち上がりに同期して内部クロック信号を供給し、データ出力信号の変化が確定したことを検出してから内部クロック信号の供給を停止することにより、フリップフロップ回路には短パルスの内部クロック信号が供給されたのと同じ効果が得られるようにしたものである。そして、これにより、外部クロック信号のパルス幅の調整を不要にし、短パルスの外部クロック信号を伝搬させることにより生ずる歪みの問題が生じないようにしたものである。より詳しくを、以下に説明する。
図１は本実施形態に係るクロック信号制御機能付フリップフロップ回路の回路構成の一例を示す図である。
この図１からわかるように、このクロック信号制御機能付フリップフロップ回路は、フリップフロップ回路１０と、不一致検出回路ＤＤＣと、クロック制御回路ＣＣＣとを、備えて構成されている。
フリップフロップ回路１０の入力端子Ｄにはデータ入力信号ＤＩＳが入力され、出力端子Ｑからはデータ出力信号ＤＯＳが出力され、クロック入力端子には内部クロック信号ＩＣＬＫが入力される。このフリップフロップ回路１０は、マスタースレーブ型のフリップフロップ回路であり、内部クロック信号ＩＣＬＫの立ち上がり時のデータ入力信号ＤＩＳの値を、次の内部クロック信号ＩＣＬＫの立ち上がり時まで保持する機能を有している。このフリップフロップ回路１０が、本実施形態におけるデータ保持出力回路を構成する。
【０００７】
不一致検出回路ＤＤＣには、フリップフロップ回路１０のデータ入力信号ＤＩＳとデータ出力信号ＤＯＳとが入力されており、不一致信号ＤＳを出力する。不一致検出回路ＤＤＣは、これらデータ入力信号ＤＩＳとデータ出力信号ＤＯＳとが、一致しているか否かを検出する回路であり、データ入力信号ＤＩＳとデータ出力信号ＤＯＳの不一致を検出した場合に、不一致信号ＤＳを生成する。この不一致信号ＤＳは、クロック制御回路ＣＣＣに入力される。
本実施形態では、データ入力信号ＤＩＳとデータ出力信号ＤＯＳから、不一致信号ＤＳを生成するとしたが、フリップフロップ１０内部におけるデータ入力信号ＤＩＳと等価な信号や、データ出力信号ＤＯＳと等価な信号から、不一致信号ＤＳを生成することも可能である。また、不一致信号ＤＳを生成するためには、排他的論理和（ＥＸＯＲ）回路を用いることが効率的である。
クロック制御回路ＣＣＣには、この不一致信号ＤＳの他に、外部からの外部クロック信号信号ＥＣＬＫが入力されており、前述した内部クロック信号ＩＣＬＫをフリップフロップ回路１０へ出力する。このクロック制御回路ＣＣＣは、ＮＯＴ回路１２と、ＡＮＤ回路１４と、ＯＲ回路１６と、ＡＮＤ回路１８とを、備えて構成されている。外部クロック信号ＥＣＬＫはＮＯＴ回路１２とＡＮＤ回路１４とに入力されている。ＮＯＴ回路１２の出力信号はＯＲ回路１６に入力されている。このＯＲ回路１６の出力信号である伝搬制御信号ＴＣＳは、ＡＮＤ回路１８に入力されている。このＡＮＤ回路１８には、一致検出回路ＤＤＣからの不一致信号ＤＳも入力されており、その出力信号としてのクロック制御信号ＣＣＳを、ＡＮＤ回路１４とＯＲ回路１６とに出力する。つまり、不一致信号ＤＳと伝搬制御信号ＴＣＳとの論理積により、クロック制御信号ＣＣＳを生成する。また、信号伝搬制御信号ＴＣＳは、外部クロック信号ＥＣＬＫの否定と、クロック制御信号ＣＣＳとの、論理和により生成される。ＡＮＤ回路１４には、このクロック制御信号ＣＣＳと、前述した外部クロック信号ＥＣＬＫとが入力されており、出力信号として内部クロック信号ＩＣＬＫをフリップフロップ回路１０に出力する。すなわち、クロック制御信号ＣＣＳと外部クロック信号ＥＣＬＫの論理積により内部クロック信号ＩＣＬＫが生成される。
【０００８】
次に、図２及び図３に基づいて本実施形態に係るクロック信号制御機能付フリップフロップ回路の動作を説明する。図２は外部クロック信号ＥＣＬＫがローの時にデータ入力信号ＤＩＳが変化した場合のタイミングチャートを示す図であり、図３は外部クロック信号ＥＣＬＫがハイの時にデータ入力信号ＤＩＳが変化した場合のタイミングチャートを示す図である。
まず、図２に基づいて、外部クロック信号ＥＣＬＫがローの時にデータ入力信号ＤＩＳが変化した場合の動作を説明する。
この図２からわかるように、時刻ｔ１でデータ入力信号ＤＩＳがローからハイに切り替わったとする。すると、フリップフロップ回路１０におけるデータ入力信号ＤＩＳとデータ出力信号ＤＯＳとが不一致になるので、不一致検出回路ＤＤＣの不一致信号ＤＳがローからハイに切り替わる。この時刻ｔ１においては伝搬制御信号ＴＣＳもハイであるので、クロック制御信号ＣＣＳもローからハイに切り替わる。但し、外部クロック信号ＥＣＬＫがローであるので、内部クロック信号ＩＣＬＫはローのままである。
次に、時刻ｔ２で外部クロック信号ＥＣＬＫがローからハイに切り替わる。すると、クロック制御信号ＣＣＳがハイであるので、内部クロック信号ＩＣＬＫもローからハイに切り替わる。この内部クロック信号ＩＣＬＫはフリップフロップ回路１０に入力されており、この内部クロック信号ＩＣＬＫの立ち上がりに同期して、フリップフロップ回路１０は動作する。すなわち、フリップフロップ回路１０は、この内部クロック信号ＩＣＬＫの立ち上がり時のデータ入力信号ＤＩＳの値を、データ出力信号ＤＯＳとして出力する。但し、この際には、フリップフロップ回路１０の動作の遅延時間として、ΔＴを要する。したがって、時刻ｔ２からΔＴだけ経過した時刻ｔ３において、データ出力信号ＤＯＳはローからハイに切り替わる。
【０００９】
この時刻ｔ３において、データ出力信号ＤＯＳとデータ入力信号ＤＩＳとが一致するので、不一致信号ＤＳがハイからローに切り替わる。このため、クロック制御信号ＣＣＳもハイからローに切り替わり、内部クロック信号ＩＣＬＫもハイからローに切り替わる。
次に、図３に基づいて、外部クロック信号ＥＣＬＫがハイの時にデータ入力信号ＤＩＳが変化した場合の動作を説明する。
この図３からわかるように、時刻ｔ１でデータ入力信号ＤＩＳがローからハイに切り替わったとする。すると、フリップフロップ回路１０におけるデータ入力信号ＤＩＳとデータ出力信号ＤＯＳとが不一致になるので、不一致検出回路ＤＤＣの不一致信号ＤＳがローからハイに切り替わる。但し、この時刻ｔ１においては伝搬制御信号ＴＣＳはローであるので、クロック制御信号ＣＣＳもローのままである。したがって、内部クロック信号ＩＣＬＫもローのままである。
次に、時刻ｔ２で外部クロック信号ＥＣＬＫがハイからローに切り替わり、伝搬制御信号ＴＣＳがローからハイに切り替わる。伝搬制御信号ＴＣＳと不一致信号ＤＳとがともにハイであるので、クロック制御信号ＣＣＳもローからハイに切り替わる。但し、外部クロック信号ＥＣＬＫがローであるので、この時刻ｔ２においては、内部クロック信号ＩＣＬＫもローのままである。
【００１０】
次に、時刻ｔ３で外部クロック信号ＥＣＬＫがローからハイに切り替わる。すると、クロック制御信号ＣＣＳもハイであるので、内部クロック信号ＩＣＬＫもローからハイに切り替わる。この内部クロック信号ＩＣＬＫはフリップフロップ回路１０に入力されており、この内部クロック信号ＩＣＬＫの立ち上がりに同期して、フリップフロップ回路１０は動作する。すなわち、フリップフロップ回路１０は、この内部クロック信号ＩＣＬＫの立ち上がり時のデータ入力信号ＤＩＳの値を、データ出力信号ＤＯＳとして出力する。但し、この際には、フリップフロップ回路１０の動作の遅延時間として、ΔＴを要する。したがって、時刻ｔ３からΔＴだけ経過した時刻ｔ４において、データ出力信号ＤＯＳはローからハイに切り替わる。
この時刻ｔ４において、データ出力信号ＤＯＳとデータ入力信号ＤＩＳとが一致するので、不一致信号ＤＳがハイからローに切り替わる。このため、クロック制御信号ＣＣＳもハイからローに切り替わり、内部クロック信号ＩＣＬＫもハイからローに切り替わる。
以上のように、本実施形態に係るクロック信号制御機能付フリップフロップ回路によれば、データ入力信号ＤＩＳとデータ出力信号ＤＯＳとが一致しているときには、内部クロック信号ＩＣＬＫをローに固定し、データ入力信号ＤＩＳとデータ出力信号ＤＯＳとが一致していないときのみ内部クロック信号ＩＣＬＫをフリップフロップ回路１０へ供給するようにしたので、消費電力の抑制を図ることができる。特に、データ入力信号があまり変化しないような、データ遷移確率の低い場合には、大幅な消費電力の抑制を図ることができる。
【００１１】
しかも、クロック制御回路ＣＣＣを設けることにより、外部クロック信号ＥＣＬＫの立ち上がりに同期させて内部クロック信号ＩＣＬＫも立ち上げることとしたので、外部クロック信号ＥＣＬＫがローの時にデータ入力信号ＤＩＳが変化した場合でも、外部クロック信号ＥＣＬＫがハイの時にデータ入力信号ＤＩＳが変化した場合でも、このクロック信号制御機能付フリップフロップ回路に誤動作が生じないようにすることができる。
しかも、内部クロック信号ＩＣＬＫを、外部クロック信号ＥＣＬＫの立ち上がりに同期させて立ち上げ、データ出力信号ＤＯＳの変化を検出して立ち下げることとしたので、結果として短パルスの内部クロック信号ＩＣＬＫを得ることができる。このため、内部クロック信号ＩＣＬＫのパルス幅は、外部クロック信号ＥＣＬＫの１クロックサイクルより、短くなる。
また、内部クロック信号ＩＣＬＫにおけるパルスのパルス幅の終端は、データ入力信号ＤＩＳとデータ出力信号ＤＯＳとが一致したタイミングと同期して定められることとしたので、パルス幅が短すぎてフリップフロップ回路１０が動作しなくなるという事態を回避することができる。このため、従来のように外部クロック信号として、パルス状のクロックを用いる場合と比べて、配線中の伝搬過程における劣化をそれほど意識しないで設計することができるようになる。
【００１２】
〔第２実施形態〕
本発明の第２実施形態は、第１実施形態のクロック信号制御機能付フリップフロップ回路におけるマスタースレーブ型のフリップフロップ回路及び不一致検出回路の具体的構成を論理素子レベルであらわしたものである。
図４は、この第２実施形態に係るクロック信号制御機能付フリップフロップ回路を示す図である。
フリップフロップ回路１０は、直列的に接続された、クロックドインバータ１０ａと、ＮＯＴ回路１０ｂと、トランスミッションゲート１０ｃと、ＮＯＴ回路１０ｄと、ＮＯＴ回路１０ｅとを、備えて構成されている。さらに、フリップフロップ回路１０は、ＮＯＴ回路１０ｂと並列に接続されたクロックドインバータ１０ｆと、ＮＯＴ回路１０ｄと並列に接続されたクロックドインバータ１０ｇとを、備えて構成されている。これらのうち、クロックドインバータ１０ｆとトランスミッションゲート１０ｃは、内部クロック信号ＩＣＬＫがハイの時、通過状態となる。また、クロックドインバータ１０ａ、１０ｇは、反転内部クロック信号／ＩＣＬＫがハイの時、通過状態となる。クロックドインバータ１０ａには、このフリップフロップ回路１０の入力としてのデータ入力信号ＤＩＳが入力され、ＮＯＴ回路１０ｅからは、このフリップフロップ回路１０の出力としてのデータ出力信号ＤＯＳが出力される。
【００１３】
これら各素子のうち、クロックドインバータ１０ａ、１０ｆと、ＮＯＴ回路１０ｂとで、マスターラッチ回路ＭＬを構成し、インバータ１０ｄ、１０ｅと、クロックドインバータ１０ｇとで、スレーブラッチ回路ＳＬを構成している。
不一致検出回路ＤＤＣは、ｎ型ＭＯＳトランジスタＮＭ１、ＮＭ２と、ｐ型ＭＯＳトランジスタＰＭ１、ＰＭ２とを、備えて構成されている。この不一致検出回路ＤＤＣは、データ入力信号ＤＩＳとデータ出力信号ＤＯＳとの不一致を検出した場合に、ローの不一致信号／ＤＳを出力するよう構成されている。
ｎ型ＭＯＳトランジスタＮＭ１の制御端子には、データ入力信号ＤＩＳが入力されている。ｎ型ＭＯＳトランジスタＮＭ１の入力端子は、ＮＯＴ回路１０ｄの入力側に接続されている。したがって、ｎ型ＭＯＳトランジスタＮＭ１の入力端子には、データ出力信号ＤＯＳと等価な信号が入力されている。ｎ型ＭＯＳトランジスタＮＭ１の出力端子はクロック制御回路ＣＣＣ２へ接続されている。
ｐ型ＭＯＳトランジスタＰＭ１の制御端子は、ＮＯＴ回路１０ｂの入力側に接続されている。したがって、ｐ型ＭＯＳトランジスタＰＭ１の制御端子には、データ入力信号ＤＩＳの反転信号と等価な信号が入力されている。ｐ型ＭＯＳトランジスタＰＭ１の入力端子は、ＮＯＴ回路１０ｄの入力側に接続されている。したがって、ｐ型ＭＯＳトランジスタＰＭ１の入力端子には、データ出力信号ＤＯＳと等価な信号が入力されている。ｐ型ＭＯＳトランジスタＰＭ１の出力端子はクロック制御回路ＣＣＣ２へ接続されている。
【００１４】
ｎ型ＭＯＳトランジスタＮＭ２の制御端子は、ＮＯＴ回路１０ｂの入力側に接続されている。したがって、ｎ型ＭＯＳトランジスタＮＭ２の制御端子には、データ入力信号ＤＩＳの反転信号と等価な信号が入力されている。ｎ型ＭＯＳトランジスタＮＭ２の入力端子は、ＮＯＴ回路１０ｅの入力側に接続されている。したがって、ｎ型ＭＯＳトランジスタＮＭ２の入力端子には、データ出力信号ＤＯＳの反転信号と等価な信号が入力されている。ｎ型ＭＯＳトランジスタＮＭ２の出力端子はクロック制御回路ＣＣＣ２へ接続されている。
ｐ型ＭＯＳトランジスタＰＭ２の制御端子には、データ入力信号ＤＩＳが入力されている。ｐ型ＭＯＳトランジスタＰＭ２の入力端子は、ＮＯＴ回路１０ｅの入力側に接続されている。したがって、ｐ型ＭＯＳトランジスタＰＭ２の入力端子には、データ出力信号ＤＯＳの反転信号と等価な信号が入力されている。ｐ型ＭＯＳトランジスタＰＭ２の出力端子はクロック制御回路ＣＣＣ２へ接続されている。
クロック制御回路ＣＣＣ２は、回路構成が効率的になるように論理変換を行っている。但し、論理的には図１に示すクロック制御回路ＣＣＣと等価である。また、反転内部クロック信号／ＩＣＬＫを生成するＮＯＴ回路と、クロック制御回路ＣＣＣの２入力のＡＮＤ回路１４を結合し、２入力のＮＡＮＤ回路とすることで、トランジスタ数の削減を図っている。したがって、クロック制御回路ＣＣＣ２は、ＮＯＴ回路１１とＡＮＤ回路１３とＮＯＲ回路１５とＮＡＮＤ回路１７とＮＯＴ回路１９とを備えて構成されている。
【００１５】
ＡＮＤ回路１３には、外部クロック信号ＥＣＬＫとクロック制御信号ＣＣＳを反転した信号とが入力され、伝搬制御信号／ＴＣＳを出力する。ＮＯＲ回路１５には、不一致信号／ＤＳと伝搬制御信号／ＴＣＳとが入力され、クロック制御信号ＣＣＳを出力する。ＮＡＮＤ回路１７には、クロック制御信号ＣＣＳと外部クロック信号ＥＣＬＫとが入力され、反転内部クロック信号／ＩＣＬＫを出力する。ＮＯＴ回路１９には反転内部クロック信号／ＩＣＬＫが入力され、内部クロック信号ＩＣＬＫを出力する。
この第２実施形態に係るクロック信号制御機能付フリップフロップ回路の動作は、上述した第１実施形態と同様のものであるので、その説明は省略する。
〔第３実施形態〕
本発明の第３実施形態は、フリップフロップ回路におけるマスターラッチ回路部分をダイナミック回路で構成することによりトランジスタ数の削減を図ったものである。
図５は本実施形態に係るクロック信号制御機能付フリップフロップ回路の回路構成の一例を示す図である。
上述した第２実施形態においては、図４からわかるように、マスタースレーブ型のフリップフロップ回路１０をスタティック回路で構成した。これに対して、第３実施形態においては、図５からわかるように、本発明に係るクロック制御回路ＣＣＣ、ＣＣＣ２では内部クロック信号ＩＣＬＫのハイである時間が非常に短いので、フリップフロップ回路２０のマスターラッチ回路ＭＬ２をダイナミック回路で構成した。すなわち、マスターラッチ回路をＮＯＴ回路１０ｈとトランスミッションゲート１０ｉとＮＯＴ回路１０ｊとを直列的に接続することにより構成した。
【００１６】
すなわち、ＮＯＴ回路１０ｈ、１０ｊと、トランスミッションゲート１０ｉとで、マスターラッチ回路ＭＬ２を構成し、インバータ１０ｄ、１０ｅと、クロックドインバータ１０ｇとで、スレーブラッチ回路ＳＬを構成した。
このようにフリップフロップ回路２０のマスターラッチ回路ＭＬ２をダイナミック回路で構成することにより、トランジスタ数の削減を図ることができる。
〔第４実施形態〕
本発明の第４実施形態は、内部クロック信号ＩＣＬＫのハイの時間が非常に短いことに着目して、第１実施形態におけるフリップフロップ回路をラッチ回路に置き換えることにより、トランジスタ数の削減を図ったものである。
図６は、第４実施形態に係るクロック信号制御機能付フリップフロップ回路の回路構成の一例を示す図である。
この図６からわかるように、このクロック信号制御機能付フリップフロップ回路は、ラッチ回路２２を備えて構成されている。すなわち、図１に示す第１実施形態に係るクロック信号制御機能付フリップフロップ回路におけるフリップフロップ回路１０の代わりに、図６に示すように、ラッチ回路２２を設けている。これは、内部クロック信号ＩＣＬＫのハイである時間が非常に短いので、ラッチ回路２２でフリップフロップ回路１０を置換しても、エッジトリガー型のフリップフロップ動作を得ることができるためである。
【００１７】
この図６に示すラッチ回路２２は、内部クロック信号ＩＣＬＫがハイの間は、入力端子Ｄのデータ入力信号ＤＩＳの値を出力端子Ｑの出力に伝えて、データ出力信号ＤＯＳとして出力する。一方、内部クロック信号ＩＣＬＫがローの間は、内部クロック信号ＩＣＬＫの立ち下がり時における出力端子Ｑの値を保持して、データ出力信号ＤＯＳとして出力する。このラッチ回路２２が、本実施形態におけるデータ保持出力回路を構成する。
このようにクロック信号制御機能付フリップフロップ回路を構成することにより、トランジスタ数の削減を図ることができる。すなわち、本実施形態に係る構成では、上述した第３実施形態に係る構成と比較して、フリップフロップの特性の一つであるホールドタイム特性が悪化するものの、さらにトランジスタ数を削減することができる。すなわち、ホールドタイム特性が悪化して、内部クロック信号ＩＣＬＫのパルス幅が広くなる傾向があるものの、さらなるトランジスタ数の削減を図ることができる。
〔第５実施形態〕
本発明の第５実施形態は、第４実施形態のクロック信号制御機能付フリップフロップ回路におけるラッチ回路及び不一致検出回路の具体的構成を論理素子レベルであらわしたものである。
【００１８】
図７は、この第４実施形態に係るクロック信号制御機能付フリップフロップ回路を示す図である。ラッチ回路２２は、直列的に接続されたＮＯＴ回路２２ａとトランスミッションゲート２２ｂとＮＯＴ回路２２ｃとを備えて構成されている。また、ＮＯＴ回路２２ａと並列的に接続されたクロックドインバータ２２ｄを備えて構成されている。
この図７においては、クロック制御回路ＣＣＣ２は、回路構成が効率的になるように論理変換を行ったが、論理的には図６に示すクロック制御回路ＣＣＣと等価である。また、反転内部クロック信号／ＩＣＬＫを生成するＮＯＴ回路と、クロック制御回路ＣＣＣの２入力のＡＮＤ回路１４を結合し、２入力のＮＡＮＤ回路とすることで、トランジスタ数の削減を図っている。
〔第６実施形態〕
本発明の第６実施形態は、クロック制御回路の変形例を示すものである。図８は、この第６実施形態に係るクロック制御回路の回路構成の一例を示す図である。この図８からわかるように、第６実施形態に係るクロック制御回路ＣＣＣ３は、上述した第１実施形態のクロック制御回路ＣＣＣ（図１参照）及び第４実施形態のクロック制御回路ＣＣＣ（図６参照）における２入力のＡＮＤ回路１４の代わりに、３入力のＡＮＤ回路１４Ａを設けている。このＡＮＤ回路１４Ａには、ＡＮＤ回路１８からのクロック制御信号ＣＣＳと、外部クロック信号ＥＣＬＫとの他に、不一致検出回路ＤＤＣからの不一致信号ＤＳが、入力されている。
【００１９】
以上のようにクロック制御回路ＣＣＣ３を構成することにより、不一致信号ＤＳがハイからローに変化した時に、内部クロック信号ＩＣＬＫをいち早くハイからローに切り替えることができる。すなわち、不一致信号ＤＳを内部クロック信号ＩＣＬＫを発生するＡＮＤ回路１４Ａに直接入力するパスを加えたので、ＡＮＤ回路１８に生ずる遅延をバイパスして直接的に内部クロック信号ＩＣＬＫをハイからローへ切り替えることができる。
特に、上述した第４実施形態においては、クロック制御回路ＣＣＣとラッチ回路２２を組み合わせてフリップフロップ動作をさせるようにした結果、ホールドタイム特性が悪化したが、本実施形態に係るクロック制御回路ＣＣＣ３を用いることにより、ホールドタイム特性を改善することができる。すなわち、上述した第４実施形態においては、内部クロック信号ＩＣＬＫのハイ状態が長くなるので、ホールドタイム特性が悪化する傾向にあるが、本実施形態に係るクロック制御回路ＣＣＣ３を用いることにより、内部クロック信号ＩＣＬＫのハイ状態を短くすることができる。つまり、内部クロック信号ＩＣＬＫのパルス幅を狭くすることができ、ホールドタイム特性を改善することができる。
【００２０】
〔第７実施形態〕
本発明の第７実施形態は、クロック制御回路の別の変形例を示すものである。図９は、この第７実施形態に係るクロック制御回路の回路構成の一例を示す図である。この図９からわかるように、この第７実施形態に係るクロック制御回路ＣＣＣ４は、第１実施形態のクロック制御回路ＣＣＣ（図１参照）及び第４実施形態のクロック制御回路ＣＣＣ（図６参照）における２入力のＡＮＤ回路１８の代わりに、３入力のＡＮＤ回路１８Ａを設けている。また、ＡＮＤ回路１４からの内部クロック信号ＩＣＬＫを１又は複数のＮＯＴ回路（インバータ）１９Ａを介して、このＡＮＤ回路１８にフィードバックしている。本実施形態においては、このＮＯＴ回路１９は奇数個設ける必要がある。
以上のようにクロック制御回路ＣＣＣ４を構成することにより、内部クロック信号ＩＣＬＫのパルス幅を調整することができる。すなわち、内部クロック信号ＩＣＬＫの遷移をＡＮＤ回路１８Ａにフィードバックすることとしたので、内部クロック信号ＩＣＬＫのパルス幅を容易に制御することができる。しかも、このパルス幅は、ＮＯＴ回路１９Ａの段数を変化させることで調整することができる。
【００２１】
また、本実施形態に係るクロック制御回路ＣＣＣ４を用いることは、上述した第６実施形態に係るクロック制御回路ＣＣＣ３と同様に、第４実施形態のホールドタイム特性を改善する対策として、有効である。
〔第８実施形態〕
第８実施形態は、これまでのクロック制御回路を変形して、不一致信号に変えて、あるいは、加えて、他の制御信号を入力することができるようにしたものであり、具体的には出力保持信号をクロック制御回路に加えて入力することにより、フリップフロップ回路にデータ保持機能を持たせるようにしたものである。図１０は、この第８実施形態に係るクロック制御回路の回路構成の一例を示す図である。
この図１０からわかるように、この第８実施形態に係るクロック制御回路ＣＣＣ５は、第１実施形態のクロック制御回路ＣＣＣ（図１参照）及び第４実施形態のクロック制御回路ＣＣＣ（図６参照）における２入力のＡＮＤ回路１８の代わりに、３入力のＡＮＤ回路１８Ｂを設けている。そして、このＡＮＤ回路１８Ｂに、出力保持信号ＯＨＳを入力している。この出力保持信号ＯＨＳは、クロック信号制御機能付フリップフロップ回路のデータ出力信号ＤＯＳを保持しておきたい場合はローとなり、保持する必要のない時はハイとなる、信号である。
【００２２】
第１実施形態や第４実施形態に係るクロック制御回路ＣＣＣを、上述したようなクロック制御回路ＣＣＣ５で構成することにより、データ保持機能付のクロック信号制御機能付フリップフロップ回路を実現することができる。すなわち、出力保持信号ＯＨＳがローのときには、不一致信号ＤＳの値に関わらず、フリップフロップ回路１０又はラッチ回路２２のデータ出力信号ＤＯＳの値は保持される。一方、出力保持信号ＯＨＳがハイのときには、不一致信号ＤＳがハイの時のみ、つまり、データ入力信号ＤＩＳとデータ出力信号ＤＯＳとが不一致の時のみ、フリップフロップ回路１０又はラッチ回路２２は、データ入力信号ＤＩＳの値を読み込む。
しかも、いわゆるデータ保持機能付のクロック信号制御機能付フリップフロップ回路と等価な機能を、第１実施形態や第４実施形態におけるクロック制御回路ＣＣＣに、２個のトランジスタを追加するだけで実現することができる。すなわち、２入力のＡＮＤ回路１８を３入力のＡＮＤ回路１８Ｂに変えるだけで実現できる。
〔第９実施形態〕
本発明の第９実施形態は、上述した第４実施形態にデータ出力信号をハイあるいはローに固定する機能を付加したものである。
【００２３】
図１１は、本実施形態に係るデータ保持機能付のクロック信号制御機能付フリップフロップ回路の具体的な回路構成の一例を示す図である。この図１１からわかるように、本実施形態に係るデータ保持機能付のクロック信号制御機能付フリップフロップ回路は、データ入力信号ＤＩＳによらずに、データ出力信号ＤＯＳをハイあるいはローに固定する機能を備えている。この機能を実現するため、本実施形態に係るクロック信号制御機能付フリップフロップ回路は、上述した第４、５実施形態のラッチ回路２２の構成に加えて、プリセット信号ＰＲと、クリア信号ＣＬとを、入力する機構を設けている。
プリセット信号ＰＲは、ＮＡＮＤ回路２２ｅの一方の入力へ加えられている。このＮＡＮＤ回路２２ｅは、図７に示す第５実施形態のＮＯＴ回路２２ｃの代わりに設けられたものである。クリア信号ＣＬは、クロックドＮＡＮＤ回路２２ｆの一方の入力へ加えられている。このクロックドＮＡＮＤ回路２２ｆは、図７に示す第５実施形態のクロックドインバータ２２ｄの代わりに設けられたものである。
本実施形態においては、フリップフロップの通常動作時は、プリセットＰＲ信号とクリア信号ＣＬとを、ともにハイにおておく。すると、このラッチ回路２２は内部クロック信号ＩＣＬＫ及び反転内部クロック信号／ＩＣＬＫに同期したフリップフロップ動作をする。一方、データ出力信号ＤＯＳをハイに固定する時は、プリセット信号ＰＲをローにする。すると、このラッチ回路２２のデータ出力信号ＤＯＳは、ハイに固定される。また、データ出力信号ＤＯＳをローに固定するときは、クリア信号ＣＬをローにする。すると、このラッチ回路２２のデータ出力信号ＤＯＳは、ローに固定される。
【００２４】
以上のような構成のデータ保持機能付のクロック信号制御機能付フリップフロップ回路によれば、４個のトランジスタを増設するだけで、データ出力信号ＤＯＳをハイ又はローに固定する機能を付加することができる。すなわち、一般的なマスタースレーブ型のフリップフロップではこの機能を付加するのに８個のトランジスタを増設する必要があるのに対し、本実施形態に係る構成では４個のトランジスタの増設ですますことができる。
〔第１０実施形態〕
本発明の第１０実施形態は、クロック信号制御機能付フリップフロップ回路のデータ入力信号及び外部クロック信号に電圧振幅が低い電圧のＶＤＤＬを用いた場合でも、この電圧ＶＤＤＬよりも高い電圧ＶＤＤのデータ出力信号を出力することができるよう、構成したものである。
図１２は、本実施形態に係るクロック信号制御機能付フリップフロップ回路の具体的な回路構成の一例を示す図である。この図１２からわかるように、クロック制御回路ＣＣＣ２には、外部クロック信号ＥＣＬＫが入力されている。この外部クロック信号ＥＣＬＫは、グランドと電圧ＶＤＤＬの間で振幅する。クロック制御回路ＣＣＣ２は内部クロック信号ＩＣＬＫと反転内部クロック信号／ＩＣＬＫを出力する。これら内部クロック信号ＩＣＬＫと反転内部クロック信号／ＩＣＬＫとは、グランドと電圧ＶＤＤ１の間で振幅する。この電圧ＶＤＤ１は、電圧ＶＤＤＬと等しいか、又は、低い電圧であれば足りる。
【００２５】
フリップフロップ回路２４には、これら内部クロック信号ＩＣＬＫと反転内部クロック信号／ＩＣＬＫの他に、データ入力信号ＤＩＳが入力されている。このデータ入力信号ＤＩＳは、グランドと電圧ＶＤＤＬとの間で振幅する。また、図からは明らかでないが、フリップフロップ回路２４のＮＯＴ回路２４ａには、電圧ＶＤＤ１が印加されている。このＮＯＴ回路２４ａ以外のフリップフロップ回路２４には、電圧ＶＤＤの電源が印加されている。そして、このフリップフロップ回路２４は、グランドと電圧ＶＤＤの間で振幅するデータ出力信号ＤＯＳを出力する。この電圧ＶＤＤは電圧ＶＤＤＬよりも高い、通常の電圧である。以上の電圧の高低関係をまとめると、次のようになる。
ＶＤＤ ＞ ＶＤＤＬ ≧ ＶＤＤ１
以上のような構成によれば、クロック信号制御機能付フリップフロップ回路のデータ入力信号ＤＩＳ及び外部クロック信号ＥＣＬＫに振幅が低い電圧のＶＤＤＬを用いた場合でも、この電圧ＶＤＤＬよりも高い電圧ＶＤＤのデータ出力信号ＤＯＳを出力することができる。
なお、本実施形態においては、ｎ型ＭＯＳトランジスタ２４ｂ、２４ｃでトランスファーゲートを構成したが、この部分を一対のｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとからなるトランスミッションゲートで構成することも可能である。
【００２６】
〔第１１実施形態〕
本発明の第１１実施形態は、上述してきたクロック制御回路を、クロックツリー制御用に用いたものである。
図１３は、本実施形態に係るクロック制御回路を含んだクロック信号配線を示す図である。この図１３からわかるように、クロック制御回路ＣＣＣ６には、外部クロック信号ＥＣＬＫと供給制御信号ＳＣＳとが、入力されている。そして、このクロック制御回路ＣＣＣ６からは、内部クロック信号ＩＣＬＫが出力される。本実施形態に係るクロック制御回路ＣＣＣ６は、上述した第１実施形態に係るクロック制御回路ＣＣＣ（図１参照）と同様の構成である。但し、不一致信号ＤＳの代わりに供給制御信号ＳＣＳが入力されている。この内部クロック信号ＩＣＬＫは、クロックツリーＣＴへ供給される。このクロックツリーＣＴからは、最終的な供給クロック信号が出力され、この最終的な供給クロック信号は、複数のフリップフロップ回路２６へ供給される。
供給制御信号ＳＣＳは、このクロック制御回路ＣＣＣ６からの内部クロック信号ＩＣＬＫの供給を制御する。供給制御信号ＳＣＳがハイの場合、次の外部クロック信号ＥＣＬＫの立ち上がりと同期して、内部クロック信号ＩＣＬＫも立ち上がり、クロックツリーＣＴが動作する。供給制御信号ＳＣＳがローになると、ただちに内部クロック信号ＩＣＬＫもクロックツリーＣＴの出力もローに切り替わる。しかし、クロック信号の立ち上がりエッジに同期するフリップフロップ回路２６等の論理回路では、クロックツリーＣＴの出力の立ち上がりエッジの同期が重要であり、立ち下がりエッジが非同期となることは一般にあまり問題とならない。
【００２７】
以上のように本実施形態に係るクロック制御回路ＣＣＣ６を用いることにより、クロックツリーＣＴでの消費電力を抑制することができる。すなわち、クロックツリーＣＴに最終的な供給クロック信号を出力させるか否かを制御することができる。しかも、本実施形態によれば、従来より少ないトランジスタでクロック制御回路ＣＣＣ６を実現することができる。
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、フリップフロップ回路やラッチ回路に限らず、クロック信号に同期してデータ入力信号を保持してデータ出力信号として出力するデータ保持出力回路であれば、本発明を適用することができる。
さらに、上述した各実施形態におけるハイとローの関係を入れ替えてもよい。すなわち、上述したフリップフロップ回路１０を、内部クロック信号ＩＣＬＫの立ち下がりエッジに同期して動作するフリップフロップ回路に置き換える。または、上述したラッチ回路２２を、内部クロック信号ＩＣＬＫがローの間はデータ入力信号ＤＩＳの値をデータ出力信号ＤＯＳとして出力するラッチ回路２２に置き換える。そして、上述した各信号のローとハイを入れ替えた信号を用いても、上記各実施形態を実現することができる。
【００２８】
【発明の効果】
以上のように、本発明によれば、データ保持出力回路のデータ入力信号とデータ出力信号とが不一致の場合には外部クロック信号の立ち上がりに同期して短いパルスを内部クロック信号としてデータ保持出力回路へ供給し、データ入力信号とデータ出力信号とが一致する場合には第１レベルの信号を内部クロック信号としてデータ保持出力回路へ供給することとしたので、クロック信号を供給するのに必要となる消費電力の抑制を図りつつ、フリップフロップ動作に誤りが生じないようにすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るクロック信号制御機能付フリップフロップ回路を示す図。
【図２】本発明の第１実施形態に係るクロック信号制御機能付フリップフロップ回路の動作を説明するためのタイミングチャートを示す図（外部クロック信号がローの時にデータ入力信号が変化した場合）。
【図３】本発明の第１実施形態に係るクロック信号制御機能付フリップフロップ回路の動作を説明するためのタイミングチャートを示す図（外部クロック信号がハイの時にデータ入力信号が変化した場合）。
【図４】第２実施形態に係るクロック信号制御機能付フリップフロップ回路を示す図。
【図５】第３実施形態に係るクロック信号制御機能付フリップフロップ回路を示す図。
【図６】第４実施形態に係るクロック信号制御機能付フリップフロップ回路を示す図。
【図７】第５実施形態に係るクロック信号制御機能付フリップフロップ回路を示す図。
【図８】クロック制御回路の変形例を示す図（第６実施形態）。
【図９】クロック制御回路の変形例を示す図（第７実施形態）。
【図１０】クロック制御回路の変形例を示す図（第８実施形態）。
【図１１】第９実施形態に係るクロック信号制御機能付フリップフロップ回路を示す図。
【図１２】第１０実施形態に係るクロック信号制御機能付フリップフロップ回路を示す図。
【図１３】第１実施形態におけるクロック制御回路をクロックツリー制御用に用いた場合の一例を示す図（第１１実施形態）。
【図１４】従来のフリップフロップ回路を示す図。
【符号の説明】
１０ フリップフロップ回路
２２ ラッチ回路
ＤＤＣ 不一致検出回路
ＣＣＣ クロック制御信号
ＤＩＳ データ入力信号
ＤＯＳ データ出力信号
ＩＣＬＫ 内部クロック信号
ＥＣＬＫ 外部クロック信号
ＤＳ 不一致信号
ＴＣＳ 伝搬制御信号
ＣＣＳ クロック制御信号
Claims (19)
- データ入力信号と内部クロック信号とが入力され、前記内部クロック信号に同期して前記データ入力信号の値を保持してデータ出力信号として出力する、データ保持出力回路と、
前記データ保持出力回路の前記データ入力信号と前記データ出力信号とが入力され、これらデータ入力信号とデータ出力信号とが不一致の場合を検出して不一致信号を出力する、不一致検出回路と、
外部クロック信号と前記不一致信号とが入力され、前記データ入力信号と前記データ出力信号とが不一致の場合には、前記外部クロック信号の立ち上がり又は立ち下がりに同期して、前記外部クロック信号の１サイクルよりも短いパルスを前記内部クロック信号として出力し、前記データ入力信号と前記データ出力信号とが一致する場合には、第１レベルの信号を前記内部クロック信号として出力する、クロック制御回路と、
を備えたことを特徴とするクロック信号制御機能付フリップフロップ回路。 - 前記クロック制御回路が出力する前記内部クロック信号における前記パルスのパルス幅終端は、前記データ入力信号と前記データ出力信号とが一致したタイミングと同期して定められることを特徴とする請求項１に記載のクロック信号制御機能付フリップフロップ回路。
- 前記不一致信号は、前記データ入力信号と前記データ出力信号とが不一致の場合に第２レベルとなる信号である、ことを特徴とする請求項１に記載のクロック信号制御機能付フリップフロップ回路。
- 前記第１レベルはローレベルであり、前記第２レベルはハイレベルであることを特徴とする請求項３に記載のクロック信号制御機能付フリップフロップ回路。
- 前記クロック制御回路の出力である前記内部クロック信号は、クロック制御信号と前記外部クロック信号の論理積であり、
前記クロック制御信号は前記不一致信号と伝搬制御信号の論理積であり、
前記伝搬制御信号は前記クロック制御信号と前記外部クロック信号の否定の論理和である、
ことを特徴とする請求項４に記載のクロック信号制御機能付フリップフロップ回路。 - 前記クロック制御回路の出力である前記内部クロック信号は、クロック制御信号と前記外部クロック信号の論理積否定の否定であり、
前記クロック制御信号は前記不一致信号と伝搬制御信号の論理和否定であり、前記伝搬制御信号は前記クロック制御信号の否定と前記外部クロック信号の論理積である、
ことを特徴とする請求項４に記載のクロック信号制御機能付フリップフロップ回路。 - 前記クロック制御回路の出力である前記内部クロック信号は、クロック制御信号と前記外部クロック信号と前記不一致信号の論理積であり、
前記クロック制御信号は前記不一致信号と伝搬制御信号の論理積であり、
前記伝搬制御信号は前記クロック制御信号と前記外部クロック信号の否定の論理和である、
ことを特徴とする請求項４に記載のクロック信号制御機能付フリップフロップ回路。 - 前記クロック制御回路の出力である前記内部クロック信号は、クロック制御信号と前記外部クロック信号の論理積であり、
前記クロック制御信号は前記不一致信号と伝搬制御信号と前記内部クロック信号に対して一定の遅延時間を有する信号との論理積であり、
前記伝搬制御信号は前記クロック制御信号と前記外部クロック信号の否定の論理和である、
ことを特徴とする請求項４に記載のクロック信号制御機能付フリップフロップ回路。 - 前記クロック制御回路の出力である前記内部クロック信号は、クロック制御信号と前記外部クロック信号の論理積であり、
前記クロック制御信号は、前記不一致信号と、伝搬制御信号と、前記データ出力信号を保持する場合はローとなり保持する必要がない場合はハイとなる出力保持信号との、論理積であり、
前記伝搬制御信号は前記クロック制御信号と前記外部クロック信号の否定の論理和である、
ことを特徴とする請求項４に記載のクロック信号制御機能付フリップフロップ回路。 - 前記不一致検出回路は、
前記データ入力信号が入力される制御端子と、前記データ出力信号が入力される入力端子と、前記クロック制御回路へ接続される出力端子とを、有する、第１のｎ型ＭＯＳトランジスタと、
前記データ入力信号を反転した信号が入力される制御端子と、前記データ出力信号が入力される入力端子と、前記クロック制御回路へ接続される出力端子とを、有する、第１のｐ型ＭＯＳトランジスタと、
前記データ入力信号を反転した信号が入力される制御端子と、前記データ出力信号を反転した信号が入力される入力端子と、前記クロック制御回路へ接続される出力端子とを、有する、第２のｎ型ＭＯＳトランジスタと、
前記データ入力信号が入力される制御端子と、前記データ出力信号を反転した信号が入力される入力端子と、前記クロック制御回路へ接続される出力端子とを、有する、第２のｐ型ＭＯＳトランジスタと、
を備えることを特徴とする請求項４に記載のクロック信号制御機能付フリップフロップ回路。 - 前記不一致検出回路は、
前記データ入力信号を反転した信号が入力される制御端子と、前記データ出力信号を反転した信号が入力される入力端子と、前記クロック制御回路へ接続される出力端子とを、有する、第１のｎ型ＭＯＳトランジスタと、
前記データ入力信号が入力される制御端子と、前記データ出力信号を反転した信号が入力される入力端子と、前記クロック制御回路へ接続される出力端子とを、有する、第１のｐ型ＭＯＳトランジスタと、
前記データ入力信号が入力される制御端子と、前記データ出力信号が入力される入力端子と、前記クロック制御回路へ接続される出力端子とを、有する、第２のｎ型ＭＯＳトランジスタと、
前記データ入力信号を反転した信号が入力される制御端子と、前記データ出力信号が入力される入力端子と、前記クロック制御回路へ接続される出力端子とを、有する、第２のｐ型ＭＯＳトランジスタと、
を備えることを特徴とする請求項４に記載のクロック信号制御機能付フリップフロップ回路。 - 前記データ保持出力回路は、前記内部クロック信号の立ち上がり時又は立ち下がり時に前記データ入力信号を取り込んでこれを保持し、前記データ出力信号として出力するフリップフロップ回路で構成されている、ことを特徴とする請求項１に記載のクロック信号制御機能付フリップフロップ回路。
- 前記フリップフロップ回路は、マスターラッチ回路とスレーブラッチ回路とで構成されている、ことを特徴とする請求項１２に記載のクロック信号制御機能付フリップフロップ回路。
- 前記マスターラッチ回路は、状態保持機能のないダイナミック回路で構成されていることを特徴とする請求項１３に記載のクロック信号制御機能付フリップフロップ回路。
- 前記データ保持出力回路は、前記内部クロック信号が第２レベルの間に前記データ入力信号を取り込んで、前記データ出力信号として出力し、前記内部クロック信号が前記第１レベルの間は前記第２レベルの間に取り込んだ前記データ入力信号を保持して、前記データ出力信号として出力する、ラッチ回路で構成されている、ことを特徴とする請求項１に記載のクロック信号制御機能付フリップフロップ回路。
- 前記ラッチ回路は、前記データ出力信号を前記第１レベルに固定するためのクリア信号が入力されるクリア入力と、前記データ出力信号を前記第２レベルに固定するためのプリセット信号が入力されるプリセット入力とを、備えることを特徴とする請求項１５に記載のクロック信号制御機能付フリップフロップ回路。
- 前記データ保持出力回路は、前記データ入力信号よりも高い電圧の前記データ出力信号を出力するよう構成されていることを特徴とする請求項１に記載のクロック信号制御機能付フリップフロップ回路。
- 外部クロック信号と供給制御信号とが入力され、内部クロック信号を出力する、クロック制御回路であって、
前記内部クロック信号は、クロック制御信号と前記外部クロック信号の論理積であり、
前記クロック制御信号は前記供給制御信号と伝搬制御信号の論理積であり、
前記伝搬制御信号は前記クロック制御信号と前記外部クロック信号の否定の論理和である、
ことを特徴とするクロック制御回路。 - 前記内部クロック信号は、クロック信号配線を構成するクロックツリーに出力される、ことを特徴とする請求項１８に記載のクロック制御回路。
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