JP3945874B2 - 信号を同期する方法およびそのための構造 - Google Patents
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- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
Description
【０００１】
【発明の属する技術分野】
本発明は、一般的にはシリアルデータの伝送に関し、かつより特定的には、シリアルデータ信号のクロック信号に対する同期に関する。
【０００２】
【従来の技術】
データのシリアル伝送はコンピュータから周辺装置へのデータ伝送、電話交換機器内のデータ伝送、コンピュータバックプレーンによるデータ伝送、その他のような用途において広く使用されている。データを直列的にまたはシリアルに伝送するための一般的な手法はクロックおよびデータ信号の双方を受信回路に送り、入り（ｉｎｃｏｍｉｎｇ）シリアルデータストリームにローカルクロックを位相同期させ、かつスタート／ストップ電圧制御発振器（ＶＣＯ）をマスタＶＣＯに従属作動させる（ｓｌａｖｉｎｇ）ことを含む。
【０００３】
【発明が解決しようとする課題】
クロックおよびデータ信号の双方を送信する技術の制約は２つのチャネルの要求、および受信されたクロックおよびデータの間のスキュー（ｓｋｅｗ）の可能性である。ローカルクロックの入りデータストリームに位相同期させることの欠点はクロックを入りシリアルデータストリームに同期させるのに必要な比較的長い時間である。２つの電圧制御発振器をマスタＶＣＯに従属作動させることの欠点はこの種の回路の構成を高速の用途のために実施することが困難なことである。
【０００４】
従って、シリアルデータ信号をクロック信号に同期させるための回路および方法をもつことが有利である。さらに、シリアルデータを単一のチャネルによって非常に高速で伝送するための手段をもつことはさらに有利であろう。
【０００５】
【課題を解決するための手段】
一般に、本発明は入りシリアルデータストリームをクロック信号に同期させるための回路および方法を提供する。同期は遅延要素またはゲートを使用して前記シリアルデータ信号の複数の遅延されたもの（ｖｅｒｓｉｏｎｓ）を発生することにより達成される。前記クロック信号は前記クロック信号に最も緊密に整列されたシリアルデータ信号の遅延されたものを選択する上で使用される基準信号として作用する。より詳細には、前記遅延された出力信号がサンプルされかつサンプルされた遅延出力信号が対応するフリップフロップの入力に与えられる。前記クロック信号の立下りエッジは前記サンプルされた遅延出力信号が対応するフリップフロップの出力に伝搬されるようにする。対応するフリップフロップの出力に現われるデータ信号は論理ＡＮＤゲートに伝送されかつ論理的にＡＮＤ操作されて直列データ信号のどの遅延されたものが基準クロック信号に最も近密に整列しているかを決定する。ＡＮＤゲートの出力に現われる出力信号はマルチプレクサのための選択信号として作用する。該マルチプレクサの出力は前記選択信号に従ってマルチプレクサを伝搬する整列されたシリアルデータ信号である。
【０００６】
本発明の他の態様によれば、前記整列されたシリアルデータ信号は前記クロック信号とシリアルデータ信号との間のアライメントを維持するドリフト訂正回路に伝送される。本発明のこの態様では、前記シリアルデータ信号の立上りエッジに対する負遷移クロックエッジのアライメントが絶えず監視される。前記クロック信号がシリアルデータ信号からドリフトしたとき、ドリフト訂正回路はクロック信号を整列されたクロックデータ信号に再整列する。
【０００７】
【発明の実施の形態】
図１は、本発明に係わる同期回路１０の概略的回路図である。同期回路１０は複数のフリップフロップ１１〜１８、複数の遅延要素２１〜２７、複数のＡＮＤゲート３１〜３８を備えたデコード回路、複数のインバータ４１〜４７、およびマルチプレクサ（ＭＵＸ）４０を含んでいる。一例として、フリップフロップはＤ型フリップフロップであり、各々のＤ型フリップフロップはデータ入力、クロック信号の立下りエッジで肯定されるクロック入力、およびデータ出力を有する。さらに、マルチプレクサ４０は８つのデータ入力（Ｄ０〜Ｄ７）、制御入力として作用する８つの選択入力（Ｓ０〜Ｓ７）、および出力端子３９におけるデータ出力を有し、すなわち、ＭＵＸ４０は８：１のＭＵＸである。
【０００８】
より詳細には、各々のＤ型フリップフロップ１１，１２，１３，１４，１５，１６，１７および１８のクロック入力は同期回路１０の端子４８に共通に接続されている。端子４８は、例えば、システムクロック、位相同期ループ回路、その他から基準クロック信号を受けるよう結合されている。
【０００９】
フリップフロップ１１のデータ入力は同期回路１０の入力端子２０に結合されている。遅延要素２１の入力端子は共通にフリップフロップ１１のデータ入力、入力端子２０、およびＭＵＸ４０のデータ入力Ｄ０に接続され、それによってノード２１Ａを形成している。フリップフロップ１１の出力はＡＮＤゲート３１の第１の入力に接続されている。ＡＮＤゲート３１の出力はＭＵＸ４０の選択入力Ｓ０に結合されている。
【００１０】
フリップフロップ１２のデータ入力は共通に遅延要素２１の出力、遅延要素２２の入力、およびＭＵＸ４０のデータ入力Ｄ１に接続され、それによってノード２２Ａを形成している。従って、フリップフロップ１２のデータ入力は遅延要素２１を介してフリップフロップ１１のデータ入力に結合されている。フリップフロップ１２の出力はＡＮＤゲート３２の第１の入力におよびインバータ４１を介してＡＮＤゲート３１の第２の入力に接続されている。ＡＮＤゲート３２の出力はＭＵＸ４０の選択入力Ｓ１に結合されている。
【００１１】
フリップフロップ１３のデータ入力は共通に遅延要素２２の出力、遅延要素２３の入力、およびＭＵＸ４０のデータ入力Ｄ２に接続され、それによってノード２３Ａを形成している。従って、フリップフロップ１３のデータ入力は遅延要素２２を介してフリップフロップ１２のデータ入力に結合されている。フリップフロップ１３の出力はＡＮＤゲート３３の第１の入力にかつインバータ４２を介してＡＮＤゲート３２の第２の入力に接続されている。ＡＮＤゲート３３の出力はＭＵＸ４０の選択入力Ｓ２に接続されている。
【００１２】
フリップフロップ１４のデータ入力は共通に遅延要素２３の出力、遅延要素２４の入力、およびＭＵＸ４０のデータ入力Ｄ３に接続され、それによってノード２４Ａを形成している。従って、フリップフロップ１４のデータ入力は遅延要素２３を介してフリップフロップ１３のデータ入力に接続されている。フリップフロップ１４の出力はＡＮＤゲート３４の第１の入力にかつインバータ４３を介してＡＮＤゲート３３の第２の入力に接続されている。ＡＮＤゲート３４の出力はＭＵＸ４０の選択入力Ｓ３に結合されている。
【００１３】
フリップフロップ１５のデータ入力は共通に遅延要素２４の出力、遅延要素２５の入力、およびＭＵＸ４０のデータ入力Ｄ４に接続され、それによってノード２５Ａを形成している。従って、フリップフロップ１５のデータ入力は遅延要素２４を介してフリップフロップ１４のデータ入力に結合されている。フリップフロップ１５の出力はＡＮＤゲート３５の第１の入力にかつインバータ４４を介してＡＮＤゲート３４の第２の入力に接続されている。ＡＮＤゲート３５の出力はＭＵＸ４０の選択入力Ｓ４に結合されている。
【００１４】
フリップフロップ１６のデータ入力は共通に遅延要素２５の出力、遅延要素２６の入力、およびＭＵＸ４０のデータ入力Ｄ５に接続され、それによってノード２６Ａを形成している。従って、フリップフロップ１６のデータ入力は遅延要素２５を介してフリップフロップ１５のデータ入力に結合されている。フリップフロップ１６の出力はＡＮＤゲート３６の第１の入力にかつインバータ４５を介してＡＮＤゲート３５の第２の入力に接続されている。ＡＮＤゲート３６の出力はＭＵＸ４０の選択入力Ｓ５に結合されている。
【００１５】
フリップフロップ１７のデータ入力は共通に遅延要素２６の出力、遅延要素２７の入力、およびＭＵＸ４０のデータ入力Ｄ６に接続され、それによってノード２７Ａを形成している。従って、フリップフロップ１７のデータ入力は遅延要素２６を介してフリップフロップ１６のデータ入力に結合されている。フリップフロップ１７の出力はＡＮＤゲート３７の第１の入力にかつインバータ３６を介してＡＮＤゲート３６の第２の入力に接続されている。ＡＮＤゲート３７の出力はＭＵＸ４０の選択入力Ｓ６に結合されている。
【００１６】
フリップフロップ１８のデータ入力は共通に遅延要素２７の出力およびＭＵＸ４０のデータ入力Ｄ７に接続され、それによってノード２８Ａを形成している。従って、フリップフロップ１８のデータ入力は遅延要素２７を介してフリップフロップ１７のデータ入力に結合されている。フリップフロップ１８の出力は共通にＡＮＤゲート３８の第１および第２の入力にかつインバータ４７を介してＡＮＤゲート３７の第２の入力に接続されている。ＡＮＤゲート３８の出力はＭＵＸ４０の選択入力Ｓ７に結合されている。
【００１７】
フリップフロップ１１〜１８はシングルエンデッド構成であるものとして示されているが、これは本発明を限定するものではない。言い換えれば、フリップフロップ１１〜１８は差動的に構成して、真の（ｔｒｕｅ）出力が対応するＡＮＤゲートの第１の入力に結合されかつ相補（ｃｏｍｐｌｅｍｅｎｔａｒｙ）出力が該対応するＡＮＤゲートの第２の入力に結合されるようにすることもできる。フリップフロップ１１〜１８が差動的に構成された場合には、インバータ４１〜４７は使用されず、すなわち、差動構造は反転出力を提供する。
【００１８】
同期回路１０の動作を図１、図２および図３を参照して説明する。まず、図２を参照すると、本発明に従ってクロック信号ＣＬＫとシリアルデータ信号「整列データ（ＡＬＩＧＮＥＤ ＤＡＴＡ）」の間の関係を示すタイミング図４９が図示されている。動作においては、クロック信号ＣＬＫは好ましくは５０％のデューティサイクルを有しかつ端子４８においてクロック入力を介してフリップフロップ１１〜１８によって絶えず受信されている。シリアルデータ信号「整列データ」はＭＵＸ４０の出力端子３９から伝送されかつ整列されたシリアルデータ信号と称されるが、それはクロック信号ＣＬＫの立上りエッジ５１がほぼシリアルデータ信号「整列データ」のデータビット５２内の中心にあるからである。本発明によれば、クロック信号ＣＬＫの立下りエッジ５３はデータビット５２の立上りエッジ５４に対応する。クロック信号ＣＬＫのデューティサイクルはほぼ５０％であるから、同期回路１０はクロック信号ＣＬＫの立下りエッジ５３を使用してクロック信号ＣＬＫを入力端子２０（図１）に現われるシリアルデータ信号「シリアルデータ（ＳＥＲＩＡＬ ＤＡＴＡ）」に同期させる。同期回路１０はアライメント回路として作用しかつ電気信号、すなわち、入力データ信号のロー状態からハイ状態への遷移エッジがクロック信号のハイ状態からロー状態への遷移エッジと整列するようにさせる。当業者が理解するように、ハイ状態はまた、論理ハイ、論理“１”、または論理“１”信号と称され、かつロー状態はまた、論理ロー、論理“０”または論理“０”信号と称される。
【００１９】
図３は、クロック信号ＣＬＫと遅延されたシリアルデータ信号２１Ｂ〜２８Ｂの間のタイミング関係を示す。同じ参照数字が同じ要素を表すために図面において使用されていることを理解すべきである。本発明の１つの例によれば、フリップフロップ１１〜１８はクロック信号ＣＬＫの立下りエッジでクロッキングされる。アクティブエッジとして作用するクロック信号ＣＬＫの特定のエッジは本発明を限定するものでないことを理解すべきである。言い換えれば、フリップフロップ１１〜１８はクロック信号ＣＬＫの立下りエッジによってもあるいは立上りエッジによってもクロッキングすることができる。
【００２０】
前記シリアルデータ信号「シリアルデータ」は入力端子２０に到達しかつ遅延要素２１〜２７を通って伝搬する。シリアルデータ信号「シリアルデータ」の伝搬遅延は遅延要素２１〜２７によって導入される遅延の量に従って設定される。例えば、もし各々の遅延要素が１００ピコセカンド（ｐｓ）の遅延を導入すれば、シリアルデータ信号「シリアルデータ」はそれがノード２１Ａに現われた後１００ピコセカンドでノード２２Ａに現われる。同様に、シリアルデータ信号「シリアルデータ」はノード２２Ａに現われてから１００ピコセカンド後にかつノード２１Ａに現われてから２００ピコセカンド後にノード２３Ａに現われ、シリアルデータ信号「シリアルデータ」はそれがノード２３Ａに現われてから１００ピコセカンド後にかつそれがノード２１Ａに現われてから３００ピコセカンド後にノード２４Ａに現われ、シリアルデータ信号「シリアルデータ」はそれがノード２４Ａに現われてから１００ピコセカンド後にかつそれがノード２１Ａに現われてから４００ピコセカンド後にノード２５Ａに現われる。また、シリアルデータ信号「シリアルデータ」はそれがノード２５Ａに現われてから１００ピコセカンド後にかつそれがノード２１Ａに現われてから５００ピコセカンド後にノード２６Ａに現われる。シリアルデータ信号「シリアルデータ」はそれがノード２６Ａに現われてから１００ピコセカンド後にかつそれがノード２１Ａに現われてから６００ピコセカンド後にノード２７Ａに現われる。また、シリアルデータ信号「シリアルデータ」はそれがノード２７Ａに現われてから１００ピコセカンド後にかつそれがノード２１Ａに現われてから７００ピコセカンド後にノード２８Ａに現われる。ノード２１Ａ〜２８Ａに現われる遅延されたシリアルデータ信号は図３においては、それぞれ信号２１Ｂ〜２８Ｂとして示されている。各々の遅延要素２１〜２８によって導入される遅延の量は１００ｐｓに限定されないことを理解すべきである。例えば、該遅延は５０ｐｓ，１５０ｐｓ，２００ｐｓ、その他とすることができる。言い換えれば、各々の遅延要素による遅延は設計上の選択事項である。
【００２１】
さらに図１および図３を参照すると、クロック信号ＣＬＫの立下りエッジ５３はフリップフロップ１１〜１８を、それらの入力に現われるデータがそれらの出力に伝搬するように、トリガする。従って、クロック信号ＣＬＫの周期および各々の遅延要素２１〜２７の遅延はクロック信号の立下りエッジ５３が遅延要素２１〜２７の総合遅延内のある時間に生じるように選択される。従って、同期回路１０が７つの遅延要素２１〜２８を有しかつ各々の遅延要素が１００ピコセカンドの遅延を有する、図１の例では、クロックの周期は多くても７００ｐｓである。遅延要素の数、各々の遅延要素によって導入される遅延の量、およびクロック信号の周期は本発明を制限するものでないことが理解されるべきである。従って、遅延要素２１〜２７の合計遅延はその遅延の量がクロック周期よりやや大きくなるように設定される。このため、各々の遅延要素はクロックの周期のほぼ１／Ｎである遅延を導入し、この場合Ｎは遅延要素の数である。この例では、遅延要素の数は７である。
【００２２】
図３により示される例では、クロック信号ＣＬＫの立下りエッジ５３はノード２１Ａ（およびフリップフロップ１１への入力）に現われるシリアルデータ信号「シリアルデータ」の立上りエッジ５４がローからハイ論理レベルへと遷移した後に生じる。従って、論理“１”はクロック信号ＣＬＫの立下りエッジ５３に応じてフリップフロップ１１を通って伝搬する。同様に、クロック信号ＣＬＫの立下りエッジ５３はノード２１Ｂ（およびフリップフロップ１２への入力）に現われるシリアルデータ信号（シリアルデータ）の立上りエッジがローからハイ論理レベルへと遷移した後に生じる。論理“１”はクロック信号ＣＬＫの立下りエッジ５３に応じてフリップフロップ１２を通って伝搬する。しかしながら、クロック信号ＣＬＫの立下りエッジ５３はシリアルデータ信号「シリアルデータ」の立上りエッジがノード２３Ｂ／２８Ｂ（およびそれぞれフリップフロップ１３〜１８への入力）に現われる前に生じる。論理“０”はクロック信号ＣＬＫの立下りエッジ５３に応じてフリップフロップ１３〜１８を通って伝搬する。従って、ＡＮＤゲート３１の一方の入力は論理“１”信号を受信しかつ他方の入力は論理“０”信号を受信し、従ってＡＮＤゲート３１の出力は論理“０”信号である。これに対し、ＡＮＤゲート３２は論理“１”信号を出力するが、それは両方の入力が論理“１”レベルにあるからである。ＡＮＤゲート３３〜３８は論理“０”信号を出力し、それはそれらの入力の内の少なくとも１つが論理“０”信号を受信するからである。ＡＮＤゲート３２からの論理ハイレベルの信号は選択入力Ｓ１を肯定し、これはデータ入力Ｄ１に現われる信号がＭＵＸ４０の出力端子３９へと選択信号として伝送されるようにする。クロック信号ＣＬＫはデータ入力Ｄ１に現われる信号に整列され、従って立上りエッジ５１はシリアルデータビット５２内の中心に位置する。整列されたクロックおよびデータ信号は図２に示されている。
【００２３】
図４は、本発明の他の実施形態に係わるドリフト訂正回路５０の回路図を示す。ドリフト訂正回路５０はＤ型フリップフロップ７３およびＤ型フリップフロップ７７を含み、各々のＤ型フリップフロップまたはドリフト訂正フリップフロップはデータ入力、クロック入力、およびデータ出力を含む。フリップフロップ７３のクロック入力はフリップフロップ７７のクロック入力に接続されている。さらに、これらクロック入力は共通にバッファ回路７６を介して遅延されたクロック入力に接続されている。フリップフロップ７３のデータ入力は入力端子７２に接続されている。さらに、フリップフロップ７３のデータ入力は、バッファ回路７４および７５のような、２つのサブ回路または２つの直列に接続された遅延要素を介してフリップフロップ７７のデータ入力に結合されている。バッファ回路７４は非反転バッファ回路でありかつバッファ回路７５は入力端子７２のデータの補信号（ｃｏｍｐｌｅｍｅｎｔ）を提供する反転バッファ回路である。
【００２４】
ドリフト訂正回路５０の動作につき図４および図５を参照して説明する。本発明の第１の例によれば、ドリフト訂正回路５０の端子７２は同期回路１０の端子４８に接続されかつドリフト訂正回路５０の端子７１は同期回路１０の出力端子３９に接続される。従って、ドリフト訂正回路５０は端子７２にクロック信号、ＣＬＫ、を受信する。整列されたシリアルデータ信号、「整列データ」はドリフト訂正回路５０の端子７１において受信される。該整列されたシリアルデータ信号はバッファ回路７６を介してノード８２に伝送されかつ従って遅延されたシリアルデータ信号と称される。該遅延されたシリアルデータ信号はフリップフロップ７３および７７のためのクロック信号として作用する。端子７２に現われるクロック信号が端子７１に現われるシリアルデータ信号と整列したとき、フリップフロップ７３および７７はタイミングトレース６３，６４，６５および６６を参照して説明するようにローにクロッキングされる。タイミングトレース６３は端子７２において受信されたクロック信号を示し、トレース６４はモード８１に現われる遅延され反転されたクロック信号を示し、トレース６５はデータ信号が端子７２に現われるクロック信号と整列した場合の端子７１におけるシリアルデータ信号を示し、かつトレース６６は前記遅延された整列シリアルデータ信号を示す。前記データおよびクロック信号は正しく整列されるから、ドリフト訂正回路５０によって何らの訂正も必要とされない。データおよびクロック信号が整列されたとき、端子７９および７８におけるそれぞれフリップフロップ７３および７７の出力は論理ローレベルである。
【００２５】
前記シリアルデータが端子７１においてバッファ回路７６の伝搬遅延より大きいかまたは等しい時間量で到達したとき、前記シリアルデータは早いまたはアーリー（ｅａｒｌｙ）と称される。バッファ回路７６の伝搬遅延は信号ＣＬＫの立下りエッジに関して出力端子３９において整列されたデータを発生する上で前記時間遅延にほぼ整合するよう設定される。図５のタイミング図を参照すると、端子７１に現われる前記アーリーシリアルデータはトレース６７によって示され、かつアーリー遅延シリアルデータはトレース６８によって示されている。この場合、前記アーリー遅延データ信号はフリップフロップ７３および７７のためのクロック信号として作用する。従って、それぞれフリップフロップ７３および７７の、出力端子７９には論理ハイ信号が現われ、かつ出力端子７８には論理ロー信号が現われる。この点につきさらに説明を行うため、前記アーリー遅延シリアルデータトレース６８をタイミングトレース６３に対してクロック信号とおよびタイミングトレース６４に対して遅延された反転クロック信号と比較することができる。この場合、ドリフト訂正回路５０の出力端子７８および７９における信号は前記クロック信号をデータ信号に再整列するためにクロック信号の周波数を低減するために使用できる。
【００２６】
シリアルデータがバッファ回路７６の伝搬遅延より少ない時間量で端子７１に到達した時、該シリアルデータは遅いまたはレイト（ｌａｔｅ）と称される。図５を参照すると、端子７１に現れる該遅いシリアルデータはトレース６９で示されかつ遅い遅延されたシリアルデータはトレース７０で示されている。この場合、遅い遅延されたデータ信号はフリップフロップ７３および７７のためのクロック信号として作用する。従って、フリップフロップ７３および７７の、それぞれ、出力端子７９に論理ローの信号が現れかつ出力端子７８に論理ハイの信号が現れる。この点につきさらに説明すると、前記遅い遅延されたデータトレース７０はタイミングトレース６３に対するクロック信号およびタイミングトレース６４に対する遅延された反転クロック信号と比較される。この場合、ドリフト訂正回路５０の出力端子７８および７９における信号はクロック信号をデータ信号に再整列するために前記クロック信号の周波数を増大するのに使用することができる。
【００２７】
【発明の効果】
以上から、本発明はシリアルデータ信号をクロック信号に同期させるための回路を提供することが理解されるべきである。該同期回路は単一チャネルの直列に伝送される高速データを受信しかつ該データを遅延させるために一連の遅延要素を提供する。前記データの遅延経路における特定のポイントでのローからハイへの遷移はローカルに発生されたクロック信号のハイからローへの遷移に対応する。遅延されたデータ経路におけるこのポイントデータビットはクロックの立上りエッジを中心とする。クロックの立上りエッジでデータをサンプリングすることにより、直列的に伝送されるデータが適切に受信される。
【００２８】
本発明の特定の実施形態が示されかつ説明されたが、当業者にはさらに他の変更および改善をなすことができる。この発明は示された特定の形式に限定されるものではなくかつ添付の特許請求の範囲によりこの発明の精神および範囲から離れることのないすべての変更をカバーすることを意図していることが理解されるべきである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる同期回路を示す電気回路図である。
【図２】図１の同期回路に対するクロック信号ＣＬＫとシリアルデータ信号「整列データ」との間の関係を示すタイミング図である。
【図３】図１の同期回路に対するクロック信号に関して受信データおよび遅延要素を通る遅延データのタイミング図である。
【図４】本発明に係わるドリフト訂正回路の電気回路図である。
【図５】図４のドリフト訂正回路のタイミング図である。
【符号の説明】
１０ 同期回路
１１，…，１８ フリップフロップ
２１，…，２７ 遅延要素
３１，…，３８ ＡＮＤゲート
４１，…，４７ インバータ
４０ マルチプレクサ（ＭＵＸ）
２０ 入力端子
３９ 出力端子
５０ ドリフト訂正回路
７３，７７ Ｄ型フリップフロップ
７４，７６ 非反転バッファ回路
７５ 反転バッファ回路
【発明の属する技術分野】
本発明は、一般的にはシリアルデータの伝送に関し、かつより特定的には、シリアルデータ信号のクロック信号に対する同期に関する。
【０００２】
【従来の技術】
データのシリアル伝送はコンピュータから周辺装置へのデータ伝送、電話交換機器内のデータ伝送、コンピュータバックプレーンによるデータ伝送、その他のような用途において広く使用されている。データを直列的にまたはシリアルに伝送するための一般的な手法はクロックおよびデータ信号の双方を受信回路に送り、入り（ｉｎｃｏｍｉｎｇ）シリアルデータストリームにローカルクロックを位相同期させ、かつスタート／ストップ電圧制御発振器（ＶＣＯ）をマスタＶＣＯに従属作動させる（ｓｌａｖｉｎｇ）ことを含む。
【０００３】
【発明が解決しようとする課題】
クロックおよびデータ信号の双方を送信する技術の制約は２つのチャネルの要求、および受信されたクロックおよびデータの間のスキュー（ｓｋｅｗ）の可能性である。ローカルクロックの入りデータストリームに位相同期させることの欠点はクロックを入りシリアルデータストリームに同期させるのに必要な比較的長い時間である。２つの電圧制御発振器をマスタＶＣＯに従属作動させることの欠点はこの種の回路の構成を高速の用途のために実施することが困難なことである。
【０００４】
従って、シリアルデータ信号をクロック信号に同期させるための回路および方法をもつことが有利である。さらに、シリアルデータを単一のチャネルによって非常に高速で伝送するための手段をもつことはさらに有利であろう。
【０００５】
【課題を解決するための手段】
一般に、本発明は入りシリアルデータストリームをクロック信号に同期させるための回路および方法を提供する。同期は遅延要素またはゲートを使用して前記シリアルデータ信号の複数の遅延されたもの（ｖｅｒｓｉｏｎｓ）を発生することにより達成される。前記クロック信号は前記クロック信号に最も緊密に整列されたシリアルデータ信号の遅延されたものを選択する上で使用される基準信号として作用する。より詳細には、前記遅延された出力信号がサンプルされかつサンプルされた遅延出力信号が対応するフリップフロップの入力に与えられる。前記クロック信号の立下りエッジは前記サンプルされた遅延出力信号が対応するフリップフロップの出力に伝搬されるようにする。対応するフリップフロップの出力に現われるデータ信号は論理ＡＮＤゲートに伝送されかつ論理的にＡＮＤ操作されて直列データ信号のどの遅延されたものが基準クロック信号に最も近密に整列しているかを決定する。ＡＮＤゲートの出力に現われる出力信号はマルチプレクサのための選択信号として作用する。該マルチプレクサの出力は前記選択信号に従ってマルチプレクサを伝搬する整列されたシリアルデータ信号である。
【０００６】
本発明の他の態様によれば、前記整列されたシリアルデータ信号は前記クロック信号とシリアルデータ信号との間のアライメントを維持するドリフト訂正回路に伝送される。本発明のこの態様では、前記シリアルデータ信号の立上りエッジに対する負遷移クロックエッジのアライメントが絶えず監視される。前記クロック信号がシリアルデータ信号からドリフトしたとき、ドリフト訂正回路はクロック信号を整列されたクロックデータ信号に再整列する。
【０００７】
【発明の実施の形態】
図１は、本発明に係わる同期回路１０の概略的回路図である。同期回路１０は複数のフリップフロップ１１〜１８、複数の遅延要素２１〜２７、複数のＡＮＤゲート３１〜３８を備えたデコード回路、複数のインバータ４１〜４７、およびマルチプレクサ（ＭＵＸ）４０を含んでいる。一例として、フリップフロップはＤ型フリップフロップであり、各々のＤ型フリップフロップはデータ入力、クロック信号の立下りエッジで肯定されるクロック入力、およびデータ出力を有する。さらに、マルチプレクサ４０は８つのデータ入力（Ｄ０〜Ｄ７）、制御入力として作用する８つの選択入力（Ｓ０〜Ｓ７）、および出力端子３９におけるデータ出力を有し、すなわち、ＭＵＸ４０は８：１のＭＵＸである。
【０００８】
より詳細には、各々のＤ型フリップフロップ１１，１２，１３，１４，１５，１６，１７および１８のクロック入力は同期回路１０の端子４８に共通に接続されている。端子４８は、例えば、システムクロック、位相同期ループ回路、その他から基準クロック信号を受けるよう結合されている。
【０００９】
フリップフロップ１１のデータ入力は同期回路１０の入力端子２０に結合されている。遅延要素２１の入力端子は共通にフリップフロップ１１のデータ入力、入力端子２０、およびＭＵＸ４０のデータ入力Ｄ０に接続され、それによってノード２１Ａを形成している。フリップフロップ１１の出力はＡＮＤゲート３１の第１の入力に接続されている。ＡＮＤゲート３１の出力はＭＵＸ４０の選択入力Ｓ０に結合されている。
【００１０】
フリップフロップ１２のデータ入力は共通に遅延要素２１の出力、遅延要素２２の入力、およびＭＵＸ４０のデータ入力Ｄ１に接続され、それによってノード２２Ａを形成している。従って、フリップフロップ１２のデータ入力は遅延要素２１を介してフリップフロップ１１のデータ入力に結合されている。フリップフロップ１２の出力はＡＮＤゲート３２の第１の入力におよびインバータ４１を介してＡＮＤゲート３１の第２の入力に接続されている。ＡＮＤゲート３２の出力はＭＵＸ４０の選択入力Ｓ１に結合されている。
【００１１】
フリップフロップ１３のデータ入力は共通に遅延要素２２の出力、遅延要素２３の入力、およびＭＵＸ４０のデータ入力Ｄ２に接続され、それによってノード２３Ａを形成している。従って、フリップフロップ１３のデータ入力は遅延要素２２を介してフリップフロップ１２のデータ入力に結合されている。フリップフロップ１３の出力はＡＮＤゲート３３の第１の入力にかつインバータ４２を介してＡＮＤゲート３２の第２の入力に接続されている。ＡＮＤゲート３３の出力はＭＵＸ４０の選択入力Ｓ２に接続されている。
【００１２】
フリップフロップ１４のデータ入力は共通に遅延要素２３の出力、遅延要素２４の入力、およびＭＵＸ４０のデータ入力Ｄ３に接続され、それによってノード２４Ａを形成している。従って、フリップフロップ１４のデータ入力は遅延要素２３を介してフリップフロップ１３のデータ入力に接続されている。フリップフロップ１４の出力はＡＮＤゲート３４の第１の入力にかつインバータ４３を介してＡＮＤゲート３３の第２の入力に接続されている。ＡＮＤゲート３４の出力はＭＵＸ４０の選択入力Ｓ３に結合されている。
【００１３】
フリップフロップ１５のデータ入力は共通に遅延要素２４の出力、遅延要素２５の入力、およびＭＵＸ４０のデータ入力Ｄ４に接続され、それによってノード２５Ａを形成している。従って、フリップフロップ１５のデータ入力は遅延要素２４を介してフリップフロップ１４のデータ入力に結合されている。フリップフロップ１５の出力はＡＮＤゲート３５の第１の入力にかつインバータ４４を介してＡＮＤゲート３４の第２の入力に接続されている。ＡＮＤゲート３５の出力はＭＵＸ４０の選択入力Ｓ４に結合されている。
【００１４】
フリップフロップ１６のデータ入力は共通に遅延要素２５の出力、遅延要素２６の入力、およびＭＵＸ４０のデータ入力Ｄ５に接続され、それによってノード２６Ａを形成している。従って、フリップフロップ１６のデータ入力は遅延要素２５を介してフリップフロップ１５のデータ入力に結合されている。フリップフロップ１６の出力はＡＮＤゲート３６の第１の入力にかつインバータ４５を介してＡＮＤゲート３５の第２の入力に接続されている。ＡＮＤゲート３６の出力はＭＵＸ４０の選択入力Ｓ５に結合されている。
【００１５】
フリップフロップ１７のデータ入力は共通に遅延要素２６の出力、遅延要素２７の入力、およびＭＵＸ４０のデータ入力Ｄ６に接続され、それによってノード２７Ａを形成している。従って、フリップフロップ１７のデータ入力は遅延要素２６を介してフリップフロップ１６のデータ入力に結合されている。フリップフロップ１７の出力はＡＮＤゲート３７の第１の入力にかつインバータ３６を介してＡＮＤゲート３６の第２の入力に接続されている。ＡＮＤゲート３７の出力はＭＵＸ４０の選択入力Ｓ６に結合されている。
【００１６】
フリップフロップ１８のデータ入力は共通に遅延要素２７の出力およびＭＵＸ４０のデータ入力Ｄ７に接続され、それによってノード２８Ａを形成している。従って、フリップフロップ１８のデータ入力は遅延要素２７を介してフリップフロップ１７のデータ入力に結合されている。フリップフロップ１８の出力は共通にＡＮＤゲート３８の第１および第２の入力にかつインバータ４７を介してＡＮＤゲート３７の第２の入力に接続されている。ＡＮＤゲート３８の出力はＭＵＸ４０の選択入力Ｓ７に結合されている。
【００１７】
フリップフロップ１１〜１８はシングルエンデッド構成であるものとして示されているが、これは本発明を限定するものではない。言い換えれば、フリップフロップ１１〜１８は差動的に構成して、真の（ｔｒｕｅ）出力が対応するＡＮＤゲートの第１の入力に結合されかつ相補（ｃｏｍｐｌｅｍｅｎｔａｒｙ）出力が該対応するＡＮＤゲートの第２の入力に結合されるようにすることもできる。フリップフロップ１１〜１８が差動的に構成された場合には、インバータ４１〜４７は使用されず、すなわち、差動構造は反転出力を提供する。
【００１８】
同期回路１０の動作を図１、図２および図３を参照して説明する。まず、図２を参照すると、本発明に従ってクロック信号ＣＬＫとシリアルデータ信号「整列データ（ＡＬＩＧＮＥＤ ＤＡＴＡ）」の間の関係を示すタイミング図４９が図示されている。動作においては、クロック信号ＣＬＫは好ましくは５０％のデューティサイクルを有しかつ端子４８においてクロック入力を介してフリップフロップ１１〜１８によって絶えず受信されている。シリアルデータ信号「整列データ」はＭＵＸ４０の出力端子３９から伝送されかつ整列されたシリアルデータ信号と称されるが、それはクロック信号ＣＬＫの立上りエッジ５１がほぼシリアルデータ信号「整列データ」のデータビット５２内の中心にあるからである。本発明によれば、クロック信号ＣＬＫの立下りエッジ５３はデータビット５２の立上りエッジ５４に対応する。クロック信号ＣＬＫのデューティサイクルはほぼ５０％であるから、同期回路１０はクロック信号ＣＬＫの立下りエッジ５３を使用してクロック信号ＣＬＫを入力端子２０（図１）に現われるシリアルデータ信号「シリアルデータ（ＳＥＲＩＡＬ ＤＡＴＡ）」に同期させる。同期回路１０はアライメント回路として作用しかつ電気信号、すなわち、入力データ信号のロー状態からハイ状態への遷移エッジがクロック信号のハイ状態からロー状態への遷移エッジと整列するようにさせる。当業者が理解するように、ハイ状態はまた、論理ハイ、論理“１”、または論理“１”信号と称され、かつロー状態はまた、論理ロー、論理“０”または論理“０”信号と称される。
【００１９】
図３は、クロック信号ＣＬＫと遅延されたシリアルデータ信号２１Ｂ〜２８Ｂの間のタイミング関係を示す。同じ参照数字が同じ要素を表すために図面において使用されていることを理解すべきである。本発明の１つの例によれば、フリップフロップ１１〜１８はクロック信号ＣＬＫの立下りエッジでクロッキングされる。アクティブエッジとして作用するクロック信号ＣＬＫの特定のエッジは本発明を限定するものでないことを理解すべきである。言い換えれば、フリップフロップ１１〜１８はクロック信号ＣＬＫの立下りエッジによってもあるいは立上りエッジによってもクロッキングすることができる。
【００２０】
前記シリアルデータ信号「シリアルデータ」は入力端子２０に到達しかつ遅延要素２１〜２７を通って伝搬する。シリアルデータ信号「シリアルデータ」の伝搬遅延は遅延要素２１〜２７によって導入される遅延の量に従って設定される。例えば、もし各々の遅延要素が１００ピコセカンド（ｐｓ）の遅延を導入すれば、シリアルデータ信号「シリアルデータ」はそれがノード２１Ａに現われた後１００ピコセカンドでノード２２Ａに現われる。同様に、シリアルデータ信号「シリアルデータ」はノード２２Ａに現われてから１００ピコセカンド後にかつノード２１Ａに現われてから２００ピコセカンド後にノード２３Ａに現われ、シリアルデータ信号「シリアルデータ」はそれがノード２３Ａに現われてから１００ピコセカンド後にかつそれがノード２１Ａに現われてから３００ピコセカンド後にノード２４Ａに現われ、シリアルデータ信号「シリアルデータ」はそれがノード２４Ａに現われてから１００ピコセカンド後にかつそれがノード２１Ａに現われてから４００ピコセカンド後にノード２５Ａに現われる。また、シリアルデータ信号「シリアルデータ」はそれがノード２５Ａに現われてから１００ピコセカンド後にかつそれがノード２１Ａに現われてから５００ピコセカンド後にノード２６Ａに現われる。シリアルデータ信号「シリアルデータ」はそれがノード２６Ａに現われてから１００ピコセカンド後にかつそれがノード２１Ａに現われてから６００ピコセカンド後にノード２７Ａに現われる。また、シリアルデータ信号「シリアルデータ」はそれがノード２７Ａに現われてから１００ピコセカンド後にかつそれがノード２１Ａに現われてから７００ピコセカンド後にノード２８Ａに現われる。ノード２１Ａ〜２８Ａに現われる遅延されたシリアルデータ信号は図３においては、それぞれ信号２１Ｂ〜２８Ｂとして示されている。各々の遅延要素２１〜２８によって導入される遅延の量は１００ｐｓに限定されないことを理解すべきである。例えば、該遅延は５０ｐｓ，１５０ｐｓ，２００ｐｓ、その他とすることができる。言い換えれば、各々の遅延要素による遅延は設計上の選択事項である。
【００２１】
さらに図１および図３を参照すると、クロック信号ＣＬＫの立下りエッジ５３はフリップフロップ１１〜１８を、それらの入力に現われるデータがそれらの出力に伝搬するように、トリガする。従って、クロック信号ＣＬＫの周期および各々の遅延要素２１〜２７の遅延はクロック信号の立下りエッジ５３が遅延要素２１〜２７の総合遅延内のある時間に生じるように選択される。従って、同期回路１０が７つの遅延要素２１〜２８を有しかつ各々の遅延要素が１００ピコセカンドの遅延を有する、図１の例では、クロックの周期は多くても７００ｐｓである。遅延要素の数、各々の遅延要素によって導入される遅延の量、およびクロック信号の周期は本発明を制限するものでないことが理解されるべきである。従って、遅延要素２１〜２７の合計遅延はその遅延の量がクロック周期よりやや大きくなるように設定される。このため、各々の遅延要素はクロックの周期のほぼ１／Ｎである遅延を導入し、この場合Ｎは遅延要素の数である。この例では、遅延要素の数は７である。
【００２２】
図３により示される例では、クロック信号ＣＬＫの立下りエッジ５３はノード２１Ａ（およびフリップフロップ１１への入力）に現われるシリアルデータ信号「シリアルデータ」の立上りエッジ５４がローからハイ論理レベルへと遷移した後に生じる。従って、論理“１”はクロック信号ＣＬＫの立下りエッジ５３に応じてフリップフロップ１１を通って伝搬する。同様に、クロック信号ＣＬＫの立下りエッジ５３はノード２１Ｂ（およびフリップフロップ１２への入力）に現われるシリアルデータ信号（シリアルデータ）の立上りエッジがローからハイ論理レベルへと遷移した後に生じる。論理“１”はクロック信号ＣＬＫの立下りエッジ５３に応じてフリップフロップ１２を通って伝搬する。しかしながら、クロック信号ＣＬＫの立下りエッジ５３はシリアルデータ信号「シリアルデータ」の立上りエッジがノード２３Ｂ／２８Ｂ（およびそれぞれフリップフロップ１３〜１８への入力）に現われる前に生じる。論理“０”はクロック信号ＣＬＫの立下りエッジ５３に応じてフリップフロップ１３〜１８を通って伝搬する。従って、ＡＮＤゲート３１の一方の入力は論理“１”信号を受信しかつ他方の入力は論理“０”信号を受信し、従ってＡＮＤゲート３１の出力は論理“０”信号である。これに対し、ＡＮＤゲート３２は論理“１”信号を出力するが、それは両方の入力が論理“１”レベルにあるからである。ＡＮＤゲート３３〜３８は論理“０”信号を出力し、それはそれらの入力の内の少なくとも１つが論理“０”信号を受信するからである。ＡＮＤゲート３２からの論理ハイレベルの信号は選択入力Ｓ１を肯定し、これはデータ入力Ｄ１に現われる信号がＭＵＸ４０の出力端子３９へと選択信号として伝送されるようにする。クロック信号ＣＬＫはデータ入力Ｄ１に現われる信号に整列され、従って立上りエッジ５１はシリアルデータビット５２内の中心に位置する。整列されたクロックおよびデータ信号は図２に示されている。
【００２３】
図４は、本発明の他の実施形態に係わるドリフト訂正回路５０の回路図を示す。ドリフト訂正回路５０はＤ型フリップフロップ７３およびＤ型フリップフロップ７７を含み、各々のＤ型フリップフロップまたはドリフト訂正フリップフロップはデータ入力、クロック入力、およびデータ出力を含む。フリップフロップ７３のクロック入力はフリップフロップ７７のクロック入力に接続されている。さらに、これらクロック入力は共通にバッファ回路７６を介して遅延されたクロック入力に接続されている。フリップフロップ７３のデータ入力は入力端子７２に接続されている。さらに、フリップフロップ７３のデータ入力は、バッファ回路７４および７５のような、２つのサブ回路または２つの直列に接続された遅延要素を介してフリップフロップ７７のデータ入力に結合されている。バッファ回路７４は非反転バッファ回路でありかつバッファ回路７５は入力端子７２のデータの補信号（ｃｏｍｐｌｅｍｅｎｔ）を提供する反転バッファ回路である。
【００２４】
ドリフト訂正回路５０の動作につき図４および図５を参照して説明する。本発明の第１の例によれば、ドリフト訂正回路５０の端子７２は同期回路１０の端子４８に接続されかつドリフト訂正回路５０の端子７１は同期回路１０の出力端子３９に接続される。従って、ドリフト訂正回路５０は端子７２にクロック信号、ＣＬＫ、を受信する。整列されたシリアルデータ信号、「整列データ」はドリフト訂正回路５０の端子７１において受信される。該整列されたシリアルデータ信号はバッファ回路７６を介してノード８２に伝送されかつ従って遅延されたシリアルデータ信号と称される。該遅延されたシリアルデータ信号はフリップフロップ７３および７７のためのクロック信号として作用する。端子７２に現われるクロック信号が端子７１に現われるシリアルデータ信号と整列したとき、フリップフロップ７３および７７はタイミングトレース６３，６４，６５および６６を参照して説明するようにローにクロッキングされる。タイミングトレース６３は端子７２において受信されたクロック信号を示し、トレース６４はモード８１に現われる遅延され反転されたクロック信号を示し、トレース６５はデータ信号が端子７２に現われるクロック信号と整列した場合の端子７１におけるシリアルデータ信号を示し、かつトレース６６は前記遅延された整列シリアルデータ信号を示す。前記データおよびクロック信号は正しく整列されるから、ドリフト訂正回路５０によって何らの訂正も必要とされない。データおよびクロック信号が整列されたとき、端子７９および７８におけるそれぞれフリップフロップ７３および７７の出力は論理ローレベルである。
【００２５】
前記シリアルデータが端子７１においてバッファ回路７６の伝搬遅延より大きいかまたは等しい時間量で到達したとき、前記シリアルデータは早いまたはアーリー（ｅａｒｌｙ）と称される。バッファ回路７６の伝搬遅延は信号ＣＬＫの立下りエッジに関して出力端子３９において整列されたデータを発生する上で前記時間遅延にほぼ整合するよう設定される。図５のタイミング図を参照すると、端子７１に現われる前記アーリーシリアルデータはトレース６７によって示され、かつアーリー遅延シリアルデータはトレース６８によって示されている。この場合、前記アーリー遅延データ信号はフリップフロップ７３および７７のためのクロック信号として作用する。従って、それぞれフリップフロップ７３および７７の、出力端子７９には論理ハイ信号が現われ、かつ出力端子７８には論理ロー信号が現われる。この点につきさらに説明を行うため、前記アーリー遅延シリアルデータトレース６８をタイミングトレース６３に対してクロック信号とおよびタイミングトレース６４に対して遅延された反転クロック信号と比較することができる。この場合、ドリフト訂正回路５０の出力端子７８および７９における信号は前記クロック信号をデータ信号に再整列するためにクロック信号の周波数を低減するために使用できる。
【００２６】
シリアルデータがバッファ回路７６の伝搬遅延より少ない時間量で端子７１に到達した時、該シリアルデータは遅いまたはレイト（ｌａｔｅ）と称される。図５を参照すると、端子７１に現れる該遅いシリアルデータはトレース６９で示されかつ遅い遅延されたシリアルデータはトレース７０で示されている。この場合、遅い遅延されたデータ信号はフリップフロップ７３および７７のためのクロック信号として作用する。従って、フリップフロップ７３および７７の、それぞれ、出力端子７９に論理ローの信号が現れかつ出力端子７８に論理ハイの信号が現れる。この点につきさらに説明すると、前記遅い遅延されたデータトレース７０はタイミングトレース６３に対するクロック信号およびタイミングトレース６４に対する遅延された反転クロック信号と比較される。この場合、ドリフト訂正回路５０の出力端子７８および７９における信号はクロック信号をデータ信号に再整列するために前記クロック信号の周波数を増大するのに使用することができる。
【００２７】
【発明の効果】
以上から、本発明はシリアルデータ信号をクロック信号に同期させるための回路を提供することが理解されるべきである。該同期回路は単一チャネルの直列に伝送される高速データを受信しかつ該データを遅延させるために一連の遅延要素を提供する。前記データの遅延経路における特定のポイントでのローからハイへの遷移はローカルに発生されたクロック信号のハイからローへの遷移に対応する。遅延されたデータ経路におけるこのポイントデータビットはクロックの立上りエッジを中心とする。クロックの立上りエッジでデータをサンプリングすることにより、直列的に伝送されるデータが適切に受信される。
【００２８】
本発明の特定の実施形態が示されかつ説明されたが、当業者にはさらに他の変更および改善をなすことができる。この発明は示された特定の形式に限定されるものではなくかつ添付の特許請求の範囲によりこの発明の精神および範囲から離れることのないすべての変更をカバーすることを意図していることが理解されるべきである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる同期回路を示す電気回路図である。
【図２】図１の同期回路に対するクロック信号ＣＬＫとシリアルデータ信号「整列データ」との間の関係を示すタイミング図である。
【図３】図１の同期回路に対するクロック信号に関して受信データおよび遅延要素を通る遅延データのタイミング図である。
【図４】本発明に係わるドリフト訂正回路の電気回路図である。
【図５】図４のドリフト訂正回路のタイミング図である。
【符号の説明】
１０ 同期回路
１１，…，１８ フリップフロップ
２１，…，２７ 遅延要素
３１，…，３８ ＡＮＤゲート
４１，…，４７ インバータ
４０ マルチプレクサ（ＭＵＸ）
２０ 入力端子
３９ 出力端子
５０ ドリフト訂正回路
７３，７７ Ｄ型フリップフロップ
７４，７６ 非反転バッファ回路
７５ 反転バッファ回路
Claims (5)
- 同期回路であって、
第１および第２の入力、および出力を有する第１のフリップフロップ（１１）であって、前記第２の入力はクロック信号を受けるよう結合されているもの、
第１および第２の入力、および出力を有する第２のフリップフロップ（１２）であって、前記第２の入力は前記クロック信号を受けるよう結合されているもの、
入力および出力を有する遅延要素（２１）であって、前記入力は前記第１のフリップフロップ（１１）の前記第１の入力に結合され、かつ前記出力は前記第２のフリップフロップ（１２）の第１の入力に結合されているもの、
ＡＮＤゲート（３１）を有するデコード回路（３１）であって、前記ＡＮＤゲートの第１の入力は前記第１のフリップフロップ（１１）の出力に結合され、かつ前記ＡＮＤゲートの第２の入力は前記第２のフリップフロップ（１２）の出力に結合されているもの、そして
前記遅延要素（２１）の出力に結合された第１の入力および前記ＡＮＤゲート（３１）の出力に結合された第２の入力を有するマルチプレクサ（４０）、
を具備することを特徴とする同期回路。 - 同期回路であって、
複数のフリップフロップ（１１〜１８）であって、該複数のフリップフロップ（１１〜１８）の各々は第１および第２の入力、および出力を有し、前記複数のフリップフロップの各々のフリップフロップの前記第２の入力はある周期を有するクロック信号を受けるよう結合されているもの、
複数の遅延回路（２１〜２７）であって、各遅延回路は前記周期を遅延回路の合計数で除算した値にほぼ等しい遅延時間を有し、前記複数の遅延回路の各々の遅延回路は入力および出力を有し、前記複数の遅延回路（２１〜２７）の第１の遅延回路の入力は前記複数のフリップフロップ（１１〜１８）の第１のフリップフロップの第１の入力に結合され、前記複数の遅延回路２１〜２７の最後の遅延回路（２７）の出力は前記複数のフリップフロップ（１１−１８）の最後のフリップフロップ（１８）の第１の入力に結合され、そして前記複数の遅延回路（２１〜２７）の前記第１の遅延回路（２１）の出力は前記複数の遅延回路（２１〜２７）の最後の遅延回路（２７）の入力に結合されているもの、
複数のＡＮＤゲート（３１〜３７）であって、該複数のＡＮＤゲート（３１〜３７）の各々のＡＮＤゲートは第１および第２の入力、および出力を有し、前記複数のＡＮＤゲート（３１〜３７）の第１のＡＮＤゲート（３１）の第１の入力は前記複数のフリップフロップの第１のフリップフロップ（１１〜１８）の出力に結合され、かつ前記複数のＡＮＤゲート（３１〜３７）の最後のＡＮＤゲート（３７）の第２の入力は前記複数のフリップフロップ（１１〜１８）の最後のフリップフロップ（１８）の出力に結合されているもの、そして
複数の入力、および出力（３９）を有するマルチプレクサ（４０）であって、前記複数の入力の第１の入力は前記第１の遅延回路（２１）の出力に結合され、前記複数の入力の第２の入力は前記最後の遅延回路（２７）の出力に結合され、前記複数の入力の第３の入力は前記第１のＡＮＤゲート（３１）の出力に結合されているもの、
を具備することを特徴とする同期回路。 - さらに、ドリフト訂正回路（５０）を含み、該ドリフト訂正回路（５０）は、
前記同期回路から前記クロック信号（７２）を受けるよう結合された第１の入力および前記マルチプレクサ（４０）の前記出力（３９）からデータを受けるよう結合された第２の入力を有する第１のドリフト訂正フリップフロップ（７３）、
前記同期回路から前記クロック信号（７２）を受けるよう結合された第１の入力および前記マルチプレクサ（４０）の前記出力（３９）からデータを受けるよう結合された第２の入力を有する第２のドリフト訂正フリップフロップ（７７）、
入力および出力を有する第１の遅延要素（７４）であって、前記入力は前記第１のドリフト訂正フリップフロップ（７３）の第１の入力（７２）に結合されかつ前記出力は前記第２のドリフト訂正フリップフロップ（７７）の第１の入力に結合されているもの、そして
入力および出力を有する第２の遅延要素（７６）であって、前記入力は前記ドリフト訂正回路（５０）の第２の入力（７１）に結合されかつ前記出力は前記第１および第２のドリフト訂正フリップフロップの第２の入力に結合されているもの、
を具備することを特徴とする、請求項２に記載の同期回路。 - 第１の電気信号を第２の電気信号に整列するためのドリフト訂正回路であって、
クロック信号を受けるよう結合されたデータ入力、データ信号を受けるよう結合されたクロック入力、および前記第１の電気信号を提供する出力を有する第１のフリップフロップ、
前記クロック信号を受けるよう結合されたデータ入力、前記データ信号を受けるよう結合されたクロック入力、および前記第１の電気信号に整列された前記第２の電気信号を提供する出力を有する第２のフリップフロップ、
入力および出力を有する遅延回路であって、前記入力は前記第１のフリップフロップの前記データ入力に結合されかつ前記出力は前記第２のフリップフロップの前記データ入力に結合されているもの、そして
入力および出力を有するバッファであって、前記入力は前記データ信号を受けかつ前記出力は前記第１および第２のフリップフロップの前記クロック入力に結合されているもの、
を具備することを特徴とする第１の電気信号を第２の電気信号に整列するためのドリフト訂正回路。 - データ信号をクロック信号に同期させる方法であって、
前記データ信号（２１Ａ）を受信する段階、
前記データ信号（２１Ａ）から遅延されたデータ信号（２２Ａ）を発生する段階、
前記クロック信号の遷移時に前記データ信号をラッチしてラッチされたデータ信号を発生する段階、
前記クロック信号の前記遷移時に前記遅延されたデータ信号をラッチしてラッチされた遅延データ信号を発生する段階、
前記ラッチされたデータ信号および前記ラッチされた遅延データ信号を論理的にＡＮＤ操作する段階、そして
前記データ信号および前記遅延されたデータ信号の内の１つを選択する段階であって、選択された信号は前記ラッチされたデータ信号が第１の論理値を有しかつ前記ラッチされた遅延データ信号が第２の論理値を有する場合に前記クロック信号に同期している、段階、
を具備することを特徴とするデータ信号をクロック信号に同期させる方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/719,423 | 1996-09-24 | ||
| US08/719,423 US5818890A (en) | 1996-09-24 | 1996-09-24 | Method for synchronizing signals and structures therefor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10112704A JPH10112704A (ja) | 1998-04-28 |
| JP3945874B2 true JP3945874B2 (ja) | 2007-07-18 |
Family
ID=24890017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27397397A Expired - Lifetime JP3945874B2 (ja) | 1996-09-24 | 1997-09-19 | 信号を同期する方法およびそのための構造 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5818890A (ja) |
| EP (1) | EP0831588A3 (ja) |
| JP (1) | JP3945874B2 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3319340B2 (ja) * | 1997-05-30 | 2002-08-26 | 日本電気株式会社 | 半導体回路装置 |
| US6104228A (en) * | 1997-12-23 | 2000-08-15 | Lucent Technologies Inc. | Phase aligner system and method |
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1997
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- 1997-09-19 JP JP27397397A patent/JP3945874B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0831588A3 (en) | 1999-06-16 |
| JPH10112704A (ja) | 1998-04-28 |
| EP0831588A2 (en) | 1998-03-25 |
| US5818890A (en) | 1998-10-06 |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051207 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100420 Year of fee payment: 3 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110420 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120420 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120420 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130420 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130420 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140420 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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