JP3319340B2 - 半導体回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、クロック信号の制御回路に関する。
関し、クロック信号の制御回路に関する。
【０００２】
【従来の技術】従来の、クロック信号を逓倍する遅延回
路列を用いた回路構成として、例えば、文献（T．Shimi
zu，“A Multimedia 32b RISC Microprocessor wi
th 16Mb DRAM”，ISSCC Digest of Technical Pa
pers，1996 IEEE International Solid-State Circ
uit Conference，pp.216〜217，Feb.，1996）には、図
５に示すような回路構成が提案されている。またこの回
路技術に関連して米国特許ＵＳＰ５，４２２，８３５、
ＵＳＰ５，５３０，８３７等の記載が参照される。
路列を用いた回路構成として、例えば、文献（T．Shimi
zu，“A Multimedia 32b RISC Microprocessor wi
th 16Mb DRAM”，ISSCC Digest of Technical Pa
pers，1996 IEEE International Solid-State Circ
uit Conference，pp.216〜217，Feb.，1996）には、図
５に示すような回路構成が提案されている。またこの回
路技術に関連して米国特許ＵＳＰ５，４２２，８３５、
ＵＳＰ５，５３０，８３７等の記載が参照される。
【０００３】図５を参照すると、４逓倍の場合、出力端
子を切替器（第１から第４の切替器３０５〜３０８）に
よって選択される遅延回路列（第１から第４の遅延回路
列３０１〜３０４）を４組直列に接続し、外部から入力
される第１のクロック３１１と第１から第４の遅延回路
列３０１〜３０４を通過した第５のクロック３１５を位
相比較器３０９で比較し、ＵＰ信号３１６またはＤＯＷ
Ｎ信号３１７を計数器（アップダウンカウンタ）３１０
に転送し、計数器３１０は制御信号３１８を出力して、
第１から第４の切替器３０５〜３０８を制御し、第１の
クロック３１１と第５のクロック３１５の位相が等しく
なるよう調整する。
子を切替器（第１から第４の切替器３０５〜３０８）に
よって選択される遅延回路列（第１から第４の遅延回路
列３０１〜３０４）を４組直列に接続し、外部から入力
される第１のクロック３１１と第１から第４の遅延回路
列３０１〜３０４を通過した第５のクロック３１５を位
相比較器３０９で比較し、ＵＰ信号３１６またはＤＯＷ
Ｎ信号３１７を計数器（アップダウンカウンタ）３１０
に転送し、計数器３１０は制御信号３１８を出力して、
第１から第４の切替器３０５〜３０８を制御し、第１の
クロック３１１と第５のクロック３１５の位相が等しく
なるよう調整する。
【０００４】ここで、第１から第４の遅延回路列３０１
から３０４の遅延時間は等しく調整され遅延時間も等し
くなるので、第１のクロック３１１、第２のクロック３
１２、第３のクロック３１３、第４のクロック３１４の
タイミング差は、等しく丁度クロック周期の１／４にな
る。第１のクロック３１１、第２のクロック３１２、第
３のクロック３１３、第４のクロック３１４の各クロッ
クからクロックを合成することにより４逓倍が実現でき
る。
から３０４の遅延時間は等しく調整され遅延時間も等し
くなるので、第１のクロック３１１、第２のクロック３
１２、第３のクロック３１３、第４のクロック３１４の
タイミング差は、等しく丁度クロック周期の１／４にな
る。第１のクロック３１１、第２のクロック３１２、第
３のクロック３１３、第４のクロック３１４の各クロッ
クからクロックを合成することにより４逓倍が実現でき
る。
【０００５】
【発明が解決しようとする課題】上記した従来の回路で
は、逓倍クロックを発生するために逓倍数Ｎと等しい数
の遅延回路列を直列に配置し、直列配置した遅延回路列
を通過した出力（図５の第５のクロック３１５）と外部
クロック（第１のクロック３１１）とを比較し、少しず
つ遅延差、位相差を補正する方式を用いているが、補正
するときに、直列に配列した各遅延回路列３０１〜３０
４を同時に補正する方式を用いているため、一度に補正
される遅延量が、各遅延回路列の最小の遅延時間単位ｔ
ｄの逓倍数Ｎ倍になってしまう、という問題点を有して
いる。このため、逓倍されたクロックの周期の誤差は、
最大で（Ｎ−１）・ｔｄになる可能性があった。
は、逓倍クロックを発生するために逓倍数Ｎと等しい数
の遅延回路列を直列に配置し、直列配置した遅延回路列
を通過した出力（図５の第５のクロック３１５）と外部
クロック（第１のクロック３１１）とを比較し、少しず
つ遅延差、位相差を補正する方式を用いているが、補正
するときに、直列に配列した各遅延回路列３０１〜３０
４を同時に補正する方式を用いているため、一度に補正
される遅延量が、各遅延回路列の最小の遅延時間単位ｔ
ｄの逓倍数Ｎ倍になってしまう、という問題点を有して
いる。このため、逓倍されたクロックの周期の誤差は、
最大で（Ｎ−１）・ｔｄになる可能性があった。
【０００６】すなわち、図５を参照すると、実際、第１
の遅延回路列３０１から第４の遅延回路列３０４の直列
接続された全遅延回路列で通過した遅延単位数に対し、
第１から第４の各遅延回路列での遅延単位数の関係は、
表１に示すようなものとなるが、補正するときに、直列
に配列した各遅延回路列を同時に補正する方式を用いて
いるため、第１から第４の各遅延回路列３０１〜３０４
での遅延単位数は、第１の遅延回路列３０１から第４の
遅延回路列３０４の直列接続での全遅延単位数が４ごと
に固定している。すなわち、表１に示すように、第１か
ら第４の各遅延回路列３０１〜３０４における各遅延単
位数は、直列接続数（遅延回路列の遅延単位の直列接続
数）１〜４の場合いずれも１、直列接続数５〜８の場合
いずれも２、直列接続数９〜１２の場合いずれも３のよ
うに直列接続数４ごとに固定している。
の遅延回路列３０１から第４の遅延回路列３０４の直列
接続された全遅延回路列で通過した遅延単位数に対し、
第１から第４の各遅延回路列での遅延単位数の関係は、
表１に示すようなものとなるが、補正するときに、直列
に配列した各遅延回路列を同時に補正する方式を用いて
いるため、第１から第４の各遅延回路列３０１〜３０４
での遅延単位数は、第１の遅延回路列３０１から第４の
遅延回路列３０４の直列接続での全遅延単位数が４ごと
に固定している。すなわち、表１に示すように、第１か
ら第４の各遅延回路列３０１〜３０４における各遅延単
位数は、直列接続数（遅延回路列の遅延単位の直列接続
数）１〜４の場合いずれも１、直列接続数５〜８の場合
いずれも２、直列接続数９〜１２の場合いずれも３のよ
うに直列接続数４ごとに固定している。
【０００７】また、表２に、第１の遅延回路列３０１か
ら第４の遅延回路列３０４の直列接続での全遅延単位数
に対し、第１の遅延回路列３０１から第４の遅延回路列
３０４を直列に接続した場合の各遅延回路列出力部まで
の通過遅延単位数を示す。第１の遅延回路列３０１から
第４の遅延回路列３０４の直列接続での全遅延単位数が
４ごとに固定している。
ら第４の遅延回路列３０４の直列接続での全遅延単位数
に対し、第１の遅延回路列３０１から第４の遅延回路列
３０４を直列に接続した場合の各遅延回路列出力部まで
の通過遅延単位数を示す。第１の遅延回路列３０１から
第４の遅延回路列３０４の直列接続での全遅延単位数が
４ごとに固定している。
【０００８】したがって、表２に示すように遅延量の補
正分が、逓倍クロックのＮ周期の一ヵ所に集中し、タイ
ミングのズレを、最大３ｔｄ引き起こしていた。
正分が、逓倍クロックのＮ周期の一ヵ所に集中し、タイ
ミングのズレを、最大３ｔｄ引き起こしていた。
【０００９】例えば第１〜第４の遅延回路列３０１〜３
０４での遅延回路の段数が５の時、第１〜第４の切替回
路３０５〜３０８が第２段目の遅延回路出力を選択した
時、第１の遅延回路列３０１入力から第４の遅延回路列
３０４の出力までの遅延単位数和は８（表２参照）とな
り、したがって、第１のクロック３１１と第５のクロッ
ク３１５の位相差は８単位遅延時間分あり、タイミング
のズレは３ｔｄ分（８の５の剰余は３）となる。
０４での遅延回路の段数が５の時、第１〜第４の切替回
路３０５〜３０８が第２段目の遅延回路出力を選択した
時、第１の遅延回路列３０１入力から第４の遅延回路列
３０４の出力までの遅延単位数和は８（表２参照）とな
り、したがって、第１のクロック３１１と第５のクロッ
ク３１５の位相差は８単位遅延時間分あり、タイミング
のズレは３ｔｄ分（８の５の剰余は３）となる。
【００１０】
【表１】
【００１１】
【表２】
【００１２】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、一度に補正され
る遅延量が、各遅延回路列の最小の遅延時間単位ｔｄと
することを可能とし、これにより、逓倍されたクロック
の周期の誤差は、最大でもｔｄとした半導体回路装置を
提供することにある。また、本発明の他の目的は、遅延
量の補正分がＮ周期の一ヵ所に集中しないように、予め
配列を調整することで逓倍クロックの約数の逓倍数にお
いても逓倍後の周期でもタイミングのズレを遅延時間単
位ｔｄ以下にすることを可能とした半導体回路装置を提
供することにある。
てなされたものであって、その目的は、一度に補正され
る遅延量が、各遅延回路列の最小の遅延時間単位ｔｄと
することを可能とし、これにより、逓倍されたクロック
の周期の誤差は、最大でもｔｄとした半導体回路装置を
提供することにある。また、本発明の他の目的は、遅延
量の補正分がＮ周期の一ヵ所に集中しないように、予め
配列を調整することで逓倍クロックの約数の逓倍数にお
いても逓倍後の周期でもタイミングのズレを遅延時間単
位ｔｄ以下にすることを可能とした半導体回路装置を提
供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体回路装置は、ほぼ一定の遅延時間の
長さごとに出力端子を有する第１の遅延回路列と、前記
第１の遅延回路列と信号伝搬方向について逆向きに配置
され、ほぼ一定の遅延時間の長さごとに入力端子を有す
る第２〜第Ｎの遅延回路列と、複数の保持回路からなる
保持回路列と、を備え、前記複数の保持回路は、その入
力を前記第１の遅延回路列の各出力端子に接続し、その
出力を、前記第２〜第Ｎの遅延回路列において入力端子
を選択する端子と接続し、前記第２乃至第Ｎの遅延回路
列がクロック信号の伝搬について直列に接続され、か
つ、接続の順序が規則的である、ことを特徴とする。
め、本発明の半導体回路装置は、ほぼ一定の遅延時間の
長さごとに出力端子を有する第１の遅延回路列と、前記
第１の遅延回路列と信号伝搬方向について逆向きに配置
され、ほぼ一定の遅延時間の長さごとに入力端子を有す
る第２〜第Ｎの遅延回路列と、複数の保持回路からなる
保持回路列と、を備え、前記複数の保持回路は、その入
力を前記第１の遅延回路列の各出力端子に接続し、その
出力を、前記第２〜第Ｎの遅延回路列において入力端子
を選択する端子と接続し、前記第２乃至第Ｎの遅延回路
列がクロック信号の伝搬について直列に接続され、か
つ、接続の順序が規則的である、ことを特徴とする。
【００１４】また、本発明は、切替器によって遅延時間
長を調節可能な複数の遅延回路列と、位相比較器と、計
数器と、制御信号切替器と、を有し、前記複数の遅延回
路列が信号の伝搬について直列に配置され、該直列に配
置された複数の遅延回路列の入力と出力が位相比較器に
入力され、該位相比較器の出力が計数器に入力され、該
計数器の出力を制御信号切替器に入力し、前記制御信号
切替器を介して前記複数の遅延回路列のうちの１台の遅
延時間長を切替を制御し、かつ、前記複数の遅延回路列
のうちの１台を切替制御する時、遅延回路全体の遅延時
間が長くなる場合、短くなる場合に応じて、予め決めら
れた順序で、接続する遅延回路列を切り替える、ことを
特徴とする。
長を調節可能な複数の遅延回路列と、位相比較器と、計
数器と、制御信号切替器と、を有し、前記複数の遅延回
路列が信号の伝搬について直列に配置され、該直列に配
置された複数の遅延回路列の入力と出力が位相比較器に
入力され、該位相比較器の出力が計数器に入力され、該
計数器の出力を制御信号切替器に入力し、前記制御信号
切替器を介して前記複数の遅延回路列のうちの１台の遅
延時間長を切替を制御し、かつ、前記複数の遅延回路列
のうちの１台を切替制御する時、遅延回路全体の遅延時
間が長くなる場合、短くなる場合に応じて、予め決めら
れた順序で、接続する遅延回路列を切り替える、ことを
特徴とする。
【００１５】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の半導体装置は、その好ましい実施
の形態において、ほぼ一定の遅延時間の長さごとに出力
端子を有する第１の遅延回路列（図１の１０１）と、第
１の遅延回路列と信号伝搬方向について逆向きに配置さ
れ、Ｎ逓倍の場合、ほぼ一定の遅延時間の長さごとに入
力端子を有する第２〜第Ｎの遅延回路列（図１の１０１
〜１０８）と、複数の保持回路からなる保持回路列（図
１の１０９）と、を備え、複数の保持回路は、その入力
を第１の遅延回路列（図１の１０１）の対応する出力端
子に接続し、その出力を、第２の遅延回路列〜第Ｎの遅
延回路列の各遅延回路列について、単位遅延素子のいず
れか一つと予め決められた順序で接続し、この保持回路
の出力は、各遅延回路列において実際に使用する入力端
子を選択し、第２乃至第Ｎの遅延回路列はクロック信号
の伝搬について直列に接続され、かつ、接続の順序が規
則的とされる。
に説明する。本発明の半導体装置は、その好ましい実施
の形態において、ほぼ一定の遅延時間の長さごとに出力
端子を有する第１の遅延回路列（図１の１０１）と、第
１の遅延回路列と信号伝搬方向について逆向きに配置さ
れ、Ｎ逓倍の場合、ほぼ一定の遅延時間の長さごとに入
力端子を有する第２〜第Ｎの遅延回路列（図１の１０１
〜１０８）と、複数の保持回路からなる保持回路列（図
１の１０９）と、を備え、複数の保持回路は、その入力
を第１の遅延回路列（図１の１０１）の対応する出力端
子に接続し、その出力を、第２の遅延回路列〜第Ｎの遅
延回路列の各遅延回路列について、単位遅延素子のいず
れか一つと予め決められた順序で接続し、この保持回路
の出力は、各遅延回路列において実際に使用する入力端
子を選択し、第２乃至第Ｎの遅延回路列はクロック信号
の伝搬について直列に接続され、かつ、接続の順序が規
則的とされる。
【００１６】また、本発明は、別の実施の形態におい
て、切替器（図４の２０９〜２１６）によって遅延時間
長を調節可能な複数の遅延回路列（図１の２０１〜２０
８）と、位相比較器（図４の２１７）と、計数器（図１
の２１８）と、制御信号切替器（図４の２１９）と、を
有し、複数の遅延回路列が信号の伝搬について直列に配
置され、該直列に配置された複数の遅延回路列の入力と
出力が位相比較器（図１４の２１７）に入力され、該位
相比較器の出力が計数器に入力され、該計数器の出力を
制御信号切替器に入力し、制御信号切替器を介して前記
複数の遅延回路列のうちの１台の遅延時間長を切替を制
御し、かつ、前記複数の遅延回路列のうちの１台を切替
制御する時、遅延回路全体の遅延時間が長くなる場合、
短くなる場合に応じて、予め決められた順序で、接続す
る遅延回路列を切り替える。
て、切替器（図４の２０９〜２１６）によって遅延時間
長を調節可能な複数の遅延回路列（図１の２０１〜２０
８）と、位相比較器（図４の２１７）と、計数器（図１
の２１８）と、制御信号切替器（図４の２１９）と、を
有し、複数の遅延回路列が信号の伝搬について直列に配
置され、該直列に配置された複数の遅延回路列の入力と
出力が位相比較器（図１４の２１７）に入力され、該位
相比較器の出力が計数器に入力され、該計数器の出力を
制御信号切替器に入力し、制御信号切替器を介して前記
複数の遅延回路列のうちの１台の遅延時間長を切替を制
御し、かつ、前記複数の遅延回路列のうちの１台を切替
制御する時、遅延回路全体の遅延時間が長くなる場合、
短くなる場合に応じて、予め決められた順序で、接続す
る遅延回路列を切り替える。
【００１７】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【００１８】図１は、本発明の一実施例の構成を示す図
である。図１を参照すると、本実施例の半導体回路装置
は、ほぼ一定の遅延時間ｔｄの長さごとに出力端子を有
する第１の遅延回路列１０１と、第１の遅延回路列１０
１と信号伝搬の向きが逆向きに配置されほぼ一定の遅延
時間ｔｄの長さごとに入力端子を有する第２の遅延回路
列１０２〜第８の遅延回路列１０８と、保持回路列１０
９と、クロックバッファ１１１〜１１９を有する。
である。図１を参照すると、本実施例の半導体回路装置
は、ほぼ一定の遅延時間ｔｄの長さごとに出力端子を有
する第１の遅延回路列１０１と、第１の遅延回路列１０
１と信号伝搬の向きが逆向きに配置されほぼ一定の遅延
時間ｔｄの長さごとに入力端子を有する第２の遅延回路
列１０２〜第８の遅延回路列１０８と、保持回路列１０
９と、クロックバッファ１１１〜１１９を有する。
【００１９】保持回路列１０９の各保持回路はその入力
端子を、第１の遅延回路列１０１の各出力及び第１の遅
延回路列の入力端子（外部クロック１２０）に接続し、
各保持回路の出力は、基本回路単位１１０に示されてい
るように、第２の遅延回路列１０２〜第８の遅延回路列
１０８の各遅延回路列について、単位遅延素子のいずれ
か一つと予め決められた順序で接続し、この保持回路の
出力は、各遅延回路列において実際に使用する入力端子
を選択する。すなわち、保持回路の出力がアクティブの
時、該保持回路の出力を入力とする遅延回路列の入力端
子は、前段の単位遅延素子の出力でなく、該入力端子か
らクロック信号を入力する。
端子を、第１の遅延回路列１０１の各出力及び第１の遅
延回路列の入力端子（外部クロック１２０）に接続し、
各保持回路の出力は、基本回路単位１１０に示されてい
るように、第２の遅延回路列１０２〜第８の遅延回路列
１０８の各遅延回路列について、単位遅延素子のいずれ
か一つと予め決められた順序で接続し、この保持回路の
出力は、各遅延回路列において実際に使用する入力端子
を選択する。すなわち、保持回路の出力がアクティブの
時、該保持回路の出力を入力とする遅延回路列の入力端
子は、前段の単位遅延素子の出力でなく、該入力端子か
らクロック信号を入力する。
【００２０】この場合、第２の遅延回路列１０２、第３
の遅延回路列１０３、第４の遅延回路列１０４、第５の
遅延回路列１０５、第６の遅延回路列１０６、第７の遅
延回路列１０７、及び第８の遅延回路列１０８は、クロ
ック信号について直列に接続されている。すなわち、第
２の遅延回路列１０２からクロックバッファ１１３を介
して出力される第２のクロック１２２は、第３の遅延回
路列１０３に入力され、第３の遅延回路列１０３からク
ロックバッファ１１４を介して出力される第２のクロッ
ク１２３は、第３の遅延回路列１０４に入力されるとい
う具合にクロック信号の伝搬について、第２〜第８の遅
延回路列１０２〜１０８は直列に接続されている。
の遅延回路列１０３、第４の遅延回路列１０４、第５の
遅延回路列１０５、第６の遅延回路列１０６、第７の遅
延回路列１０７、及び第８の遅延回路列１０８は、クロ
ック信号について直列に接続されている。すなわち、第
２の遅延回路列１０２からクロックバッファ１１３を介
して出力される第２のクロック１２２は、第３の遅延回
路列１０３に入力され、第３の遅延回路列１０３からク
ロックバッファ１１４を介して出力される第２のクロッ
ク１２３は、第３の遅延回路列１０４に入力されるとい
う具合にクロック信号の伝搬について、第２〜第８の遅
延回路列１０２〜１０８は直列に接続されている。
【００２１】次に、本実施例の動作について説明する。
【００２２】周期ｔＣＫの連続するＨパルスからなる外
部クロック１２０を第１の遅延回路１０１に入力する
と、連続するＨパルスの一つが、第１の遅延回路列１０
１中で、まずクロックバッファ１１１に入り、図２に示
す回路形式で、パルス幅ｔＰＷを決定する。ここで形成
されたＨパルスの両エッジは、双方とも外部クロック１
２０の立ち上がりエッジから作られる。図２は、クロッ
クバッファ１１１の回路構成の一例を示した図である。
図２を参照して、ＡＮＤゲートの一の入力端に接続され
るインバータの段数でパルス幅ｔＰＷが定められる。
部クロック１２０を第１の遅延回路１０１に入力する
と、連続するＨパルスの一つが、第１の遅延回路列１０
１中で、まずクロックバッファ１１１に入り、図２に示
す回路形式で、パルス幅ｔＰＷを決定する。ここで形成
されたＨパルスの両エッジは、双方とも外部クロック１
２０の立ち上がりエッジから作られる。図２は、クロッ
クバッファ１１１の回路構成の一例を示した図である。
図２を参照して、ＡＮＤゲートの一の入力端に接続され
るインバータの段数でパルス幅ｔＰＷが定められる。
【００２３】このパルス幅ｔＰＷは、基本回路単位１１
０中の第１の遅延回路列１０１の遅延時間長ｔ１１０よ
りも長く設計する。なお図１に示す第１の遅延回路列１
０１の遅延時間ｔ１１０は８・ｔｄ（ｔｄは単位遅延時
間）である。
０中の第１の遅延回路列１０１の遅延時間長ｔ１１０よ
りも長く設計する。なお図１に示す第１の遅延回路列１
０１の遅延時間ｔ１１０は８・ｔｄ（ｔｄは単位遅延時
間）である。
【００２４】ｔＰＷの幅になったパルスは、遅延回路列
１０１中を進行し、保持回路列１０９に接続する出力の
端子もまた、パルスの進行に伴いＬ−Ｈ−Ｌと変化す
る。
１０１中を進行し、保持回路列１０９に接続する出力の
端子もまた、パルスの進行に伴いＬ−Ｈ−Ｌと変化す
る。
【００２５】パルス幅ｔＰＷは、基本回路単位１１０中
の第１の遅延回路列１０１の遅延時間長ｔ１１０（ｔ１
１０＝８・ｔｄ）よりも長く設定されていることから、
保持回路列１０９に接続する出力の端子は、８つ（８遅
延時間単位）以上、連続Ｈレベルが続く。
の第１の遅延回路列１０１の遅延時間長ｔ１１０（ｔ１
１０＝８・ｔｄ）よりも長く設定されていることから、
保持回路列１０９に接続する出力の端子は、８つ（８遅
延時間単位）以上、連続Ｈレベルが続く。
【００２６】このように最初のパルスが第１の遅延回路
列１０１を進行しているときに、次のパルスが、外部ク
ロック１２０から保持回路列１０９に入る。
列１０１を進行しているときに、次のパルスが、外部ク
ロック１２０から保持回路列１０９に入る。
【００２７】次のパルスを受けて、第１の遅延回路列１
０１に接続する端子がＨレベルである保持回路は、出力
レベルをＨレベルに固定し、第２の遅延回路列１０２、
第３の遅延回路列１０３、第４の遅延回路列１０４、第
５の遅延回路列１０５、第６の遅延回路列１０６、第７
の遅延回路列１０７、及び第８の遅延回路列１０８のそ
れぞれの対応する遅延単位素子の入力端子を動作状態に
する。
０１に接続する端子がＨレベルである保持回路は、出力
レベルをＨレベルに固定し、第２の遅延回路列１０２、
第３の遅延回路列１０３、第４の遅延回路列１０４、第
５の遅延回路列１０５、第６の遅延回路列１０６、第７
の遅延回路列１０７、及び第８の遅延回路列１０８のそ
れぞれの対応する遅延単位素子の入力端子を動作状態に
する。
【００２８】この後、パルスは、クロックバッファ１１
２を介して、第２の遅延回路列１０２に入力され、第２
の遅延回路列１０２から出力された第２のクロック１２
２は第３の遅延回路列１０３に入力されるという具合
に、第４の遅延回路列１０４、第５の遅延回路列１０
５、第６の遅延回路列１０６、第７の遅延回路列１０
７、および第８の遅延回路列１０８と直列の配置の順に
通過する。
２を介して、第２の遅延回路列１０２に入力され、第２
の遅延回路列１０２から出力された第２のクロック１２
２は第３の遅延回路列１０３に入力されるという具合
に、第４の遅延回路列１０４、第５の遅延回路列１０
５、第６の遅延回路列１０６、第７の遅延回路列１０
７、および第８の遅延回路列１０８と直列の配置の順に
通過する。
【００２９】本実施例では、第１の遅延回路列１０１の
遅延単位素子８組に対し、第２の遅延回路列１０２乃至
第８の遅延回路列１０８の遅延単位素子は、それぞれ１
個であり、遅延時間も比例して８：１の構成とされてお
り、クロックバッファ１１３〜１１９もその遅延時間
を、第１の遅延回路列１１０１にクロックを入力するク
ロックバッファ１１１の１／８に予め設定されている。
遅延単位素子８組に対し、第２の遅延回路列１０２乃至
第８の遅延回路列１０８の遅延単位素子は、それぞれ１
個であり、遅延時間も比例して８：１の構成とされてお
り、クロックバッファ１１３〜１１９もその遅延時間
を、第１の遅延回路列１１０１にクロックを入力するク
ロックバッファ１１１の１／８に予め設定されている。
【００３０】従って、クロックパルスが、第１の遅延回
路列１０１を通過する時間に対して、第２の遅延回路列
１０２、第３の遅延回路列１０３、第４の遅延回路列１
０４、第５の遅延回路列１０５、第６の遅延回路列１０
６、第７の遅延回路列１０７、及び第８の遅延回路列１
０８それぞれを通過する時間は、粗く見積もると、１／
８になる。
路列１０１を通過する時間に対して、第２の遅延回路列
１０２、第３の遅延回路列１０３、第４の遅延回路列１
０４、第５の遅延回路列１０５、第６の遅延回路列１０
６、第７の遅延回路列１０７、及び第８の遅延回路列１
０８それぞれを通過する時間は、粗く見積もると、１／
８になる。
【００３１】但し、実際の構成では、上記従来技術で示
したように、遅延時間単位ｔｄがあるため、周期を、正
確に、１／８に分割することができないので、周期の１
／８からズレが生じる。
したように、遅延時間単位ｔｄがあるため、周期を、正
確に、１／８に分割することができないので、周期の１
／８からズレが生じる。
【００３２】しかし、本実施例では、図１に基本回路単
位１１０として示すように、各遅延単位ごとの接続にな
っており、第２から第８の各遅延回路列１０２〜１０８
での遅延時間は、第１の遅延回路列１０１で検知された
クロック周期の１／８より遅延単位の遅延時間ｔｄまで
の誤差が抑えられる。
位１１０として示すように、各遅延単位ごとの接続にな
っており、第２から第８の各遅延回路列１０２〜１０８
での遅延時間は、第１の遅延回路列１０１で検知された
クロック周期の１／８より遅延単位の遅延時間ｔｄまで
の誤差が抑えられる。
【００３３】表３に、第１の遅延回路列１０１での遅延
単位数に対し、第２から第８の各遅延回路列１０２〜１
０８での遅延単位数を示すが、遅延単位数の差は、最大
でも１である。表４には、第１の遅延回路列の遅延単位
数に対する第２〜第８の遅延回路列出力部での遅延単位
数の和を示したものである。
単位数に対し、第２から第８の各遅延回路列１０２〜１
０８での遅延単位数を示すが、遅延単位数の差は、最大
でも１である。表４には、第１の遅延回路列の遅延単位
数に対する第２〜第８の遅延回路列出力部での遅延単位
数の和を示したものである。
【００３４】また、別々の保持回路に、「予め決められ
た順序で接続」されているため、第１の遅延回路列１０
１での遅延単位数に対し、第２の遅延回路列１０２から
第８の遅延回路列１０８を直列に接続した場合の各遅延
回路列出力部までの通過遅延単位数は、第３の遅延回路
列１０３の出力では、第１の遅延回路列１０１での遅延
単位数の１／４にもっとも近い値、第５の遅延回路の出
力では、第１の遅延回路列１０１での遅延単位数の１／
２にもっとも近い値、第７の遅延回路の出力では、第１
の遅延回路列１０１での遅延単位数の３／４にもっとも
近い遅延単位数に１以上ずれない構成になる。
た順序で接続」されているため、第１の遅延回路列１０
１での遅延単位数に対し、第２の遅延回路列１０２から
第８の遅延回路列１０８を直列に接続した場合の各遅延
回路列出力部までの通過遅延単位数は、第３の遅延回路
列１０３の出力では、第１の遅延回路列１０１での遅延
単位数の１／４にもっとも近い値、第５の遅延回路の出
力では、第１の遅延回路列１０１での遅延単位数の１／
２にもっとも近い値、第７の遅延回路の出力では、第１
の遅延回路列１０１での遅延単位数の３／４にもっとも
近い遅延単位数に１以上ずれない構成になる。
【００３５】また、第１の遅延回路列１０１と第２の遅
延回路列１０２と第３の遅延回路列１０３と第４の遅延
回路列１０４と第５の遅延回路列１０５と第６の遅延回
路列１０６と第７の遅延回路列１０７と第８の遅延回路
列１０８と保持回路列１０９の構成は、多数考えられ
る。
延回路列１０２と第３の遅延回路列１０３と第４の遅延
回路列１０４と第５の遅延回路列１０５と第６の遅延回
路列１０６と第７の遅延回路列１０７と第８の遅延回路
列１０８と保持回路列１０９の構成は、多数考えられ
る。
【００３６】図３は、本発明の一実施例の回路構成を説
明するための図である。図３を参照すると、第１の遅延
回路列１０１の基本遅延単位は、ＮＡＮＤゲートとイン
バータのカスケード接続で構成されており、ＮＡＮＤゲ
ートの２入力のうちの一つには、リセット信号１２９が
接続している。
明するための図である。図３を参照すると、第１の遅延
回路列１０１の基本遅延単位は、ＮＡＮＤゲートとイン
バータのカスケード接続で構成されており、ＮＡＮＤゲ
ートの２入力のうちの一つには、リセット信号１２９が
接続している。
【００３７】保持回路列１０９の各保持回路は、Ｄ型ラ
ッチ回路（Ｄ−ＬＡＴ）からなり、第１の遅延回路列１
０１の対応する遅延単位の信号をデータ入力とし外部ク
ロック１２０に入力されるパルス信号をクロック入力と
し、その出力を対応する遅延回路列の遅延単位の入力に
供給している。
ッチ回路（Ｄ−ＬＡＴ）からなり、第１の遅延回路列１
０１の対応する遅延単位の信号をデータ入力とし外部ク
ロック１２０に入力されるパルス信号をクロック入力と
し、その出力を対応する遅延回路列の遅延単位の入力に
供給している。
【００３８】第２の遅延回路列１０２から、第８の遅延
回路列１０８の遅延回路単位は、カスケード接続したＮ
ＡＮＤゲート１３２とインバータ１３３を基本とし、保
持回路（Ｄ−ＬＡＴ）の出力に対するスイッチとしての
ＮＡＮＤゲート１３０、および、負荷調整用のＮＡＮＤ
ゲート１２９から構成される。例えば第２の遅延回路列
１０２において、保持回路（Ｄ−ＬＡＴ）からの出力が
Ｈレベルの時、ＮＡＮＤゲート１３０は、第１のクロッ
ク１２１のＨパルスを受けてＬレベルを出力し、遅延回
路を構成するＮＡＮＤゲート１３２、インバータ１３３
に伝搬される。なお、この遅延回路単位の前後からの出
力、すなわち、ＮＡＮＤゲート１３２、及び負荷用ＮＡ
ＮＤゲート１２９に共通に入力される信号レベルはＨレ
ベルに設定（固定）されている。
回路列１０８の遅延回路単位は、カスケード接続したＮ
ＡＮＤゲート１３２とインバータ１３３を基本とし、保
持回路（Ｄ−ＬＡＴ）の出力に対するスイッチとしての
ＮＡＮＤゲート１３０、および、負荷調整用のＮＡＮＤ
ゲート１２９から構成される。例えば第２の遅延回路列
１０２において、保持回路（Ｄ−ＬＡＴ）からの出力が
Ｈレベルの時、ＮＡＮＤゲート１３０は、第１のクロッ
ク１２１のＨパルスを受けてＬレベルを出力し、遅延回
路を構成するＮＡＮＤゲート１３２、インバータ１３３
に伝搬される。なお、この遅延回路単位の前後からの出
力、すなわち、ＮＡＮＤゲート１３２、及び負荷用ＮＡ
ＮＤゲート１２９に共通に入力される信号レベルはＨレ
ベルに設定（固定）されている。
【００３９】以上、本実施例では、２、４、８逓倍のク
ロックが遅延単位の遅延時間ｔｄ以内の誤差で得られ
る。
ロックが遅延単位の遅延時間ｔｄ以内の誤差で得られ
る。
【００４０】図４は、本発明の第２の実施例の構成を示
す図である。
す図である。
【００４１】図４を参照すると、本実施例は、出力端子
を、第１から第８の切替器２０９〜２１６によって選択
される第１から第８の遅延回路列２０１から２０８を８
組直列に接続し、外部から入力される第１のクロック２
２０と直列配列された８つの遅延回路列、すなわち第１
から第８の遅延回路列２０１から２０８を通過した第９
のクロック２２８を位相比較器２１７で比較し、ＵＰ信
号２２９またはＤＯＷＮ信号２３０を計数器（アップダ
ウンカウンタ）２１８に転送し、計数器２１８から制御
信号２３１を制御信号切替器２１９に出力する。
を、第１から第８の切替器２０９〜２１６によって選択
される第１から第８の遅延回路列２０１から２０８を８
組直列に接続し、外部から入力される第１のクロック２
２０と直列配列された８つの遅延回路列、すなわち第１
から第８の遅延回路列２０１から２０８を通過した第９
のクロック２２８を位相比較器２１７で比較し、ＵＰ信
号２２９またはＤＯＷＮ信号２３０を計数器（アップダ
ウンカウンタ）２１８に転送し、計数器２１８から制御
信号２３１を制御信号切替器２１９に出力する。
【００４２】制御信号切替器２１９では、第１から第８
の切替器２０９〜２１６を１台ずつ制御するよう切り替
える。切り替え方法は、制御信号切替器２１９内に予め
決められた順序で記憶保持された番号の順に、ＵＰ信号
２２９が出力されたとき制御信号切替器２１９内に記憶
保持した番号の登り順に、ＤＯＷＮ信号２３０が出たと
きは下り順に切り替える。
の切替器２０９〜２１６を１台ずつ制御するよう切り替
える。切り替え方法は、制御信号切替器２１９内に予め
決められた順序で記憶保持された番号の順に、ＵＰ信号
２２９が出力されたとき制御信号切替器２１９内に記憶
保持した番号の登り順に、ＤＯＷＮ信号２３０が出たと
きは下り順に切り替える。
【００４３】また、制御信号切替器２１９内の番号が８
の時、ＵＰ信号２２９が出力されたら、１番に切り替
え、制御信号切替器２１９内の番号が１の時ＤＯＷＮ信
号２３０が出力されたら、８番に切り替える。
の時、ＵＰ信号２２９が出力されたら、１番に切り替
え、制御信号切替器２１９内の番号が１の時ＤＯＷＮ信
号２３０が出力されたら、８番に切り替える。
【００４４】本実施例でも、第１から第８の切替器２０
９〜２１６を制御信号切替器２１９内に記憶保持した番
号の順に１台ずつ切り替えるので、前記第１の実施例と
同様、第１の遅延回路列２０１から第８の遅延回路列２
０８の各遅延回路列での遅延時間は、第１の遅延回路列
２０１から第８の遅延回路列２０８の直列接続された遅
延時間と同期をとったクロック周期の１／８より、遅延
単位の遅延時間ｔｄまでの誤差が抑えられる。
９〜２１６を制御信号切替器２１９内に記憶保持した番
号の順に１台ずつ切り替えるので、前記第１の実施例と
同様、第１の遅延回路列２０１から第８の遅延回路列２
０８の各遅延回路列での遅延時間は、第１の遅延回路列
２０１から第８の遅延回路列２０８の直列接続された遅
延時間と同期をとったクロック周期の１／８より、遅延
単位の遅延時間ｔｄまでの誤差が抑えられる。
【００４５】実際、第１の遅延回路列２０１から第８の
遅延回路列２０８の直列接続された全遅延回路列で通過
した遅延単位数に対し、第２から第８の各遅延回路列で
の遅延単位数の関係は、表５で示され、遅延単位数の差
は、最大でも「１」である。
遅延回路列２０８の直列接続された全遅延回路列で通過
した遅延単位数に対し、第２から第８の各遅延回路列で
の遅延単位数の関係は、表５で示され、遅延単位数の差
は、最大でも「１」である。
【００４６】また、各切替器２０９から２１６が、「予
め決められた順序で」、個々に制御されているため、第
１の遅延回路列２０１から第８の遅延回路列２０８の直
列接続での全遅延単位数に対し、第１の遅延回路列２０
１から第８の遅延回路列２０８を直列に接続した場合の
各遅延回路列出力部までの通過遅延単位数は、表６に示
すように、第２の遅延回路列２０２の出力では、１／４
にもっとも近い値、第４の遅延回路２０４の出力では、
１／２にもっとも近い値、第６の遅延回路２０６の出力
では、３／４にもっとも近い値に遅延単位１以上ずれな
い構成になる。
め決められた順序で」、個々に制御されているため、第
１の遅延回路列２０１から第８の遅延回路列２０８の直
列接続での全遅延単位数に対し、第１の遅延回路列２０
１から第８の遅延回路列２０８を直列に接続した場合の
各遅延回路列出力部までの通過遅延単位数は、表６に示
すように、第２の遅延回路列２０２の出力では、１／４
にもっとも近い値、第４の遅延回路２０４の出力では、
１／２にもっとも近い値、第６の遅延回路２０６の出力
では、３／４にもっとも近い値に遅延単位１以上ずれな
い構成になる。
【００４７】以上本実施例でも、２、４、８逓倍のクロ
ックが遅延単位ｔｄ以内の誤差で得られる。
ックが遅延単位ｔｄ以内の誤差で得られる。
【００４８】また、本実施例では、従来例と同様、遅延
回路列の出力を切り替える方式を示したが、遅延回路列
の入力を切り替える方式としても、同様の効果が得られ
る。
回路列の出力を切り替える方式を示したが、遅延回路列
の入力を切り替える方式としても、同様の効果が得られ
る。
【００４９】
【表３】
【００５０】
【表４】
【００５１】
【表５】
【００５２】
【表６】
【００５３】
【発明の効果】以上説明したように、本発明によれば、
Ｎ逓倍クロックを発生するために逓倍数Ｎと等しい数の
遅延回路列を直列に配置し、直列配置した遅延回路列を
通過し信号の遅延時間が外部クロック周期の１／Ｎの遅
延時間に近くなるように設定する回路構成を用いてお
り、また直列に配列した各遅延回路列を別々に設定する
方式を用いているため、一度に補正される遅延量が、各
遅延回路列の最小の遅延時間単位ｔｄになる。このた
め、本発明によれば、逓倍されたクロックの周期の誤差
は、最大でも単位遅延時間ｔｄになる。
Ｎ逓倍クロックを発生するために逓倍数Ｎと等しい数の
遅延回路列を直列に配置し、直列配置した遅延回路列を
通過し信号の遅延時間が外部クロック周期の１／Ｎの遅
延時間に近くなるように設定する回路構成を用いてお
り、また直列に配列した各遅延回路列を別々に設定する
方式を用いているため、一度に補正される遅延量が、各
遅延回路列の最小の遅延時間単位ｔｄになる。このた
め、本発明によれば、逓倍されたクロックの周期の誤差
は、最大でも単位遅延時間ｔｄになる。
【００５４】また、遅延量の補正分がＮ周期の一ヵ所に
集中しないように、あらかじめ配列を調整することで、
逓倍クロックの約数の逓倍数においても逓倍後の周期で
もタイミングのズレを遅延時間単位ｔｄ以下にすること
が可能であり、一度に補正される遅延量が、各遅延回路
列の最小の遅延時間単位ｔｄになる。従って、逓倍され
たクロックの周期の誤差は、最大でもｔｄになる。
集中しないように、あらかじめ配列を調整することで、
逓倍クロックの約数の逓倍数においても逓倍後の周期で
もタイミングのズレを遅延時間単位ｔｄ以下にすること
が可能であり、一度に補正される遅延量が、各遅延回路
列の最小の遅延時間単位ｔｄになる。従って、逓倍され
たクロックの周期の誤差は、最大でもｔｄになる。
【図１】本発明の第１の実施例の回路構成を示す図であ
る。
る。
【図２】本発明の第１の実施例におけるクロックバッフ
ァ１１１の回路構成を示す図である。
ァ１１１の回路構成を示す図である。
【図３】本発明の第１の実施例における遅延単位、保持
回路などの回路構成を示す図である。
回路などの回路構成を示す図である。
【図４】本発明の第２の実施例の回路構成を示す図であ
る。
る。
【図５】従来技術の回路構成を示す図である。
１０１〜１０８、２０１〜２０８、３０１〜３０４ 遅
延回路列 １０９ 保持回路列 １１０ 基本回路単位 １１１〜１１９ クロックバッファ １２０〜１２８、２２０〜２２８、３１１〜３１４ ク
ロック １２９ リセット信号 ２１８、３０４〜３０６、３１０ 計数器 ２０１〜２１６、３０５〜３０８ 切替器 ２１７、３０９ 位相比較器 ２１９ 制御信号切替器 ２２９、３１５ ＵＰ信号 ２３０、３１６ ＤＯＷＮ信号 ２３１ 制御信号
延回路列 １０９ 保持回路列 １１０ 基本回路単位 １１１〜１１９ クロックバッファ １２０〜１２８、２２０〜２２８、３１１〜３１４ ク
ロック １２９ リセット信号 ２１８、３０４〜３０６、３１０ 計数器 ２０１〜２１６、３０５〜３０８ 切替器 ２１７、３０９ 位相比較器 ２１９ 制御信号切替器 ２２９、３１５ ＵＰ信号 ２３０、３１６ ＤＯＷＮ信号 ２３１ 制御信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 Ｔ．Ｓｈｉｍｉｚｕ，Ａ Ｍｕｌｔｉ ｍｅｄｉａ 32ｂ ＲＩＳＣ Ｍｉｃｒ ｏｐｒｏｃｅｓｓｏｒ ｗｉｔｈ 16 Ｍｂ ＤＲＡＭ，ＩＳＳＣＣ Ｄｉｇｅ ｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａ ｐｅｒｓ，1996年２月，ｐｐ．216− 217，1996 ＩＥＥＥ Ｉｎｔｅｒｎａ ｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ Ｃｏｎｆｅｒｅｎｃ ｅ (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 5/00
Claims (2)
- 【請求項１】一端から入力されたクロックを伝搬させる
第１の遅延回路列であって、直列に接続されたＮ個の単
位遅延素子を基本回路単位として含み、前記各単位遅延
素子がそれぞれ出力端子を有する第１の遅延回路列と、 前記第１の遅延回路と信号伝搬方向について逆向きに配
置され一つの単位遅延素子を基本回路単位として含む第
２乃至第Ｎの遅延回路列と、 前記第１の遅延回路列の前記基本回路単位の前記各単位
遅延素子に対応して設けられたＮ個の保持回路を有する
保持回路列と、 を備え、 前記各保持回路は、データ入力端子を前記第１の遅延回
路列の対応する前記各単位遅延素子の前記各出力端子に
接続し、クロック入力端子には前記第１の遅延回路列の
一端に入力されるクロックが入力されて前記データ入力
端子の信号をラッチ出力し、その出力端子が前記第２の
遅延回路列乃至第Ｎの遅延回路列の各遅延回路列の基本
単位回路をなす単位遅延素子の入力端子にそれぞれ、予
め決められた順序で接続されており、 前記第１の遅延回路列に入力されたクロックは、クロッ
クバッファ回路により、そのパルス幅が前記第１の遅延
回路列の前記基本回路単位の遅延時間よりも長く設定さ
れて前記基本回路単位に入力され、 前記第２の遅延回路列の基本単位回路をなす単位遅延素
子は、前記第１の遅延回路列の一端に入力されるクロッ
クと、前記保持回路の出力を入力端子に入力とするゲー
ト回路を有し、前記保持回路の出力がＨレベルのとき、
前記クロックのＨパルスを受けて該パルスを取り込み前
記第２の遅延回路列を伝搬させ、第２のクロックとして
出力し、 前記第３の遅延回路列の基本単位回路をなす単位遅延素
子は、前記第２のクロックと前記保持回路の出力を入力
端子に入力とするゲート回路を有し、前記保持回路の出
力がＨレベルのとき、前記第２のクロックのＨパルスを
受けて該パルスを取り込み、前記第３の遅延回路列を伝
搬させ、第３のクロックとして出力する構成とし、同様
にして、前記第Ｎの遅延回路列の基本単位回路をなす単
位遅延素子は、前記第Ｎ−１のクロックと前記保持回路
の出力を入力端子に入力とするゲート回路を有し、前記
保持回路の出力がＨレベルのとき、前記第Ｎ−１のクロ
ックのＨパルスを受けて該パルスを取り込み前記第Ｎの
遅延回路列を伝搬させ、第Ｎのクロックとして出力す
る、ことを特徴とする半導体回路装置。 - 【請求項２】前記第１の遅延回路列の前記基本回路単位
が第１乃至第８の前記単位遅延素子を有しており、前記
前記第１の遅延回路と信号伝搬方向について逆向きに配
置され一つの単位遅延素子を基本回路単位として含む第
２乃至第８の遅延回路列を備え、 前記保持回路列は、第１乃至第８の前記保持回路を有
し、 前記第２、第３、第４、第５、第６、第７、第８の遅延
回路列の前記基本回路単位の単位遅延素子は、それぞ
れ、前記第８、第４、第２、第６、第７、第３、第５の
保持回路の出力を入力する、ことを特徴とする請求項１
記載の半導体回路装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15785397A JP3319340B2 (ja) | 1997-05-30 | 1997-05-30 | 半導体回路装置 |
| EP98109782A EP0881767B1 (en) | 1997-05-30 | 1998-05-28 | Combinational delay circuit for a digital frequency multiplier |
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