CN1207612A - 用于一数字倍频器的组合延迟电路 - Google Patents

用于一数字倍频器的组合延迟电路 Download PDF

Info

Publication number
CN1207612A
CN1207612A CN98115426A CN98115426A CN1207612A CN 1207612 A CN1207612 A CN 1207612A CN 98115426 A CN98115426 A CN 98115426A CN 98115426 A CN98115426 A CN 98115426A CN 1207612 A CN1207612 A CN 1207612A
Authority
CN
China
Prior art keywords
delay
delay circuit
output
circuit
combinational
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN98115426A
Other languages
English (en)
Other versions
CN1147047C (zh
Inventor
佐伯贵范
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1207612A publication Critical patent/CN1207612A/zh
Application granted granted Critical
Publication of CN1147047C publication Critical patent/CN1147047C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/00006—Changing the frequency
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices

Abstract

一种用于倍频器中的组合延迟电路,包括有包含多个延迟线的第一延迟电路,每一延迟线有8个部分,每一部分产生一单位延迟时间td;一具有8个安置在每一延迟线上的锁存元件的锁存阵列,每一锁存元件接收来自一相应的一个延迟部分的输出;和第二到第八延迟电路,每一延迟电路具有一产生该单位延迟时间的单独的延迟元件。在该锁存元件的第二到第八延迟电路之间的对应关系使得在第三、第五、第七延迟电路的输出中的延迟时间分别为该第八延迟电路的输出中的延迟时间的1/4、1/2和3/4。该倍频器具有其频率为参考频率的二倍、四倍和八倍的组合延迟电路。

Description

用于一数字倍频器的组合延迟电路
本发明涉及一种用于一数字倍频器的组合延迟电路，特别是涉及一种能够准确调整一延迟时间的组合延迟电路。
一数字倍器通常用来产生一具有一较高频率的时钟信号和一与一输入参考时钟信号的相位相同步的时钟相位。这种数字倍频器例如由T.Shimizu的文章“A Mulitimedia 32b RISC Microprocessor With 16Mb DRAM”,ISSCC Digest of Technical Papers,1996 IEEE Internation Solid-Stafe Circait Conference,PP.216至217,Feb.1996中所披露。美国专利USP5,422,835和USP5,530,837中也披露了相关的装置。
图1示出了一种在能使一参考时钟信号的时钟频率四倍频的倍频器中使用的常规组合延迟电路。
四组延迟电路，每一组包括一独自的延迟电路101、102、103或104和一选择器105、106、107或108，各组从一用来接收一参考(第一)时钟信号111的一组到产生第二到第五时钟信号112至115的另一组之间是串联的。在每一延迟组，延迟电路101、102、103或104的延迟时间由相应的选择器105、106、107或108所控制以具有一多个单位延迟时间(td)，这里td是由具有一相同构成的每一个延迟部分所引起的单位延迟时间。
相位比较器109将第五时钟信号115与参考时钟信号111相比较，以根据第五时钟信号的相位相对于参考时钟信号111的相位而向一UP/DOWN(U/D)计数器110提供UP一信号116或DOWN一信号117。该U/D计数器110提供一用来控制选择器105至108以使第五时钟信号115的相位与参考时钟信号111的相位相等的控制信号118。
因为各个延迟电路101至104是由单一的控制信号118所控制的，所以通过上述的控制，在时钟信号112至115的连续二个时钟信号之间的定时差等于参考时钟信号111的时钟周期的1/4。通过求出四个时钟信号112至115的一逻辑和(OR)，可以得该参考时钟信号111的四倍以产生一具有四倍频率的时钟信号。
表1示出了在所希望的级联延迟电路101至104的总相位延迟和由在图1的组合延迟电路中的各个延迟电路101至104所产生的实际延迟之间的关系。
                          表1
总相位延迟 延迟电路101 延迟电路102 延迟电路103 延迟电路104
 1  1  1  1  1
 2  1  1  1  1
 3  1  1  1  1
 4  1  1  1  1
 5  2  2  2  2
 6  2  2  2  2
 7  2  2  2  2
 8  2  2  2  2
 9  3  3  3  3
 10  3  3  3  3
 11  3  3  3  3
 12  3  3  3  3
 13  4  4  4  4
 14  4  4  4  4
 15  4  4  4  4
 16  4  4  4  4
17 5 5 5 5
 18  5  5  5  5
19 5 5 5 5
 20  5  5  5  5
表2示出了该总相位延迟和各个延迟电路101至104的输出112至115之间的关系，表2中的输出112至115是从表1中得到的。
                   表2
总相位延迟 输出时钟112 输出时钟113 输出时钟114 输出时钟115
    1     1     2     3     4
    2     1     2     3     4
    3     1     2     3     4
    4     1     2     3     4
    5     2     4     6     8
    6     2     4     6     8
    7     2     4     6     8
    8     2     4     6     8
    9     3     6     9     12
    10     3     6     9     12
    11     3     6     9     12
    12     3     6     9     12
    13     4     8     12     16
    14     4     8     12     16
    15     4     8     12     16
    16     4     8     12     16
    17     5     10     15     20
    18     5     10     15     20
    19     5     10     15     20
    20     5     10     15     20
如表1和表2所示，该倍频器具有如上所述的产生一具有其为每一延迟电路的单位延迟时间(td)的四倍的单位延迟的输出时钟信号的组合延迟电路。更详细地说，该所得结果的四倍频倍频器不可能将该时间延迟调整得精确在每一延迟电路的单位延迟时间的四倍之内，并且由该倍频器所产生的时钟信号的时钟周期的误差最大高达3×td。
特别是，例如，如果得到5单位延迟(5×td)的总相位延迟，则每个延迟电路选择2延迟单位(2×td)，因而相对于该参考时钟信号111该第五时钟信号115的输出具有一8单位延迟(8×td)的相位延迟，这意味着在由第五延迟电路所产生的该时钟脉冲的定时中存在一3×td的误差并且超前于相应于在该参考时钟信号中的下一个脉冲的时钟脉冲。
通常，在该延迟电路的各个输出的逻辑和之后在该倍频器的输出中的该时钟相位误差主要存在于所给定的时钟中。
本发明的一个目的是提供一种在一倍频器中所使用的组合延迟电路，该组合延迟电路能够输出一具有基本上等于该延迟电路的延迟部分的单位延迟时间的一最小可调整延迟时间的被倍增的时钟信号。
本发明的另一个目的是提供一种组合延迟电路，其中该时钟脉冲的相位误差基本上与在该时钟脉冲之中所分布的相一致。
本发明的一个方面，一种包含一具有至少一基本延迟线的第一延迟电路的组合延迟电路包括有每一个部分产生一单位时间延迟的多个级联延迟部分；一具有多个锁存元件的锁存阵列，每一锁存元件接收一来自相应的该存贮部分中的一锁存部分的输出；多个相互级联构成的第二延迟电路，第二延迟电路的每一个电路具有一相应于用来产生一基本上等于该单位时间延迟的一时间延迟的所述延迟线的延迟元件，在每一第二延迟电路中的该延迟元件通过响应于来自在前面的级联构成的第二延迟电路中的一个电路的输出而接收来自相应的一个锁存元件的输出。
本发明的另一个方面，用来倍增一参考时钟信号的频率的一组合延迟电路包括有多个级联延迟组，每一组包括有一每一个可实现一单位时间延迟的多个级联延迟部分的延迟电路和一用来将来自该延迟部分的一个部分的输出作为该延迟组的输出的选择器；一相位比较器，用来将该级联延迟电路的一最后级的输出与该参考时钟信号在相位上进行比较以输出一相位差信号；和一控制部分，用来响应于该相位差信号以控制该选择器中的一个用于该延迟电路中的一个延迟电路的选择，该选择器中的一个选择器根据该相位差信号按照一予定的选择的顺序而被指定。
根据本发明的该组合延迟电路，具有该组合延迟电路的一倍频器能够相对于该参考时钟而对该时钟延迟进行精确的调整。另外，该时钟脉冲的定时被控制而使得该误差基本上分布在该时钟脉冲之中。
通过下面结合附图的说明可使本发明的上述和其它的目的、特征和优点更为清楚。
图1是用于一倍频器的一常规组合延迟电路的方框图；
图2是根据本发明的第一实施例的一组合延迟电路的方框图；
图3是图2所示的时钟缓冲器211的详细电路图；
图4是图2所示的各个延迟电路和锁存阵列的详细电路图；和
图5是根据本发明第二实施例的一组合延迟电路的方框图。
现在，参照附图详细说明本发明。
参见图2，根据本发明第一实施例的一组合延迟电路包括具有第一时钟缓冲器211和多个(M)基本延迟线的一第一延迟电路201，其中每一个多个基本延迟线由点划线210所包围，它定义了该组合延迟电路的一单元部分，每个多个基本延迟线与另一个相互级联，每一个多个基本延迟线包括多个(在本实施例中为8)延迟部分230。每一延迟部分产生一单位延迟时间。
该组合延迟电路进一步包括：一锁存阵列209，它包括有M个锁存部分，每一个都相应于该单元部分210中的一个，并且包括有8个相应于第一延迟电路201的延迟线的延迟部分230的锁存元件231；第二到第八延迟电路202至208，每一个具有一第二时钟缓冲器213、214、…、或219和一单独的延迟部分232，作为相应于该单元部分210中的一个的第一延迟电路201的延迟部分229具有相同的单位延迟时间td；和用来接收该参考信号220的第三时钟缓冲器212。
参见图3，该第一时钟缓冲器211包括有一NAND门233，用来在其第一输入端直接接收和在其第二输入端通过多个(在本实施例中为7)被级联的反相器234接收该参考时钟信号220，以产生一具有比该参考时钟信号220要小的多的宽度的一次脉冲，多个(在本实施例中为6)被级联的反相器235用来接收来自该NAND门233的一输出，一反相器236用来接收自被级联的反相器235的一输出以输出一复位信号229，和一对反相器237用来接收来自该被级联的反相器235的一输出以向该第一延迟电路201的第一延迟线输出一被延迟的被反相的一次信号。该复位信号229用来复位在每一时钟周期在第一延迟电路201中的该延迟线。
参见图4，图4示出了在图2中所示的延迟电路201至208和锁存阵列209的典型连接。该第一延迟电路201的每一延迟部分230包括有一NAND门238和一用来接收来自前面的延迟部分的一输出以向随后的延迟部分230提供一延迟信号的反相器239。每一延迟部分230的输出还提供给该存贮元件231中由一D触发器所实施的一个元件的其数据输入端D。在其时钟输入端C该锁存元件231接收参考时钟信号220以向相应的延时电路的延迟元件232安置和提供一输出。
每一延迟电路202、203…、或208的延迟元件232包括一用来在其两个输入端上接收来自前面延迟电路的输出时钟信号221、222、…、227和来自相应的一锁存元件231的输出241的第一NAND门240，和一用来接收来自第一NAND门240的一输出和来自在相同延迟电路中的一前面延迟元件323的一输出242的第二NAND门241，实际上作为用于该输出242的一负载元件的第三NAND门243，和一用来接收一来自第二NAND门241的输出以提供该延迟元件232的输出的反相器244。在这种第二到第八延迟电路的构成中，该延迟元件232选择来自锁存阵列209的一输出241或来自前面的延迟元件232的一输出242。特别是，通过该时钟缓冲器213、214、…、219从该延迟元件232所提供的第二到第七延迟电路202至207的每一个的输出222、223、…、或227被用作为一用于从该锁存阵列输出的门。第一到第八时钟信号221至228被“OR”以提供一具有一其频率是该参考时钟信号220的频率的8倍(8-fold)的时钟信号。
例如，如果将一来自在锁存阵列209中的第八锁存元件231的输出置为H电平，则该第二延迟电路202的延迟元件232的NAND门240接收在该信号221中的一时钟脉冲以输出L电平信号，该输出的L电平信号被提供给NAND门241和反相器244，反相器244提供该第二时钟信号222。如果从该锁存元件231输出的是纸，则来自一前面延迟线的时钟信号242被提供给反相器244。
如图2所示，在每一延迟线上该第一延迟电路201具有第一到第八延迟部分230。第一延迟部分231反延迟该时钟信号而第二到第八延迟部分分别将输出提供给第二到第八锁存元件231。在服务中不是第一锁存元件231。在第二延迟电路中的该延迟元件接收来自第八锁存元件的一输出，即，第二延迟电路202相应于第八锁存元件231。类似地，第三到第八延迟电路203到208分别相应于第四、第二、第六、第七、第三和第五锁存元件。这种特殊的连接方式本身提供了如后所述的一个优点。在这些构成中，第二到第八延迟电路被串联。
在操作中，具有一时钟周期(间隔)tck的该参考时钟信号220被输入到第一延迟电路201的时钟缓冲器211中，它确定了脉冲宽度tpw,tpw大于第一延迟电路201的基本延迟线的延迟t210是8×td。
当在第一延迟电路201中该脉冲串具有一超前的脉冲宽度tpw时，该锁存阵列209的每一锁存元件231的输出电平从L电平、然后为H电平，再到L电平变化。在第一延迟电路201中被触发的基本延迟线的数是根据输入到该锁存阵列209的数据输入端的参考时钟信号220的时钟周期来确定的。
因为脉冲宽度tpw比第一延迟电路201的基本延迟线的时间延迟t210(t210=8×td)要长，所以在连接到该锁存阵列209的延迟电路201的各个输出端上有多于8×td的连接H电平。
当来自第一时钟缓冲器211的第一时钟脉冲到达第一延迟电路201时，第二时钟脉冲进入该锁存阵列209。
在具有一输入端D假定为H电平的锁存元件231在其输入端C接收第二时钟脉冲之后，锁存元件231将其输出端Q置为H电平，因而相应于第二到第八延迟电路202至208中的一电路的延迟元件232被启动。
该时钟脉冲通过锁存阵列209到达第二到第八延时电路202至208中的一电路，例如到达第二延迟电路202，然后通过随后的第三到第八延迟电路203至208。
在上述实施例中，在相应于在第一延迟电路201中产生8单位时间延迟的基本延迟单元210的第二到第八延迟电路202至208中的每一延迟电路中提供有一单独的延迟元件232。另外，每一时钟缓冲器213、214、…、或219的时间延迟是第一时钟缓冲器211的时间延迟的1/8。
其结果，通过每一延迟电路202至208的时钟脉冲上的时间延迟大致是由第一延迟电路201所产生的时间延迟的1/8，虽然由于余数被除以8所存在的最小时间延迟td滞后于该1/8的精确值。
图3示出了根据在第二到第八延迟电路202至208的每一延迟电路中所产生的单位延迟次数的时间延迟，表中列出了根据在第一延迟电路201中所产生的单位延迟次数的延迟时间。表4是从表3得到的并且示出了根据第二到第八延迟电路202至208的每一电路的输出所呈现的延迟次数的时间延迟，表中列出了根据在第一延迟电路中所产生的单位延迟次数的该时间延迟。
                            表3
   201    202    203    204    205    206    207    208
    1     0     0     0     0     0     0     0
    2     0     0     0     1     0     0     0
    3     0     0     0     1     0     1     0
    4     0     1     0     1     0     1     0
    5     0     1     0     1     0     1     1
    6     0     1     1     1     0     1     1
    7     0     1     1     1     1     1     1
    8     1     1     1     1     1     1     1
    9     1     1     1     1     1     1     1
    10     1     1     1     2     1     1     1
    11     1     1     1     2     1     2     1
    12     1     2     1     2     1     2     1
    13     1     2     1     2     1     2     2
    14     1     2     2     2     1     2     2
    15     1     2     2     2     2     2     2
    16     2     2     2     2     2     2     2
    17     2     2     2     2     2     2     2
    18     2     2     2     3     2     2     2
    19     2     2     2     3     2     3     2
    20     2     3     2     3     2     3     2
    21     2     3     2     3     2     3     2
    22     2     3     3     3     2     3     3
    23     2     3     3     3     3     3     3
    24     3     3     3     3     3     3     3
    25     3     3     3     3     3     3     3
    26     3     3     3     4     3     3     3
    27     3     3     3     4     3     4     3
    28     3     4     3     4     3     4     3
    29     3     4     3     4     3     4     4
    30     3     4     44     4     3     4     4
    31     3     4     4     4     4     4     4
   201    202    203    204    205    206    207    208
    32     4     4     4     4     4     4     4
    33     4     4     4     4     4     4     4
    34     4     4     4     5     4     4     4
    35     4     4     4     5     4     5     4
    36     4     5     4     5     4     5     4
    37     4     5     4     5     4     5     5
    38     4     5     5     5     4     5     5
    39     4     5     5     5     5     5     5
    40     5     5     5     5     5     5     5
    41     5     5     5     5     5     5     5
    42     5     5     5     6     5     5     5
    43     5     5     5     6     5     6     5
    44     5     6     5     6     5     6     5
    45     5     6     5     6     5     6     6
    46     5     6     6     6     5     6     6
    47     5     6     6     6     6     6     6
    48     6     6     6     6     6     6     6
    49     6     6     6     6     6     6     6
    50     6     6     6     7     6     6     6
    51     6     6     6     7     6     7     6
    52     6     7     6     7     6     7     6
    53     6     7     6     7     6     7     7
    54     6     7     7     7     6     7     7
    55     6     7     7     7     7     7     7
    56     7     7     7     7     7     7     7
    57     7     7     7     7     7     7     7
    58     7     7     7     8     7     7     7
    59     7     7     7     8     7     8     7
    60     7     8     7     8     7     8     7
    61     7     8     7     8     7     8     8
                        表4
   201    222    223    224    225    226    227    228
    1     0     0     0     0     0     0     0
    2     0     0     0     1     1     1     1
    3     0     1     0     1     1     2     2
    4     0     1     1     2     2     3     3
    5     0     1     1     2     2     3     4
    6     0     1     2     3     3     4     5
    7     0     1     2     3     4     5     6
    8     1     2     3     4     5     6     7
    9     1     2     3     4     5     6     7
    10     1     2     3     5     6     7     8
    11     1     2     3     5     6     8     9
    12     1     3     4     6     7     9     10
    13     1     3     4     6     7     9     11
    14     1     3     5     7     8     10     12
    15     1     3     5     7     9     11     13
    16     2     4     6     8     10     12     14
    17     2     4     6     8     10     12     14
    18     2     4     6     9     11     13     15
    19     2     4     6     9     11     14     16
    20     2     5     7     10     12     15     17
    21     2     5     7     10     12     15     18
    22     2     5     8     11     13     16     19
    23     2     5     8     11     14     17     20
    24     3     6     9     12     15     18     21
    25     3     6     9     12     15     18     21
    26     3     6     9     13     16     19     22
    27     3     6     9     13     16     20     23
    28     3     7     10     14     17     21     24
    29     3     7     10     14     17     21     25
    30     3     7     11     15     18     22     26
   201    222    223    224    225    226    227    228
    31     3     7     11     15     19     23     27
    32     4     8     12     16     20     24     28
    33     4     8     12     16     20     24     28
    34     4     8     12     17     21     25     29
    35     4     8     12     17     21     26     30
    36     4     9     13     18     22     27     31
    37     4     9     13     18     22     27     32
    38     4     9     14     19     23     28     33
    39     4     9     14     19     24     29     34
    40     5     10     15     20     25     30     35
    41     5     10     15     20     25     30     35
    42     5     10     15     21     26     31     36
    43     5     10     15     21     26     32     37
    44     5     11     16     22     27     33     38
    45     5     11     16     22     27     33     39
    46     5     11     17     23     28     34     40
    47     5     11     17     23     29     35     41
    48     6     12     18     24     30     36     42
    49     6     12     18     24     30     36     42
    50     6     12     18     25     31     37     43
    51     6     12     18     25     31     38     44
    52     6     13     19     26     32     39     45
    53     6     13     19     26     32     39     46
    54     6     13     20     27     33     40     47
    55     6     13     20     27     34     41     48
    56     7     14     21     28     35     42     49
    57     7     14     21     28     35     42     49
    58     7     14     21     29     36     43     50
    59     7     14     21     29     36     44     51
    60     7     15     22     30     37     45     52
    61     7     15     22     30     37     45     53
在本发明的实施例中，如表3中所示，根据该单位延迟次数每二个时间延迟之间的差不超过1，这就保证了在结果的倍频器中每相邻的二个时钟脉冲之间一相对正确的时间间隔。
另外，如表4所示，该延迟电路202至208和锁存阵列209的特定连接方式提供了这样的优点，即该第三延迟电路203的输出时钟信号223接近于在第一延迟电路201中所产生的延迟时间的1/4，第五延迟电路205的输出时钟信号225接近于在第一延迟电路中所产生的延迟时间的1/2，和第七延迟电路207的输出时钟信号227接近于在第一延迟电路中所产生的延迟时间的3/4。这就意味着，除了一具有8倍频的时钟信号之外，该结果的乘法器可通过除第一时钟信号221之外组合来自第三、第五和第七时钟信号223、225和227而产生另一具有四倍频的时钟信号。另外，还可以通过利用第五延迟电路205和第一时钟信号221的输出信号225得到具有二倍频的另一时钟信号。
在第三、第五和第七延迟电路中输出的时钟信号分别不偏离1/4、1/2和3/4的条件下，可通过该单位延迟时间来改进如上所述的在该延迟电路202至208和锁存阵列209之间的特定连接方式。通常，如果提供了N个延迟电路，通过该单位延迟时间td每一个其它延迟电路的输出不偏离2/N、4/N、6/N…。
参见图5，根据本发明的第二实施例的一组合延迟电路包括有多个(本例中为8)延迟组，每组包括具有多个延迟部分的延迟电路301、302、…、或308和用来根据一控制信号选择用来产生在相应的延迟电路中的时间延迟的延迟部分的选择器309、310、…、或316。该组合延迟电路还包括有用来将从第八延迟单元可第八延迟电路316与参考时钟信号320相比较，以向UP-DOWN计数器318提供UP信号329或DOWN信号330的比较器317。该UP-DOWN计数器控制该控制开关319按在前给定的次序选择选择器309至316中的一个。当UP信号被产生时，该选择是在控制开关319中所规定的从1至8的上升顺序，反之当DOWN信号被产生时，该选择是在从8至1的下降顺序。
在该实施例中，该控制开关319具有从1至8的选择顺序，根据在该控制开关319中所存贮的数据，该1至8的连续号数相应于第一延迟电路301，第四延迟电路304，第七延迟电路307，第三延迟电路303，第八延迟电路308，第五延迟电路305，第六延迟电路307和第二延迟电路302。该1至8或8至1顺序是周期的：在上升顺序中1跟随8和在下降顺序中8跟随1。
如像在结合图1所述的常规倍频器的情况中，在该结果的乘法器中来自第一到第八延迟电路301至308的输出321至328被“OR”，以产生一具有四倍频的时钟信号。
表5和6分别示出了在每上延迟电路301至308中所产生的延迟时间和在该延迟电路301至308的输出321至328中所呈现的延迟时间，这是根据单位延迟次数所规定的并且表列出了该级联延迟电路301至308的总延迟时间。
                              表5
   TOTAL    301    302    303    304    305    306    307    308
    1     0     0     0     0     0     0     0     1
    2     0     0     0     1     0     0     0     1
    3     0     0     0     1     0     1     0     1
    4     0     1     0     1     0     1     0     1
    5     0     1     0     1     0     1     1     1
    6     0     1     1     1     0     1     1     1
    7     0     1     1     1     1     1     1     1
    8     1     1     1     1     1     1     1     1
    9     1     1     1     1     1     1     1     2
    10     1     1     1     2     1     1     1     2
    11     1     1     1     2     1     2     1     2
    12     1     2     1     2     1     2     1     2
    13     1     2     1     2     1     2     2     2
    14     1     2     2     2     1     2     2     2
    15     1     2     2     2     2     2     2     2
    16     2     2     2     2     2     2     2     2
    17     2     2     2     2     2     2     2     3
    18     2     2     2     3     2     2     2     3
    19     2     2     2     3     2     3     2     3
    20     2     3     2     3     2     3     2     3
    21     2     3     2     3     2     3     3     3
    22     2     3     3     3     2     3     3     3
    23     2     3     3     3     3     3     3     3
    24     3     3     3     3     3     3     3     3
    25     3     3     3     3     3     3     3     4
   TOTAL    301    302    303    304    305    306    307    308
    26     3     3     3     4     3     3     3     4
    27     3     3     3     4     3     4     3     4
    28     3     4     3     4     3     4     3     4
    29     3     4     3     4     3     4     4     4
    30     3     4     4     4     3     4     4     4
    31     3     4     4     4     4     4     4     4
    32     4     4     4     4     4     4     4     4
    33     4     4     4     4     4     4     4     5
    34     4     4     4     5     4     4     4     5
    35     4     4     4     5     4     5     4     5
    36     4     5     4     5     4     5     4     5
    37     4     5     4     5     4     5     5     5
    38     4     5     5     5     4     5     5     5
    39     4     5     5     5     5     5     5     5
    40     5     5     5     5     5     5     5     5
    41     5     5     5     5     5     5     5     6
    42     5     5     5     6     5     5     5     6
    43     5     5     5     6     5     6     5     6
    44     5     6     5     6     5     6     5     6
    45     5     6     5     6     5     6     6     6
    46     5     6     6     6     5     6     6     6
    47     5     6     6     6     6     6     6     6
    48     6     6     6     6     6     6     6     6
    49     6     6     6     6     6     6     6     7
    50     6     6     6     7     6     6     6     7
    51     6     6     6     7     6     7     6     7
    52     6     7     6     7     6     7     6     7
    53     6     7     6     7     6     7     7     7
    54     6     7     7     7     6     7     7     7
    55     6     7     7     7     7     7     7     7
    56     7     7     7     7     7     7     7     7
    57     7     7     7     7     7     7     7     8
    58     7     7     7     8     7     7     7     8
    59     7     7     7     8     7     8     7     8
    60     7     8     7     8     7     8     7     8
    61     7     8     7     8     7     8     8     8
                      表6
  TOTAL    321    322    323    324    325    326    327    328
    1     0     0     0     0     0     0     0     1
    2     0     0     0     1     1     1     1     2
    3     0     0     0     1     1     2     2     3
    4     0     1     1     2     2     3     3     4
    5     0     1     1     2     2     3     4     5
    6     0     1     2     3     3     4     5     6
    7     0     1     2     3     4     5     6     7
    8     1     2     3     4     5     6     7     8
    9     1     2     3     4     5     6     7     9
    10     1     2     3     5     6     7     8     10
    11     1     2     3     5     6     8     9     11
    12     1     3     4     6     7     9     10     12
    13     1     3     4     6     7     9     11     13
    14     1     3     5     7     8     10     12     14
    15     1     3     5     7     9     11     13     15
    16     2     4     6     8     10     12     14     16
    17     2     4     6     8     10     12     14     17
    18     2     4     6     9     11     13     15     18
    19     2     4     6     9     11     14     16     19
    20     2     5     7     10     12     15     17     20
    21     2     5     7     10     12     15     18     21
    22     2     5     8     11     13     16     19     22
    23     2     5     8     11     14     17     20     23
    24     3     6     9     12     15     18     21     24
    25     3     6     9     12     15     18     21     25
    26     3     6     9     13     16     19     22     26
    27     3     6     9     13     16     20     23     27
  TOTAL    321    322    323    324    325    326    327    328
    28     3     7     10     14     17     21     24     28
    29     3     7     10     14     17     21     25     29
    30     3     7     11     15     18     22     26     30
    31     3     7     11     15     19     23     27     31
    32     4     8     12     16     20     24     28     32
    33     4     8     12     16     20     24     28     33
    34     4     8     12     17     21     25     29     34
    35     4     8     12     17     21     26     30     35
    36     4     9     13     18     22     27     31     36
    37     4     9     13     18     22     27     32     37
    38     4     9     14     19     23     28     33     38
    39     4     9     14     19     24     29     34     39
    40     5     10     15     20     25     30     35     40
    41     5     10     15     20     25     30     35     41
    42     5     10     15     21     26     31     36     42
    43     5     10     15     21     26     32     37     43
    44     5     11     16     22     27     33     38     44
    45     5     11     16     22     27     33     39     45
    46     5     11     17     23     28     34     40     46
    47     5     11     17     23     29     35     41     47
    48     6     12     18     24     30     36     42     48
    49     6     12     18     24     30     36     42     49
    50     6     12     18     25     31     37     43     50
    51     6     12     18     25     31     38     44     51
    52     6     13     19     26     32     39     45     52
    53     6     13     19     26     32     39     46     53
    54     6     13     20     27     33     40     47     54
    55     6     13     20     27     34     41     48     55
    56     7     14     21     28     35     42     49     56
    57     7     14     21     28     35     42     49     57
    58     7     14     21     29     36     43     50     58
    59     7     14     21     29     36     44     51     59
    60     7     15     22     30     37     45     52     60
类似于第一实施例，因为第一到第八延迟电路301至308是根据在本实施例中被存贮在该控制开关319中的予置顺序而被选择的，所以相对于由该倍频器所得到的时钟信号的时钟周期的1/8的整倍数在每一延迟电路301至308中所产生的时间延迟被控制得具有一低于td(延迟部分的单位延迟时间)的误差。
通过该选择的予定顺序的构成，确定了该延迟电路的顺序，从而使得该延迟电路的每一输出不会偏离利用该单位延迟时间的时钟周期的1/8的一整倍数。因此，在每二个时钟脉冲之间的间隔中的该误差低于td。
另外，第二延迟电路302、第四延迟电路304和第六延迟电路306的输出分别接近于1/4、1/2和3/4。如像在第一实施例中那样。也就是，被确定的该选择顺序使得1/4、1/2和3/4的偏差低于单位延迟时间td。
其结果，利用本实施例的一单独的倍频器从该参考时钟频率可以得到具有二倍频、四倍频和八倍频的时钟信号。
根据本实施例，为了从该参考时钟频率产生一具有N倍频的一时钟信号而将N个延时电路串联。利用该单元延迟时间td在每一延迟电路中该延迟电路的选择使得每一延迟电路的输出不偏离1/N，或2/N等的整数倍。因此，在该被倍频的时钟频率中的误差低于单位延迟时间td。
因为上述实施例是仅作为例子而予以说明的，本发明不限于上述的实施例，在不违背本发明的精神的前题下本技术领域的普通技术人员可容易地做出对本发明的各种改进和变化。

Claims (10)

1、一种组合延迟电路包括有一具有至少一个基本延迟线的第一延迟电路，该基本延迟线包含有多个被级联的延迟部分，每一延迟部分产生一单元时间延迟；一锁存阵列，具有多个锁存元件，每一锁存元件接收一来自相应的一个所述延迟部分的输出；多个以级联构成相互连接的第二延迟电路，每一第二延迟电路具有一相应于所述延迟线的一延迟元件，用来产生一基本上等于所述单元时间延迟的时间延迟，在每一所述第二延迟电路中的所述延迟元件根据所述级联构成通过响应于来自前面的一个所述第二延迟电路接收来自一相应的所述锁存元件的输出。
2、如权利要求1的组合延迟电路，其中所述至少一个延迟线包括多个串联的延迟线。
3、如权利要求2的组合延迟电路，其中在每一个所述第二延迟电路中的所述延迟元件选择来自所述锁存元件的一个输出和来自相应于在每一所述第二延迟电路中的另一个延迟线的另一个延迟元件的一输出。
4、如权利要求1的组合延迟电路，其中每一个所述锁存元件和所述多个第二延迟电路的每一个相对应，这样在来自每二个相邻的所述第二延迟电路的输出之间的相位差是具有一在所述单位延迟时间之内的一误差的基本恒定的相位差。
5、如权利要求4的组合延迟电路，其中所述多个第二延迟电路具有七个延迟电路。
6、如权利要求4的组合延迟电路，其中所述的相对应是指来自所述第二延迟电路的某些电路的输出具有一给定的所述第二延迟电路的一个电路的一延迟时间的1/4、1/2和3/4。
7、一种用来对一参考时钟信号进行倍频的组合延迟电路，包括有多个级联延迟组，每一组包含有具有多个每一个产生一单位时间延迟的被级联的延迟部分的一延迟电路和用来选择作为所述延迟组的一输出的来自所述延迟部分的一个延迟部分的一输出的选择器；一用来将所述级联延迟电路的一最后级的输出与在相位中的该参考时钟信号相比较以输出一相位差信号的相位比较器；和一控制选择，用来响应于所述相位差信号以控制所述选择器中的一个用来选择所述延迟电路中的一个，所述选择器中的一个是根据该相位差信号基于一予置的选择顺序而被指定的。
8、如权利要求7的组合延迟电路，所述予置顺序是使得在从每二个相邻的所述延迟电路的输出之间的一相位差是具有一在所述单位延迟时间之内的误差的基本恒定的相位差。
9、如权利要求7的组合延迟电路，其中所述多个延迟电路包括有七个延迟电路。
10、如权利要求7的组合延迟电路，其中所述予置顺序使得所述第二延迟电路的某些输出具有指定的所述延迟电路的一个电路的一延迟时间的1/4、1/2和3/4的延迟时间。
CNB981154263A 1997-05-30 1998-05-29 用于一数字倍频器的组合延迟电路 Expired - Fee Related CN1147047C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP157853/1997 1997-05-30
JP157853/97 1997-05-30
JP15785397A JP3319340B2 (ja) 1997-05-30 1997-05-30 半導体回路装置

Publications (2)

Publication Number Publication Date
CN1207612A true CN1207612A (zh) 1999-02-10
CN1147047C CN1147047C (zh) 2004-04-21

Family

ID=15658809

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB981154263A Expired - Fee Related CN1147047C (zh) 1997-05-30 1998-05-29 用于一数字倍频器的组合延迟电路

Country Status (7)

Country Link
US (1) US6441657B1 (zh)
EP (1) EP0881767B1 (zh)
JP (1) JP3319340B2 (zh)
KR (1) KR100313255B1 (zh)
CN (1) CN1147047C (zh)
DE (1) DE69830870T2 (zh)
TW (1) TW373145B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106688182A (zh) * 2014-09-10 2017-05-17 赛灵思公司 可编程延迟电路块
CN114253346A (zh) * 2021-12-09 2022-03-29 杭州长川科技股份有限公司 时序信号发生器及其校准系统和方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3338776B2 (ja) * 1998-03-12 2002-10-28 日本電気株式会社 半導体装置
JP4562300B2 (ja) * 2000-11-14 2010-10-13 ルネサスエレクトロニクス株式会社 クロック制御方法及び回路
FR2817981B1 (fr) * 2000-12-07 2003-02-14 Bull Sa Circuit multiplieur de fronts
JP3575430B2 (ja) * 2001-02-01 2004-10-13 日本電気株式会社 ２段階可変長遅延回路
US6580304B1 (en) * 2002-03-28 2003-06-17 M/A-Com, Inc. Apparatus and method for introducing signal delay
JP2005286467A (ja) * 2004-03-29 2005-10-13 Fujitsu Ltd デジタルｄｌｌ装置、デジタルｄｌｌ制御方法、デジタルｄｌｌ制御プログラム
US7061285B2 (en) * 2004-04-15 2006-06-13 Woods Paul R Clock doubler
US7084686B2 (en) * 2004-05-25 2006-08-01 Micron Technology, Inc. System and method for open-loop synthesis of output clock signals having a selected phase relative to an input clock signal
JP4425722B2 (ja) 2004-06-18 2010-03-03 Ｎｅｃエレクトロニクス株式会社 Ｓｍｄ任意逓倍回路
JP2006067190A (ja) 2004-08-26 2006-03-09 Nec Electronics Corp クロック生成回路
US7525363B2 (en) * 2006-09-01 2009-04-28 Via Technologies, Inc. Delay line and delay lock loop
GB201015729D0 (en) 2010-09-20 2010-10-27 Novelda As Pulse generator
GB201015730D0 (en) * 2010-09-20 2010-10-27 Novelda As Continuous time cross-correlator
US8994424B2 (en) 2013-03-12 2015-03-31 International Business Machines Corporation Distributing multiplexing logic to remove multiplexor latency on the output path for variable clock cycle, delayed signals

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2658015B1 (fr) 1990-02-06 1994-07-29 Bull Sa Circuit verrouille en phase et multiplieur de frequence en resultant.
JP2861465B2 (ja) * 1991-05-16 1999-02-24 日本電気株式会社 周波数逓倍回路
US5216301A (en) * 1991-12-20 1993-06-01 Artisoft, Inc. Digital self-calibrating delay line and frequency multiplier
US5245231A (en) * 1991-12-30 1993-09-14 Dell Usa, L.P. Integrated delay line
US5544203A (en) 1993-02-17 1996-08-06 Texas Instruments Incorporated Fine resolution digital delay line with coarse and fine adjustment stages
US5422835A (en) * 1993-07-28 1995-06-06 International Business Machines Corporation Digital clock signal multiplier circuit
FR2710800B1 (fr) * 1993-09-27 1995-12-15 Sgs Thomson Microelectronics Ligne à retard numérique.
JPH07202649A (ja) 1993-12-27 1995-08-04 Toshiba Corp 逓倍回路
KR0158762B1 (ko) * 1994-02-17 1998-12-01 세키자와 다다시 반도체 장치
KR960009965B1 (ko) 1994-04-14 1996-07-25 금성일렉트론 주식회사 주파수 배수 회로
TW288232B (zh) 1994-12-20 1996-10-11 Nippon Electric Co
JP3561792B2 (ja) * 1995-09-06 2004-09-02 株式会社ルネサステクノロジ クロック発生回路
KR0179779B1 (ko) * 1995-12-18 1999-04-01 문정환 클럭신호 모델링 회로
KR100197563B1 (ko) * 1995-12-27 1999-06-15 윤종용 동기 지연라인을 이용한 디지탈 지연 동기루프 회로
DE69733108T2 (de) 1996-09-13 2006-03-02 Nec Electronics Corp., Kawasaki Synchrone Multiplex-Verzögerungsschaltung
US5818890A (en) * 1996-09-24 1998-10-06 Motorola, Inc. Method for synchronizing signals and structures therefor
JP3173408B2 (ja) 1997-03-13 2001-06-04 日本電気株式会社 信号多重化回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106688182A (zh) * 2014-09-10 2017-05-17 赛灵思公司 可编程延迟电路块
CN114253346A (zh) * 2021-12-09 2022-03-29 杭州长川科技股份有限公司 时序信号发生器及其校准系统和方法

Also Published As

Publication number Publication date
CN1147047C (zh) 2004-04-21
JPH10335994A (ja) 1998-12-18
US6441657B1 (en) 2002-08-27
EP0881767B1 (en) 2005-07-20
JP3319340B2 (ja) 2002-08-26
DE69830870T2 (de) 2006-05-24
TW373145B (en) 1999-11-01
DE69830870D1 (de) 2005-08-25
KR19980087545A (ko) 1998-12-05
KR100313255B1 (ko) 2002-01-17
EP0881767A1 (en) 1998-12-02

Similar Documents

Publication Publication Date Title
CN1147047C (zh) 用于一数字倍频器的组合延迟电路
CN1222857C (zh) 产生内部时钟信号的电路和方法
CN1258150C (zh) 半导体器件
EP1776764B1 (en) Frequency divider
US5532633A (en) Clock generating circuit generating a plurality of non-overlapping clock signals
CN1767048A (zh) 锁存时钟生成电路及串并行变换电路
CN1449119A (zh) 具有加大建立和保持时间的容限的串行器－解串器电路
CN1193426A (zh) 无错误时钟脉冲启动电路
CN110083563B (zh) 一种基于循环优先级实现公平仲裁的仲裁电路
CN1691203A (zh) 用在半导体存储器件中的工作周期校正设备及方法
CN1832351A (zh) 通用时钟同步器及通用时钟同步方法
CN1118205A (zh) 信号处理电路和延时二进制周期输入信号的方法
CN104579320A (zh) 时钟延迟方法、装置、延迟锁相环及数字时钟管理单元
CN1228886A (zh) 串并行和并串行转换器
CN1155232C (zh) 具有级联延时级的时钟再定时装置和方法
CN101217277B (zh) 非整数除频器以及可产生非整数时脉信号的锁相回路
CN86108211A (zh) 数字相位表电路
CN101470553B (zh) 触摸屏控制器数据预处理排序电路及方法
CN1185657C (zh) 输入装置与输出装置
US5245311A (en) Logical comparison circuit for an IC tester
CN1191420A (zh) 串并转换器
CN106374914A (zh) 一种可编程分频器
CN1198042A (zh) 产生短时同步延迟信号的电路及使用该电路的倍频电路
CN1206285A (zh) 含有两个缓冲器的帧同步器
CN101057404A (zh) 奇数分频

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: NEC ELECTRONICS TAIWAN LTD.

Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD.

Effective date: 20030403

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20030403

Address after: Kawasaki, Kanagawa, Japan

Applicant after: NEC Corp.

Address before: Tokyo, Japan

Applicant before: NEC Corp.

C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: RENESAS KANSAI CO., LTD.

Free format text: FORMER NAME: NEC CORP.

CP01 Change in the name or title of a patent holder

Address after: Kawasaki, Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kawasaki, Kanagawa, Japan

Patentee before: NEC Corp.

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040421

Termination date: 20140529