CN1702958A

CN1702958A - 具有对称输出的可编程分频器

Info

Publication number: CN1702958A
Application number: CNA2005100652985A
Authority: CN
Inventors: 约翰·S.·奥斯汀; 马修·T.·索贝尔
Original assignee: International Business Machines Corp
Current assignee: Core Usa Second LLC; GlobalFoundries Inc
Priority date: 2004-05-28
Filing date: 2005-04-19
Publication date: 2005-11-30
Anticipated expiration: 2025-04-19
Also published as: US6961403B1; JP4979202B2; JP2005341596A; CN100463358C

Abstract

本发明公开一种具有对称输出的可编程分频器电路。该分频器包括与对称分频器部件串联工作的基于非对称LFSR的部件。LFSR和对称分频器两者都可以被编程以提供灵活性。分频器可以动态地调节LFSR部件的分频值，以通过提供偶数和奇数分频值克服由于分频器的串联组合导致的分频分辨率的限制。分频器结构也可以提供更高级的功能，包括多个分频器输出的同步、分频值的动态切换，以及多相位间隔输出的产生。线性反馈移位寄存器(LFSR)部件包括分解成多个级以实现一个门延迟的最大锁存器到锁存器工作延迟而不管LFSR尺寸的反馈逻辑网络。

Description

具有对称输出的可编程分频器

技术领域

本发明涉及集成电路分频器领域，特别地涉及使用高速线性反馈移位寄存器(LFSR)的对称及完全可编程分频器的实现。

背景技术

在其最基本的实施中，分频电路将接受具有给定频率的输入信号并提供具有较低频率的输出信号。输出和输入信号频率之间的关系具有可编程比值的形式，也就是输出信号的频率将是输入信号的频率除以因子N。被称为分频电路的“分频值”的该因子是可通过到分频器的输入‘控制’信号来编程的。这些控制信号性质上是数字的，可以呈现值‘1’或‘0’，并且控制信号的个数将决定分频器的‘分频模式’的个数，也就是N的可能值的个数。分频电路的其他关键特性是‘分频范围’和‘分频分辨率’。‘分频范围’是N的最大和最小值，并且‘分频分辨率’是N的粒度，也就是相邻N值之间的差。例如，具有两个控制位的分频器一般地可以具有2²＝4个分频模式。如果分频模式具有2、4、6、8的N值，那么分频范围是2～8，并且分频分辨率为2。

分频电路的性能要求已越来越需要更多个数的分频模式、更宽的分频范围，以及最小的可能分频分辨率。当前有许多在使用的单独满足这些要求中的每个的分频器型式。但是，真正的难题在于满足这些要求的全部以及分频电路能够处理更高信号频率、占用更小物理面积及消耗更少功率的额外需求。

LFSR越来越多地用作分频器电路的基本元件。基本上作为计数器，由于其设计的简单性LFSR能够以比常规计数器设计高得多的频率工作。LFSR典型地也比常规计数器设计消耗更少的功率和面积。

常规分频器电路的核心元件是计数器。计数器是一般地由多个存储元件，例如锁存器构成的电路。在任意给定的时间，存储元件或锁存器的值定义计数器的‘状态’。计数器被设计使得响应于触发事件它将改变其状态。对于锁存器，该事件通常是时钟跃迁的上升沿或下降沿。当被时钟控制时计数器将占据的独特状态的总数决定它能够达到的最大计数。一旦计数器已到达其最大计数，它可以停止计数并等候‘刷新’信号，或者它可以重复计数循环。大部分计数器执行后者并将连续不断地循环经历一组独特状态。该序列性质上是周期性的并且是分频的基础。在分频器电路中，输出信号被产生，这样它将完成计数器经历该组独特状态的每次重复的一个循环。如果独特状态的个数为N，那么分频器的分频值是N并且输出信号的频率等于计数器输入时钟信号的频率除以N。

大部分计数器的主要特性不仅包括独特状态的个数而且包括计数器循环经历每个状态的方式。计数器的状态可以表示为二进制数，其中每个锁存器表示单个‘位’。当时钟跃迁发生时，计数器的状态通常改变，使得对应于特定状态的二进制数以顺序方式增加或减小。图1显示四个锁存器计数器的状态跃迁表100，其中列L0-L3表示定义状态的锁存器或位。在图2中，显示四个锁存器二进制顺序计数器分频器101的逻辑示意图。计数器的最重要的位(MSB)用作输出OUT，其将完成计数器经历该组独特状态的每次重复的一个循环。顺序计数器方法的主要缺点在于，随着计数器尺寸的增大它要求每级之间逐渐更复杂的逻辑，这将导致分频器性能的退化。

设计以克服顺序计数器分频电路的局限的一类分频器是图3中所示的基于二进制移位寄存器的分频器102。在该设计中，移位寄存器的输出被反向并回馈给输入，提供关于分级之间所需逻辑的更大的节约。但是，移位寄存器分频器将仅跃迁经历两个独特状态域的一个，如图4的双状态跃迁表中所描述的。因此，分频器的可用状态总数的仅一半可使用。另外，移位寄存器分频器要求锁存器的初始化，以防止状态跃迁表的两个域之间的伪状态跃迁。因此，当移位寄存器分频器解决基于计数器的设计的性能问题时，它以最大分频值为代价来做到。

图5说明分频器的线性反馈移位寄存器(LFSR)104实施。该类型设计使分频器可以循环经历其独特状态中除了一个以外的全部，同时享有数据通路中的低电路开销。但是，一个缺点在于状态不以防止输出直接从一个锁存器中取出的可预知顺序来跃迁。代替地，额外的逻辑门，例如图5中所示的“与”门105需要检测一种状态的发生。额外的电路因为所添加的负载稍微地限制分频器的性能，但是保证跃迁经历全部独特状态。虽然置于分频器的数据通路中的逻辑的数量对于LFSR是最小的，该设计将不会产生具有百分之五十占空度的输出。LFSR分频器的输出具有等于输入时钟的一个周期的脉冲宽度。LFSR分频器的状态跃迁表106在图6中显示。

图8显示颁发给Austin等人的美国专利6,057,719中公开的现有技术可编程LFSR，其在这里引入作为参考。

发明内容

本发明涉及能够保持具有百分之五十占空度的输出的可编程分频器电路。分频器包括与对称分频器部件串联工作的基于非对称LFSR的部件。本发明的LFSR部件提供获得电路的非常高的分频值的方法，同时对称分频器部件将LFSR分频器的非对称输出转换成具有百分之五十占空度的对称输出。LFSR分频器和对称分频器两者都可以被编程以提供通过输入控制位的分频操作的灵活性。

本发明也利用一种动态地调节基于LFSR的分频器部件的分频值的技术，以克服由于分频器的串联组合而引起的分频分辨率的固有限制。分频分辨率可以恢复成低至1的值，使所公开的分频器可以提供偶数和基数分频值。

通过将分频过程的大部分移交给基于LFSR的部件，本发明的分频器能够以高速工作。另外，与现有技术的设计相比，该设计要求数据通路中更少的逻辑元件，从而占用较少物理面积和消耗较少功率。设计结构也有助于更高级功能的性能，例如多个分频输出的同步，分频值的动态切换以及多相及相隔输出的产生。

在可编程分频电路中实施的LFSR利用多种技术来改善LFSR反馈网络的延迟，这提高分频操作的效率。首先，通过跨越几个锁存器分布反馈网络的“异或”功能，反馈网络被简化，这有效地在多个时钟周期上延伸反馈网络的功能。类似地，通过跨越多于一个锁存器分布功能，LFSR把单个“异或”元件视为多级逻辑功能，从而在多于一个时钟周期上延伸“异或”操作。最后，LFSR的奇数2ⁿ-1个计数，其中n是奇数个锁存器，与产生偶数(2^m)个输出的计数器并联工作，其中m是偶数个锁存器。两种器件的各个状态联合形成并合的2^m*(2ⁿ-1)个计数。该方法使较慢的高计数LFSR可以用与快速偶数输出的计数器并联的较快低计数LFSR来代替。

附图说明

图1是指示由四个锁存器构成的计数器的状态序列的表格。列L0-L3表示定义状态的锁存器或‘位’。

图2说明现有技术的二进制顺序计数器分频器电路。

图3显示现有技术的基于移位寄存器的分频器电路。

图4描绘图3的基于移位寄存器的分频电路的拆分域状态跃迁表。

图5说明现有技术的基于LFSR的分频器。

图6显示基于LFSR的分频电路的状态跃迁表。

图7说明与对称二分频电路串联级联的基于LFSR的分频器部件。

图8显示现有技术的可编程LFSR分频器。

图9描绘图8的LFSR分频器的状态跃迁表。

图10显示非对称LFSR分频部件与图7的对称二分频部件的组合的状态跃迁表。

图11说明LFSR分频器部件、对称分频器部件、占空度校正单元以及分频模式控制器的电路框图。

图12显示图11的分频器的状态跃迁表。

图13描述图11的分频模式控制器的逻辑示意图。

图14说明图11的占空度校正单元的示意图。

图15显示分频模式控制位的最后分频值和相应分频值。

图16描绘包括额外的锁存器以控制分频模式控制器的分频器电路。

图17描绘其中对称分频器是对称四分频部件的分频器电路。

图18描绘其中对称分频器是对称六分频部件的分频器电路。

图19说明具有相位间隔校正的分频器。

图20说明具有对准信号以检测上升沿对准的多频分频器。

图21显示能够无缝地改变分频模式的分频器电路。

图22说明用于改变分频模式同时保持分频输出的边缘对准的双频分频电路拓扑。

图23显示具有“异或”反馈网络的现有技术的八个锁存器LFSR。

图24描绘图23的LFSR的状态跃迁表。

图25显示具有跨越多个锁存器分布的多级“异或”反馈网络的八个锁存器LFSR。

图26显示图25的LFSR的部分状态跃迁表。

图27说明与二分频对称计数器并联连接的七个锁存器LFSR。

图28显示图27的二分频计数器的状态跃迁表。

图29说明假设的偶数LFSR和二分频计数器的状态跃迁表。

图30说明与四分频锁存器对并联工作的七个锁存器LFSR。

图31显示包括流水线锁存器以跨越多个锁存器分布“异或”反馈网络的四个锁存器LFSR。

图32说明对应于图31的LFSR的状态跃迁表。

图33显示与二分频计数器并联连接的包括流水线锁存器以跨越多个锁存器分布“异或”反馈网络的七个锁存器LFSR。

图34说明包括流水线锁存器以跨越多个锁存器分布“异或”反馈网络的四个锁存器LFSR、与LFSR并联连接的二分频计数器，以及计数器初始化和重新复位能力。

具体实施方式

(可编程分频器)

图7的框图显示与对称二分频电路108串联级联的基于非对称LFSR的分频电路107。虽然与图5中所示的单个LFSR分频器104相比，分频值的范围在该实施中加倍，但是分辨率减半。另外，以奇数分频值即3，5，7等执行分频的能力被牺牲。级联的非对称和对称分频器的最后分频状态跃迁表110在图10中显示。因此，需要提供一种能够以高分频值执行分频而不会在过程中损失奇数分频值的分频电路。

图11显示根据本发明一个方面的可编程高速分频器电路111的框图，它能够恢复基于LFSR的分频器的奇数分频值。奇数分频值通过在期望分频值+1和期望分频值-1之间交替LFSR116的分频值来实现。分频值随锁存器LOUT115输出的极性而交替。例如，为了获得最后分频值4，LFSR116将提供分频值2。该分频值乘以对称二分频电路115导致最后分频值4。但是为了实现五分频功能，LFSR的分频值必须在3和2之间交替。也就是，LFSR将输出三个输入时钟周期的一个脉冲，然后两个输入时钟周期的一个脉冲。在该配置中，对称二分频电路的输出是2.5并且最后分频值是2.5×2＝5。

图12列出对于分频值1～10的LFSR的DIV[0:3]输入的值表格117。标记为DIVx“a”的位对应于应用于锁存器LOUT输出的一个极性的分频值，并且标记为DIVx“b”的位对应于另一个极性。对于偶数最后分频值，“a”和“b”位是相同的，但对于奇数最后分频值“a”和“b”位相差一个分频值。

在图11中，标记为“DIV模式”的功能电路块118控制LFSR116的分频值。DIV模式电路118将产生DIVx“a”和DIVx“b”值并通过输出DO[0:3]将这些位传送到LFSR116。DIVx位源自输入DI[0:3]，各种分频模式的DI[0:3]的值与DIVx“a”分频值相同。对于偶数最后分频值(即2，4，6等)，电路将输入DI[0:3]的值传送到DO[0:3]。在该情况下，EVEN|ODD输入保持在逻辑“0”电平。另一方面，对于奇数最后分频值(即3，5，7等)，仅当LOUT值的输出为高时电路将输入DI[0:3]传送到DO[0:3]。该锁存器输出电平通过LOW|HIGH输入来检测。当锁存器输出为低时，输出DO[0:3]将被调整，以将LFSR分频值减小1。这通过将输入DI[0:2]移位到输出DO[1:3]来实现。输出DO[0]是图13中所示的DI[2]和DI[3]的逻辑“异或”门119。该逻辑模仿LFSR的操作。实际上，设置输出DO[0]的逻辑与LFSR116的反馈网络相同。如果LFSR116中的反馈网络改变，所显示的DO[0]逻辑也将需要重新配置。

图13显示能够实现除了三分频以外的所有最后分频值的示范DIV模式电路118。在该情况下，LFSR将在分频值2和1之间交替。这些分频值的LFSR输入DIV[0:3]分别是“1111”和“0000”。对应于“0000”的分频值不能通过将对应于“1111”二进制序列的分频值移位或异或操作来产生。对于三分频电路，将需要额外的逻辑，但对于该例子在这里省略。

对于奇数最后分频值，LFSR116的分频值随锁存器LOUT115的输出而交替。取最后分频值为5的情况，LFSR116在分频值3和2之间交替。也就是，LFSR116输出三个输入时钟周期的一个脉冲，然后输出两个输入时钟周期的一个脉冲。对称二分频电路的输出是对于总共五个输入时钟周期的三个周期为高两个周期为低的信号。虽然该输出反映最后分频值五，但LOUT锁存器115不会产生50％的占空度。

图14中所示的逻辑电路114可以用来实现具有50％占空度的输出。该电路对应于图11中所示的占空度校正(DCC)功能块114。DCC电路接受主从锁存器的输出。主侧的输出为L1，并且从侧的输出为L2。除了用时钟的相反沿来触发以外，这些锁存器部件是相同的。例如，输出L1将在输出L2之前改变二分之一时钟周期。关于奇数最后分频模式，L1和L2锁存器(LOUT)输出保持高位比它们保持低位多一个时钟周期。因为L1和L2被相移二分之一个时钟周期，将它们逻辑求和将产生具有50％占空度的输出。对于偶数分频模式，锁存器已产生50％占空度的输出，EVEN|ODD输入将为低，并且只有L2信号传送到输出。

图11和图13中所示的LFSR分频器具有分频值范围1～16和分频分辨率1。因此，分频值的个数或分频模式为16。通过与二分频电路115串联地操作LFSR116，分频范围加倍为2～32并且分辨率也加倍。但是，分频模式的个数保持相同。通过使用上述技术增加分辨率，分频模式的个数也加倍为32。为了编程32个模式，需要5个可编程控制位。图11和13显示四个可编程DIV[0:3]位和一个EVEN|ODD位。EVEIN|ODD位是第五个可编程控制位。图15中的表格列出32个分频值和控制位DIV[0:4]的相应值。

为了增加性能，分频器可以如图16中所示来修改。在该设计中，锁存器LMODE123专用于控制LFSR116的分频值。该锁存器不驱动占空度校正电路114，因此锁存器LMODE123输出上的负载被减小，从而更多的时间可用于调节分频值。另外，LFSR116的输出不直接驱动输出锁存器，而是用来掩蔽输入时钟。因此，输出锁存器看到与LFSR116基本相同的时钟，只是具有“与”门124附加的延迟。该延迟无疑小于通过LFSR116本身的延迟。通过使LFSR116的操作与输出锁存器特别地LMODE123同步，可用于调节LFSR116的分频值的时间量更进一步地增加。

上面的例子聚焦于具有16个分频模式的LFSR和对称二分频电路。本发明并不局限于该尺寸的部件分频器。实际上，或许使用本发明的最重要的优点在于LFSR部件的尺寸可以增加而不会影响分频器的串联组合的性能。这归功于作为修改型移位寄存器的LFSR的基本性质。因此，LFSR的尺寸可以增加而不会给关键数据通路逻辑增加显著的开销。在这点上，LFSR可以容易地担任分频器的骨干，提供超过1000个分频模式。

因为LFSR可以执行由最后分频值指定的分频的大部分，在大部分情况下，对称分频器的目的在于提供具有50％占空度的对称输出。图11和16中所示的简单二分频电路115适合于该任务。但是，其他对称分频电路可以用来执行另外的基本功能：产生多个相位间隔输出。如图17中所示，例如对称二分频电路可以用对称四分频电路125来代替。通过二分频电路，输出将完成由LFSR116发出的每两个脉冲的一个周期。通过四分频电路，输出将每四个脉冲循环一次。因此，脉冲是相隔90度的。这种相位间隔特性可以通过分流四分频电路125中的两个锁存器的输出来利用。这些输出的跃迁也将是相隔90度的。

类似地，图18说明六分频电路126。因此，对称部件的输出将每LFSR116发出的六个脉冲循环一次。因此，脉冲是相隔60度的，并且对称分频器中锁存器的输出也将是相隔60度的。

通过增加对称分频部件的分频值，分频器的串联组合的分频分辨率也增加。通过对称二分频部件，串联组合的可获得的分频值是2，3，4，5等。最小分频值实际上是1，但是启动电路没有显示。关于对称四分频部件，可获得的分频值是4，8，10等，并且关于六分频部件，分频值是6，9，12，15等。对于某些分频值，另外的调整是提供正确的相位间隔所必需的。例如，如果四分频部件用来产生最后分频值10，那么LFSR必须在分频值3和2之间交替(2.5×4＝10)。这意味着LFSR将发出三个输入时钟周期的脉冲，然后发出两个输入时钟周期的脉冲。这些脉冲不具有一致的相位间隔，因此不补偿它，该不一致性将传播给输出。该情况下输出脉冲之间的间隔将是2.5个时钟周期，但在图18中所示的电路中，输出将是相隔三个输入时钟周期的。

为了克服不一致相位间隔问题的电路实施在图19中提供。对于四分频部件，相位间隔的校正仅需要对于最后分频值6，10，14，18等执行。在这些分频模式中，输出OUT90因正输入半周期而出错。相位可以通过MUX M0将锁存器LOUT2的L1输出而不是L2输出传送到输出OUT90来校正。

另外，对称分频器的分频值可以通过MUX M1从四减小到二。这将恢复最终分频值二。通过以二分频模式工作的对称分频部件，奇数分频模式可以被恢复。但是，对于奇数分频模式，90度相移输出OUT90将无效。最终分频值一也可以用另外的逻辑来恢复，并且输出OUT90对于该情况也将无效。

类似的调节可以对于使用对称六分频部件或具有其他分频值的部件的分频电路设计而执行。

本发明的另一个方面是无缝地并联操作具有不同分频值的多个分频器的能力。对于需要多个分频器配置的应用，分频器共享相同的输入时钟，但输出时钟的相位关系经常是一个问题。这是因为多个分频器的输出典型地需要相位对准，使得输出跃迁是同时的。当所有分频器以相同的分频值来工作时，输出时钟表现出相同频率从而相位对准容易实现。但是，当对各个分频器指定不同的分频值导致输出频率不同时将出现困难。本发明的分频器具有实现跨越多个分频器配置中的所有分频器输出的相位对准的能力，因为LFSR部件在发出输出脉冲之前将保持相同状态。

例如，如果LFSR初始化为对应于最后分频值3的全“1”状态，如图15中所示，脉冲被保证在下一个时钟周期发出。如果对称分频部件是二分频电路，脉冲将根据定义导致输出时钟的跃迁。如果所有多个分频器的LFSR初始化为全“1”状态，那么所有分频器将在初始化之后的时钟周期发出脉冲，并且所有输出将同时跃迁。在这一点上，上升或下降跃迁可以通过正确地初始化二分频电路来对准。

具有对称部件的分频器的输出也可以对准。上面描述的技术仅需要对称部件跃迁随LFSR的第一脉冲发生，这可以通过适当的初始化来实现。

分频器初始化必须发生，以实现输出的相位对准。这需要复位信号和初始化分频器中的锁存器的能力，这容易用现有技术来实现。

除了相位对准的输出以外，许多应用也需要指示何时已发生校准的信号，这可能难以判明。这是因为产生校准信号通常要求在输出跃迁发生之后检测它们。因此，在跃迁时间与校准信号被锁存的时间之间将存在延迟。

本发明的另一个方面在于校准信号可以与输出的跃迁同时地锁存，因为输出将在LFSR发出脉冲之后的一个时钟周期跃迁，LFSR发出脉冲正好是在输出跃迁之前的一个周期。如果所有LFSR电路同时锁存脉冲，那么所有输出将在下一个时钟周期跃迁。

在所有LFSR电路的脉冲锁存之后，输出将在下一个时钟周期跃迁。该跃迁可以是高的或低的，取决于对称分频器的初始化值。为了产生上升或下降沿跃迁信号，输出的电平必须考虑。具有上升沿对准信号的多分频器设计在图20中说明。锁存器LOUTA130，LOUTB131以及LSYNC132包括RESET输入和初始化输入。当RESET被确定时，锁存器将设置到驱动初始化输入的电平，在该情况下是GND。

对于图20中所示的每个分频器(DIVIDER A，DIVIDER B)，由LFSR发出的脉冲被检测并与二分频电路的输出比较。如果脉冲是高的并且输出是低的，那么输出OUT将在下一个时钟周期上升。这由每个分频器的RISE信号来指示。因此，当每个分频器的RISE信号升高时，OUTA和OUTB输出信号将在下一个时钟周期升高。同步检测电路将检测该情况并且在下一个时钟周期发出对准信号或SYNC信号，该信号与输出升高同时升高。SYNC输出将保持高位直至输入时钟的一个完整时钟周期。在图20中所示的实施方案中，两个并联分频器被实现，但是SYNC检测电路可以适合于处理多于两个并联分频器。

类似的技术可以用来在分频器的工作过程中改变分频值，而不会导致假信号或伪中间输出频率。通过利用控制分频值的输入直到脉冲被锁存才有效这一事实，分频值可以在中间处理过程中改变。当LFSR发出脉冲时，控制输入被加载入LFSR锁存器。这意味着对LFSR的分频值的任何改变将与LFSR脉冲同步。一旦输入改变，LFSR将在随后的下一个时钟周期立即用新的值分频。同样地，LFSR脉冲的频率将无缝地改变。因此，当LFSR脉冲在输入值被改变的时钟周期之后时，频率将立即改变到由输入改变指定的新的值，而没有任何假信号或中间频率值。

因为OUT将在LFSR脉冲之后的一个时钟周期跃迁，如果脉冲的频率无缝地改变，那么OUT跃迁的频率也将是无缝的。但是，如果特定跃迁的频率需要无缝地改变，那么OUT的电平必须在频率的改变之前考虑。为了上升沿频率无假信号地改变，OUT的频率必须在上升沿之后而不是在下降沿之后改变。该顺序通过用OUT信号选通到分频器的输入来保证，如图21所示。在该情况下，为了提高性能，使用输出LOUT而不是OUT。

图21中的寄存器元件135保存DIVx输入位的值并在其输入时钟的上升沿时发布新的值。寄存器元件135不是本发明的一部分。

如图21中所示，如果DIV输入在OUT的下降沿被更新，它们将直到下一个LFSR PULSE信号之后才起作用。在PULSE信号被更新之后，OUT将升高，并且LFSR116将加载新的输入并开始用新的分频值来分频。应当注意，在OUT的下降沿和PULSE的下降沿之间的时间是供输入用于通过寄存器135和DIV模式118传播到LFSR116中的时间。

本发明的又一个方面是无缝地改变分频模式同时保持与并联配置的其他分频器的输出相位对准的能力。该特性被实现，因为LFSR控制输入在每个PULSE信号的发出之后重新加载入LFSR锁存器中。这些输入控制电路的分频值，并且在一个周期之后OUT将跃迁。如果并联工作的多个分频器是同步的，那么在相位对准之前的一个周期，它们各自LFSR的全部将发出PULSE信号并重新加载它们的控制输入。在该中间时期过程中对控制输入的任何改变将导致分频器输出在一个时钟周期之后跃迁。但是，在该跃迁之后，受影响的分频器的输出频率将改变。因为该改变与对控制输入的改变同时发生，相位对准将被保持。

在多分频器拓扑中，当LFSR脉冲信号一致时，分频器输出将改变每个跃迁，但可能不在相同方向。输出可以全部上升或全部下降或者可以表现出上升和下降输出的组合。为了保证输出的均匀相位对准，分频器输出的逻辑电平必须在改变分频值之前考虑。

图22说明一种用于改变分频模式同时保持分频器输出的上升沿对准的技术。对于每个分频器，由LFSR发出的脉冲被检测并与输出锁存器的电平比较。如果脉冲为高并且输出为低，分频器输出OUTx将在下一个时钟周期上升。该跃迁由RISEx信号来指示。当两个分频器的RISE信号(RISEA和RISEB)估值为高，OUTA和OUTB将在下一个时钟周期上升。电路同步分频模式更新电路140检测RISEA和RISEB的上升跃迁并向寄存器141的时钟输入声明时钟上升沿。寄存器141保存分频器控制输入的值并在时钟的上升沿更新控制输入。因此，分频器的控制输入将仅当(a)全部LFSR脉冲同时为高，以及(b)上升对准被预期在下一个周期时改变。这意味着对分频器输出的频率的任何改变将在对准之后立即有效并保证连续的相位对准。

(LFSR计数器)

常规的四锁存器LFSR在图5中说明。LFSR在重复之前将循环经历最大24-1＝15个状态。最大计数通过将选定的锁存器输出通过“异或”网络反馈到寄存器输入来获得。反馈是LFSR型计数器的必需的部分，因为LFSR将不以任何特定顺序循环。在四级LFSR中，仅两个锁存器的输出需要产生指示LFSR已循环经历全部独特状态的信号。对于该情况，单个“异或”门10是实现反馈网络所必需的。

当状态的个数增加时，驱动反馈网络所需要的锁存器输出的个数增加，但不是线性地增加。如图23中所示，通过八个锁存器LFSR200实现，实现反馈网络所需的锁存器输出的个数增加到4，这对应于三个“异或”门201和独特状态的总数等于2⁸-1＝255。

因为“异或”逻辑门是多级逻辑功能，对于高频应用通过两个“异或”门的延迟可能变得严重。为了减小锁存器到锁存器的延迟，“异或”反馈功能可以跨越多个时钟周期而分布。图25显示八个锁存器LFSR210，其中锁存器L0将被加载上四个必需锁存器输出中的两个的“异或”203并且其他两个输出的“异或”203将存储于新的锁存器L0B中。锁存器L0和L0B的内容将在下一个时钟周期过程中被异或操作204。该电路拓扑导致包括最多仅一个“异或”活动而不是两个的锁存器到锁存器操作。

因为逻辑“异或”跨越两个时钟周期而分布，可能锁存器L0将不反映它在图23的最初单个周期反馈网络中所具有的值。通过修改型反馈结构，锁存器L0现在将有时包含已知的“错误”值，该值将在下一个时钟周期通过在图25中的锁存器L0和L1之间的“异或”204来校正。图26中的表格206说明几个LFSR状态的行进。这些同样的状态在图24的表格中列出。

通过图23的常规LFSR实施，锁存器L0的内容对于状态64为“0”，而对应于图25的修改型LFSR的图26中表格206对于状态64指示值“1”。这是将在随后的时钟周期过程中更新为正确状态值的错误值。

该技术唯一关心的是L0的“错误”值是否传送错误的“1”给“与”门的输出150。在那种情况下，“与”门205的输出将不反映LFSR的正确计数。对于图25中所示的设计，这仅当锁存器L0包含错误的“1”同时锁存器L1-L7包含全1时可能发生。该结果是不可能的，因为锁存器L2或锁存器L4在前一个时钟周期的结尾时将不得不包含“0”以便在随后的时钟周期传送“1”。如果锁存器L2或L4包含“0”，在下一个时钟周期它仍然保持在另一个锁存器中，因此“与”门205将不能发出错误“1”。应当注意，用来驱动LFSR输出并检测独特状态的逻辑可以与图25中所示的“与”门205不同。在那种情况下，设计者必需保证所检测的状态不易受错误值的损害。

减小反馈网络中串联“异或”器件的个数的LFSR计数器的另一种电路实施方案在图27中说明。七个锁存器LFSR与单个锁存器二分频元件并联工作。并联配置是可实现的，因为二分频元件具有偶计数个状态，并且根据定义LFSR具有奇计数。图28中所示的状态跃迁表210对应于与双锁存器LFSR(L1，L2)并联工作的二分频元件。对于状态1，L0＝0且L＝1并且二分频状态为“1”。当组合这两个电路时，独特状态个数等于LFSR状态的个数2³-1＝3乘以二分频元件的状态的个数(2)总共6个状态。

通过比较，如果LFSR具有偶数个状态(这是不可以的)，LFSR和二分频元件的并联组合的状态的行进将对应于图29中所示的表格。每当LFSR重复一个状态时，二分频元件也重复一个状态。结果是状态的总数仅有2²＝4。也就是，如果LFSR具有偶数个状态，与二分频元件的并联工作将不增加状态的总数。

图27中所示的实施方案是与单个锁存器二分频元件并联工作的七个锁存器LFSR。但是，该并联配置技术适用于各个计数的最大公约数等于1的计数器的任意组合。例如，二分频元件具有总状态计数2并且七个锁存器LFSR具有总状态计数2⁸-1＝255。最大公约数在该情况下是1。在图30中，四分频元件代替二分频元件，其产生等于1的各个状态计数(4，255)的最大公约数。因此，四分频元件可以与LFSR并联工作，并且该组合将提供对于给定配置的理论上的最大计数。

一般地，任何偶数2^m计数器，其中m是偶数计数器中锁存器的个数，可以与任何奇数2ⁿ-1LFSR并联工作，其中n是LFSR中的锁存器的个数。并联组合的总计数等于2^m(2ⁿ-1)。如从该式子推断，该计数的小缺点在于，与n个锁存器LFSR并联工作的m个锁存器偶数计数器不会导致2^(m+n)计数器。这是由于LFSR损失一个状态，2ⁿ-1相对2ⁿ。例如，八个锁存器LFSR可以提供最大状态计数(2⁷-1)×2¹＝127×2＝254。典型的非基于LFSR的计数器(状态机，波动位等)可以提供2⁸＝256的状态计数。但是，基于LFSR的计数器可以比典型计数器设计快得多地工作，并且偶数计数器和LFSR计数器的并联组合仍然可以非常快地工作。

基于LFSR的计数器的第三种实施方案跨越多个锁存器从而多个时钟周期分布单个“异或”反馈网络。“异或”元件使用标准逻辑门基元而分隔成多级，这改善锁存器到锁存器延迟从而基于LFSR的计数器的整体性能。具有单个“异或”反馈网络的四个锁存器LFSR实施在图5中显示。

图31说明将“异或”功能分离成多级功能并跨越多个锁存器分布逻辑的技术。最初，“或”部件225的输出反馈给LFSR输入锁存器L0并且“与非”部件224的输出反馈给锁存器L0B。在下一个时钟周期过程中，锁存器L0和L0B的输出经过“与”门226并且结果存储于锁存器L1中。如在第一LFSR实施方案中一样，锁存器L0将有时包含已知的“错误”值，当该值移位到锁存器L1时将被校正。图32显示以这种方式修改的LFSR的状态跃迁表230。隔离“异或”网络跨越多个锁存器分布的基于LFSR的计数器将产生正确的计数，假设已知的错误值没有传播给输出OUT，这可以通过以锁存器L0-L3的逻辑“与”驱动输出OUT或类似方法来避免。

本发明的分频器的高速LFSR部件的第四实施方案将前述的两种技术结合。图33显示于二分频元件并联连接的基于计数器的七个锁存器LFSR和隔离的单个“异或”反馈网络。状态的总数从255减小到254，但是性能通过实施反馈网络其中单个“异或”功能分解成其部件功能然后又需要另外的锁存器L0B而被改善。最后计数器设计具有比标准八个锁存器设计少1的最大状态个数(254相对255)，但提供性能上的基本改善。

图34中所示的分频器的高速LFSR计数器的第五实施方案通过向每个LFSR锁存器提供复合输入而增加另外的可编程能力特性。LFSR计数器锁存器可以通过锁存器RESET输入初始化成特定的值。另一个锁存器250被加上以控制用于编程最大状态计数的多路复用电路的门。

这里所讨论的技术不局限于特定的LFSR或对称分频器实施或并联的特定个数的分频器，而是可以延伸到具有实际上任何尺寸和个数的分频器具有只是根本原理的自然延伸的修改的设计。

虽然本发明已详细描述，前面的描述在所有方面只是说明性的而不是限制性的。应当明白，可以设计不背离本发明范围的许多其他修改和改变。

Claims

1.一种具有对称占空度的高速可编程分频电路，包括：

能够指定二进制编码分频值的分频模式控制器；

连接到分频模式控制器并构成第一级分频功能的线性反馈移位寄存器(LFSR)；

与LFSR串联连接并构成第二级分频功能的主从锁存器；

与主从锁存器串联连接的占空度校正电路；以及

输入连接到主从锁存器的从输出和占空度校正电路并且输出连接到分频模式控制器和主从锁存器的数据输入的反相器。

2.根据权利要求1的高速可编程分频电路，其中分频模式控制器适合于在每个时钟周期对于奇数最后分频值通过将所希望的最后分频值加1或减1来交替分频值。

3.根据权利要求1的高速可编程分频电路，还包括：

连接到LFSR输出并驱动第二分频器元件的逻辑门；以及

控制分频模式控制器的最后分频值的锁存器。

4.根据权利要求1的高速可编程分频电路，其中LFSR包括：

构成能够产生奇数个计数器状态的计数器的多个串联锁存器元件；

与该多个锁存器元件的一个并联连接的流水线锁存器元件；

分解成多个逻辑级并跨越计数器的多个锁存器元件而分布使得LFSR的锁存器到锁存器工作延迟不超过一个门延迟的反馈逻辑网络，该反馈逻辑网络适合于产生本原多项式；以及

连接到计数器多个锁存器元件每个的输出的输出逻辑元件，该输出逻辑元件能够检测计数器状态的完整周期。

5.根据权利要求3的高速可编程分频电路，其中第二分频元件包括二分频锁存器。

6.根据权利要求3的高速可编程分频电路，其中第二分频元件包括四分频锁存器对。

7.根据权利要求3的高速可编程分频电路，其中第二分频元件包括m个锁存器，其中m是偶整数。

8.根据权利要求7的高速可编程分频电路，其中第二分频级包括多个多路复用元件以控制分频器的输出的相位对准。

9.根据权利要求8的高速可编程分频电路，还包括：

与可编程分频器并联连接并构成多个分频器的第二分频电路；以及

连接到多个分频器的能够检测多个分频器的输出跃迁的同步并产生同步信号的同步电路。

10.根据权利要求9的高速可编程分频电路，其中第二分频器指定不同于分频器的最后分频值。

11.一种执行数字波形的分频的方法，该方法包括：

使用分频模式控制器来指定二进制编码分频值；

使用连接到分频模式控制器的线性反馈移位寄存器构成第一级分频功能；

使用与LFSR串联连接的主从锁存器构成第二级分频功能；

使用与主/从锁存器串联连接的占空度校正电路产生分频输出的对称输出；

选择LFSR的分频值作为所希望的最后分频值的功能以执行偶数或奇数分频功能；

对于奇数最后分频值通过将所希望的最后分频值加1或减1交替LFSR的分频值；以及

对于偶数最后分频值保持LFSR的分频值。

12.根据权利要求11的方法，还包括：

与LFSR的输出脉冲同步地改变最后分频值。

13.根据权利要求11的方法，还包括：

通过与分频器并联地操作第二分频器而构成多分频器电路；

使多个分频器的输出同步；以及

保持分频器和第二分频器之间指定的相位关系。

14.一种高速线性反馈移位寄存器(LFSR)，包括：

与该多个锁存器元件的一个并联连接的流水线锁存器元件；

15.一种高速线性反馈移位寄存器(LFSR)，包括：

构成能够产生奇数个计数器状态的第一计数器的第一多个串联锁存器元件；

与第一多个锁存器元件并联连接的第二多个串联锁存器元件，该第二多个锁存器元件构成能够产生偶数个计数器状态的第二计数器；

分解成多个逻辑级并跨越第一计数器的多个锁存器元件而分布使得LFSR的锁存器到锁存器工作延迟不超过一个门延迟的反馈逻辑网络，该反馈逻辑网络适合于产生本原多项式；以及

连接到第一计数器和第二计数器的多个锁存器元件的每个的输出的输出逻辑元件，该输出逻辑元件能够检测计数器状态的完整周期。

16.根据权利要求15的高速LFSR，其中第二计数器元件包括二分频锁存器。

17.根据权利要求15的高速LFSR，其中第二计数器元件包括四分频锁存器对。

18.根据权利要求15的高速LFSR，其中第二计数器元件包括n分频锁存器，其中n是偶整数。

19.根据权利要求15的高速LFSR，其中反馈逻辑网络包括连接到第一LFSR锁存器的输出和第二LFSR锁存器的输出以及第三LFSR锁存器的输入的“异或”门。

20.根据权利要求19的高速LFSR，其中“异或”门的逻辑功能分解成多个逻辑级并跨越第一计数器的多个锁存器元件而分布，使得LFSR的最大锁存器到锁存器工作延迟不超过一个门延迟。

21.根据权利要求14的高速LFSR，其中反馈逻辑网络包括：

跨越第一计数器的多个锁存器元件而分布使得最大锁存器到锁存器工作延迟不超过一个“异或”门延迟的“异或”门的网络；以及

接受来自第一“异或”门的输出的第一流水线锁存器元件，该流水线锁存器元件与第一多个锁存器元件的一个并联连接。

22.一种高速线性反馈移位寄存器(LFSR)，包括：

构成能够产生奇数个计数器状态的第一计数器的多个串联锁存器元件；

与第一计数器并联连接的第二计数器，该第二计数器能够产生偶数个计数器状态；

跨越第一计数器的多个锁存器元件而分布使得第一计数器的最大锁存器到锁存器工作延迟不超过一个门延迟的多级反馈逻辑网络；

能够存储反馈逻辑网络第一级的第一并行输出的第一流水线锁存器，该第一流水线锁存器与第一计数器的多个锁存器元件的一个并联连接；以及

连接到第一计数器的多个锁存器元件的每个的输出的输出逻辑元件，该输出逻辑元件适合于检测LFSR的独特计数器状态。

23.根据权利要求22的高速LFSR，其中多级反馈网络包括连接在第一计数器的多个锁存器元件中的第一锁存器元件和第二锁存器元件之间的第二逻辑级。

24.根据权利要求22的高速LFSR，还包括：

对应于第一计数器的多个锁存器元件的每个的多个多路复用元件，该多路复用元件提供LFSR的可编程功能；

控制多路复用元件的锁存器元件；以及

连接到输出逻辑元件的复位锁存器。

25.一种形成高速LFSR的方法，该方法包括：

使用第一多个串联的锁存器元件形成能够产生奇数个计数器状态的第一计数器；

使用与第一多个锁存器元件并联连接的第二多个串联的锁存器元件形成能够产生偶数个计数器状态的第二计数器；

使用分解成多个逻辑级的反馈逻辑网络产生本原多项式；

跨越第一计数器的多个锁存器元件分布反馈逻辑网络，使得LFSR的锁存器到锁存器工作延迟不超过一个门延迟；

将反馈逻辑网络第一级的第一并行输出存储于与第一计数器的多个锁存器元件的一个并联连接的第一流水线锁存器中；以及

使用连接到第一计数器和第二计数器的多个锁存器元件每个的输出的输出逻辑元件来检测LFSR计数器状态的完整周期。