JP2016092840A - グレイカウンタおよびそのようなカウンタを用いたアナログ−デジタル変換器 - Google Patents

Abstract

【課題】 グレイカウンタおよびそのようなカウンタを用いたアナログ−デジタル変換器を提供する。【解決手段】 Ｎビットのグレイカウンタであって、Ｎは１より大きい整数であり、カスケード接続された一続きのＮ個の論理セル（ＣＬ０−ＣＬＮ−１）を備える、Ｎビットのグレイカウンタにおいて、各前記論理セルが、一連のクロックパルス（ＣＫ０−ＣＫＮ−１）のための入力ポートと、グレイカウントビット（ｂｇ０−ｂｇＮ−１）のための出力ポートを有する前記グレイカウントビットを生成するための回路と、後に続く論理セルの入力ポートにリンクされたクロック出力ポート（ＰＳＨ）を有するクロック信号発生回路と、を備えることを特徴とする、Ｎビットのグレイカウンタを提供する。また、そのようなグレイカウンタを用いたランプ型のアナログ−デジタル変換器を提供する。【選択図】 図３Ａ

Description

本発明はグレイカウンタに関し、加えて、そのようなカウンタを用いたランプ波アナログ−デジタル変換器にも関する。

グレイカウンタはデジタル回路であり、グレイコードに従って、回路の入力に存在するパルスを計数する。

グレイコードはバイナリコードであり、とりわけ米国特許第２，６３２，０５８号明細書に記載されており、数が１単位だけ増加したとき又は減少したとき、１つのビットの変更のみを必要とするという利点を示す。これは、通常のバイナリコードには当てはまらず、通常のバイナリコードでは、たとえば、「３」（０１１）から「４」（１００）へ移るには、３ビットの同時変更が必要である。

通常のバイナリカウンタでは、増加または減少するとき１度に同時に数個のビットを変更する必要があるという事実が、それぞれのビットの更新に係る時間差が異なるという事実のせいで、望ましくない過渡状態の出現につながることがある。したがって、「０１１」（３）から「１００」（４）へ移るとき、右側のビットがまず更新されて、次いで中央のビット、最後に左側のビットが更新されることが起こり得る。この場合、カウンタは中間状態「０１０」（２）および「０００」（０）を一時的に通過する。したがって、後者がそのような中間状態にあるときにカウンタの読み取りを行うと、少なからぬ誤差を生じることがある。このことは、通常のバイナリカウンタが同期読み取りを確実にすることが可能であるシステムにおいてのみ用いられることにつながり、かつ、計数率が制限されることにつながる。グレイカウンタは、そのような欠点を示さない。増加又は減少中にはただ１つのビットが変化するので、中間状態が無く、カウンタが更新を完了する前に読み取られたとしても、発生する誤差は１単位を超えない。

以下の表により、１０進数の０から７までに対するグレイコードと通常のバイナリコードとを比較することが可能である。

グレイコードにおいて数を増加させるには、先行して用いられていないコードワードをもたらす、最も右側の可能なビットを反転することで十分である。したがって、０（０００）から１（００１）へ移るには、最も右側のビットが反転される。次いで、１（００１）から２（０１１）へ移るには、右から２番目のビットが反転される（これは、最も右側のビットが反転されると、既に使用されている０００となるためである）、などとなる。

米国特許第２，６３２，０５８号明細書

図１Ａおよび図１Ｂは、先行技術より既知であるグレイカウンタの図を示したものである。図１Ａによって図示されるように、このようなカウンタはカスケード接続された複数のセルＣ_０、Ｃ_１．．．Ｃ_Ｎ−１から構成され、これらのセルの各々はグレイビットｂｇ_０、ｂｇ_１．．．ｂｇ_Ｎ−１および中間ビットＺ_０、Ｚ_１．．．Ｚ_Ｎ−１を生成する。各セルは、前のセルによって生成されたグレイビットおよび中間ビットを入力として受け取り（但し、第１のセルは入力として２つの「１」を受け取り、第２のセルは第１のセルＣ_０によって生成された中間ビットＺ_０の代わりに「１」を入力として受け取り、最後のセルは最後から２番目のグレイビットの代わりに「１」を入力として受け取る）、また、全セルに共通のクロック信号ＣＫと、各クロックサイクルにおいて変化し、ワードｂｇ_０、ｂｇ_１．．．ｂｇ_Ｎ−１のパリティが「０」に等しい場合には「０」になり、逆の場合には「１」になる、いわゆる「パリティ」ビットＢＰ（ＢＰＩのビットは、第１のセルの入力において反転される）とを、入力として受け取る。図１ＢはセルＣ（ｉ）の論理図を示し、ここで参照記号Ｂ_Ｔは「Ｔ」型のフリップフロップを示す。

図１Ａおよび図１Ｂの回路において、ｉ＞０であるセルＣ_ｉによって生成されるグレイビットｂｇ_ｉは、前のセルＣ_ｉ−１によって生成されるグレイビットｂｇ_ｉ−１および中間ビットＺ_ｉ−１の値に左右される。セルＣ_ｉの入力における「ロジックコーン」の深さは、その序数ｉに依存することが、理解され得る。デジタル回路のクロック周波数は、その最大深さのロジックコーンによって制限されること、その結果として、従来のグレイカウンタを構成するセルの数が多いほどクロック周波数が低くなること、が知られている。

グレイカウンタは、とりわけ、ランプ波アナログ−デジタル変換器の製造のために用いられ、この変換器の基本図が図２に示されている。ランプ変換器は、電圧比較器ＣＴを備え、この電圧比較器ＣＴは、デジタル化されることになるアナログ電圧信号Ｖ_Ｓを第１の入力で受け取り、回路ＧＲＴによって生成された、Ｖ_０＞Ｖ_Ｓであり存続期間Ｔの電圧ランプ波Ｖ_Ｒ（ｔ）＝Ｖ_０・ｔ／Ｔを第２の入力で受け取る。この変換器は、バイナリカウンタ、好ましくはグレイカウンタであるＣＢＧも備え、このカウンタＣＢＧは、トリガ信号のために第１の入力を提示し、停止信号のために第２の入力を提示し、同様に計数出力（ｂｇ_０．．．ｂｇ_Ｎ−１）を提示する。トリガ信号Ｄが、間隔Ｔをおいて、カウンタとランプ波発生器との両方に提供される。したがって、計数がランプ波の開始時に始まる。比較器の出力信号Ｓ_ＡＲＴが、停止信号の恰好でカウンタの第２の入力に提供される。したがって、ランプ波Ｖ_Ｒ（ｔ）が変換器のアナログ入力信号を超えたとき計数が停止する（特定の用途では、計数の停止は、カウンタを停止することなく、カウンタの出力をメモリー素子へ伝達することによって、達成することができる。これにより、各々が独自の比較器および共通のランプ波発生器を有する幾つかの変換器で、共通のカウンタを用いることが可能になる）。計数が停止した際にカウンタによって表示される値は、Ｖ_Ｓの値に比例していることが、容易に理解される。グレイカウンタのビット数が多いほど、変換器の解像度が高くなる。上記で説明された点に従うと、グレイカウンタの速度によって制限される変換器の速度と、変換器の解像度との間で、妥協を受け入れることが必要であることが理解される。

本発明は、先行技術の前述の欠点を克服することを目的としており、更に具体的には、クロック周波数としたがって計数速度とがビット数に依存しないグレイカウンタを提供することを目的としている。そのようなカウンタは、ランプ波アナログ−デジタル変換器における使用が特に適切であるが、他の用途も考えられる。

本発明に従って、そのような目的は、クロック信号を唯一介して互いに結合される一続きの論理セルを備えるグレイカウンタの、新規のアーキテクチャのおかげで、達成される。

したがって、本発明の対象はＮビットのグレイカウンタであって、Ｎは１より大きい整数であり、カスケード接続された一続きのＮ個の論理セルを備え、前記一続きのＮ個の論理セルにおける各論理セルが、一連のクロックパルスのための入力ポートと、グレイカウントビットのための出力ポートを有する前記グレイカウントビットを生成するための回路とを備える、Ｎビットのグレイカウンタにおいて、前記一続きのうちの、多くとも最後の論理セルを除いた各前記論理セルが、次に続く論理セルの前記入力ポートにリンクされたクロック出力ポートを有するクロック信号発生回路も備えることを特徴とし、かつ、
− 各前記クロック信号発生回路が、前記入力ポートにある２つのうちの１つのクロックパルスの前記クロック出力ポートへの通過を認可し、次に続くクロックパルスの通過を禁止するように適合されていることと、
− 前記一続きのうちの前記最後の論理セルを除いた各前記論理セルについて、グレイカウントビットを生成するための前記回路が、対応する論理セルの前記クロック信号発生回路が前記クロックパルスの通過を禁止するたびに、前記回路の出力ポートにあるカウントビットの値を反転し、逆の場合には前記値を変更しないで維持するように適合されていることと、
− 前記一続きのうちの前記最後の論理セルについて、グレイカウントビットを生成するための前記回路が、前記最後の論理セルの前記入力ポートにクロックパルスが存在するたびに、前記回路の出力ポートにあるカウントビットの値を反転するように適合されていることと、を特徴とする、Ｎビットのグレイカウンタである。

そのようなグレイカウンタの様々な実施形態に従って、
− 前記一続きのうちの多くとも最後の論理セルを除く各前記論理セルについて、グレイカウントビットを生成するための前記回路が、遅延を持ち込むように適合されたディレイラインを経由して対応する論理セルの前記入力ポートにリンクされたクロック信号入力も備えてもよく、前記遅延は前記一続きにおける前記論理セルの順序に従って減少する。
− 各前記クロック信号発生回路が、前記入力ポートから前記クロック出力ポートへのクロックパルスの通過を認可したりその逆を行ったりするように構成されるスイッチと、前記スイッチが２つのうちの１つの前記クロックパルスの通過を認可し後に続くクロックパルスの通過を禁止するようにさせるための信号を生成するように構成される認可回路と、を備えてもよい。
− さらに具体的には、前記認可回路が、データ入力ポートと、前記論理セルの前記クロック入力ポートにリンクされたクロック入力ポートと、出力ポートとを有するフリップフロップを備えてもよく、前記データ入力ポートは前記出力ポート上にあるビットの補数を受け取るように接続されている。
− 前記一続きのうちの前記最後の論理セルを除く各前記論理セルについてグレイカウントビットを生成するための前記回路が、２つの入力および１つの出力を有するマルチプレクサであって、第１の入力上で対応する論理セルに対する前記グレイカウントビットを受け取り第２の入力上でその補数を受け取るように接続されており、かつ、前記対応する論理セルの前記クロック信号発生回路が前記クロックパルスの通過を認可する場合には前記マルチプレクサの第１の入力上にあるビットを前記マルチプレクサの出力へ伝達し、その逆の場合には前記マルチプレクサの第２の入力上にあるビットを前記マルチプレクサの出力へ伝達するマルチプレクサと、フリップフロップであって、データ入力ポートと、前記論理セルの前記入力ポートにリンクされたクロック入力ポートと、前記セルについての前記グレイカウントビットのための前記出力ポートにリンクされた出力ポートとを有し、前記データ入力ポートが前記マルチプレクサの前記出力にリンクされているフリップフロップと、を備えてもよい。
− さらに具体的には、前記一続きのうちの前記最後の論理セルを除いた各前記論理セルについてグレイカウントビットを生成するための前記回路が、データ入力ポートと、前記論理セルの前記入力ポートにリンクされたクロック入力ポートと、出力ポートとを有するフリップフロップを備えた、前記マルチプレクサのための制御信号発生回路も備えてもよく、前記データ入力ポートが前記出力ポート上にあるビットの補数を受け取るように接続され、前記出力ポートが前記マルチプレクサの制御入力に接続されている。
− さらに具体的には、各前記論理セルについてグレイカウントビットを生成するための前記回路が、前記マルチプレクサのための前記制御信号発生回路の前記出力ポートにリンクされた、通常バイナリ計数出力ポートと呼ばれる出力ポートも備えてもよい。
− 前記一続きのうちの前記最後の論理セルについてグレイカウントビットを生成するための前記回路が、データ入力ポートと、前記論理セルの前記入力ポートにリンクされたクロック入力ポートと、前記セルについての前記グレイカウントビットのための前記出力ポートにリンクされた出力ポートとを有するフリップフロップを備えてもよく、前記データ入力ポートが前記出力ポート上にあるビットの補数を受け取るようにリンクされている。
− 各前記論理セルの前記または各前記フリップフロップが再初期化入力を備えてもよく、前記再初期化入力の全てが共通再初期化信号を受け取るように互いにリンクされている。

本発明の別の対象は、ランプ型アナログ−デジタル変換器であって、電圧ランプ波発生器と、第１の入力において前記電圧ランプ波を受け取り第２の入力において変換されることになるアナログ電圧信号を受け取るように接続される電圧比較器であって、前記電圧比較器の第１の入力における電圧レベルが前記電圧比較器の第２の入力における電圧レベルを超える場合に停止信号を生成するように適合される電圧比較器と、前記ランプ波の生成開始時に計数を開始し前記停止信号の生成時に計数を停止するように構成されたバイナリカウンタにおいて、前記バイナリカウンタが前述したようなグレイカウンタであることを特徴とするバイナリカウンタと、を備える、ランプ型アナログ−デジタル変換器である。

本発明の他の特徴、詳細、および利点が、例示のために与えられる添付の図面を参照した説明を読む際に、現れるであろう。それらの図面は、それぞれ次の通りである。

上述の、先行技術より公知のグレイカウンタである。 上述の、先行技術より公知のグレイカウンタである。 上述の、先行技術又は本発明に従ったグレイカウンタを備える、ランプ型アナログ−デジタル変換器である。 本発明の実施形態に従ったグレイカウンタの論理図である。 本発明の実施形態に従ったグレイカウンタの論理図である。 本発明の実施形態に従ったグレイカウンタの論理図である。 本発明の実施形態に従ったグレイカウンタの動作を示すタイミング図である。

図３Ａは、本発明に従ったグレイカウンタが、一続きのＮ＞１個の論理セルＣＬ_０−ＣＬ_Ｎ−１の形態を取り、各セルが、入力クロック信号（セルＣＬ_ｉについてＣＫ_ｉ）のための入力ポートＰＥＨと、出力クロック信号（セルＣＬ_ｉについてＣＫ_ｉ＋１）のための出力ポートＰＳＨと、グレイカウントビット（セルＣＬ_ｉについてｂｇ_ｉ）のための出力ポートＰＳＧとを有することを示す。一続きのセルの最後のセルは、クロック信号に対するいかなる出力ポートも含まないことでよい。各セルはまた、「通常の」バイナリカウントビット（セルＣＬ_ｉについてｂｎ_ｉ）のための出力ポートＰＳＢも備えており、このバイナリカウントビットは、図３Ｂおよび図４の助けを借りて更に説明されるように、各セルについて実行されるグレイカウンティング工程の「副産物」として生成される。好都合にも、各セルはまた、ゼロへのリセット信号のための入力ポートＰＲＳＴも備えており、この信号は、典型的には全セルで共通である。

図３Ａのカウンタの論理セルは、クロック信号を唯一経由して、互いに結ばれている。実際に、各論理セル（明らかに最後のセルを除く）の出力クロック信号は、入力クロック信号の恰好で後続のセルに提供される。図３Ｂおよび図４の助けを借りて更に説明されるように、各論理セルは、セルの出力ポートＰＳＨにおいて、セルの入力ポートＰＥＨにあるクロック信号の周波数の半分に等しい周波数を示すクロック信号を提供する。好都合にも、この周波数分割は、２つのクロックパルスのうち１つのみがセルを通過できるようにする間に、これらのパルスの幅を変更しないようにすることにより、実施される。したがって、クロック信号のデューティサイクルは、典型的にはカウンタの入力における（信号ＣＫ_０）５０％に等しく、信号が一続きのセルに沿って進むにつれて減少する。このことは、電力消費を低減するという利点を示すことに、留意されたい。

セルが、パリティ信号などを共有することなく、クロック信号を経由してのみ相互作用するという事実は、各セルにおいて必要とされる論理を最小限に抑え、セルの最大動作周波数を増加させる。同等の技術について、従来のアーキテクチャ（たとえば、図１Ａおよび図１Ｂ）に対する最大周波数における利得は、ほぼ１．５程度であると見積もることができる。

図３Ｂは、最後のセルＣＬ_Ｎ−１以外の、図３Ａのカウンタの論理セルＣＬ_ｉの論理図を示す。

このセルは、２つの回路を備える。
− クロック発生回路ＣＧＨであって、入力ポートＰＥＨのクロック信号ＣＫ_ｉを取得し、クロック信号ＣＫ_ｉ＋１を生成し、出力ポートＰＳＨ上でクロック信号ＣＫ_ｉ＋１を利用可能にする、クロック発生回路ＣＧＨと、
− グレイカウントビットを生成するための回路ＣＧＢＣであって、入力ポートＰＥＨのクロック信号ＣＫ_ｉを取得し、グレイカウントビットｂｇ_ｉとオプションとして通常のバイナリカウントビットｂｎ_ｉとを生成する、グレイカウントビットを生成するための回路ＣＧＢＧ。

クロック発生回路ＣＧＨもまた、以下を備える。
− クロックスイッチＣＧであって、クロックパルスの通過を認可または禁止するように、入力ポートＰＥＨと出力ポートＰＳＨの間に接続された、クロックスイッチＣＧと、
− 認可信号生成回路Ｃ_ＡＵであって、図中でｅｎｂ_ｉによって参照される、スイッチを駆動するための信号、すなわち「認可」信号を生成する、認可信号生成回路Ｃ_ＡＵ。

認可信号ｅｎｂ_ｉは、回路の立ち上がりで第１のバイナリ値（たとえばゼロ）を取得し、次いで入力ＰＥＨに存在する各クロックパルスにおいてバイナリ値を変更する。これは、非常に単純な回路Ｃ_ＡＵの助けを借りて達成することができ、この回路Ｃ_ＡＵは、たとえば、入力ポートＰＥＨにリンクされたクロック入力ＥＨ_ＡＵと、データ入力ＥＤ_ＡＵと、インバータ（「ＮＯＴ」論理ゲート）を経由して入力にループバックされるデータ出力ＰＳ_ＡＵとを有するフリップフロップＢ_ＡＵから構成される。信号ｅｎｂ_ｉは、データ出力から分岐されている。

スイッチＣＧは、認可信号ｅｎｂ_ｉの値の関数として、スイッチの入力にあるクロックパルスの通過を認可または禁止する。より正確には、ｅｎｂ_ｉが前記第１のバイナリ値（０）を示す場合には、スイッチはクロックパルスの通過を禁止し、ｅｎｂ_ｉが第１と反対の第２のバイナリ値（１）を示す場合には、通過を認可する。好都合にも、スイッチはクロックゲーター（ｃｌｏｃｋ ｇａｔｅｒ）であり、たとえば、Ｊ．Ｋａｔｈｕｒｉａ ｅｔ ａｌ．による記事「Ａ Ｒｅｖｉｅｗ ｏｆ Ｃｌｏｃｋ Ｇａｔｉｎｇ Ｔｅｃｈｎｉｑｕｅｓ」，ＭＩＴ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｅｎｇｉｎｅｅｒｉｎｇ，Ｖｏｌ．１，Ｎｏ．２，ｐ．１０６−１１４（２０１１）を参照されたい。

グレイカウントビットを生成するための回路ＣＧＢＣは、入力ポートＰＥＨへリンクされたクロック入力ＥＨ_ＢＧと、データ入力ＥＤ_ＢＧと、マルチプレクサＭＸ及びインバータ（「ＮＯＴ」論理ゲート）を経由して入力にループバックされるデータ出力ＰＳ_ＢＧとを有するフリップフロップＢ_ＢＧを備えている。グレイカウントビットｂｇ_ｉは、データ出力ＰＳ_ＢＧから分岐されている。

スイッチがクロック信号の通過を認可する場合（したがって、考慮されている例において、ｅｎｂ_ｉがその第２のバイナリ値「１」を取得する場合）、フリップフロップの出力が反転なしでフリップフロップの入力にループバックされ、スイッチがクロック信号の通過を禁止する場合（したがって、考慮されている例において、ｅｎｂ_ｉがその第１のバイナリ値「０」を取得する場合）、反転してループバックされるように、マルチプレクサＭＸが駆動される。原則として、マルチプレクサＭＸは信号ｅｎｂ_ｉによって直接に駆動できる。しかしながら、以下で明らかにされる理由のために、マルチプレクサＭＸは、フリップフロップＢ_ＳＣによって独立した方法で生成された制御信号ＳＣによって駆動されることが好ましく、このフリップフロップＢ_ＳＣは、入力ポートＰＥＨにリンクされたクロック入力ＥＨ_ＳＣと、データ入力ＥＤ_ＳＣと、インバータ（「ＮＯＴ」論理ゲート）を経由して入力にループバックされるデータ出力ＰＳ_ＳＣとを有する。実際に、これは、認可回路Ｃ_ＡＵの複製である。

認可回路を二重にすることが好ましい理由は、次の通りである。クロックスイッチＣＧが遅延を持ち込み、したがって、各セルの入力において異なる待ち時間を持ち込む。予防措置が取られない場合、グレイカウントビットは同時に更新されず、カウンタは、最初のＭ個のカウントビット（Ｍ＜Ｎ）が更新され、一方最後の（Ｎ−Ｍ）個が更新されていない、不正確な中間状態を通過するであろう。限度内で、十分に多いＮ個に対して、クロックパルスがカウンタを横断するための伝搬時間は期間ＣＫ_０より大きくなり、カウンタは正確に動作しなくなるであろう。したがって、カウンタの最大動作周波数は、先行技術の場合と同様に、Ｎの減少関数になるであろう。

これを回避するために、たとえばカスケード接続された偶数個のインバータから構成される、ディレイラインＬＲ_ｉを、セルＣＬ_ｉのクロック入力ポートＰＥＨとグレイカウントビットを生成するための回路ＣＧＢＣの間に導入することが提案される。したがって、後者の回路は、入力ポートＰＨＲにおいて遅延されたクロック信号を受け取る。ラインＬＲ_ｉによって持ち込まれる遅延は、理想的には、セルＣＬ_ｉの下流の全セル（すなわち、セルＣＬ_ｉ＋１からＣＬ_Ｎ−１まで）のクロックスイッチによって持ち込まれる総計遅延に等しい。したがって、セルＣＬ_０の入力ＰＥＨにおける第１のクロックパルスの到着を基準にして、Ｎに依存して、ある遅延（「待ち時間」）を伴って、全てのカウントビットが同時に切り替わる。ディレイラインの存在により、カウンタの動作周波数がカウントビット数Ｎから完全に独立になることを強調することは、大変重要である。待ち時間のみがＮの増加関数になるが、これは、たいした障害ではない。たとえば、本発明に従ったカウンタで、図２のアナログ−デジタル変換器において多数のビットを表わすカウンタを用いることが望まれる場合、カウンタの待ち時間を補償するように、ランプ波発生器ＧＲＴに向けて、トリガ信号支線Ｄ上にディレイラインを設けることで十分であろう（図２において点線で示される、参照記号ＬＲ_ＡＤ）。変形例として、この待ち時間を補償しないこと、または、不完全な方法で補償することが可能であり、それによって、変換器の出力のオフセットを、その期待される値に関して課し、次いで、このオフセットをデジタル方式で修正する。

変形例として、認可回路を二重にしないこと、したがって、フリップフロップＢ_ＳＣおよびフリップフロップに関連したインバータに関して節約を図ることが可能である。しかしながら、この場合、遅延の補償は部分的のみになり得る、というのも、フリップフロップＢ_ＡＵがスイッチＣＧとバランスを取らなければならず、一方でＢ_ＳＣが出力とバランスを取らなければならないからである。これら２つの条件は、１つの同一のフリップフロップによっては、同時に満足することができない。したがって、この対応策は、過度に大きな値ではないＮに対してのみ適切である。

変形例として、好適に寸法決めされたディレイラインによって遅延されたｅｎｂ_ｉの一種によって、マルチプレクサＭＸを駆動することにより、認可回路を二重にすることなく補償を達成することができる。このような対応策は、認可回路を二重にするよりもより広範なシリコンの領域を消費すること、同時に、その動作が２つのディレイライン間のバランスに依存しているために信頼性がより低いことが、判明することがある。

最後に、Ｎが動作周波数に対して十分に小さい場合、遅延の補償の問題、および認可回路の二重化の問題は無視することができる。

例示のために、本発明に従ったカウンタの実施形態は、７００ＭＨｚに等しいクロック周波数（クロック周期：１．４２８ｎｓ）を伴った、１８０−ｎｍ ＣＭＯＳ電子技術における集積回路の形態で考えられる。各クロックスイッチは、入力に信号ＣＫ_ｉおよびｅｎｂ_ｉを有するＡＮＤゲートとして具現化され、２００ｐｓの遅延を持ち込む。これらの条件下で、Ｎ＝１５の場合、待ち時間は６ｎｓになる。遅延補償無しでは、第１のクロックパルスが最後のセルに到達する前に、セルＣＬ_０が４つのクロックパルスを受け取るので、カウンタは動作できない。他方で、６ｎｓの待ち時間は一般的に許容できる。４または５ビットでの計数の場合、遅延補償で済ませることが可能であろう。

制御信号ＳＣ（または、認可回路の複製が無い場合には、ｅｎｂ_ｉ）を、セルＣＬ_ｉの出力ポートＰＳＢに、前記ポートがある場合、提供することができる。この信号が通常のバイナリカウントビットｂｎ_ｉを構成することを明らかにすることが可能である。グレイコードおよび通常のバイナリコードの点から、二通りの計数が、追加コスト無しに（セル毎の出力の追加を除いて）、このように達成される。当然ながら、通常のバイナリコードでの計数は、増加中に幾つかのビットを変更することに関して、前述の欠点を示す。

カウンタの最後の論理セルＣＬ_Ｎ−１は他のセルとは異なり、その図が図３Ｃで与えられる。このセルはクロックパルスを受け取る最後のセルなので、ディレイラインを必要としない。さらに、いかなる下流の論理セルにもクロック信号を提供する必要が無いために、いかなるクロック発生回路も備える必要が無い。さらに、このセルのグレイカウントビットを生成するための回路ＣＧＢＣ’は、いかなるマルチプレクサも備えていない。フリップフロップＢ_ＢＧの出力ＰＳ_ＢＧが、インバータを経由してフリップフロップの入力ＥＤ_ＢＧに単にループバックされている。

再初期化信号ＲＳＴが、各論理セルの全てのフリップフロップの再初期化入力ＥＲＳＴに提供されている。

図４は、Ｎ＝３とした場合の、図３Ａ、図３Ｂ、および図３Ｃのカウンタの動作を示す。これはタイムチャートであり、信号ＣＫ_０、ｅｎｂ_０（またはｂｎ_０）、ｂｇ_０、ＣＫ_１、ｅｎｂ_１（またはｂｎ_１）、ｂｇ_１、ＣＫ_２、ｅｎｂ_２（またはｂｎ_２）、およびｂｇ_２の波形を示し、加えてグレイカウントビット（グレイ＝ｂｇ_０ ｂｇ_１ ｂｇ_２）および通常のカウントビット（ＢＮ＝ｂｎ_０ ｂｎ_１ ｂｎ_２）によって形成されるワードも示す。クロックスイッチによって持ち込まれる遅延は、簡単にするために、無視できるものと仮定されている。

個別の部品を伴う実施形態も可能であるが、提案されたカウンタのアーキテクチャは、とりわけ統合された実施形態に適している。

本発明は特定の実施形態を参照して説明されたが、変形例も可能である。たとえば、当業者は、クロック信号を発生するための回路、および、必要な機能性を示すグレイカウントビットを生成するための回路の、異なる実施形態を考えることができる。

Claims (10)

1. Ｎビットのグレイカウンタであって、Ｎは１より大きい整数であり、カスケード接続された一続きのＮ個の論理セル（ＣＬ_０−ＣＬ_Ｎ−１）を備え、前記一続きのＮ個の論理セルにおける各論理セルが、一連のクロックパルス（ＣＫ_０−ＣＫ_Ｎ−１）のための入力ポート（ＰＥＨ）と、グレイカウントビット（ｂｇ_０−ｂｇ_Ｎ−１）のための出力ポート（ＰＳＧ）を有する前記グレイカウントビットを生成するための発生回路（ＣＧＢＣ、ＣＧＢＣ’）とを備える、Ｎビットのグレイカウンタにおいて、前記一続きのうちの、多くとも最後の論理セルを除いた各前記論理セルが、次に続く論理セルの前記入力ポートにリンクされたクロック出力ポート（ＰＳＨ）を有するクロック信号発生回路（ＣＧＨ）も備えることを特徴とし、かつ、
   − 各前記クロック信号発生回路が、前記入力ポートにある２つのうちの１つのクロックパルスの前記クロック出力ポートへの通過を認可し、次に続くクロックパルスの通過を禁止するように適合されていることと、
   − 前記一続きのうちの前記最後の論理セルを除いた各前記論理セルについて、グレイカウントビットを生成するための前記発生回路（ＣＧＢＣ）が、対応する論理セルの前記クロック信号発生記回路が前記クロックパルスの通過を禁止するたびに、前記発生回路（ＣＧＢＣ）の出力ポートにあるカウントビット（ｂｇ_ｉ）の値を反転し、逆の場合には前記値を変更しないで維持するように適合されていることと、
   − 前記一続きのうちの前記最後の論理セルについて、グレイカウントビットを生成するための前記発生回路（ＣＧＢＣ’）が、前記最後の論理セルの前記入力ポートにクロックパルスが存在するたびに、前記発生回路（ＣＧＢＣ’）の出力ポートにあるカウントビット（ｂｇ_Ｎ−１）の値を反転するように適合されていることと、を特徴とする、Ｎビットのグレイカウンタ。
2. 前記一続きのうちの多くとも前記最後の論理セルを除く各前記論理セルについて、グレイカウントビットを生成するための前記発生回路が、遅延を持ち込むように適合されたディレイライン（ＬＲ）を経由して対応する論理セルの前記入力ポート（ＰＥＨ）にリンクされたクロック信号入力（ＰＨＲ）も備えており、前記遅延が前記一続きにおける前記論理セルの順序に従って減少する、請求項１に記載のグレイカウンタ。
3. 各前記クロック信号発生回路が、
   − 前記入力ポートから前記クロック出力ポートへのクロックパルスの通過を認可したりその逆を行ったりするよう構成されているスイッチ（ＣＧ）と、
   − ２つのうちの１つの前記クロックパルスの通過を認可しその次に続くクロックパルスの通過を禁止する前記スイッチのために駆動信号（ｅｎｂ_ｉ）を生成するよう構成された認可回路（Ｃ_ＡＵ）と、を備える、請求項１または２に記載のグレイカウンタ。
4. 前記認可回路が、データ入力ポート（ＥＤ_ＡＵ）と、前記論理セルの前記クロック入力ポート（ＰＥＨ）にリンクされたクロック入力ポート（ＥＨ_ＡＵ）と、出力ポート（ＰＳ_ＡＵ）とを有するフリップフロップ（Ｂ_ＡＵ）を備えており、前記データ入力ポートが前記出力ポート上にあるビットの補数を受け取るように接続されている、請求項３に記載のグレイカウンタ。
5. 前記一続きのうちの前記最後の論理セルを除いた各前記論理セルについて、グレイカウントビットを生成するための前記発生回路（ＣＧＢＣ）が、
   − ２つの入力および１つの出力を有するマルチプレクサ（ＭＸ）であって、第１の入力上で対応する論理セルの前記グレイカウントビット（ｂｇ_ｉ）を受け取り、第２の入力上でその補数を受け取るように接続され、かつ、前記対応する論理セルの前記クロック信号発生回路が前記クロックパルスの通過を認可する場合、前記マルチプレクサ（ＭＸ）の第１の入力上にあるビットを前記マルチプレクサ（ＭＸ）の出力に伝達するように構成され、逆の場合には前記マルチプレクサ（ＭＸ）の第２の入力上にあるビットを伝達するように構成されるマルチプレクサ（ＭＸ）と、
   − データ入力ポート（ＥＤ_ＢＧ）と、前記論理セルの前記入力ポートにリンクされたクロック入力ポート（ＥＨ_ＢＧ）と、前記セルについての前記グレイカウントビットのための前記出力ポートにリンクされた出力ポート（ＰＳ_ＢＧ）とを有するフリップフロップ（Ｂ_ＢＧ）であって、前記データ入力ポートが前記マルチプレクサの前記出力にリンクされているフリップフロップ（Ｂ_ＢＧ）と、を備える、請求項１〜４のいずれか一項に記載のグレイカウンタ。
6. 前記一続きのうちの前記最後の論理セルを除いた各前記論理セルについてグレイカウントビットを生成するための前記発生回路が、データ入力ポート（ＥＤ_ＳＣ）と、前記論理セルの前記入力ポートにリンクされたクロック入力ポート（ＥＨ_ＳＣ）と、出力ポート（ＰＳ_ＳＣ）とを有するフリップフロップ（Ｂ_ＳＣ）を備えた、前記マルチプレクサのための制御信号発生回路（ＣＧＳＣ）も備えており、前記データ入力ポートが前記出力ポート上にあるビットの補数を受け取るように接続され、前記出力ポートが前記マルチプレクサの制御入力に接続されている、請求項５に記載のグレイカウンタ。
7. 各前記論理セルについてグレイカウントビットを生成するための前記発生回路が、前記マルチプレクサのための前記制御信号発生回路の前記出力ポートにリンクされた、通常バイナリ計数出力ポート（ＰＳＢ）と呼ばれる出力ポートも備えている、請求項６に記載のグレイカウンタ。
8. 前記一続きのうちの前記最後の論理セルについてグレイカウントビットを生成するための前記発生回路（ＣＧＢＣ’）が、データ入力ポート（ＥＤ_ＢＧ）と、前記論理セルの前記入力ポートにリンクされたクロック入力ポートと、前記セルについての前記グレイカウントビットのための前記出力ポートにリンクされた出力ポート（ＰＳ_ＢＧ）とを有するフリップフロップ（Ｂ_ＢＧ）を備えており、前記データ入力ポートが前記出力ポート上にあるビットの補数を受け取るようにリンクされている、請求項５〜７のいずれか一項に記載のグレイカウンタ。
9. 各前記論理セルの前記または各前記フリップフロップが再初期化入力（ＥＲＳＴ）を備えており、前記再初期化入力の全てが共通再初期化信号（ＲＳＴ）を受け取るように互いにリンクされている、請求項４、６、または８のいずれか一項に記載のグレイカウンタ。
10. ランプ型アナログ−デジタル変換器であって、電圧ランプ波発生器（ＧＲＴ）と、第１の入力において前記電圧ランプ波（Ｖ_Ｒ）を受け取り第２の入力において変換されることになるアナログ電圧信号（Ｖ_Ｓ）を受け取るように接続される電圧比較器（ＣＴ）であって、前記電圧比較器（ＣＴ）の第１の入力における電圧レベルが前記電圧比較器（ＣＴ）の第２の入力における電圧レベルを超える場合に停止信号（Ｓ_ＡＲＴ）を生成するように適合される電圧比較器（ＣＴ）と、前記ランプ波の生成開始時に計数を開始し前記停止信号の生成時に計数を停止するように構成されたバイナリカウンタ（ＣＢＧ）において、前記バイナリカウンタが請求項１〜９のいずれか一項に記載のグレイカウンタであることを特徴とするバイナリカウンタ（ＣＢＧ）と、を備える、ランプ型アナログ−デジタル変換器。

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