CN101399539A

CN101399539A - 50%占空比时钟分频器电路和方法

Info

Publication number: CN101399539A
Application number: CNA2008101497590A
Authority: CN
Inventors: C·威尔逊; D·A·伯克拉姆
Original assignee: Hewlett Packard Development Co LP
Current assignee: Hewlett Packard Enterprise Development LP
Priority date: 2007-09-25
Filing date: 2008-09-25
Publication date: 2009-04-01
Anticipated expiration: 2028-09-25
Also published as: CN101399539B; US20090079473A1; US7521972B2

Abstract

本发明涉及50％占空比时钟分频器电路和方法。在一个实施例中，用于生成具有50％占空比的信号的时钟分频器包括：信号修改电路，被连接来提供可变时钟信号。响应于信号修改电路的具有各自第一值的第一和第二控制信号，信号修改电路修改包括第一和第二互补时钟信号的差分时钟信号以生成可变时钟信号，该可变时钟信号包括在每个第I周期中延长的时钟相位，I为整数。时钟分频器还包括计数电路，被连接以在每一次计数了所述可变时钟信号的I个周期时，改变输出信号的值。

Description

50%占空比时钟分频器电路和方法

相关申请的交叉参考

本申请公开了与在下列共同拥有共同未决的专利申请：“RATIOGRANULARITY CLOCK DIVIDER CIRCUIT AND METHOD”，提交于____；申请号____(Docket No.200703378-1)，名为：ChristopherWi lson和Daniel Alan Berkram中公开的主题相关的主题，其在此引入作为参考。

背景技术

对输入时钟信号的频率分频并生成具有较低频率的输出时钟信号的电子电路通常被称为时钟分频器。时钟分频器可以用在多个应用场合；这些应用的至少一些需要输出信号具有50％的占空比，其中脉冲的持续时间是半脉冲周期。当以偶数整数而非以奇数整数对输入时钟分频时，具有50％占空比的输出信号通常更容易生成。在分频器的选择中可以提供更多灵活性的时钟分频器可以产生更大的能力以在新电路中重用现存组分。

附图说明

图1例示了依据本发明的实施例的时钟分频器的概括示意图，该时钟分频器可操作来生成具有50％占空比的信号；

图2描述了依据本发明的示例性实施例的时钟分频器的电路图，该时钟分频器生成具有50％占空比的信号；

图3例示了与图2实施例相关的时序图，其中已挑选偶数分频因子；

图4例示了与图2实施例相关的时序图，其中已挑选奇数分频因子；以及

图5是依据本发明的实施例的流程图，该流程图与生成具有50％占空比的时钟信号的方法相关。

具体实施方式

参考各种例子描述了本发明公开内容的典型实施例，其中，在整个说明和图的若干视图中使用了相似的标号以表示相似或相应的部分，并且进一步其中，各种特征不必然按规定比例绘图。

参见图1，例示了依据本发明的实施例的时钟分频器100，该时钟分频器100已被连接以生成具有50％占空比的信号。在此可以把时钟分频器100视作两个电路部分——信号修改电路102和计数电路104。

如例示，信号修改电路102可以接收形成差分时钟信号的互补时钟信号CLK1 106和CLK2 108，并且可以输出可变时钟信号110。可变时钟信号110优选地可以以两种途径之一生成。在时钟分频器100的至少一些使用中，信号修改电路102可以在这些信号被发送至计数电路104之前修改CLK1 106和CLK2 108，在CLK1 106和CLK2 108的每个第I周期中延长信号的一个相位，I为整数。在时钟分频器100的其它使用中，信号修改电路102可以通过CLK1 106，CLK2 108的至少一个而不修改，以形成可变时钟信号110。依据是否需要以奇数或偶数对输入时钟进行分频，差分时钟信号可以是经修改的或未经修改，。在至少一些实施例中，可变时钟信号110和已分频时钟信号DIVCLK 112每个可以包括两个互补信号，用同样的方式，差分输入时钟信号包括CLK1106和CLK2 108。

计数电路104可以包括接收例如可变时钟信号110的输入时钟信号的体系结构，并生成具有50％占空比的已分频时钟信号，例如DIVCLK112。计数电路104可以通过例如重复计数可变时钟信号110的周期来操作。每一次计数电路104计数了I个周期，则切换输出信号DIVCLK 112的值，或者从高到低或者从低到高。用这种方式，每一次计数电路104计数了I个周期，生成一个相位，即，DIVCLK 112的半个周期。当可变时钟信号110与CLK1 106或CLK2 108相同，即，可变时钟信号110的所有相位具有相同的持续时间时，DIVCLK 112的频率可以与以2I分频的CLK1或CLK2的频率相同。当修改CLK1/CLK2以形成可变时钟信号110，即，在每I个周期中延长一个脉冲时，DIVCLK 112的频率可以与以(2I+1)分频的CLK1或CLK2的频率相同。

以数N＝3对差分时钟信号CLK1 106，CLK2 108分频，例如I可能等于1，即，N＝(2I+1)。信号修改电路102可以最初挑选互补时钟信号之一，即，CLK1和CLK2之一，并且可以提供信号给计数电路104作为可变时钟信号110。在至少一些实施例中，采用复用器执行CLK1或CLK2的选择。在这个例子中，计数电路104将计数可变时钟信号110的一个周期并切换DIVCLK 112的值。大约在同时，信号修改电路102将切换用于生成可变信号110的源时钟(CLK1或CLK2)。切换用于信号修改电路102的源时钟有效地从可变时钟信号110中下降(drop)相位以便计数电路104被延迟了半个(one-half)周期。尽管计数电路104计数至1以生成DIVCLK 112的每个相位，电路将采取一个半周期去执行计算。在生成DIVCLK 112的完整周期期间，计数电路104被延迟了两个相位或者一个完整周期，有效地以3分频。有利地，可以采取特别关注(special care)以确保在互补时钟信号CLK1和CLK2之间的切换没有导致在可变时钟信号110中发生假信号(glitch)。

图2描述了依据本发明的实施例的时钟分频器200的电路图，该时钟分频器用于生成具有50％占空比的信号。与电路生成的定时信号相关联，可以最好地理解时钟分频器200，因此将参考图3和4来讨论该图，图3和4描述了与电路200相关的示范性时序图。图3例示了实施例，其中配置时钟分频器200以便以2对频率分频，而图4例示了实施例，其中配置时钟分频器200以便以3对频率分频。在图2例示的电路实施例中，不仅输入信号是包括了互补时钟信号CKP210和CKN212的差分时钟信号，而且输出信号也是包括了互补信号256，258的差分时钟信号。此外，可变时钟信号110(图1所示)在此由互补信号CKDIVP 228，CKDIVN 230表示。

用来对输入信号210，212的频率分频的数N可以取决于RATIO-0238，RATIO-1 240和RATIO-2 242的值。把RATIO-1 240和RATIO-2 242提供给计数器206，其中它们的值可以确定计数器206使用的分频因子值。可把RATIO-0 238提供给状态机204，其中RATIO-0的值可以确定控制信号SELP_P 218和SELRAILS_N 232的值，其依次确定输入时钟信号是未经修改的以便以偶数对频率分频或者还是具有在每个第I周期中延长的相位以便以奇数对频率分频，在下文中将更详细地解释。

在图2的实施例中，将针对以下三个电路区域讨论时钟分频器200，即：信号修改电路202，状态机204和计数器206。本领域的普通技术人员之一将认识到，尽管这些区域被视为电路的分离部分，电路的其它实施例可以在其它分组中组合这些组分，用不同的逻辑模块实现以达到同样的结果而不离开本发明的范围。计数器206通常可以对应于图1的计数电路104，而信号修改电路202和状态机204通常可以对应于图1的信号修改电路102。

信号修改电路202可以选择性地修改差分时钟输入CKP 210，CKN212以形成可变时钟信号CKDIVP 328，CKDIVN 230。在这个实施例中，差分时钟信号CKP 210和CKN 212是互补信号，如图3和4所示，即当CKP是高的，则CKN是低的并且当CKP是低的，则CKN是高的。MUX214被连接以在两个单独的输入接收每一个CKP 210和CKN 212并且生成中间时钟信号222，224，当被控制信号SELP_P 218选取时，每一个该中间时钟信号可以源于CKP或CKN。当控制信号SELP_P具有第一值，例如0，信号224可以源于CKP并且信号222可以源于CKN；当控制信号SELP_P具有第二值，例如1，信号224可以源于CKN并且信号222可以源于CKP。MUX 226接收中间时钟信号222，224和工作电压(voltagerail)，例如，相对于地GND的VDD，并且提供互补信号CKDIVP 228和CKDIVN 230。在第一模式中，例如，当控制信号SELRAILS_N 232具有值1，MUX 226从中间时钟信号224中得到CKDIVP 228并且从中间时钟信号222中得到CKDIVN 230。在第二模式中，例如，当控制信号SELRAILS_N 232具有值0，MUX 226从VDD中得到CKDIVP 228并且从GND中得到CKDIVN 230。有利地，MUX 226可用于在MUX 214切换源时钟的相位期间把CKDIVP 228和CKDIVN 230分别地保持至VDD和GND。输入CKP 210，CKN 212也在MUX 216被接收，该MUX 216响应于SELN_P220在CKP，CKN中选择以提供输出信号PCKN 234。

当时钟分频器200运行以便以偶数例如2对输入频率分频，如图3所示，每个控制信号SELP_P 218和SELRAILS_N 232都保持在常数值，例如，都等于1，在下文中将讨论。保持SELP_P 218常量可导致CKP 210和CKN 212通过MUX 214，216而不经修改。保持SELRAILS_N 232为常量值1可导致中间时钟信号222，224通过MUX 226而不改变，作为输入信号CKP 210和CKN 212的再现，生成信号CKDIVP 228和CKDIVN230，如图3所示。

相反，当时钟分频器200启动以便以奇数例如3对输入频率分频，如图4所示，控制信号SELP_P 218和SELRAILS_N 232包括用MUX 214，216，226使输入改变的规则脉冲(regular pulse)。经MUX 214的每个切换可有效地从中间时钟信号222，224中消除(remove)相位。用其它方式表述，每个切换可以延长中间时钟信号222，224的时钟相位。当MUX 214切换源时钟时，由于切换发生在相移附近，假信号可以被引入中间时钟信号222，224。为防止假信号出现在提供给计数器206的信号中，把中间时钟信号222，224提供给MUX 226。无论信号SELP_P218何时改变，SELRAILS_N 232对一个相位是低运行的，导致CKDIVP 228和CKDIVN 230分别地源于VDD和GND。结果信号CKDIVP 228和CKDIVN230在每I个周期包括延长的相位，而没有假信号，如图4所示。

在图2中，时钟分频器200的状态机204可有利地生成用于控制MUX 214，216，226的控制信号SELP_P 218，SELN_P 220和SELRAILS_N232。状态机204可接收信号249，255，其源于以下。与非门246组合信号RATIO-0 240和OUTP 256，后者是源自计数器206的输出信号之一。反相器248可以把与非门246的输出反相以把信号249作为第一数据输入提供给差分D型触发器260。类似地，或非门252组合信号OUTN 258和RATIO-0 240的反相(被反相器250)。反相器254可以把或非门252的输出反相以把信号255作为差分D型触发器260的第二数据输入。差分D型触发器260可以由CKDIVP 228和CKDIVN 230钟控并产生两个互补输出信号PSELP_P 262和PSELP_N 264。信号PSELP_P262和PSELP_N 264分别被锁存器270，272捕获，每一个锁存器被在信号修改电路202中生成的信号PCKN 234控制。锁存器270的输出220连接至异或门276，其中值与PSELP_N 264组合。同样地，锁存器272的输出221连接至异或门274，其中值与PSELP_P 262组合。提供异或门274，276的输出作为控制信号SELRAILS_N 232。此外，在266反相信号PSELP_P 262以生成控制信号SELP_P 218。

当设置时钟分频器200以便以偶数例如2分频时，在图3中，可以设置RATIO-0为0，其结果是D型触发器260在信号249上接收常量值0和在信号255上接收常量值1。这些常量值传播通过状态机204，产生每个都具有常量值1的控制信号SELP_P 218和SELRAILS_N 232，如图3所示。当在信号修改电路204中接收到SELP_P 218、SELN_P 220和SELRAILS_N 232，它们按以下操作，即MUX 214，216，226不切换输入并且信号CKP 210，CKN 212通过信号修改电路202而不修改。

当设置时钟分频器200以便以奇数例如3分频时，如图4例示，可以设置RATIO-0为1，其允许OUTP 256的反相版本从与非门246输出，并且允许OUTN 258的反相版本从或非门252输出。由于与非门246和或非门252的输出立即被再次反相，在D型触发器260可以接收OUTP256和OUTN 258的值作为数据输入249，255。对于来自差分D型触发器260的输出，反相信号PSELP_P 262以形成CKP 210和CKN 212的每三个相位改变相位的控制信号SELP_P 218，如图4所示。当锁存器270，272和异或门274，276接收到信号PSELP_P 262和PSELP_N 264时，异或门274，276的组合的输出形成信号SELRAILS_N 232，在这个例子中，信号SELRAILS_N 232是CKP 210的每三个相位低运行(activelow)一次的，如图4所示。在SELP_P 218上示出的示范性值可以导致MUX 214，216每3个相位切换输入并且SELRAILS_N 232的值可以导致MUX 226在MUX 214切换的相位期间保持输出信号CKDIVP 228，CKDIVN 230至工作电压。

继续参见图2的时钟分频器200，计数器206可以接收控制信号RATIO-1 242和控制SELDIVBY4_N 282；生成后者作为接收RATIO-2和RATIO-1的反相的与非门280的输出。这些控制信号确定在切换前计数器206计数达到的数I。在图2的具体实施例中，计数器206可以以2、4或6对可变时钟信号分频，尽管本领域的技术人员将认识到也可以使用生成其它分频因子组合的电路。当信号改变电路可以在第I周期中延长相位，计数器206有效地采用额外周期以计数至指定的数目，以3、5和7提供分频。计数器206可以包括使用触发器和带反相的反馈回路的电路。在所示实现中，计数器206包括D型触发器288、291、295和差分D型触发器299。D型触发器288、291、295每个都通过可变时钟信号CKDIVP 228计时并且差分D型触发器299通过CKDIVP 228和CKDIVN 230钟控。MUX283通过输入RATIO-2 244的值来控制并且接收来自D型触发器288的输出信号DIVBY2 289和DIVBY2N 290作为输入。MUX 283可操作来反相选定的信号以生成信号277。信号277和DIVBY2 289都被MUX 284接收并且采用在电路部分207中生成的SELDIVMUX 286选择。MUX 284使输出反相以生成作为数据被提供给D型触发器288的信号DIVIN 287。D型触发器288的输出DIVBY2 289被提供给D型触发器291，该D型触发器291随后提供输出DIVBY4 292和DIVBY4N 293。DIVBY2 289和DIVBY4 292都是通过信号SELDIVBY4_N282进行选择的MUX 294的输入。MUX 294的输出被提供给D型触发器295，该D型触发器295输出信号DIVBY6 296和DIVBY6N 297。输出DIVBY6 296和其反相298被提供给差分D型触发器299，该差分D型触发器299生成时钟分频器200的输出信号，即，OUTP 256和OUTN 258。信号DIVBY2N 290、DIVBY4N 293和DIVBY6N 297用于把这些信号输入至或非门263和与门265的电路部分207。来自或非门263和与门265的输出在或非门267中组合以生成信号SELDIVMUX 286，该信号SELDIVMUX 286用作针对MUX 284的选择控制信号。

计数器206可按以下方法进行操作，即其中计数器206有效地计数至数I并随后切换输出信号OUTP 256和OUTN 258的值。由于计数器206需要至少一个时钟周期的输入CKDIVP来生成输出时钟OUTP 256，OUTN258的相位(或半个周期)，计数器206在常规应用中以偶数对输入信号分频。如图3例示，其中时钟分频器200以2对频率分频，在CKDIVP 228的每个周期的结尾，OUTP 256的相位改变；在CKDIVN的每个周期的结尾，OUTN 258的相位改变。为了以奇数分频，计数器206的输入信号被修改，同时计数器206仍保持50％占空比。如图4例示，例示了以3的分频，在CKDIVP 228的每个周期，一个相位被延长至通常长度的2倍。因此，尽管计数器206“看起来”仅CKDIVP 228的一个周期，在生成OUTP，OUTN的相位时，输入信号CKP 210的一个半周期将过去。换句话说，三个周期将流逝以生成OUTP或OUTN的周期。因此，OUTP 256和OUTN 258具有在保持50％占空比时互补时钟信号CKP 210，CKN 212频率的1/3的频率。可知信号修改电路202和相关联的状态机204可以视为相位延长电路，该相位延长电路可被增加至任意已知或迄今未知的可以以偶数对时钟频率分频以生成50％占空比的时钟分频器电路。相位延长电路的增加还可以提供在保持50％占空比时以奇数对时钟频率分频的能力。

因此，可知在上文描述的电路部分至少部分上可操作作为用于提供可变时钟信号的装置，其中在第一模式中，用于提供可变时钟信号的装置修改两个互补时钟信号以生成可变时钟信号，可变时钟信号在每个第I周期具有延长至两个相位(即，一个周期)的相位，I是整数；每一次可变时钟信号的I个周期被计数时，用于改变输出信号的值的装置；以及用于生成被装置使用的第一和第二控制信号以提供可变时钟信号的装置。

现在参见图5，示出了依据本发明的一个实施例用于生成具有50％占空比的时钟信号的图。在本实施例中，使用差分时钟信号以生成在每个第I周期具有延长相位的可变时钟信号(框502)。换句话说，在每个第I周期，周期持续了普通周期的1.5倍。随后把可变时钟信号提供给计数器，该计数器被配置成以2I分频以在保持50％占空比的同时生成输出信号。可变时钟信号的每I个周期，输出信号的值被改变(框504)。由于计数器计数至I并且当输入的I个周期的其中之一被延长时改变时钟信号，计数器实际上计数至I加一半。在计数器计数至I两次后，生成输出信号的整个周期，该输出信号具有50％占空比和与以(2I+1)分频的差分时钟信号的频率相同的频率。

依据上文详细说明，可以理解，在此说明的实施例提供了在保持50％占空比的同时可以提供以奇数和偶数对差分时钟信号频率分频的时钟分频器和方法。尽管本发明公开内容是针对某些示范性的实施例来描述的，应当理解，示出和描述的实施例的形式应当仅仅视为例示性的。因此，在不脱离在所附权利要求书中阐明的本发明范围的情况下，可以实现各种改变，替换和修改。

Claims

1.一种用于生成具有50％占空比的信号的时钟分频器，所述时钟分频器包括：

信号修改电路(102)，可操作来提供可变时钟信号(110)，其中响应于所述信号修改电路的具有各自第一值的第一和第二控制信号(218，232)，所述信号修改电路修改包括第一和第二互补时钟信号(106，108)的差分时钟信号，以生成所述可变时钟信号(110)，此外，其中所述可变时钟信号包括在每个第I周期中延长的时钟相位，I为整数；以及

计数电路(104)，用于在保持50％占空比的同时，在每一次计数了所述可变时钟信号(110)的I个周期时，改变输出信号(112)的值。

2.如权利要求1所述的用于生成具有50％占空比的信号的时钟分频器，其中所述信号修改电路(102)还可以使用所述第一互补时钟信号(106)和第二互补时钟信号(108)来生成中间时钟信号(110)，所述信号修改电路(102)响应于具有所述各自第一值的所述第一控制信号(218)来操作。

3.如权利要求2所述的用于生成具有50％占空比的信号的时钟分频器，其中所述信号修改电路(102)确保在所述第一和第二互补时钟信号之间进行改变的相位期间，所述可变时钟信号在所述相位持续时间保持至VDD或GND，所述信号修改电路响应于具有所述各自第一值的所述第二控制信号(232)来操作。

4.一种用于生成具有50％占空比的信号的时钟分频器，所述时钟分频器包括：

装置(202)，用于提供可变时钟信号(224)，其中在第一模式，用于提供可变时钟信号的所述装置修改两个互补时钟信号(210，212)以生成所述可变时钟信号，所述可变时钟信号在每个第I周期具有延长的时钟周期的相位，I为整数；

装置(206)，用于在每一次计数了所述可变时钟信号(228)的I个周期时，改变输出信号(256)的值；以及

装置(204)，用于生成被所述装置(202)使用的第一和第二控制信号(218，232)来提供所述可变时钟信号。

5.如权利要求4所述的用于生成具有50％占空比的信号的时钟分频器，其中用于提供所述可变时钟信号(228)的所述装置(202)还可以使用所述两个互补时钟信号(210，212)的每一个来生成中间时钟信号(224)。

6.如权利要求4所述的用于生成具有50％占空比的信号的时钟分频器，其中在第二模式中，用于提供所述可变时钟信号(228)的所述装置(202)通过所述互补时钟信号(210，212)之一作为所述可变时钟信号(228)。

7.如权利要求6所述的用于生成具有50％占空比的信号的时钟分频器，其中所述第一模式提供了所述差分时钟信号(210，212)的以奇数的分频并且所述第二模式提供了所述差分时钟信号的以偶数的分频。

8.一种生成具有50％占空比的时钟信号的方法，所述方法包括：

使用(502)差分时钟信号以生成可变时钟信号，其中在第一模式中使用所述差分时钟信号包括修改包括第一和第二互补时钟信号的所述差分时钟信号以生成所述可变时钟信号，此外，其中所述可变时钟信号包括在每个第I周期中延长的时钟相位，I为整数；以及

在每一次计数了所述可变时钟信号的I个周期时，改变(504)输出信号的值。

9.如权利要求8所述的生成具有50％占空比的时钟信号的方法，其中使用所述差分时钟信号以提供所述可变时钟信号包括，在所述第一模式中，还可以使用所述第一互补时钟信号和所述第二互补时钟信号以生成中间时钟信号。

10.如权利要求9所述的生成具有50％占空比的时钟信号的方法，其中使用所述差分时钟信号以提供所述可变时钟信号还包括，在所述第一模式中，确保所述可变时钟信号的相位在预定相位持续时间保持至VDD和GND之一。