JP6684218B2 - 分周回路及び半導体集積回路 - Google Patents

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Description

本発明は、分周回路及び半導体集積回路に関する。
情報処理機器間でのデータ通信は、通信量が増加しており、パラレルデータ伝送ではビット幅とともに配線数を増やすことに限界がある。そこで、通信量の増加に対応するため、各デバイスにシリアライザ/デシリアライザ(Serializer/Deserializer:SerDes)を搭載し、デバイス間のデータ通信をシリアルデータ伝送により行うものがある。
図15は、SerDesの構成例を示す図である。SerDes601は、制御回路602、発振回路(PLL)603、送信系(TX)回路、及び受信系(RX)回路等を有する。送信系回路は、SerDes601が搭載されるデバイス内部のパラレルデータを受け取り、マルチプレクサ(MUX)604によりパラレル−シリアル変換を実行してシリアルデータに変換した後、フィードフォワードイコライザ(FFE)605により電圧波形を整形しドライバ606を介してデバイス外部に出力する。
受信系回路は、デバイス外部からイコライザ607を介してシリアルデータを受信し、デシジョンフィードバックイコライザ(DFE)608及びクロックデータリカバリ(CDR)609によりデータ及びクロック信号を再生する。受信系回路は、このデータをデマルチプレクサ(DEMUX)610によりシリアル−パラレル変換してパラレルデータに変換し、デバイス内部のプロセッサ等に対して出力する。
図16Aは、SerDesに用いられる従来のデマルチプレクサの構成例を示す図である。図16Aには、デマルチプレクサに入力される直列データ(シリアルデータ)を4ビットの並列データ(パラレルデータ)に変換するデマルチプレクサを一例として示している。なお、本明細書において、<“信号名”X>又は<“信号名”x>は、その“信号名”が示す信号を論理反転した信号(相補の信号)である。
図16Aにおいて、1:2の変換回路701は、分周器702から出力される分周クロック信号clk2、clk2xを用いて、入力される直列データDATAを2ビットの並列データに変換する。分周クロック信号clk2、clk2xは、入力されるクロック信号CLK、CLKXを2倍の周期に分周した(2分周した)クロック信号である。
1:2の変換回路701は、図16Bに示すように接続された4つのラッチ回路711、712、713、714を有する。ラッチ回路711〜714の各々は、入力されるクロック信号がハイレベルであるときに、入力Dの値が出力Qに伝わり、クロック信号の立ち下がり(ハイレベルからローレベルへの遷移時)で入力Dの値をラッチしてクロック信号がローレベルであるときに出力Qを保持する。図16Bに示した1:2の変換回路は、図16Cに示すように、クロック信号CLKに同期して遷移する直列データDATAを、2倍の周期の分周クロック信号clk2に同期して遷移する2ビットの並列データD0、D1に変換する。
1:2の変換回路703、704は、分周器705から出力される分周クロック信号を用いて、1:2の変換回路701で変換された2ビットの並列データにおけるそれぞれのビットのデータを直列データとして2ビットの並列データに変換する。分周器705から出力される分周クロック信号は、分周クロック信号clk2、clk2xを2分周したクロック信号である。1:2の変換回路703、704の構成は、1:2の変換回路701と同様である。
このように従来のデマルチプレクサは、入力クロック信号を2分周し、分周クロック信号の立ち下がり(あるいは立ち上がり)で1:2の変換回路が有するラッチ回路によってデータをラッチすることにより、直列データを2ビットの並列データに変換する。さらに、クロック信号の分周とデータの分割(直列データから2ビットの並列データへの変換)とを繰り返すことにより、2nビットの並列データを生成する。
図17Aは、SerDesに用いられる従来のマルチプレクサの構成例を示す図である。図17Aには、マルチプレクサに入力される4ビットの並列データ(パラレルデータ)を直列データ(シリアルデータ)に変換するマルチプレクサを一例として示している。
図17Aにおいて、2:1の変換回路801は、分周器803から出力される分周クロック信号を用いて、入力される4ビットの並列データの内の2ビットの並列データDIN0、DIN1を1ビットの直列データに変換する。2:1の変換回路802は、分周器803から出力される分周クロック信号を用いて、入力される4ビットの並列データの内の2ビットの並列データDIN2、DIN3を1ビットの直列データに変換する。分周器803から出力される分周クロック信号は、後段の2:1の変換回路804に入力されるクロック信号CLK、CLKXを2倍の周期に分周した(2分周した)クロック信号である。
2:1の変換回路804は、入力されるクロック信号CLK、CLKXを用いて、2:1の変換回路801、802で変換されたそれぞれ1ビットの直列データの組、すなわち2ビットの並列データを1ビットの直列データDOUTに変換する。2:1の変換回路804は、図17Bに示すように接続された4つのラッチ回路811、812、814、815及び2つのパスゲート(スイッチ)813、816を有する。
ラッチ回路811、812、814、815の各々は、入力されるクロック信号がハイレベルであるときに、入力Dの値が出力Qに伝わり、クロック信号の立ち下がり(ハイレベルからローレベルへの遷移時)で入力Dの値をラッチしてクロック信号がローレベルであるときに出力Qを保持する。パスゲート(スイッチ)813、816の各々は、入力される制御信号がハイレベルであるときにオン(導通状態)となり、制御信号がローレベルであるときにオフ(非導通状態)となる。図17Bに示した2:1の変換回路は、図17Cに示すように、2ビットの並列データD0、D1を、並列データD0、D1に対してデータレートが2倍の直列データOUTに変換する。
このように従来のマルチプレクサは、2:1の変換回路において、入力される並列データの各ビットのデータをクロック信号の立ち下がり(あるいは立ち上がり)でラッチ回路によりラッチした後、クロック信号に同期したパスゲートを通じて出力する。2nビットの並列データに対しては、分周したクロック信号を用いて、n段のデータ変換(2ビットの並列データから1ビットの直列データへの変換)を繰り返す。
前述した従来のデマルチプレクサやマルチプレクサで高速な動作を実現するには、分周クロック信号を含むクロック信号とデータ信号との間のタイミング精度が重要であり、精度の高いタイミング制御が求められる。また、データのビット幅が大きいと、変換回路によるデータ変換の繰り返しによりデータ変換の回数が多くなり、各回路がラッチ動作に伴って内部電位の反転を繰り返すため、消費電力が大きくなる。
クロック信号の立ち上がりエッジからクロック信号を逓倍した周期の第1信号を生成する第1カウンタと、クロック信号の立ち下がりエッジからクロック信号を逓倍した周期の第2信号を生成する第2カウンタと、第1信号と第2信号との排他的論理和演算を行ってクロック信号を生成し回路部に出力する排他的論理和演算回路とを有する半導体集積回路が提案されている(例えば、特許文献1参照)。この半導体集積回路は、第1信号が転送される第1ライン及び第2信号が転送される第2ラインの末端と回路部との間に排他的論理和演算回路を複数配設することで、各回路までのクロック信号の遅延時間のばらつき抑制を図っている。
特開2010−41156号公報
本発明の目的は、低消費電力の回路構成で正確なタイミングを有する分周クロック信号を生成することができる分周回路及び半導体集積回路を提供することにある。
分周回路の一態様は、クロック信号の立ち上がりで駆動される複数の第1ラッチ回路及び前記クロック信号の立ち下がりで駆動される複数の第2ラッチ回路を含み、前段のラッチ回路のデータ出力ノードが後段のラッチ回路のデータ入力ノードに接続される形式で、複数の第1ラッチ回路の各々が複数の第2ラッチ回路の中の隣接する第2ラッチ回路に接続されるように、複数の第1ラッチ回路及び複数の第2ラッチ回路の各々が交互に接続されることで形成されるループの形状に、直列接続された複数のラッチ回路と、複数のラッチ回路は、各々が互いに隣接する第1ラッチ回路と第2ラッチ回路からなる複数のラッチ回路対により構成され、各々のラッチ回路対における第1ラッチ回路及び第2ラッチ回路の出力のレベルの組み合わせに基づいて、位相の異なる複数の分周クロック信号を生成し、複数の分周クロック信号における隣接する位相の間の位相差は互いに同一であり、複数の分周クロック信号のうち隣接する位相を有する2つの分周クロック信号は、隣接する2つのラッチ回路対によって生成される生成回路とを有する。
開示の分周回路は、交互にクロック信号の立ち上がり又は立ち下がりで駆動されるラッチ回路を接続し、複数のラッチ回路の出力のレベルの組み合わせを基に位相の異なる複数の分周クロック信号を生成することで低消費電力の回路構成で正確なタイミングを有する分周クロック信号を生成することができる。
図1は、本発明の第1の実施形態における半導体集積回路の構成例を示す図である。 図2は、本実施形態におけるラッチ回路の構成例を示す図である。 図3は、本実施形態におけるXOR回路の構成例を示す図である。 図4は、本実施形態におけるXOR回路の回路構成例を示す図である。 図5は、本実施形態におけるXOR回路の他の構成例を示す図である。 図6は、第1の実施形態における半導体集積回路の動作例を示すタイミングチャートである。 図7は、第1の実施形態における半導体集積回路の他の構成例を示す図である。 図8は、図7に示す半導体集積回路の回路構成及びレイアウトの例を示す図である。 図9は、本発明の第2の実施形態における半導体集積回路の構成例を示す図である。 図10は、第2の実施形態における半導体集積回路の動作例を示すタイミングチャートである。 図11は、本発明の実施形態における分周回路の他の構成例を示す図である。 図12は、図11に示す分周回路の動作例を示すタイミングチャートである。 図13は、本発明の実施形態における分周回路の他の構成例を示す図である。 図14は、図13に示す分周回路の動作例を示すタイミングチャートである。 図15は、シリアライザ/デシリアライザの構成例を示す図である。 図16Aは、従来のデマルチプレクサの構成例を示す図である。 図16Bは、1:2の変換回路の構成例を示す図である。 図16Cは、図16Bに示す変換回路の動作を示すタイミングチャートである。 図17Aは、従来のマルチプレクサの構成例を示す図である。 図17Bは、2:1の変換回路の構成例を示す図である。 図17Cは、図17Bに示す変換回路の動作を示すタイミングチャートである。
以下、本発明の実施形態を図面に基づいて説明する。
(第1の実施形態)
本発明の第1の実施形態について説明する。
図1は、第1の実施形態による半導体集積回路の構成例を示す図である。第1の実施形態による半導体集積回路はデマルチプレクサであり、図1には、入力される直列データ(シリアルデータ)を4ビットの並列データ(パラレルデータ)にシリアル−パラレル変換するデマルチプレクサを一例として示している。
第1の実施形態におけるデマルチプレクサは、図1に示すように、ラッチ回路11−0〜11−7、ラッチ回路12−0〜12−3、排他的論理和演算回路(XOR回路)22−0〜22−3、インバータ21、23−0〜23−3、及びインバータ群24−0〜24−3を有する。
ラッチ回路11−0〜11−7の各々は、クロック端子に入力されるクロック信号がハイレベルであるときに、データ入力端子Dに入力されるデータをスルー出力し、クロック信号の立ち下がり(ハイレベルからローレベルへの遷移)でデータをラッチする。ラッチ回路11−i(iは添え字であり、iは0〜6の整数)の反転出力端子QXとラッチ回路11−(i+1)のデータ入力端子Dとが接続される。ラッチ回路11−7の反転出力端子QXとラッチ回路11−0のデータ入力端子Dとがインバータ21を介して接続される。すなわち、ラッチ回路11−0〜11−7は、ループ状に直列接続され、インバータ21は、ループ状に接続されたラッチ回路11−0〜11−7に直列に接続される。
ラッチ回路11−0〜11−7のクロック端子には、クロック信号CLK又はクロック信号CLKXが入力される。クロック信号CLKXは、クロック信号CLKを論理反転したクロック信号である。ラッチ回路11−0、11−2、11−4、11−6のクロック端子には、クロック信号CLK又はクロック信号CLKXの一方が入力され、ラッチ回路11−1、11−3、11−5、11−7のクロック端子には、クロック信号CLK又はクロック信号CLKXの他方が入力される。
つまり、ラッチ回路11−0〜11−7は、クロック信号CLKの立ち上がり又は立ち下がりの一方に同期してデータをラッチする(駆動される)ラッチ回路と、クロック信号CLKの立ち上がり又は立ち下がりの他方に同期してデータをラッチする(駆動される)ラッチ回路とが交互に接続される。図1には、ラッチ回路11−0、11−2、11−4、11−6のクロック端子にクロック信号CLKXが入力され、ラッチ回路11−1、11−3、11−5、11−7のクロック端子にクロック信号CLKが入力される例を示している。
XOR回路22−0は、ラッチ回路11−0の出力(反転出力)n0及びラッチ回路11−1の出力(反転出力)n1が入力され、それらを排他的論理和演算した結果を出力する。インバータ23−0は、XOR回路22−0の出力が入力され、それを論理反転して分周クロック信号clk0として出力する。XOR回路22−1は、ラッチ回路11−2の出力(反転出力)n2及びラッチ回路11−3の出力(反転出力)n3が入力され、それらを排他的論理和演算した結果を出力する。インバータ23−1は、XOR回路22−1の出力が入力され、それを論理反転して分周クロック信号clk1として出力する。
XOR回路22−2は、ラッチ回路11−4の出力(反転出力)n4及びラッチ回路11−5の出力(反転出力)n5が入力され、それらを排他的論理和演算した結果を出力する。インバータ23−2は、XOR回路22−2の出力が入力され、それを論理反転して分周クロック信号clk2として出力する。XOR回路22−3は、ラッチ回路11−6の出力(反転出力)n6及びラッチ回路11−7の出力(反転出力)n7が入力され、それらを排他的論理和演算した結果を出力する。インバータ23−3は、XOR回路22−3の出力が入力され、それを論理反転して分周クロック信号clk3として出力する。
ラッチ回路12−0〜12−3の各々は、クロック端子に入力されるクロック信号がハイレベルであるときに、データ入力端子Dに入力されるデータをスルー出力し、クロック信号の立ち下がり(ハイレベルからローレベルへの遷移)でデータをラッチする。ラッチ回路12−j(jは添え字であり、jは0〜3の整数)は、データ入力端子Dに入力データ(直列データ)DATAがインバータ群24−jを介して入力され、クロック端子に分周クロック信号clkjが入力される。また、ラッチ回路12−jは、出力端子Qより4ビットの並列データの内の出力データDOUTjを出力する。
図1に示した第1の実施形態におけるデマルチプレクサは、ラッチ回路11−0〜11−7、インバータ21、XOR回路22−0〜22−3、及びインバータ23−0〜23−3を含む回路により分周回路を実現し、入力されるクロック信号CLKから分周クロック信号clk0〜clk3を生成する。ここで、分周クロック信号clk0〜clk3は、クロック信号CLKを4倍の周期に分周した(4分周した)クロック信号であり、クロック信号CLKの1周期の間隔で分周クロック信号clk0〜clk3が順に立ち下がる。この分周クロック信号clk0〜clk3をラッチ回路12−0〜12−3に入力し、ラッチ回路12−0〜12−3が分周クロック信号clk0〜clk3に基づくタイミングで入力データDATAをラッチして出力することで、入力データDATAを4ビットの出力データDOUT0〜DOUT3に変換する。
図2は、ラッチ回路11の構成例を示す図である。ラッチ回路11は、トランジスタ101、102、103、104、105を有する。Pチャネル型トランジスタ101は、ソースが電源電圧の供給ノードに接続され、ドレインがPチャネル型トランジスタ102のソースに接続され、ゲートがデータ入力端子Dに接続される。Pチャネル型トランジスタ102は、ドレインがNチャネル型トランジスタ103のドレインに接続され、ゲートにクロック信号CLKBが供給される。
Nチャネル型トランジスタ103は、ソースがNチャネル型トランジスタ104のドレインに接続され、ゲートにクロック信号CLKAが供給される。Nチャネル型トランジスタ104は、ソースが基準電位の供給ノードに接続され、ゲートがデータ入力端子Dに接続される。Pチャネル型トランジスタ102のドレインとNチャネル型トランジスタ103のドレインとの接続点が、反転出力端子QXに接続される。また、反転出力端子QXは、パワーダウンスイッチとしてのトランジスタ105を介して基準電位の供給ノードに接続される。クロック信号CLKAは、ラッチ回路11のクロック端子に入力されるクロック信号であり、クロック信号CLKBは、それを論理反転した信号である。
図2に示したラッチ回路11は、クロック信号CLKA(クロック端子に入力されるクロック信号)がハイレベルであるときに、トランジスタ102、103がオン状態となり、データ入力端子Dの入力値を反転して反転出力端子QXより出力し、ローレベルであるときにトランジスタ102、103がオフ状態になる。このように本実施形態ではラッチ回路11の各々は、インバータ1段分の遅延しか有しないので、分周回路としての高速動作が実現可能である。なお、図1に示したラッチ回路12−0〜12−3についても、図2に示した構成と同様にし、ラッチ回路の出力部にインバータを追加して出力を正転させればよい。
図3は、XOR回路22の構成例を示す図である。XOR回路22は、インバータ201及びパスゲート(スイッチ)202を有する。インバータ201は、XOR回路22の一方の入力Aがハイレベルであるときに、XOR回路22の他方の入力Bを論理反転してXOR回路22の出力OUTとして出力する。また、パスゲート202は、XOR回路22の一方の入力Aがローレベルである(反転した入力AXがハイレベルである)ときにオン(導通状態)となり、XOR回路22の他方の入力BをXOR回路22の出力OUTとして出力する。図4は、図3に示したXOR回路22の回路構成例を示す図であり、例えば4つのトランジスタ301〜304を有する。
ここで、前述したXOR回路22は、入力A、Bに対する負荷が非対称であり、入力値に応じて遅延が変化する。例えば、入力Bがそのまま出力されるときと反転して出力されるときとで遅延が異なる。本実施形態では、XOR回路22がラッチ回路11の出力電位(ノード電位)の検出を行うため、XOR回路22は遅延及びその変動が小さいことが好ましい。前述した構成と異なる回路の組み合わせでもXOR回路を実現することは可能であるが、一般的には回路構成が非対称となって遅延が異なったり、対称な回路構成にすると複雑になり遅延が大きくなったりしてしまう。それに対して、例えば図5に示すような構成とすることで、入力A、Bに対する負荷が対称で、かつ遅延が小さいXOR回路22を実現することができる。
図5は、XOR回路22の他の構成例を示す図である。XOR回路22は、トランジスタ401〜404、411〜414を有する。Pチャネル型トランジスタ401は、ソースが電源電圧の供給ノードに接続され、ドレインがPチャネル型トランジスタ402のソースに接続され、ゲートにXOR回路22の入力Bが入力される。Pチャネル型トランジスタ402は、ドレインがNチャネル型トランジスタ403のドレインに接続され、ゲートにXOR回路22の入力Aを論理反転した入力AXが入力される。Nチャネル型トランジスタ403は、ソースがNチャネル型トランジスタ404のドレインに接続され、ゲートにXOR回路22の入力Aが入力される。Nチャネル型トランジスタ404は、ソースが基準電位の供給ノードに接続され、ゲートにXOR回路22の入力Bが入力される。
また、Pチャネル型トランジスタ411は、ソースが電源電圧の供給ノードに接続され、ドレインがPチャネル型トランジスタ412のソースに接続され、ゲートにXOR回路22の入力Bを論理反転した入力BXが入力される。Pチャネル型トランジスタ412は、ドレインがNチャネル型トランジスタ413のドレインに接続され、ゲートにXOR回路22の入力Aが入力される。Nチャネル型トランジスタ413は、ソースがNチャネル型トランジスタ414のドレインに接続され、ゲートにXOR回路22の入力Aを論理反転した入力AXが入力される。Nチャネル型トランジスタ414は、ソースが基準電位の供給ノードに接続され、ゲートにXOR回路22の入力Bを論理反転した入力BXが入力される。
Pチャネル型トランジスタ402のドレインとNチャネル型トランジスタ403のドレインとの接続点、及びPチャネル型トランジスタ412のドレインとNチャネル型トランジスタ413のドレインとの接続点が、XOR回路22の出力OUTの出力ノードに接続される。XOR回路22を図5に示すように構成することで、入力A、Bに対する負荷が対称となり、かつインバータ2段分の遅延量で動作することが可能となる。これにより、クロック信号CLKの立ち下がりに同期した正確なタイミングで分周クロック信号を発生することが可能になる。
図6は、第1の実施形態におけるデマルチプレクサの動作例を示すタイミングチャートである。図6に示すように、デマルチプレクサにクロック信号CLKが入力されると、ラッチ回路11−0〜11−7が、互いに異なるタイミングでクロック信号CLKの4周期毎にそれぞれ反転する出力n0〜n7を出力する。
そして、XOR回路22−0が隣り合うラッチ回路11−0、11−1の出力n0、n1を論理演算し、インバータ23−0がXOR回路22−0の出力を反転することにより、出力n0、n1の論理値が同じときにハイレベルとなる分周クロック信号clk0が生成される。XOR回路22−1が隣り合うラッチ回路11−2、11−3の出力n2、n3を論理演算し、インバータ23−1がXOR回路22−1の出力を反転することにより、出力n2、n3の論理値が同じときにハイレベルとなる分周クロック信号clk1が生成される。
同様にして、XOR回路22−2が隣り合うラッチ回路11−4、11−5の出力n4、n5を論理演算し、インバータ23−2がXOR回路22−2の出力を反転することにより、出力n4、n5の論理値が同じときにハイレベルとなる分周クロック信号clk2が生成される。XOR回路22−3が隣り合うラッチ回路11−6、11−7の出力n6、n7を論理演算し、インバータ23−3がXOR回路22−3の出力を反転することにより、出力n6、n7の論理値が同じときにハイレベルとなる分周クロック信号clk3が生成される。
ラッチ回路12−0〜12−3が、供給される分周クロック信号clk0〜clk3の立ち下がりで入力データDATAをラッチして出力データDOUT0〜DOUT3として出力する。このようにして、直列データ(シリアルデータ)である入力データDATAが4ビットの並列データ(パラレルデータ)である出力データDOUT0〜DOUT3に変換され出力される。
第1の実施形態では、複数の図2に示したラッチ回路11−0〜11−7をループ状に直列接続し、ラッチ回路11−0〜11−7の出力n0〜n7を監視し、隣接するラッチ回路11−0〜11−7の出力n0〜n7のレベル(電位状態、論理値)の組み合わせに基づき、位相が互いに異なる分周クロック信号clk0〜clk3を生成する。ここで、各ラッチ回路11−0〜11−7内においてインバータが反転するのは、図6に示したようにクロック信号CLKの4周期に1回であるので、分周クロック信号の生成に係る消費電力は従来と比較して増加しない。したがって、本実施形態によれば、低消費電力の回路構成で正確なタイミングを有する分周クロック信号を生成することが可能となる。また、デマルチプレクサとしての動作においても、従来のようなデータ変換を繰り返さないのでデータ変換の回数が減り、動作中に1つのデータについてデータが反転する機会は多くとも1回だけであるのでデータが反転する回数が減り、消費電力を低減することができる。
ここで、本実施形態における回路は、分周回路とデマルチプレクサとが一体となっており、分周クロック信号の生成からデータのラッチまで、各位相に対して同一の回路構成を用いる。チップ上でも、各回路を均等にレイアウトすることで、プロセスや温度による素子特性の変動(遅延時間の変動)に対して、分周クロック信号を含むクロック信号とデータ信号との間のタイミング変動を抑制することが可能である。さらに、図1に示した構成では、ラッチ回路12−0〜12−3に対してインバータ群24−0〜24−3を介して入力データDATAを供給することでデータ信号の遅延量を調整しているが、図7に示すようにしてクロック信号とデータ信号との遅延を同様にすることでタイミングマージンを拡大することができる。
図7は、第1の実施形態におけるデマルチプレクサの他の構成例を示す図である。図7において、図1に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
図7に示すデマルチプレクサは、インバータ群24−0にかえて、インバータ31−0、XOR回路32−0、及びインバータ33−0を介して、入力データDATAがラッチ回路12−0のデータ入力端子Dに供給される。ラッチ回路12−1〜12−3においても、それぞれインバータ31−1〜31−3、XOR回路32−1〜32−3、及びインバータ33−1〜33−3を介して、入力データDATAがデータ入力端子Dに供給される。なお、XOR回路32−0〜32−3の一方の入力がローレベルとされ、インバータ31−0〜31−3、XOR回路32−0〜32−3、及びインバータ33−0〜33−3は直列接続されているので、入力データDATAと同じ論理値のデータ信号がラッチ回路12−0〜12−3のデータ入力端子Dに入力される。
図7に示すように構成し、クロック信号及びデータ信号のそれぞれを1つのインバータ、XOR回路、及び1つのインバータによりラッチ回路12−0〜12−3に対して伝送する。すなわち、ラッチ回路12−0〜12−3に対するクロック信号の伝送経路の一部の回路構成は、ラッチ回路12−0〜12−3に対するデータ信号の伝送経路の一部回路と同一である。これにより、ラッチ回路12−0〜12−3にそれぞれ入力される、分周クロック信号clk0〜clk3に係る伝送経路の遅延量と入力データDATAに係る伝送経路の遅延量とを等しくし、タイミングマージンをさらに拡大することができる。
図8は、図7に示したデマルチプレクサの回路構成及びレイアウトの例を示す図である。図8においては、出力データDOUT0に係る構成のみを図示している。図8において、図7に示した構成要素に対応する構成要素には同一の符号を付している。インバータ501、502は、XOR回路22−0に入力する論理反転信号を生成するためのものであり、インバータ503、504は、XOR回路32−0に入力する論理反転信号を生成するためのものである。例えば、ラッチ回路11−0、11−1及びインバータ501、502を右上に図示したようにレイアウト配置することで、各回路要素についてもそれぞれ同様のレイアウト配置が可能である。このようにして、クロック信号CLKの入力、及び入力データDATAの入力から、ラッチ回路12までのそれぞれの経路が等距離になるように各回路を配置することで、タイミング精度を向上させることができ、タイミングマージンを拡大することができる。
なお、前述した説明では、入力される直列データ(シリアルデータ)を4ビットの並列データ(パラレルデータ)にシリアル−パラレル変換するデマルチプレクサを一例として示したが、これに限定されるものではない。シリアル−パラレル変換後のビット幅に応じて、ラッチ回路11−0〜11−7、ラッチ回路12−0〜12−3、XOR回路22−0〜22−3、及びインバータ23−0〜23−3の並列数を適宜変更することで、任意のビット幅に対応可能である。
(第2の実施形態)
次に、本発明の第2の実施形態について説明する。
図9は、第2の実施形態による半導体集積回路の構成例を示す図である。第2の実施形態による半導体集積回路はマルチプレクサであり、図9には、入力される4ビットの並列データ(パラレルデータ)を直列データ(シリアルデータ)にパラレル−シリアル変換するマルチプレクサを一例として示している。
第2の実施形態におけるマルチプレクサは、図9に示すように、ラッチ回路11−0〜11−3、ラッチ回路13−0〜13−3、ラッチ回路14−0〜14−3、XOR回路42−0〜42−3、インバータ41、43−0〜43−3、及びパスゲート(スイッチ)44−0〜44−3を有する。
ラッチ回路11−0〜11−3の各々は、第1の実施形態におけるラッチ回路11−0〜11−3にそれぞれ対応し、ラッチ回路11−3の反転出力端子QXとラッチ回路11−0のデータ入力端子Dとがインバータ41を介して接続される。すなわち、ラッチ回路11−0〜11−3は、ループ状に直列接続され、インバータ41は、ループ状に接続されたラッチ回路11−0〜11−3に直列に接続される。
XOR回路42−0は、ラッチ回路11−0の出力(反転出力)n0及びラッチ回路11−1の出力(反転出力)n1が入力され、それらを排他的論理和演算した結果を出力する。インバータ43−0は、XOR回路42−0の出力が入力され、それを論理反転して分周クロック信号clk0として出力する。XOR回路42−1は、ラッチ回路11−1の出力(反転出力)n1及びラッチ回路11−2の出力(反転出力)n2が入力され、それらを排他的論理和演算した結果を出力する。インバータ43−1は、XOR回路42−1の出力が入力され、それを論理反転して分周クロック信号clk1として出力する。
XOR回路42−2は、ラッチ回路11−2の出力(反転出力)n2及びラッチ回路11−3の出力(反転出力)n3が入力され、それらを排他的論理和演算した結果を出力する。インバータ43−2は、XOR回路42−2の出力が入力され、それを論理反転して分周クロック信号clk2として出力する。XOR回路42−3は、ラッチ回路11−3の出力(反転出力)n3及びラッチ回路11−0の出力(反転出力)n0が入力され、それらを排他的論理和演算した結果を出力する。インバータ43−3は、XOR回路42−3の出力が入力され、それを論理反転して分周クロック信号clk3として出力する。
ラッチ回路13−0〜13−3、14−0〜14−3の各々は、クロック端子に入力されるクロック信号がハイレベルであるときに、データ入力端子Dに入力されるデータをスルー出力し、クロック信号の立ち下がり(ハイレベルからローレベルへの遷移)でデータをラッチする。
ラッチ回路13−m(mは添え字であり、mは0〜3の整数)は、入力される4ビットの並列データの内の入力データDINmがデータ入力端子Dに入力され、クロック端子に分周クロック信号clk0が入力される。また、ラッチ回路13−mは、出力端子Qより出力dmを出力する。ラッチ回路14−mは、ラッチ回路13−mの出力dmがデータ入力端子Dに入力され、クロック端子に分周クロック信号clkmが入力される。また、ラッチ回路14−mは、出力端子Qより出力qmを出力する。
パスゲート44−mは、入力される制御信号がハイレベルであるときにオン(導通状態)となり、ラッチ回路14−mの出力qmを出力データDOUTとして出力し、入力される制御信号がローレベルであるときにオフ(非導通状態)となる。パスゲート44−0には制御信号として分周クロック信号clk1が入力され、パスゲート44−1には制御信号として分周クロック信号clk2が入力される。また、パスゲート44−2には制御信号として分周クロック信号clk3が入力され、パスゲート44−3には制御信号として分周クロック信号clk0が入力される。なお、ラッチ回路11−0〜11−3やXOR回路42−0〜42−3等の各回路の内部構成は、第1の実施形態と同様である。
図9に示した第2の実施形態におけるマルチプレクサは、ラッチ回路11−0〜11−3、インバータ41、XOR回路42−0〜42−3、及びインバータ43−0〜43−3を含む回路により分周回路を実現し、入力されるクロック信号CLKから分周クロック信号clk0〜clk3を生成する。ここで、分周クロック信号clk0〜clk3は、パルス幅(ハイレベルとなる期間)がクロック信号CLKの(1/2)周期であって、かつクロック信号CLKを2倍の周期に分周した(2分周した)クロック信号であり、クロック信号CLKの(1/2)周期の間隔で分周クロック信号clk0〜clk3が順に立ち下がる。
この分周クロック信号clk0〜clk3をラッチ回路13−0〜13−3、14−0〜14−3に入力し、ラッチ回路13−0〜13−3、14−0〜14−3が分周クロック信号clk0〜clk3に基づくタイミングで入力データDIN0〜DIN3をラッチして、パスゲート44−0〜44−3を介して順に出力する。このようにして、図9に示したマルチプレクサは、4ビットの入力データDIN0〜DIN3を直列の出力データDOUTに変換する。
図10は、第2の実施形態におけるマルチプレクサの動作例を示すタイミングチャートである。図10に示すように、マルチプレクサにクロック信号CLKが入力されると、ラッチ回路11−0〜11−3が、互いに異なるタイミングでクロック信号CLKの2周期毎に反転する出力n0〜n3を出力する。
そして、XOR回路42−0が隣り合うラッチ回路11−0、11−1の出力n0、n1を論理演算し、インバータ43−0がXOR回路42−0の出力を反転することにより、出力n0、n1の論理値が同じときにハイレベルとなる分周クロック信号clk0が生成される。XOR回路42−1が隣り合うラッチ回路11−1、11−2の出力n1、n2を論理演算し、インバータ43−1がXOR回路42−1の出力を反転することにより、出力n1、n2の論理値が同じときにハイレベルとなる分周クロック信号clk1が生成される。
同様にして、XOR回路42−2が隣り合うラッチ回路11−2、11−3の出力n2、n3を論理演算し、インバータ43−2がXOR回路42−2の出力を反転することにより、出力n2、n3の論理値が同じときにハイレベルとなる分周クロック信号clk2が生成される。XOR回路42−3が隣り合うラッチ回路11−3、11−0の出力n3、n0を論理演算し、インバータ43−3がXOR回路42−3の出力を反転することにより、出力n3、n0の論理値が同じときにハイレベルとなる分周クロック信号clk3が生成される。
ここで、入力データDIN0〜DIN3は、分周クロック信号clk0のパルスを含む周期で入力されるものとする。言い換えれば、分周クロック信号clk0がハイレベルである期間(その後の立ち下がり時を含む)は、入力データDIN0〜DIN3が変化することはないものとする。そして、ラッチ回路13−0〜13−3が、供給される分周クロック信号clk0の立ち下がりで入力データDIN0〜DIN3をそれぞれラッチする。
続いて、ラッチ回路14−0〜14−3が、供給される分周クロック信号clk0〜clk3の立ち下がりで、対応するラッチ回路13−0〜13−3の出力d0〜d3をラッチする。したがって、ラッチ回路14−0〜14−3の出力q0〜q3は、供給される分周クロック信号clk0〜clk3に同期して出力される。
そして、ラッチ回路14−0〜14−3の出力q0〜q3は、次の位相の分周クロック信号(例えば分周クロック信号clk0であれば分周クロック信号clk1)に応じてパスゲート44−0〜44−3を介して出力データDOUTとして出力される。このようにして、4ビットの並列データ(パラレルデータ)である入力データDIN0〜DIN3が直列データ(シリアルデータ)である出力データDOUTに変換され出力される。
第2の実施形態によれば、第1の実施形態と同様に、低消費電力の回路構成で正確なタイミングを有する分周クロック信号を生成することが可能となるとともに、マルチプレクサとしての動作においてもデータ変換の回数が減り、消費電力を低減することができる。
また、本実施形態における回路においても、分周回路とマルチプレクサとが一体となっており、分周クロック信号の生成からデータのラッチ、出力まで、各位相に対して同一の回路構成を用いる。チップ上でも、各回路を均等にレイアウトすることで、プロセスや温度による素子特性の変動(遅延時間の変動)に対して、分周クロック信号を含むクロック信号とデータ信号との間のタイミング変動を抑制することが可能である。
また、前述した説明では、入力される4ビットの並列データ(パラレルデータ)を直列データ(シリアルデータ)にパラレル−シリアル変換するマルチプレクサを一例として示したが、これに限定されるものではない。パラレル−シリアル変換する並列データのビット幅に応じて、ラッチ回路11−0〜11−3、ラッチ回路13−0〜13−3、14−0〜14−3、XOR回路42−0〜42−3、インバータ43−0〜43−3、及びパスゲート44−0〜44−3の並列数を適宜変更することで、任意のビット幅に対応可能である。
(他の実施形態)
以下、本発明の実施形態における分周回路の他の構成について説明する。
図11は、本実施形態における分周回路の他の構成例を示す図である。ラッチ回路11−0〜11−3の各々は、第1の実施形態におけるラッチ回路11−0〜11−3にそれぞれ対応し、ラッチ回路11−3の反転出力端子QXとラッチ回路11−0のデータ入力端子Dとがインバータ51を介して接続される。すなわち、ラッチ回路11−0〜11−3は、ループ状に直列接続され、インバータ51は、ループ状に接続されたラッチ回路11−0〜11−3に直列に接続される。
論理積演算回路(AND回路)52は、ラッチ回路11−0の出力(反転出力)n0及びラッチ回路11−1の出力(反転出力)n1が入力され、それらを論理積演算した結果を分周クロック信号clk0として出力する。否定論理和演算回路(NOR回路)53は、ラッチ回路11−0の出力(反転出力)n0及びラッチ回路11−1の出力(反転出力)n1が入力され、それらを否定論理和演算した結果を分周クロック信号clk2として出力する。
AND回路54は、ラッチ回路11−2の出力(反転出力)n2及びラッチ回路11−3の出力(反転出力)n3が入力され、それらを論理積演算した結果を分周クロック信号clk1として出力する。NOR回路55は、ラッチ回路11−2の出力(反転出力)n2及びラッチ回路11−3の出力(反転出力)n3が入力され、それらを否定論理和演算した結果を分周クロック信号clk3として出力する。
図11に示した分周回路によれば、第1の実施形態で示した構成とは異なる構成で、図12に示すように第1の実施形態と同様の分周クロック信号clk0〜clk3を生成することができる。なお、図11に示した構成では、入力されるクロック信号の立ち上がり及び立ち下がりの両方でパルスを発生させるので、入力されるクロック信号のデューティは50%とする。
また、本実施形態における分周回路は、偶数分周の分周クロック信号に限らず、奇数分周や0.5刻みで分周した分周クロック信号も生成可能である。図13は、本実施形態における分周回路の他の構成例を示す図であり、入力されるクロック信号CLKを3分周した分周クロック信号CLK3及び1.5分周した分周クロック信号CLK15を生成する分周回路を一例として示している。
ラッチ回路11−0〜11−5の各々は、第1の実施形態におけるラッチ回路11−0〜11−5にそれぞれ対応し、ラッチ回路11−5の反転出力端子QXとラッチ回路11−0のデータ入力端子Dとがインバータ61を介して接続される。すなわち、ラッチ回路11−0〜11−5は、ループ状に直列接続され、インバータ61は、ループ状に接続されたラッチ回路11−0〜11−5に直列に接続される。
XOR回路62は、ラッチ回路11−0の出力(反転出力)n0及びラッチ回路11−3の出力(反転出力)n3が入力され、それらを排他的論理和演算した結果を3分周の分周クロック信号CLK3として出力する。XOR回路63は、ラッチ回路11−0の出力(反転出力)n0及びラッチ回路11−1の出力(反転出力)n1が入力され、それらを排他的論理和演算した結果を出力する。XOR回路64は、ラッチ回路11−3の出力(反転出力)n3及びラッチ回路11−4の出力(反転出力)n4が入力され、それらを排他的論理和演算した結果を出力する。XOR回路65は、XOR回路63の出力q0及びXOR回路64の出力q1が入力され、それらを排他的論理和演算した結果を1.5分周の分周クロック信号CLK15として出力する。
図14は、図13に示した分周回路の動作例を示すタイミングチャートである。図14に示すように、クロック信号CLKが入力されると、ラッチ回路11−0〜11−5が、互いに異なるタイミングでクロック信号CLKの3周期毎に反転する出力n0〜n5を出力する。XOR回路62がラッチ回路11−0、11−3の出力n0、n3を論理演算することにより、3分周の分周クロック信号CLK3が生成される。
また、XOR回路63がラッチ回路11−0、11−1の出力n0、n1を論理演算することにより、出力n0、n1の論理値が同じときにローレベルとなる出力q0を出力する。同様に、XOR回路64がラッチ回路11−3、11−4の出力n3、n4を論理演算することにより、出力n3、n4の論理値が同じときにローレベルとなる出力q1を出力する。そして、XOR回路65がXOR回路63、64の出力q0、q1を論理演算することにより、クロック信号CLKの1.5周期毎に立ち上がる(又は立ち下がる)1.5分周の分周クロック信号CLK15が生成される。
このように本実施形態によれば、分周回路のラッチ回路の数や分周クロック信号の生成に使用するラッチ回路の出力(ノード)の組み合わせを適宜選択することで、任意の分周クロック信号を生成することができる。本実施形態における分周回路は、例えば、PLL(Phase Locked Loop)回路内の周波数分周器や、クロック信号の周波数を変換して他の回路に供給する場合等に使用可能である。
また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
クロック信号の立ち上がり、立ち下がりで駆動されるラッチ回路を交互に接続し、複数のラッチ回路の出力のレベルの組み合わせを基に位相の異なる複数の分周クロック信号を生成することで低消費電力の回路構成で正確なタイミングを有する分周クロック信号を生成することができ、消費電力を低減したデマルチプレクサやマルチプレクサを提供することができる。

Claims (10)

  1. クロック信号の立ち上がりで駆動される複数の第1ラッチ回路及び前記クロック信号の立ち下がりで駆動される複数の第2ラッチ回路を含み、前段のラッチ回路のデータ出力ノードが後段のラッチ回路のデータ入力ノードに接続される形式で、前記複数の第1ラッチ回路の各々が前記複数の第2ラッチ回路の中の隣接する第2ラッチ回路に接続されるように、前記複数の第1ラッチ回路及び前記複数の第2ラッチ回路の各々が交互に接続されることで形成されるループの形状に、直列接続された複数のラッチ回路と、
    前記複数のラッチ回路は、各々が互いに隣接する前記第1ラッチ回路と前記第2ラッチ回路からなる複数のラッチ回路対により構成され、各々の前記ラッチ回路対における前記第1ラッチ回路及び前記第2ラッチ回路の出力のレベルの組み合わせに基づいて、位相の異なる複数の分周クロック信号を生成し、前記複数の分周クロック信号における隣接する位相の間の位相差は互いに同一であり、前記複数の分周クロック信号のうち隣接する位相を有する2つの分周クロック信号は、隣接する2つの前記ラッチ回路対によって生成される生成回路とを有する分周回路。
  2. 前記生成回路は、前記複数の分周クロック信号のそれぞれを、前記複数のラッチ回路の内の隣接するラッチ回路の出力を論理演算して生成することを特徴とする請求項1記載の分周回路。
  3. 前記クロック信号の立ち上がりで駆動されるラッチ回路は、前記クロック信号がローレベルであるときに導通状態となり、前記クロック信号がハイレベルであるときに非導通状態となるインバータであり、
    前記クロック信号の立ち下がりで駆動されるラッチ回路は、前記クロック信号がハイレベルであるときに導通状態となり、前記クロック信号がローレベルであるときに非導通状態となるインバータであることを特徴とする請求項1記載の分周回路。
  4. 前記生成回路は、位相の異なる複数の分周クロック信号を、前記複数のラッチ回路の内の隣接するラッチ回路の出力を論理演算して生成する排他的論理和演算回路を複数有し、
    前記排他的論理和演算回路の各々は、一方の入力に応じて選択的に動作し、他方の入力を反転して出力する2つのインバータが並列接続されていることを特徴とする請求項1記載の分周回路。
  5. 前記生成回路は、前記複数のラッチ回路の出力のレベルの組み合わせの論理演算を複数段行うことで、前記クロック信号の周期の奇数倍又は前記クロック信号の(1/2)周期の奇数倍の周期を有する分周クロック信号を、前記複数の分周クロック信号の少なくとも1つとして生成することを特徴とする請求項1記載の分周回路。
  6. クロック信号の立ち上がりで駆動される複数の第1ラッチ回路及び前記クロック信号の立ち下がりで駆動される複数の第2ラッチ回路を含み、前段のラッチ回路のデータ出力ノードが後段のラッチ回路のデータ入力ノードに接続される形式で、前記複数の第1ラッチ回路の各々が前記複数の第2ラッチ回路の中の隣接する第2ラッチ回路に接続されるように、前記複数の第1ラッチ回路及び前記複数の第2ラッチ回路の各々が交互に接続されることで形成されるループの形状に、直列接続された複数のラッチ回路と、
    前記複数のラッチ回路は、各々が互いに隣接する前記第1ラッチ回路と前記第2ラッチ回路からなる複数のラッチ回路対により構成され、各々の前記ラッチ回路対における前記第1ラッチ回路及び前記第2ラッチ回路の出力のレベルの組み合わせに基づいて、位相の異なる複数の分周クロック信号を生成し、前記複数の分周クロック信号における隣接する位相の間の位相差は互いに同一であり、前記複数の分周クロック信号のうち隣接する位相を有する2つの分周クロック信号は、隣接する2つの前記ラッチ回路対によって生成される生成回路と、
    前記複数の分周クロック信号に基づいて、入力されるシリアルデータをシリアル−パラレル変換して出力する変換回路とを有することを特徴とする半導体集積回路。
  7. 前記変換回路は、前記複数の分周クロック信号の内のそれぞれ異なる1つの前記分周クロック信号を受け、受けた前記分周クロック信号に基づいて前記シリアルデータをラッチして出力する複数のラッチ回路を有することを特徴とする請求項6記載の半導体集積回路。
  8. 前記ラッチ回路に対する前記分周クロック信号の伝送経路の一部の回路構成と、前記ラッチ回路に対する前記シリアルデータの伝送経路の一部の回路構成とが同一であることを特徴とする請求項7記載の半導体集積回路。
  9. クロック信号の立ち上がりで駆動される複数の第1ラッチ回路及び前記クロック信号の立ち下がりで駆動される複数の第2ラッチ回路を含み、前段のラッチ回路のデータ出力ノードが後段のラッチ回路のデータ入力ノードに接続される形式で、前記複数の第1ラッチ回路の各々が前記複数の第2ラッチ回路の中の隣接する第2ラッチ回路に接続されるように、前記複数の第1ラッチ回路及び前記複数の第2ラッチ回路の各々が交互に接続されることで形成されるループの形状に、直列接続された複数のラッチ回路と、
    前記複数のラッチ回路は、各々が互いに隣接する前記第1ラッチ回路と前記第2ラッチ回路からなる複数のラッチ回路対により構成され、各々の前記ラッチ回路対における前記第1ラッチ回路及び前記第2ラッチ回路の出力のレベルの組み合わせに基づいて、位相の異なる複数の分周クロック信号を生成し、前記複数の分周クロック信号における隣接する位相の間の位相差は互いに同一であり、前記複数の分周クロック信号のうち隣接する位相を有する2つの分周クロック信号は、隣接する2つの前記ラッチ回路対によって生成される生成回路と、
    前記複数の分周クロック信号に基づいて、入力されるパラレルデータをパラレル−シリアル変換して出力する変換回路とを有することを特徴とする半導体集積回路。
  10. 前記変換回路は、前記複数の分周クロック信号の内のそれぞれ異なる1つの前記分周クロック信号で前記パラレルデータをラッチする複数のラッチ回路と、
    前記ラッチ回路の出力を前記複数の分周クロック信号の内のそれぞれ異なる1つの前記分周クロック信号に基づいて出力する複数のパスゲートとを有することを特徴とする請求項9記載の半導体集積回路。
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