JP6684218B2 - 分周回路及び半導体集積回路 - Google Patents

Description

本発明は、分周回路及び半導体集積回路に関する。

情報処理機器間でのデータ通信は、通信量が増加しており、パラレルデータ伝送ではビット幅とともに配線数を増やすことに限界がある。そこで、通信量の増加に対応するため、各デバイスにシリアライザ／デシリアライザ（Serializer/Deserializer：ＳｅｒＤｅｓ）を搭載し、デバイス間のデータ通信をシリアルデータ伝送により行うものがある。

図１５は、ＳｅｒＤｅｓの構成例を示す図である。ＳｅｒＤｅｓ６０１は、制御回路６０２、発振回路（ＰＬＬ）６０３、送信系（ＴＸ）回路、及び受信系（ＲＸ）回路等を有する。送信系回路は、ＳｅｒＤｅｓ６０１が搭載されるデバイス内部のパラレルデータを受け取り、マルチプレクサ（ＭＵＸ）６０４によりパラレル−シリアル変換を実行してシリアルデータに変換した後、フィードフォワードイコライザ（ＦＦＥ）６０５により電圧波形を整形しドライバ６０６を介してデバイス外部に出力する。

受信系回路は、デバイス外部からイコライザ６０７を介してシリアルデータを受信し、デシジョンフィードバックイコライザ（ＤＦＥ）６０８及びクロックデータリカバリ（ＣＤＲ）６０９によりデータ及びクロック信号を再生する。受信系回路は、このデータをデマルチプレクサ（ＤＥＭＵＸ）６１０によりシリアル−パラレル変換してパラレルデータに変換し、デバイス内部のプロセッサ等に対して出力する。

図１６Ａは、ＳｅｒＤｅｓに用いられる従来のデマルチプレクサの構成例を示す図である。図１６Ａには、デマルチプレクサに入力される直列データ（シリアルデータ）を４ビットの並列データ（パラレルデータ）に変換するデマルチプレクサを一例として示している。なお、本明細書において、＜“信号名”Ｘ＞又は＜“信号名”ｘ＞は、その“信号名”が示す信号を論理反転した信号（相補の信号）である。

図１６Ａにおいて、１：２の変換回路７０１は、分周器７０２から出力される分周クロック信号ｃｌｋ２、ｃｌｋ２ｘを用いて、入力される直列データＤＡＴＡを２ビットの並列データに変換する。分周クロック信号ｃｌｋ２、ｃｌｋ２ｘは、入力されるクロック信号ＣＬＫ、ＣＬＫＸを２倍の周期に分周した（２分周した）クロック信号である。

１：２の変換回路７０１は、図１６Ｂに示すように接続された４つのラッチ回路７１１、７１２、７１３、７１４を有する。ラッチ回路７１１〜７１４の各々は、入力されるクロック信号がハイレベルであるときに、入力Ｄの値が出力Ｑに伝わり、クロック信号の立ち下がり（ハイレベルからローレベルへの遷移時）で入力Ｄの値をラッチしてクロック信号がローレベルであるときに出力Ｑを保持する。図１６Ｂに示した１：２の変換回路は、図１６Ｃに示すように、クロック信号ＣＬＫに同期して遷移する直列データＤＡＴＡを、２倍の周期の分周クロック信号ｃｌｋ２に同期して遷移する２ビットの並列データＤ０、Ｄ１に変換する。

１：２の変換回路７０３、７０４は、分周器７０５から出力される分周クロック信号を用いて、１：２の変換回路７０１で変換された２ビットの並列データにおけるそれぞれのビットのデータを直列データとして２ビットの並列データに変換する。分周器７０５から出力される分周クロック信号は、分周クロック信号ｃｌｋ２、ｃｌｋ２ｘを２分周したクロック信号である。１：２の変換回路７０３、７０４の構成は、１：２の変換回路７０１と同様である。

このように従来のデマルチプレクサは、入力クロック信号を２分周し、分周クロック信号の立ち下がり（あるいは立ち上がり）で１：２の変換回路が有するラッチ回路によってデータをラッチすることにより、直列データを２ビットの並列データに変換する。さらに、クロック信号の分周とデータの分割（直列データから２ビットの並列データへの変換）とを繰り返すことにより、２ⁿビットの並列データを生成する。

図１７Ａは、ＳｅｒＤｅｓに用いられる従来のマルチプレクサの構成例を示す図である。図１７Ａには、マルチプレクサに入力される４ビットの並列データ（パラレルデータ）を直列データ（シリアルデータ）に変換するマルチプレクサを一例として示している。

図１７Ａにおいて、２：１の変換回路８０１は、分周器８０３から出力される分周クロック信号を用いて、入力される４ビットの並列データの内の２ビットの並列データＤＩＮ０、ＤＩＮ１を１ビットの直列データに変換する。２：１の変換回路８０２は、分周器８０３から出力される分周クロック信号を用いて、入力される４ビットの並列データの内の２ビットの並列データＤＩＮ２、ＤＩＮ３を１ビットの直列データに変換する。分周器８０３から出力される分周クロック信号は、後段の２：１の変換回路８０４に入力されるクロック信号ＣＬＫ、ＣＬＫＸを２倍の周期に分周した（２分周した）クロック信号である。

２：１の変換回路８０４は、入力されるクロック信号ＣＬＫ、ＣＬＫＸを用いて、２：１の変換回路８０１、８０２で変換されたそれぞれ１ビットの直列データの組、すなわち２ビットの並列データを１ビットの直列データＤＯＵＴに変換する。２：１の変換回路８０４は、図１７Ｂに示すように接続された４つのラッチ回路８１１、８１２、８１４、８１５及び２つのパスゲート（スイッチ）８１３、８１６を有する。

ラッチ回路８１１、８１２、８１４、８１５の各々は、入力されるクロック信号がハイレベルであるときに、入力Ｄの値が出力Ｑに伝わり、クロック信号の立ち下がり（ハイレベルからローレベルへの遷移時）で入力Ｄの値をラッチしてクロック信号がローレベルであるときに出力Ｑを保持する。パスゲート（スイッチ）８１３、８１６の各々は、入力される制御信号がハイレベルであるときにオン（導通状態）となり、制御信号がローレベルであるときにオフ（非導通状態）となる。図１７Ｂに示した２：１の変換回路は、図１７Ｃに示すように、２ビットの並列データＤ０、Ｄ１を、並列データＤ０、Ｄ１に対してデータレートが２倍の直列データＯＵＴに変換する。

このように従来のマルチプレクサは、２：１の変換回路において、入力される並列データの各ビットのデータをクロック信号の立ち下がり（あるいは立ち上がり）でラッチ回路によりラッチした後、クロック信号に同期したパスゲートを通じて出力する。２ⁿビットの並列データに対しては、分周したクロック信号を用いて、ｎ段のデータ変換（２ビットの並列データから１ビットの直列データへの変換）を繰り返す。

前述した従来のデマルチプレクサやマルチプレクサで高速な動作を実現するには、分周クロック信号を含むクロック信号とデータ信号との間のタイミング精度が重要であり、精度の高いタイミング制御が求められる。また、データのビット幅が大きいと、変換回路によるデータ変換の繰り返しによりデータ変換の回数が多くなり、各回路がラッチ動作に伴って内部電位の反転を繰り返すため、消費電力が大きくなる。

クロック信号の立ち上がりエッジからクロック信号を逓倍した周期の第１信号を生成する第１カウンタと、クロック信号の立ち下がりエッジからクロック信号を逓倍した周期の第２信号を生成する第２カウンタと、第１信号と第２信号との排他的論理和演算を行ってクロック信号を生成し回路部に出力する排他的論理和演算回路とを有する半導体集積回路が提案されている（例えば、特許文献１参照）。この半導体集積回路は、第１信号が転送される第１ライン及び第２信号が転送される第２ラインの末端と回路部との間に排他的論理和演算回路を複数配設することで、各回路までのクロック信号の遅延時間のばらつき抑制を図っている。

特開２０１０−４１１５６号公報

本発明の目的は、低消費電力の回路構成で正確なタイミングを有する分周クロック信号を生成することができる分周回路及び半導体集積回路を提供することにある。

分周回路の一態様は、クロック信号の立ち上がりで駆動される複数の第１ラッチ回路及び前記クロック信号の立ち下がりで駆動される複数の第２ラッチ回路を含み、前段のラッチ回路のデータ出力ノードが後段のラッチ回路のデータ入力ノードに接続される形式で、複数の第１ラッチ回路の各々が複数の第２ラッチ回路の中の隣接する第２ラッチ回路に接続されるように、複数の第１ラッチ回路及び複数の第２ラッチ回路の各々が交互に接続されることで形成されるループの形状に、直列接続された複数のラッチ回路と、複数のラッチ回路は、各々が互いに隣接する第１ラッチ回路と第２ラッチ回路からなる複数のラッチ回路対により構成され、各々のラッチ回路対における第１ラッチ回路及び第２ラッチ回路の出力のレベルの組み合わせに基づいて、位相の異なる複数の分周クロック信号を生成し、複数の分周クロック信号における隣接する位相の間の位相差は互いに同一であり、複数の分周クロック信号のうち隣接する位相を有する２つの分周クロック信号は、隣接する２つのラッチ回路対によって生成される生成回路とを有する。

開示の分周回路は、交互にクロック信号の立ち上がり又は立ち下がりで駆動されるラッチ回路を接続し、複数のラッチ回路の出力のレベルの組み合わせを基に位相の異なる複数の分周クロック信号を生成することで低消費電力の回路構成で正確なタイミングを有する分周クロック信号を生成することができる。

図１は、本発明の第１の実施形態における半導体集積回路の構成例を示す図である。 図２は、本実施形態におけるラッチ回路の構成例を示す図である。 図３は、本実施形態におけるＸＯＲ回路の構成例を示す図である。 図４は、本実施形態におけるＸＯＲ回路の回路構成例を示す図である。 図５は、本実施形態におけるＸＯＲ回路の他の構成例を示す図である。 図６は、第１の実施形態における半導体集積回路の動作例を示すタイミングチャートである。 図７は、第１の実施形態における半導体集積回路の他の構成例を示す図である。 図８は、図７に示す半導体集積回路の回路構成及びレイアウトの例を示す図である。 図９は、本発明の第２の実施形態における半導体集積回路の構成例を示す図である。 図１０は、第２の実施形態における半導体集積回路の動作例を示すタイミングチャートである。 図１１は、本発明の実施形態における分周回路の他の構成例を示す図である。 図１２は、図１１に示す分周回路の動作例を示すタイミングチャートである。 図１３は、本発明の実施形態における分周回路の他の構成例を示す図である。 図１４は、図１３に示す分周回路の動作例を示すタイミングチャートである。 図１５は、シリアライザ／デシリアライザの構成例を示す図である。 図１６Ａは、従来のデマルチプレクサの構成例を示す図である。 図１６Ｂは、１：２の変換回路の構成例を示す図である。 図１６Ｃは、図１６Ｂに示す変換回路の動作を示すタイミングチャートである。 図１７Ａは、従来のマルチプレクサの構成例を示す図である。 図１７Ｂは、２：１の変換回路の構成例を示す図である。 図１７Ｃは、図１７Ｂに示す変換回路の動作を示すタイミングチャートである。

以下、本発明の実施形態を図面に基づいて説明する。

（第１の実施形態）
本発明の第１の実施形態について説明する。
図１は、第１の実施形態による半導体集積回路の構成例を示す図である。第１の実施形態による半導体集積回路はデマルチプレクサであり、図１には、入力される直列データ（シリアルデータ）を４ビットの並列データ（パラレルデータ）にシリアル−パラレル変換するデマルチプレクサを一例として示している。

第１の実施形態におけるデマルチプレクサは、図１に示すように、ラッチ回路１１−０〜１１−７、ラッチ回路１２−０〜１２−３、排他的論理和演算回路（ＸＯＲ回路）２２−０〜２２−３、インバータ２１、２３−０〜２３−３、及びインバータ群２４−０〜２４−３を有する。

ラッチ回路１１−０〜１１−７の各々は、クロック端子に入力されるクロック信号がハイレベルであるときに、データ入力端子Ｄに入力されるデータをスルー出力し、クロック信号の立ち下がり（ハイレベルからローレベルへの遷移）でデータをラッチする。ラッチ回路１１−ｉ（ｉは添え字であり、ｉは０〜６の整数）の反転出力端子ＱＸとラッチ回路１１−（ｉ＋１）のデータ入力端子Ｄとが接続される。ラッチ回路１１−７の反転出力端子ＱＸとラッチ回路１１−０のデータ入力端子Ｄとがインバータ２１を介して接続される。すなわち、ラッチ回路１１−０〜１１−７は、ループ状に直列接続され、インバータ２１は、ループ状に接続されたラッチ回路１１−０〜１１−７に直列に接続される。

ラッチ回路１１−０〜１１−７のクロック端子には、クロック信号ＣＬＫ又はクロック信号ＣＬＫＸが入力される。クロック信号ＣＬＫＸは、クロック信号ＣＬＫを論理反転したクロック信号である。ラッチ回路１１−０、１１−２、１１−４、１１−６のクロック端子には、クロック信号ＣＬＫ又はクロック信号ＣＬＫＸの一方が入力され、ラッチ回路１１−１、１１−３、１１−５、１１−７のクロック端子には、クロック信号ＣＬＫ又はクロック信号ＣＬＫＸの他方が入力される。

つまり、ラッチ回路１１−０〜１１−７は、クロック信号ＣＬＫの立ち上がり又は立ち下がりの一方に同期してデータをラッチする（駆動される）ラッチ回路と、クロック信号ＣＬＫの立ち上がり又は立ち下がりの他方に同期してデータをラッチする（駆動される）ラッチ回路とが交互に接続される。図１には、ラッチ回路１１−０、１１−２、１１−４、１１−６のクロック端子にクロック信号ＣＬＫＸが入力され、ラッチ回路１１−１、１１−３、１１−５、１１−７のクロック端子にクロック信号ＣＬＫが入力される例を示している。

ＸＯＲ回路２２−０は、ラッチ回路１１−０の出力（反転出力）ｎ０及びラッチ回路１１−１の出力（反転出力）ｎ１が入力され、それらを排他的論理和演算した結果を出力する。インバータ２３−０は、ＸＯＲ回路２２−０の出力が入力され、それを論理反転して分周クロック信号ｃｌｋ０として出力する。ＸＯＲ回路２２−１は、ラッチ回路１１−２の出力（反転出力）ｎ２及びラッチ回路１１−３の出力（反転出力）ｎ３が入力され、それらを排他的論理和演算した結果を出力する。インバータ２３−１は、ＸＯＲ回路２２−１の出力が入力され、それを論理反転して分周クロック信号ｃｌｋ１として出力する。

ＸＯＲ回路２２−２は、ラッチ回路１１−４の出力（反転出力）ｎ４及びラッチ回路１１−５の出力（反転出力）ｎ５が入力され、それらを排他的論理和演算した結果を出力する。インバータ２３−２は、ＸＯＲ回路２２−２の出力が入力され、それを論理反転して分周クロック信号ｃｌｋ２として出力する。ＸＯＲ回路２２−３は、ラッチ回路１１−６の出力（反転出力）ｎ６及びラッチ回路１１−７の出力（反転出力）ｎ７が入力され、それらを排他的論理和演算した結果を出力する。インバータ２３−３は、ＸＯＲ回路２２−３の出力が入力され、それを論理反転して分周クロック信号ｃｌｋ３として出力する。

ラッチ回路１２−０〜１２−３の各々は、クロック端子に入力されるクロック信号がハイレベルであるときに、データ入力端子Ｄに入力されるデータをスルー出力し、クロック信号の立ち下がり（ハイレベルからローレベルへの遷移）でデータをラッチする。ラッチ回路１２−ｊ（ｊは添え字であり、ｊは０〜３の整数）は、データ入力端子Ｄに入力データ（直列データ）ＤＡＴＡがインバータ群２４−ｊを介して入力され、クロック端子に分周クロック信号ｃｌｋｊが入力される。また、ラッチ回路１２−ｊは、出力端子Ｑより４ビットの並列データの内の出力データＤＯＵＴｊを出力する。

図１に示した第１の実施形態におけるデマルチプレクサは、ラッチ回路１１−０〜１１−７、インバータ２１、ＸＯＲ回路２２−０〜２２−３、及びインバータ２３−０〜２３−３を含む回路により分周回路を実現し、入力されるクロック信号ＣＬＫから分周クロック信号ｃｌｋ０〜ｃｌｋ３を生成する。ここで、分周クロック信号ｃｌｋ０〜ｃｌｋ３は、クロック信号ＣＬＫを４倍の周期に分周した（４分周した）クロック信号であり、クロック信号ＣＬＫの１周期の間隔で分周クロック信号ｃｌｋ０〜ｃｌｋ３が順に立ち下がる。この分周クロック信号ｃｌｋ０〜ｃｌｋ３をラッチ回路１２−０〜１２−３に入力し、ラッチ回路１２−０〜１２−３が分周クロック信号ｃｌｋ０〜ｃｌｋ３に基づくタイミングで入力データＤＡＴＡをラッチして出力することで、入力データＤＡＴＡを４ビットの出力データＤＯＵＴ０〜ＤＯＵＴ３に変換する。

図２は、ラッチ回路１１の構成例を示す図である。ラッチ回路１１は、トランジスタ１０１、１０２、１０３、１０４、１０５を有する。Ｐチャネル型トランジスタ１０１は、ソースが電源電圧の供給ノードに接続され、ドレインがＰチャネル型トランジスタ１０２のソースに接続され、ゲートがデータ入力端子Ｄに接続される。Ｐチャネル型トランジスタ１０２は、ドレインがＮチャネル型トランジスタ１０３のドレインに接続され、ゲートにクロック信号ＣＬＫＢが供給される。

Ｎチャネル型トランジスタ１０３は、ソースがＮチャネル型トランジスタ１０４のドレインに接続され、ゲートにクロック信号ＣＬＫＡが供給される。Ｎチャネル型トランジスタ１０４は、ソースが基準電位の供給ノードに接続され、ゲートがデータ入力端子Ｄに接続される。Ｐチャネル型トランジスタ１０２のドレインとＮチャネル型トランジスタ１０３のドレインとの接続点が、反転出力端子ＱＸに接続される。また、反転出力端子ＱＸは、パワーダウンスイッチとしてのトランジスタ１０５を介して基準電位の供給ノードに接続される。クロック信号ＣＬＫＡは、ラッチ回路１１のクロック端子に入力されるクロック信号であり、クロック信号ＣＬＫＢは、それを論理反転した信号である。

図２に示したラッチ回路１１は、クロック信号ＣＬＫＡ（クロック端子に入力されるクロック信号）がハイレベルであるときに、トランジスタ１０２、１０３がオン状態となり、データ入力端子Ｄの入力値を反転して反転出力端子ＱＸより出力し、ローレベルであるときにトランジスタ１０２、１０３がオフ状態になる。このように本実施形態ではラッチ回路１１の各々は、インバータ１段分の遅延しか有しないので、分周回路としての高速動作が実現可能である。なお、図１に示したラッチ回路１２−０〜１２−３についても、図２に示した構成と同様にし、ラッチ回路の出力部にインバータを追加して出力を正転させればよい。

図３は、ＸＯＲ回路２２の構成例を示す図である。ＸＯＲ回路２２は、インバータ２０１及びパスゲート（スイッチ）２０２を有する。インバータ２０１は、ＸＯＲ回路２２の一方の入力Ａがハイレベルであるときに、ＸＯＲ回路２２の他方の入力Ｂを論理反転してＸＯＲ回路２２の出力ＯＵＴとして出力する。また、パスゲート２０２は、ＸＯＲ回路２２の一方の入力Ａがローレベルである（反転した入力ＡＸがハイレベルである）ときにオン（導通状態）となり、ＸＯＲ回路２２の他方の入力ＢをＸＯＲ回路２２の出力ＯＵＴとして出力する。図４は、図３に示したＸＯＲ回路２２の回路構成例を示す図であり、例えば４つのトランジスタ３０１〜３０４を有する。

ここで、前述したＸＯＲ回路２２は、入力Ａ、Ｂに対する負荷が非対称であり、入力値に応じて遅延が変化する。例えば、入力Ｂがそのまま出力されるときと反転して出力されるときとで遅延が異なる。本実施形態では、ＸＯＲ回路２２がラッチ回路１１の出力電位（ノード電位）の検出を行うため、ＸＯＲ回路２２は遅延及びその変動が小さいことが好ましい。前述した構成と異なる回路の組み合わせでもＸＯＲ回路を実現することは可能であるが、一般的には回路構成が非対称となって遅延が異なったり、対称な回路構成にすると複雑になり遅延が大きくなったりしてしまう。それに対して、例えば図５に示すような構成とすることで、入力Ａ、Ｂに対する負荷が対称で、かつ遅延が小さいＸＯＲ回路２２を実現することができる。

図５は、ＸＯＲ回路２２の他の構成例を示す図である。ＸＯＲ回路２２は、トランジスタ４０１〜４０４、４１１〜４１４を有する。Ｐチャネル型トランジスタ４０１は、ソースが電源電圧の供給ノードに接続され、ドレインがＰチャネル型トランジスタ４０２のソースに接続され、ゲートにＸＯＲ回路２２の入力Ｂが入力される。Ｐチャネル型トランジスタ４０２は、ドレインがＮチャネル型トランジスタ４０３のドレインに接続され、ゲートにＸＯＲ回路２２の入力Ａを論理反転した入力ＡＸが入力される。Ｎチャネル型トランジスタ４０３は、ソースがＮチャネル型トランジスタ４０４のドレインに接続され、ゲートにＸＯＲ回路２２の入力Ａが入力される。Ｎチャネル型トランジスタ４０４は、ソースが基準電位の供給ノードに接続され、ゲートにＸＯＲ回路２２の入力Ｂが入力される。

また、Ｐチャネル型トランジスタ４１１は、ソースが電源電圧の供給ノードに接続され、ドレインがＰチャネル型トランジスタ４１２のソースに接続され、ゲートにＸＯＲ回路２２の入力Ｂを論理反転した入力ＢＸが入力される。Ｐチャネル型トランジスタ４１２は、ドレインがＮチャネル型トランジスタ４１３のドレインに接続され、ゲートにＸＯＲ回路２２の入力Ａが入力される。Ｎチャネル型トランジスタ４１３は、ソースがＮチャネル型トランジスタ４１４のドレインに接続され、ゲートにＸＯＲ回路２２の入力Ａを論理反転した入力ＡＸが入力される。Ｎチャネル型トランジスタ４１４は、ソースが基準電位の供給ノードに接続され、ゲートにＸＯＲ回路２２の入力Ｂを論理反転した入力ＢＸが入力される。

Ｐチャネル型トランジスタ４０２のドレインとＮチャネル型トランジスタ４０３のドレインとの接続点、及びＰチャネル型トランジスタ４１２のドレインとＮチャネル型トランジスタ４１３のドレインとの接続点が、ＸＯＲ回路２２の出力ＯＵＴの出力ノードに接続される。ＸＯＲ回路２２を図５に示すように構成することで、入力Ａ、Ｂに対する負荷が対称となり、かつインバータ２段分の遅延量で動作することが可能となる。これにより、クロック信号ＣＬＫの立ち下がりに同期した正確なタイミングで分周クロック信号を発生することが可能になる。

図６は、第１の実施形態におけるデマルチプレクサの動作例を示すタイミングチャートである。図６に示すように、デマルチプレクサにクロック信号ＣＬＫが入力されると、ラッチ回路１１−０〜１１−７が、互いに異なるタイミングでクロック信号ＣＬＫの４周期毎にそれぞれ反転する出力ｎ０〜ｎ７を出力する。

そして、ＸＯＲ回路２２−０が隣り合うラッチ回路１１−０、１１−１の出力ｎ０、ｎ１を論理演算し、インバータ２３−０がＸＯＲ回路２２−０の出力を反転することにより、出力ｎ０、ｎ１の論理値が同じときにハイレベルとなる分周クロック信号ｃｌｋ０が生成される。ＸＯＲ回路２２−１が隣り合うラッチ回路１１−２、１１−３の出力ｎ２、ｎ３を論理演算し、インバータ２３−１がＸＯＲ回路２２−１の出力を反転することにより、出力ｎ２、ｎ３の論理値が同じときにハイレベルとなる分周クロック信号ｃｌｋ１が生成される。

同様にして、ＸＯＲ回路２２−２が隣り合うラッチ回路１１−４、１１−５の出力ｎ４、ｎ５を論理演算し、インバータ２３−２がＸＯＲ回路２２−２の出力を反転することにより、出力ｎ４、ｎ５の論理値が同じときにハイレベルとなる分周クロック信号ｃｌｋ２が生成される。ＸＯＲ回路２２−３が隣り合うラッチ回路１１−６、１１−７の出力ｎ６、ｎ７を論理演算し、インバータ２３−３がＸＯＲ回路２２−３の出力を反転することにより、出力ｎ６、ｎ７の論理値が同じときにハイレベルとなる分周クロック信号ｃｌｋ３が生成される。

ラッチ回路１２−０〜１２−３が、供給される分周クロック信号ｃｌｋ０〜ｃｌｋ３の立ち下がりで入力データＤＡＴＡをラッチして出力データＤＯＵＴ０〜ＤＯＵＴ３として出力する。このようにして、直列データ（シリアルデータ）である入力データＤＡＴＡが４ビットの並列データ（パラレルデータ）である出力データＤＯＵＴ０〜ＤＯＵＴ３に変換され出力される。

第１の実施形態では、複数の図２に示したラッチ回路１１−０〜１１−７をループ状に直列接続し、ラッチ回路１１−０〜１１−７の出力ｎ０〜ｎ７を監視し、隣接するラッチ回路１１−０〜１１−７の出力ｎ０〜ｎ７のレベル（電位状態、論理値）の組み合わせに基づき、位相が互いに異なる分周クロック信号ｃｌｋ０〜ｃｌｋ３を生成する。ここで、各ラッチ回路１１−０〜１１−７内においてインバータが反転するのは、図６に示したようにクロック信号ＣＬＫの４周期に１回であるので、分周クロック信号の生成に係る消費電力は従来と比較して増加しない。したがって、本実施形態によれば、低消費電力の回路構成で正確なタイミングを有する分周クロック信号を生成することが可能となる。また、デマルチプレクサとしての動作においても、従来のようなデータ変換を繰り返さないのでデータ変換の回数が減り、動作中に１つのデータについてデータが反転する機会は多くとも１回だけであるのでデータが反転する回数が減り、消費電力を低減することができる。

ここで、本実施形態における回路は、分周回路とデマルチプレクサとが一体となっており、分周クロック信号の生成からデータのラッチまで、各位相に対して同一の回路構成を用いる。チップ上でも、各回路を均等にレイアウトすることで、プロセスや温度による素子特性の変動（遅延時間の変動）に対して、分周クロック信号を含むクロック信号とデータ信号との間のタイミング変動を抑制することが可能である。さらに、図１に示した構成では、ラッチ回路１２−０〜１２−３に対してインバータ群２４−０〜２４−３を介して入力データＤＡＴＡを供給することでデータ信号の遅延量を調整しているが、図７に示すようにしてクロック信号とデータ信号との遅延を同様にすることでタイミングマージンを拡大することができる。

図７は、第１の実施形態におけるデマルチプレクサの他の構成例を示す図である。図７において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。

図７に示すデマルチプレクサは、インバータ群２４−０にかえて、インバータ３１−０、ＸＯＲ回路３２−０、及びインバータ３３−０を介して、入力データＤＡＴＡがラッチ回路１２−０のデータ入力端子Ｄに供給される。ラッチ回路１２−１〜１２−３においても、それぞれインバータ３１−１〜３１−３、ＸＯＲ回路３２−１〜３２−３、及びインバータ３３−１〜３３−３を介して、入力データＤＡＴＡがデータ入力端子Ｄに供給される。なお、ＸＯＲ回路３２−０〜３２−３の一方の入力がローレベルとされ、インバータ３１−０〜３１−３、ＸＯＲ回路３２−０〜３２−３、及びインバータ３３−０〜３３−３は直列接続されているので、入力データＤＡＴＡと同じ論理値のデータ信号がラッチ回路１２−０〜１２−３のデータ入力端子Ｄに入力される。

図７に示すように構成し、クロック信号及びデータ信号のそれぞれを１つのインバータ、ＸＯＲ回路、及び１つのインバータによりラッチ回路１２−０〜１２−３に対して伝送する。すなわち、ラッチ回路１２−０〜１２−３に対するクロック信号の伝送経路の一部の回路構成は、ラッチ回路１２−０〜１２−３に対するデータ信号の伝送経路の一部回路と同一である。これにより、ラッチ回路１２−０〜１２−３にそれぞれ入力される、分周クロック信号ｃｌｋ０〜ｃｌｋ３に係る伝送経路の遅延量と入力データＤＡＴＡに係る伝送経路の遅延量とを等しくし、タイミングマージンをさらに拡大することができる。

図８は、図７に示したデマルチプレクサの回路構成及びレイアウトの例を示す図である。図８においては、出力データＤＯＵＴ０に係る構成のみを図示している。図８において、図７に示した構成要素に対応する構成要素には同一の符号を付している。インバータ５０１、５０２は、ＸＯＲ回路２２−０に入力する論理反転信号を生成するためのものであり、インバータ５０３、５０４は、ＸＯＲ回路３２−０に入力する論理反転信号を生成するためのものである。例えば、ラッチ回路１１−０、１１−１及びインバータ５０１、５０２を右上に図示したようにレイアウト配置することで、各回路要素についてもそれぞれ同様のレイアウト配置が可能である。このようにして、クロック信号ＣＬＫの入力、及び入力データＤＡＴＡの入力から、ラッチ回路１２までのそれぞれの経路が等距離になるように各回路を配置することで、タイミング精度を向上させることができ、タイミングマージンを拡大することができる。

なお、前述した説明では、入力される直列データ（シリアルデータ）を４ビットの並列データ（パラレルデータ）にシリアル−パラレル変換するデマルチプレクサを一例として示したが、これに限定されるものではない。シリアル−パラレル変換後のビット幅に応じて、ラッチ回路１１−０〜１１−７、ラッチ回路１２−０〜１２−３、ＸＯＲ回路２２−０〜２２−３、及びインバータ２３−０〜２３−３の並列数を適宜変更することで、任意のビット幅に対応可能である。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図９は、第２の実施形態による半導体集積回路の構成例を示す図である。第２の実施形態による半導体集積回路はマルチプレクサであり、図９には、入力される４ビットの並列データ（パラレルデータ）を直列データ（シリアルデータ）にパラレル−シリアル変換するマルチプレクサを一例として示している。

第２の実施形態におけるマルチプレクサは、図９に示すように、ラッチ回路１１−０〜１１−３、ラッチ回路１３−０〜１３−３、ラッチ回路１４−０〜１４−３、ＸＯＲ回路４２−０〜４２−３、インバータ４１、４３−０〜４３−３、及びパスゲート（スイッチ）４４−０〜４４−３を有する。

ラッチ回路１１−０〜１１−３の各々は、第１の実施形態におけるラッチ回路１１−０〜１１−３にそれぞれ対応し、ラッチ回路１１−３の反転出力端子ＱＸとラッチ回路１１−０のデータ入力端子Ｄとがインバータ４１を介して接続される。すなわち、ラッチ回路１１−０〜１１−３は、ループ状に直列接続され、インバータ４１は、ループ状に接続されたラッチ回路１１−０〜１１−３に直列に接続される。

ＸＯＲ回路４２−０は、ラッチ回路１１−０の出力（反転出力）ｎ０及びラッチ回路１１−１の出力（反転出力）ｎ１が入力され、それらを排他的論理和演算した結果を出力する。インバータ４３−０は、ＸＯＲ回路４２−０の出力が入力され、それを論理反転して分周クロック信号ｃｌｋ０として出力する。ＸＯＲ回路４２−１は、ラッチ回路１１−１の出力（反転出力）ｎ１及びラッチ回路１１−２の出力（反転出力）ｎ２が入力され、それらを排他的論理和演算した結果を出力する。インバータ４３−１は、ＸＯＲ回路４２−１の出力が入力され、それを論理反転して分周クロック信号ｃｌｋ１として出力する。

ＸＯＲ回路４２−２は、ラッチ回路１１−２の出力（反転出力）ｎ２及びラッチ回路１１−３の出力（反転出力）ｎ３が入力され、それらを排他的論理和演算した結果を出力する。インバータ４３−２は、ＸＯＲ回路４２−２の出力が入力され、それを論理反転して分周クロック信号ｃｌｋ２として出力する。ＸＯＲ回路４２−３は、ラッチ回路１１−３の出力（反転出力）ｎ３及びラッチ回路１１−０の出力（反転出力）ｎ０が入力され、それらを排他的論理和演算した結果を出力する。インバータ４３−３は、ＸＯＲ回路４２−３の出力が入力され、それを論理反転して分周クロック信号ｃｌｋ３として出力する。

ラッチ回路１３−０〜１３−３、１４−０〜１４−３の各々は、クロック端子に入力されるクロック信号がハイレベルであるときに、データ入力端子Ｄに入力されるデータをスルー出力し、クロック信号の立ち下がり（ハイレベルからローレベルへの遷移）でデータをラッチする。

ラッチ回路１３−ｍ（ｍは添え字であり、ｍは０〜３の整数）は、入力される４ビットの並列データの内の入力データＤＩＮｍがデータ入力端子Ｄに入力され、クロック端子に分周クロック信号ｃｌｋ０が入力される。また、ラッチ回路１３−ｍは、出力端子Ｑより出力ｄｍを出力する。ラッチ回路１４−ｍは、ラッチ回路１３−ｍの出力ｄｍがデータ入力端子Ｄに入力され、クロック端子に分周クロック信号ｃｌｋｍが入力される。また、ラッチ回路１４−ｍは、出力端子Ｑより出力ｑｍを出力する。

パスゲート４４−ｍは、入力される制御信号がハイレベルであるときにオン（導通状態）となり、ラッチ回路１４−ｍの出力ｑｍを出力データＤＯＵＴとして出力し、入力される制御信号がローレベルであるときにオフ（非導通状態）となる。パスゲート４４−０には制御信号として分周クロック信号ｃｌｋ１が入力され、パスゲート４４−１には制御信号として分周クロック信号ｃｌｋ２が入力される。また、パスゲート４４−２には制御信号として分周クロック信号ｃｌｋ３が入力され、パスゲート４４−３には制御信号として分周クロック信号ｃｌｋ０が入力される。なお、ラッチ回路１１−０〜１１−３やＸＯＲ回路４２−０〜４２−３等の各回路の内部構成は、第１の実施形態と同様である。

図９に示した第２の実施形態におけるマルチプレクサは、ラッチ回路１１−０〜１１−３、インバータ４１、ＸＯＲ回路４２−０〜４２−３、及びインバータ４３−０〜４３−３を含む回路により分周回路を実現し、入力されるクロック信号ＣＬＫから分周クロック信号ｃｌｋ０〜ｃｌｋ３を生成する。ここで、分周クロック信号ｃｌｋ０〜ｃｌｋ３は、パルス幅（ハイレベルとなる期間）がクロック信号ＣＬＫの（１／２）周期であって、かつクロック信号ＣＬＫを２倍の周期に分周した（２分周した）クロック信号であり、クロック信号ＣＬＫの（１／２）周期の間隔で分周クロック信号ｃｌｋ０〜ｃｌｋ３が順に立ち下がる。

この分周クロック信号ｃｌｋ０〜ｃｌｋ３をラッチ回路１３−０〜１３−３、１４−０〜１４−３に入力し、ラッチ回路１３−０〜１３−３、１４−０〜１４−３が分周クロック信号ｃｌｋ０〜ｃｌｋ３に基づくタイミングで入力データＤＩＮ０〜ＤＩＮ３をラッチして、パスゲート４４−０〜４４−３を介して順に出力する。このようにして、図９に示したマルチプレクサは、４ビットの入力データＤＩＮ０〜ＤＩＮ３を直列の出力データＤＯＵＴに変換する。

図１０は、第２の実施形態におけるマルチプレクサの動作例を示すタイミングチャートである。図１０に示すように、マルチプレクサにクロック信号ＣＬＫが入力されると、ラッチ回路１１−０〜１１−３が、互いに異なるタイミングでクロック信号ＣＬＫの２周期毎に反転する出力ｎ０〜ｎ３を出力する。

そして、ＸＯＲ回路４２−０が隣り合うラッチ回路１１−０、１１−１の出力ｎ０、ｎ１を論理演算し、インバータ４３−０がＸＯＲ回路４２−０の出力を反転することにより、出力ｎ０、ｎ１の論理値が同じときにハイレベルとなる分周クロック信号ｃｌｋ０が生成される。ＸＯＲ回路４２−１が隣り合うラッチ回路１１−１、１１−２の出力ｎ１、ｎ２を論理演算し、インバータ４３−１がＸＯＲ回路４２−１の出力を反転することにより、出力ｎ１、ｎ２の論理値が同じときにハイレベルとなる分周クロック信号ｃｌｋ１が生成される。

同様にして、ＸＯＲ回路４２−２が隣り合うラッチ回路１１−２、１１−３の出力ｎ２、ｎ３を論理演算し、インバータ４３−２がＸＯＲ回路４２−２の出力を反転することにより、出力ｎ２、ｎ３の論理値が同じときにハイレベルとなる分周クロック信号ｃｌｋ２が生成される。ＸＯＲ回路４２−３が隣り合うラッチ回路１１−３、１１−０の出力ｎ３、ｎ０を論理演算し、インバータ４３−３がＸＯＲ回路４２−３の出力を反転することにより、出力ｎ３、ｎ０の論理値が同じときにハイレベルとなる分周クロック信号ｃｌｋ３が生成される。

ここで、入力データＤＩＮ０〜ＤＩＮ３は、分周クロック信号ｃｌｋ０のパルスを含む周期で入力されるものとする。言い換えれば、分周クロック信号ｃｌｋ０がハイレベルである期間（その後の立ち下がり時を含む）は、入力データＤＩＮ０〜ＤＩＮ３が変化することはないものとする。そして、ラッチ回路１３−０〜１３−３が、供給される分周クロック信号ｃｌｋ０の立ち下がりで入力データＤＩＮ０〜ＤＩＮ３をそれぞれラッチする。

続いて、ラッチ回路１４−０〜１４−３が、供給される分周クロック信号ｃｌｋ０〜ｃｌｋ３の立ち下がりで、対応するラッチ回路１３−０〜１３−３の出力ｄ０〜ｄ３をラッチする。したがって、ラッチ回路１４−０〜１４−３の出力ｑ０〜ｑ３は、供給される分周クロック信号ｃｌｋ０〜ｃｌｋ３に同期して出力される。

そして、ラッチ回路１４−０〜１４−３の出力ｑ０〜ｑ３は、次の位相の分周クロック信号（例えば分周クロック信号ｃｌｋ０であれば分周クロック信号ｃｌｋ１）に応じてパスゲート４４−０〜４４−３を介して出力データＤＯＵＴとして出力される。このようにして、４ビットの並列データ（パラレルデータ）である入力データＤＩＮ０〜ＤＩＮ３が直列データ（シリアルデータ）である出力データＤＯＵＴに変換され出力される。

第２の実施形態によれば、第１の実施形態と同様に、低消費電力の回路構成で正確なタイミングを有する分周クロック信号を生成することが可能となるとともに、マルチプレクサとしての動作においてもデータ変換の回数が減り、消費電力を低減することができる。

また、本実施形態における回路においても、分周回路とマルチプレクサとが一体となっており、分周クロック信号の生成からデータのラッチ、出力まで、各位相に対して同一の回路構成を用いる。チップ上でも、各回路を均等にレイアウトすることで、プロセスや温度による素子特性の変動（遅延時間の変動）に対して、分周クロック信号を含むクロック信号とデータ信号との間のタイミング変動を抑制することが可能である。

また、前述した説明では、入力される４ビットの並列データ（パラレルデータ）を直列データ（シリアルデータ）にパラレル−シリアル変換するマルチプレクサを一例として示したが、これに限定されるものではない。パラレル−シリアル変換する並列データのビット幅に応じて、ラッチ回路１１−０〜１１−３、ラッチ回路１３−０〜１３−３、１４−０〜１４−３、ＸＯＲ回路４２−０〜４２−３、インバータ４３−０〜４３−３、及びパスゲート４４−０〜４４−３の並列数を適宜変更することで、任意のビット幅に対応可能である。

（他の実施形態）
以下、本発明の実施形態における分周回路の他の構成について説明する。
図１１は、本実施形態における分周回路の他の構成例を示す図である。ラッチ回路１１−０〜１１−３の各々は、第１の実施形態におけるラッチ回路１１−０〜１１−３にそれぞれ対応し、ラッチ回路１１−３の反転出力端子ＱＸとラッチ回路１１−０のデータ入力端子Ｄとがインバータ５１を介して接続される。すなわち、ラッチ回路１１−０〜１１−３は、ループ状に直列接続され、インバータ５１は、ループ状に接続されたラッチ回路１１−０〜１１−３に直列に接続される。

論理積演算回路（ＡＮＤ回路）５２は、ラッチ回路１１−０の出力（反転出力）ｎ０及びラッチ回路１１−１の出力（反転出力）ｎ１が入力され、それらを論理積演算した結果を分周クロック信号ｃｌｋ０として出力する。否定論理和演算回路（ＮＯＲ回路）５３は、ラッチ回路１１−０の出力（反転出力）ｎ０及びラッチ回路１１−１の出力（反転出力）ｎ１が入力され、それらを否定論理和演算した結果を分周クロック信号ｃｌｋ２として出力する。

ＡＮＤ回路５４は、ラッチ回路１１−２の出力（反転出力）ｎ２及びラッチ回路１１−３の出力（反転出力）ｎ３が入力され、それらを論理積演算した結果を分周クロック信号ｃｌｋ１として出力する。ＮＯＲ回路５５は、ラッチ回路１１−２の出力（反転出力）ｎ２及びラッチ回路１１−３の出力（反転出力）ｎ３が入力され、それらを否定論理和演算した結果を分周クロック信号ｃｌｋ３として出力する。

図１１に示した分周回路によれば、第１の実施形態で示した構成とは異なる構成で、図１２に示すように第１の実施形態と同様の分周クロック信号ｃｌｋ０〜ｃｌｋ３を生成することができる。なお、図１１に示した構成では、入力されるクロック信号の立ち上がり及び立ち下がりの両方でパルスを発生させるので、入力されるクロック信号のデューティは５０％とする。

また、本実施形態における分周回路は、偶数分周の分周クロック信号に限らず、奇数分周や０．５刻みで分周した分周クロック信号も生成可能である。図１３は、本実施形態における分周回路の他の構成例を示す図であり、入力されるクロック信号ＣＬＫを３分周した分周クロック信号ＣＬＫ３及び１．５分周した分周クロック信号ＣＬＫ１５を生成する分周回路を一例として示している。

ラッチ回路１１−０〜１１−５の各々は、第１の実施形態におけるラッチ回路１１−０〜１１−５にそれぞれ対応し、ラッチ回路１１−５の反転出力端子ＱＸとラッチ回路１１−０のデータ入力端子Ｄとがインバータ６１を介して接続される。すなわち、ラッチ回路１１−０〜１１−５は、ループ状に直列接続され、インバータ６１は、ループ状に接続されたラッチ回路１１−０〜１１−５に直列に接続される。

ＸＯＲ回路６２は、ラッチ回路１１−０の出力（反転出力）ｎ０及びラッチ回路１１−３の出力（反転出力）ｎ３が入力され、それらを排他的論理和演算した結果を３分周の分周クロック信号ＣＬＫ３として出力する。ＸＯＲ回路６３は、ラッチ回路１１−０の出力（反転出力）ｎ０及びラッチ回路１１−１の出力（反転出力）ｎ１が入力され、それらを排他的論理和演算した結果を出力する。ＸＯＲ回路６４は、ラッチ回路１１−３の出力（反転出力）ｎ３及びラッチ回路１１−４の出力（反転出力）ｎ４が入力され、それらを排他的論理和演算した結果を出力する。ＸＯＲ回路６５は、ＸＯＲ回路６３の出力ｑ０及びＸＯＲ回路６４の出力ｑ１が入力され、それらを排他的論理和演算した結果を１．５分周の分周クロック信号ＣＬＫ１５として出力する。

図１４は、図１３に示した分周回路の動作例を示すタイミングチャートである。図１４に示すように、クロック信号ＣＬＫが入力されると、ラッチ回路１１−０〜１１−５が、互いに異なるタイミングでクロック信号ＣＬＫの３周期毎に反転する出力ｎ０〜ｎ５を出力する。ＸＯＲ回路６２がラッチ回路１１−０、１１−３の出力ｎ０、ｎ３を論理演算することにより、３分周の分周クロック信号ＣＬＫ３が生成される。

また、ＸＯＲ回路６３がラッチ回路１１−０、１１−１の出力ｎ０、ｎ１を論理演算することにより、出力ｎ０、ｎ１の論理値が同じときにローレベルとなる出力ｑ０を出力する。同様に、ＸＯＲ回路６４がラッチ回路１１−３、１１−４の出力ｎ３、ｎ４を論理演算することにより、出力ｎ３、ｎ４の論理値が同じときにローレベルとなる出力ｑ１を出力する。そして、ＸＯＲ回路６５がＸＯＲ回路６３、６４の出力ｑ０、ｑ１を論理演算することにより、クロック信号ＣＬＫの１．５周期毎に立ち上がる（又は立ち下がる）１．５分周の分周クロック信号ＣＬＫ１５が生成される。

このように本実施形態によれば、分周回路のラッチ回路の数や分周クロック信号の生成に使用するラッチ回路の出力（ノード）の組み合わせを適宜選択することで、任意の分周クロック信号を生成することができる。本実施形態における分周回路は、例えば、ＰＬＬ（Phase Locked Loop）回路内の周波数分周器や、クロック信号の周波数を変換して他の回路に供給する場合等に使用可能である。

また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

クロック信号の立ち上がり、立ち下がりで駆動されるラッチ回路を交互に接続し、複数のラッチ回路の出力のレベルの組み合わせを基に位相の異なる複数の分周クロック信号を生成することで低消費電力の回路構成で正確なタイミングを有する分周クロック信号を生成することができ、消費電力を低減したデマルチプレクサやマルチプレクサを提供することができる。

Claims (10)

1. クロック信号の立ち上がりで駆動される複数の第１ラッチ回路及び前記クロック信号の立ち下がりで駆動される複数の第２ラッチ回路を含み、前段のラッチ回路のデータ出力ノードが後段のラッチ回路のデータ入力ノードに接続される形式で、前記複数の第１ラッチ回路の各々が前記複数の第２ラッチ回路の中の隣接する第２ラッチ回路に接続されるように、前記複数の第１ラッチ回路及び前記複数の第２ラッチ回路の各々が交互に接続されることで形成されるループの形状に、直列接続された複数のラッチ回路と、
   前記複数のラッチ回路は、各々が互いに隣接する前記第１ラッチ回路と前記第２ラッチ回路からなる複数のラッチ回路対により構成され、各々の前記ラッチ回路対における前記第１ラッチ回路及び前記第２ラッチ回路の出力のレベルの組み合わせに基づいて、位相の異なる複数の分周クロック信号を生成し、前記複数の分周クロック信号における隣接する位相の間の位相差は互いに同一であり、前記複数の分周クロック信号のうち隣接する位相を有する２つの分周クロック信号は、隣接する２つの前記ラッチ回路対によって生成される生成回路とを有する分周回路。
2. 前記生成回路は、前記複数の分周クロック信号のそれぞれを、前記複数のラッチ回路の内の隣接するラッチ回路の出力を論理演算して生成することを特徴とする請求項１記載の分周回路。
3. 前記クロック信号の立ち上がりで駆動されるラッチ回路は、前記クロック信号がローレベルであるときに導通状態となり、前記クロック信号がハイレベルであるときに非導通状態となるインバータであり、
   前記クロック信号の立ち下がりで駆動されるラッチ回路は、前記クロック信号がハイレベルであるときに導通状態となり、前記クロック信号がローレベルであるときに非導通状態となるインバータであることを特徴とする請求項１記載の分周回路。
4. 前記生成回路は、位相の異なる複数の分周クロック信号を、前記複数のラッチ回路の内の隣接するラッチ回路の出力を論理演算して生成する排他的論理和演算回路を複数有し、
   前記排他的論理和演算回路の各々は、一方の入力に応じて選択的に動作し、他方の入力を反転して出力する２つのインバータが並列接続されていることを特徴とする請求項１記載の分周回路。
5. 前記生成回路は、前記複数のラッチ回路の出力のレベルの組み合わせの論理演算を複数段行うことで、前記クロック信号の周期の奇数倍又は前記クロック信号の（１／２）周期の奇数倍の周期を有する分周クロック信号を、前記複数の分周クロック信号の少なくとも１つとして生成することを特徴とする請求項１記載の分周回路。
6. クロック信号の立ち上がりで駆動される複数の第１ラッチ回路及び前記クロック信号の立ち下がりで駆動される複数の第２ラッチ回路を含み、前段のラッチ回路のデータ出力ノードが後段のラッチ回路のデータ入力ノードに接続される形式で、前記複数の第１ラッチ回路の各々が前記複数の第２ラッチ回路の中の隣接する第２ラッチ回路に接続されるように、前記複数の第１ラッチ回路及び前記複数の第２ラッチ回路の各々が交互に接続されることで形成されるループの形状に、直列接続された複数のラッチ回路と、
   前記複数のラッチ回路は、各々が互いに隣接する前記第１ラッチ回路と前記第２ラッチ回路からなる複数のラッチ回路対により構成され、各々の前記ラッチ回路対における前記第１ラッチ回路及び前記第２ラッチ回路の出力のレベルの組み合わせに基づいて、位相の異なる複数の分周クロック信号を生成し、前記複数の分周クロック信号における隣接する位相の間の位相差は互いに同一であり、前記複数の分周クロック信号のうち隣接する位相を有する２つの分周クロック信号は、隣接する２つの前記ラッチ回路対によって生成される生成回路と、
   前記複数の分周クロック信号に基づいて、入力されるシリアルデータをシリアル−パラレル変換して出力する変換回路とを有することを特徴とする半導体集積回路。
7. 前記変換回路は、前記複数の分周クロック信号の内のそれぞれ異なる１つの前記分周クロック信号を受け、受けた前記分周クロック信号に基づいて前記シリアルデータをラッチして出力する複数のラッチ回路を有することを特徴とする請求項６記載の半導体集積回路。
8. 前記ラッチ回路に対する前記分周クロック信号の伝送経路の一部の回路構成と、前記ラッチ回路に対する前記シリアルデータの伝送経路の一部の回路構成とが同一であることを特徴とする請求項７記載の半導体集積回路。
9. クロック信号の立ち上がりで駆動される複数の第１ラッチ回路及び前記クロック信号の立ち下がりで駆動される複数の第２ラッチ回路を含み、前段のラッチ回路のデータ出力ノードが後段のラッチ回路のデータ入力ノードに接続される形式で、前記複数の第１ラッチ回路の各々が前記複数の第２ラッチ回路の中の隣接する第２ラッチ回路に接続されるように、前記複数の第１ラッチ回路及び前記複数の第２ラッチ回路の各々が交互に接続されることで形成されるループの形状に、直列接続された複数のラッチ回路と、
   前記複数のラッチ回路は、各々が互いに隣接する前記第１ラッチ回路と前記第２ラッチ回路からなる複数のラッチ回路対により構成され、各々の前記ラッチ回路対における前記第１ラッチ回路及び前記第２ラッチ回路の出力のレベルの組み合わせに基づいて、位相の異なる複数の分周クロック信号を生成し、前記複数の分周クロック信号における隣接する位相の間の位相差は互いに同一であり、前記複数の分周クロック信号のうち隣接する位相を有する２つの分周クロック信号は、隣接する２つの前記ラッチ回路対によって生成される生成回路と、
   前記複数の分周クロック信号に基づいて、入力されるパラレルデータをパラレル−シリアル変換して出力する変換回路とを有することを特徴とする半導体集積回路。
10. 前記変換回路は、前記複数の分周クロック信号の内のそれぞれ異なる１つの前記分周クロック信号で前記パラレルデータをラッチする複数のラッチ回路と、
    前記ラッチ回路の出力を前記複数の分周クロック信号の内のそれぞれ異なる１つの前記分周クロック信号に基づいて出力する複数のパスゲートとを有することを特徴とする請求項９記載の半導体集積回路。

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