JPH11251924A

JPH11251924A - 分周回路およびこれを用いた直並列変換回路並びにシリアルデータ送受信回路

Info

Publication number: JPH11251924A
Application number: JP4923098A
Authority: JP
Inventors: Hiroshi Suzuki; 浩鈴木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-03-02
Filing date: 1998-03-02
Publication date: 1999-09-17

Abstract

(57)【要約】【課題】従来の分周回路は、多入力ＮＡＮＤゲートを
有する構成であるため、基準クロックの周波数が非常に
高い場合には、この多入力ＮＡＮＤゲートの部分がネッ
クになって正確な分周を行なうことができないという課
題がある。【解決手段】基準クロックをｎ分の１に分周（ｎは正
の整数）したクロックを生成したい場合には、各々基準
クロックに同期してデータのラッチ動作を行なうｎ個の
Ｄ型フリップフロップを縦続形態に設けて分周を行な
い、各フリップフロップの出力側にリセット信号で制御
されるＮＡＮＤゲートをそれぞれ設けて次段のフリップ
フロップに入力させるとともに、最終段のフリップフロ
ップの出力端子にはその出力とリセット信号との論理和
をとる２入力論理和ゲートを設けて、この２入力論理和
ゲートの出力を初段のフリップフロップのデータ入力端
子に帰還させ、この初段フリップフロップの出力とリセ
ット信号との論理積をとる論理積ゲートの出力信号を分
周クロックとして出力するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路技
術さらにはクロック信号の分周回路に適用して有効な技
術に関し、例えばシリアル通信のインタフェースに使用
される直並列変換回路におけるタイミング信号生成用分
周回路に利用して有効な技術に関する。

【０００２】

【従来の技術】従来よりクロック同期型のシステムにお
いては、基準クロックより所望の周波数のクロックを得
るため分周回路が広く利用されている。従来の一般的な
分周回路は基準クロックの周波数を２のｎ乗分の１に分
周する方式が一般的であった。一方、例えばシリアル通
信のインタフェースに使用される直並列変換回路などに
おいては、データの転送タイミングを与えるための同期
信号をクロック信号から生成するため１／５分周や１／
１０分周のような２のｎ乗でない分周技術が必要とされ
ることがある。かかる２のｎ乗でない分周を行なう回路
としては、例えば図６に示すような５分周回路が提案さ
れている。

【０００３】図６の分周回路は、各々基準クロックＣＫ
に同期してデータのラッチ動作を行なう４個のＤ型フリ
ップフロップＦ／Ｆ１〜Ｆ／Ｆ４を縦続形態に設けて分
周を行ない、各フリップフロップの出力側にリセット信
号で制御されるＮＡＮＤゲートＧ１〜Ｇ４を設けて次段
のフリップフロップに入力させるとともに、これらのＮ
ＡＮＤゲートＧ１〜Ｇ４の出力の論理積をとる４入力Ｎ
ＡＮＤゲートＧ０を設けて、この４入力ＮＡＮＤゲート
Ｇ０の出力を初段のフリップフロップＦ／Ｆ１のデータ
入力端子に帰還させ、この初段フリップフロップＦ／Ｆ
１の出力信号を分周クロックＢＣＫとして出力すること
で基準クロックＣＫを１／５に分周するというものであ
る。

【０００４】

【発明が解決しようとする課題】図６に示されている従
来の分周回路は、図７に示すように、リセット信号ＲＥ
ＳＥＴの解除により分周動作を開始し、基準クロックＣ
Ｋを１／５に分周した出力クロックＢＣＫが得られる。
しかしながら、図６に示されているように、初段フリッ
プフロップＦ／Ｆ１に帰還する信号を形成するためにＮ
ＡＮＤゲートＧ１〜Ｇ４の出力の論理積をとる４入力Ｎ
ＡＮＤゲートＧ０が設けられており、この４入力ＮＡＮ
ＤゲートはＣＭＯＳ回路では、図８に示すように４個の
並列形態のｐチャネルＭＯＳＦＥＴＱｐ１〜Ｑｐ４と、
４個の直列形態のｎチャネルＭＯＳＦＥＴＱｎ１〜Ｑｎ
４とにより構成される。

【０００５】そのため、Ｑ１ｎ〜Ｑｎ４がすべてオン状
態にされて出力がロウレベルに変化する際の抵抗値が大
きくなり、図７に符号Ａ，Ｂで示されているように、Ｎ
ＡＮＤゲートＧ０の出力Ｖ０の変化が遅くなる。その結
果、基準クロックの周波数が非常に高い場合には、この
多入力ＮＡＮＤゲートの部分がネックになって正確な分
周を行なうことができないという不具合があることが明
らかになった。例えば５ＧＨｚの基準クロックを１／５
に分周して１ＧＨｚのクロックを生成したい場合、出力
クロックの周期は１ｎＳになる。

【０００６】しかるに、現在のプロセスでは４入力ＮＡ
ＮＤゲート１つの遅延時間だけで４００〜５００ｐＳに
も達してしまうため、正確な分周クロックが得られなく
なるおそれがある。しかも、図６の形式の回路は、１／
５分周の場合には４入力ＮＡＮＤゲートですむためまだ
しも、１／６分周、１／７分周、１／８分周‥‥のよう
に分周率が大きくなるにつれて使用する多入力ＮＡＮＤ
ゲートは５入力、６入力、７入力‥‥と次第に入力数を
増加させなくてはならないため、高周波数のクロックの
分周は一層困難になるという課題を有している。

【０００７】この発明の目的は、基準クロックの周波数
を２のｎ乗分の１以外の整数分の１に分周するのに好適
な分周回路を提供することにある。

【０００８】この発明の他の目的は、高周波数のクロッ
クを分周可能な分周回路を提供することにある。

【０００９】この発明のさらに他の目的は、ビットレー
トの高いシリアル通信が可能な直並列変換回路並びにシ
リアルデータ送受信回路を提供することにある。

【００１０】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１２】すなわち、各々基準クロック信号に同期し
て入力信号のラッチ動作を行なうｎ個のフリップフロッ
プ回路を、それぞれ例えばリセット信号として機能する
ような制御信号により制御される論理ゲート回路を介し
てリング状に設け、各フリップフロップ回路間に設けら
れた論理ゲート回路のうち一つは前段のフリップフロッ
プの出力と上記制御信号との論理和をとる２入力論理和
ゲート回路とし、他の論理ゲート回路は前段のフリップ
フロップ回路の出力と上記制御信号との論理積をとる論
理積ゲート回路とし、上記論理ゲート回路のいずれか一
つの出力信号を上記基準クロック信号を１／ｎに分周し
た信号として出力させるようにしたものである。

【００１３】上記した手段によれば、比較的簡単な構成
で基準クロックを２のｎ乗以外の整数比に分周すること
ができる分周回路を実現できるとともに、多入力ゲート
を用いることなく基準クロックを２のｎ乗以外の整数比
に分周することができるため、信号のゲート遅延を低減
することができ、これによって、従来に比べて高周波数
のクロックであっても分周可能な分周回路を得ることが
できる。

【００１４】また、シフトレジスタとレジスタとを有し
該シフトレジスタに入力されたシリアルデータを上記レ
ジスタに転送することでパラレルデータに変換する直並
列変換回路において、上記のように構成された分周回路
から出力される信号に基づいて上記シフトレジスタから
レジスタへのデータの転送を行なうようにしたものであ
る。これにより、高速で直並列変換動作が可能な直並列
変換回路を得ることができる。

【００１５】さらに、上記直並列変換回路に、入力され
たシリアルデータに含まれるデータ位置情報を検出する
データ位置情報検出回路を設けるようにした。これによ
り、高速すなわちビットレートの高いシリアル通信にお
いても受信シリアルデータをパラレルデータに正確に変
換可能な直並列変換回路を得ることができる。

【００１６】また、上記直並列変換回路を、受信したシ
リアルデータをパラレルデータに変換する直並列変換回
路として用いるとともに、さらに、送信するパラレルデ
ータをシリアルデータに変換する並直列変換回路と、該
並直列変換回路に用いられる送信用クロック信号を生成
する第１クロック生成回路と、受信シリアルデータに同
期した受信用クロック信号を生成する第２のクロック生
成回路と設け、該第２クロック生成回路で生成されたク
ロック信号に基づいて上記直並列変換回路を動作させる
ように構成した。これにより、ビットレートの高いシリ
アル通信が可能なシリアルデータ送受信回路を得ること
ができる。

【００１７】さらに、上記第２クロック生成回路は、上
記第１クロック生成回路で生成された送信用クロック信
号に基づいて受信シリアルデータに同期した受信用クロ
ックを生成するように構成した。これにより、送信側の
並直列変換回路の動作クロック信号の周波数と、受信側
の直並列変換回路の動作クロック信号の周波数を完全に
一致させることができ、信頼性の高いシリアルデータ送
受信回路を得ることができる。

【００１８】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００１９】図１には、基準クロックの周波数を５分の
１に分周する５分周回路の一実施例が示されている。こ
の実施例の５周回路は、各々基準クロックＣＫがクロッ
ク端子に入力され基準クロックＣＫの立ち上がりに同期
してデータ端子に入力されているデータ信号のラッチ動
作を行なう５個のＤ型フリップフロップＦ／Ｆ１〜Ｆ／
Ｆ４，Ｆ／Ｆ０がリング状に設けられ、各フリップフロ
ップＦ／Ｆｉ（ｉ＝１，２，３，４）の出力端子と次段
のフリップフロップＦ／Ｆ(i+1)のデータ端子との間に
は、前段フリップフロップＦ／Ｆｉの出力信号とリセッ
ト信号ＲＥＳＥＴとを入力信号とするＮＡＮＤゲートＧ
ｉと該ＮＡＮＤゲートＧｉの出力信号を入力信号とする
インバータＩＮＶｉがそれぞれ設けられている。

【００２０】また、上記フリップフロップのうちＦ／Ｆ
０の出力端子には、該フリップフロップＦ／Ｆ０の出力
信号とリセット信号ＲＥＳＥＴの反転信号とを入力信号
とするＮＯＲゲートＧ０と該ＮＯＲゲートＧ０の出力信
号を入力信号とするインバータＩＮＶ０が接続され、こ
のインバータＩＮＶ０の出力信号がフリップフロップＦ
／Ｆ１のデータ端子に入力されている。そして、このフ
リップフロップＦ／Ｆ１の出力端子に接続されたＮＡＮ
ＤゲートＧ１の出力信号をインバータＩＮＶ１で反転し
た信号が分周クロックＢＣＫとして出力されるように構
成されている。

【００２１】次に、この実施例の分周回路の動作を図２
のタイミングチャートを用いて説明する。

【００２２】この実施例の分周回路においては、リセッ
ト信号ＲＥＳＥＴがロウレベルにされるとそれに応じて
最終段のＮＯＲゲートＧ０の出力信号Ｖ０がロウレベル
にされるとともに、ＮＡＮＤゲートＧ１〜Ｇ４の出力が
ハイレベルにされる。この実施例では、最終段のＮＯＲ
ゲートＧ０の出力信号Ｖ０が初段フリップフロップＦ／
Ｆ１のデータ端子に帰還されているため、クロックＣＫ
の立ち上がり（タイミングｔ１）に同期してＦ／Ｆ１の
出力Ｑ１がハイレベルに変化する。そして、このときリ
セット信号ＲＥＳＥＴがハイレベルに変化しているとＮ
ＡＮＤゲートＧ１の出力Ｖ１がロウレベルに変化すると
ともに、リセット信号ＲＥＳＥＴがハイレベルに変化す
ることによりＮＯＲゲートＧ０の出力信号Ｖ０がハイレ
ベルに変化し、インバータＩＮＶ０を介してロウレベル
の信号がフリップフロップＦ／Ｆ１に供給される。その
結果、Ｆ／Ｆ１の出力Ｑ１がロウレベルに変化し（ｔ
１）、これによってＮＡＮＤゲートＧ１の出力Ｖ１がハ
イレベルに変化する。

【００２３】一方、フリップフロップＦ／Ｆ２はＮＡＮ
ＤゲートＧ１の出力Ｖ１がハイレベルに変化する直前の
インバータＩＮＶ１の出力（ハイレベル）をクロックＣ
Ｋの立ち上がり（ｔ２）に同期してラッチ動作するため
その出力Ｑ２がハイレベルに変化し、ＮＡＮＤゲートＧ
２の出力Ｖ２がロウレベルに変化する。それから、クロ
ックＣＫの次の立ち上がり（ｔ３）に同期してフリップ
フロップＦ／Ｆ２の出力Ｑ２がロウレベルに変化し、Ｎ
ＡＮＤゲートＧ２の出力Ｖ２がハイレベルに変化する。

【００２４】以下、フリップフロップＦ／Ｆ３，Ｆ／Ｆ
４，Ｆ／Ｆ０が同様な動作を行なうことにより、図２に
示すように、最初に形成されたＮＯＲゲートＧ０の出力
信号Ｖ０の負のパルスが、ＮＡＮＤゲートＧ１〜Ｇ４の
出力信号Ｖ１，Ｖ２，Ｖ３，Ｖ４に次々と伝わり、再び
最終段のＮＯＲゲートＧ０の出力信号Ｖ０に戻って来
る。そして、その負パルスが再びＮＡＮＤゲートＧ１〜
Ｇ４の出力信号Ｖ１，Ｖ２，Ｖ３，Ｖ４に次々と伝わる
動作を繰り返す。その結果、図２に示されているよう
に、基準クロックＣＫの周期Ｔ０の５倍の周期５Ｔ０を
有する分周クロックＢＣＫ（Ｖ０の反転信号）がインバ
ータＩＮＶ１より出力される。

【００２５】この実施例の分周回路は、フリップフロッ
プと２入力のＮＡＮＤゲートおよびＮＯＲゲートとイン
バータのみからなり、図６の分周回路のように遅延時間
の大きな多入力ゲートを用いることなく基準クロックＣ
Ｋを分周することができるため、信号のゲート遅延を低
減することができ、これによって、１０ＭＨｚのような
高周波数のクロックであっても分周することができる。
しかも、この実施例の分周回路では、リセットパルスＰ
rsを入れるとクロックＣＫの立ち上がりタイミングでそ
れを認識して分周出力の位相のリタイミングを行なうこ
とができる。

【００２６】なお、実施例では、フリップフロップＦ／
Ｆ１の出力端子に接続されたＮＡＮＤゲートＧ１の出力
信号をインバータＩＮＶ１で反転した信号が分周クロッ
クＢＣＫとして出力されるように構成されているが、Ｎ
ＡＮＤゲートＧ１の出力をそのまま分周クロックとして
出力することも可能である。また、図２を参照すれば明
らかなように、ＮＡＮＤゲートＧ２，Ｇ３，Ｇ４および
ＮＯＲゲートＧ０の出力Ｖ２，Ｖ３，Ｖ４，Ｖ０も基準
クロックを１／５に分周したパルスを有するので、これ
らの信号もしくはそれをインバータＩＮＶ２，ＩＮＶ
３，ＩＮＶ４またはＩＮＶ０で反転した信号を分周クロ
ックとして出力することも可能である。

【００２７】図３には、シリアルデータをパラレルデー
タに変換する直並列変換回路において、直並列変換に用
いられるシリアルデータのシフト用のクロックＳＣＫを
分周してシフトレジスタ１０に取り込まれたデータをレ
ジスタ２０へ転送させるタイミングを与える転送クロッ
クを生成する分周回路に本発明を適用した場合の実施例
が、また図４にはその動作タイミングが示されている。

【００２８】図３の直並列変換回路は１０ビットのシリ
アルデータをパラレルデータに変換するものであるた
め、分周回路３０はシフト用のクロックＳＣＫの周波数
を１０分の１に分周する１０分周回路として構成されて
いる。１０ビットのデータを直並列変換するのは、非同
期方式のデータ転送において、マイクロコンピュータな
どでデータの処理単位とされる１バイト（８ビット）の
データに例えばスタートビットやストップビットなどを
付加して１０ビットのコードに変換（８ｂ／１０ｂ変
換）して送信するプロトコルに対応するためである。

【００２９】具体的には、この実施例の１０分周回路３
０は、図１の回路における縦続形態の５個のフリップフ
ロップＦ／Ｆ１〜Ｆ／Ｆ５の代わりに、１０個のフリッ
プフロップＦ／Ｆ１〜Ｆ／Ｆ９，Ｆ／Ｆ０が縦続形態に
設けられている。また、図１の実施例と同様に、各フリ
ップフロップＦ／Ｆｉ（ｉ＝１，２，３，‥‥‥‥９）
の出力端子と次段のフリップフロップＦ／Ｆ(i+1)のデ
ータ端子との間には、前段フリップフロップＦ／Ｆｉの
出力信号とリセット信号ＲＥＳＥＴとを入力信号とする
ＮＡＮＤゲートＧｉと該ＮＡＮＤゲートＧｉの出力信号
を入力信号とするインバータＩＮＶｉがそれぞれ設けら
れている。

【００３０】また、最終段のフリップフロップＦ／Ｆ０
の出力端子には、該フリップフロップＦ／Ｆ０の出力信
号とリセット信号ＲＥＳＥＴの反転信号とを入力信号と
するＮＯＲゲートＧ０と該ＮＯＲゲートＧ０の出力信号
を入力信号とするインバータＩＮＶ０が接続され、この
インバータＩＮＶ０の出力信号が初段のフリップフロッ
プＦ／Ｆ１のデータ端子に帰還、入力されている。そし
て、この初段フリップフロップＦ／Ｆ１の出力端子に接
続されたＮＡＮＤゲートＧ１の出力信号をインバータＩ
ＮＶ１で反転した信号が転送クロックＲＢＣＬとして、
前記レジスタ２０を構成するフリップフロップＦ／Ｆ２
０〜Ｆ／Ｆ２９のクロック端子に供給されるように構成
されている。

【００３１】さらに、上記転送クロックＲＢＣＬと同一
周期で位相の異なるクロックを得るため、分周回路３０
のループの途中のフリップフロップ（例えばＦ／Ｆ５）
の出力がクロックＲＢＣ１，ＲＢＣ０として取り出され
るように構成されている。また、図３の実施例には、シ
リアル送信データに含まれるデータの先頭位置を示すヘ
ッダバイトと呼ばれる部分を認識するためのヘッダ検出
回路４０の具体例も示されている。

【００３２】ヘッダ検出回路４０は、シフトレジスタ機
能と論理機能とを混合した回路構成とされ、送信したい
データの前に配置される１０ビットのヘッダバイトを検
出すると、最終段のフリップフロップＦ／Ｆ４９より分
周回路３０に対して所定のリセット信号ＲＳＴが供給さ
れ、分周回路３０はこのリセット信号ＲＳＴに同期して
シフト用のクロックＳＣＫの分周を開始し、１０分周し
た時点で発生する分周クロックＲＢＣＫがレジスタ２０
を構成するフリップフロップＦ／Ｆ２０〜Ｆ／Ｆ２９に
供給される。これによって、そのときまでにシフトレジ
スタ１０を構成するフリップフロップＦ／Ｆ１０〜Ｆ／
Ｆ１９に取り込まれている１０ビットのデータが一括し
てフリップフロップＦ／Ｆ２０〜Ｆ／Ｆ２９に転送さ
れ、ラッチされる。

【００３３】さらに、ヘッダ検出回路４０の最終段のフ
リップフロップＦ／Ｆ４０の出力をシフトクロックＳＣ
ＫによりラッチするフリップフロップＦ／Ｆ５１の出力
が、分周回路３０より出力される上記分周クロックＲＢ
ＣＫによってフリップフロップＦ／Ｆ５２にラッチさ
れ、このＦ／Ｆ５２の出力がレジスタ２０のデータが有
効であることを示す信号COMDETとして、上記レジスタ２
０のラッチデータを受ける装置に供給されるように構成
されている。

【００３４】図５には、直並列変換回路を利用したシリ
アル通信用送受信ＬＳＩの構成例が示されている。図５
において、破線１００で囲まれている部分が送受信用Ｌ
ＳＩで、このＬＳＩ１００は信号の符号化復号化機能等
を有する上位レイヤの論理ＬＳＩ２００と接続されると
ともに、送信シリアルデータ出力端子ＯＵＴには光ファ
イバや同軸ケーブルあるいはツイステッドペア線などの
伝送線を駆動するドライバＩＣ（図示省略）が、また受
信シリアルデータ入力端子ＩＮには伝送線を介して送ら
れてくる信号を受信して増幅するレシーバＩＣ（図示省
略）がそれぞれ接続される。

【００３５】上記シリアル通信用送受信ＬＳＩ１００
は、上位レイヤの論理ＬＳＩ２００と共通に供給される
例えば１０６．２５ＭＨｚのシステムクロックＴＢＣを
逓倍してＬＳＩ内部で送信に必要な１０倍の周波数
（１．０６２５ＧＨｚ）の送信用クロックＴＸＣを生成
するＰＬＬ（フェーズ・ロックド・ループ）回路を利用
した送信用クロック生成回路１１０と、上位レイヤの論
理ＬＳＩ２００から供給される送信パラレルデータＴＸ
Ｄを上記送信用クロックＴＸＣに同期してシリアルデー
タに変換する並直列変換回路１２０と、変換されたシリ
アルデータをＬＳＩ外部へ出力する送信バッファ１３０
と、入力端子ＩＮより受信したシリアルデータをＬＳＩ
内部に適したレベルに変換したりする受信バッファ１４
０と、上記送信用クロック生成回路１１０で生成された
上記送信用クロックＴＸＣに基づいて受信シリアルデー
タと同期しかつ受信データと同一周波数（１．０６２５
ＧＨｚ）の受信用クロックＲＸＣを生成する受信用クロ
ック生成回路１５０と、上記受信バッファ１４０により
受信された受信シリアルデータＲＳＤを上記受信用クロ
ックＲＸＣにより受信パラレルデータＲＸＤに変換する
直並列変換回路１６０と、上位レイヤの論理ＬＳＩ２０
０から供給されるリセット信号ＬＣＫＲＥＦを受けて受
信用クロック生成回路１５０を制御したりする制御回路
１７０などから構成されている。

【００３６】図５において、符号１６０が付されている
のが、図３に示されているような構成を有する直並列変
換回路である。また、この実施例の送受信用ＬＳＩ１０
０は、特に制限されないが、上位レイヤの論理ＬＳＩ２
００から出力された送信パラレルデータＴＸＤが直並列
変換された後の送信シリアルデータを上位レイヤ論理Ｌ
ＳＩ２００に戻して送信シリアルデータをチェックでき
るようにする（ループバックモード）ため、上記並直列
変換回路１２０の出力信号（送信シリアルデータ）と上
記送信バッファ１３０からの受信信号（受信シリアルデ
ータ）とを選択して上記直並列変換回路１６０へ供給可
能にする選択回路１８０が設けられている。この選択回
路１８０は、上位レイヤ論理ＬＳＩ２００から供給され
るループバックモード選択信号ＥＷＲＡＰによって制御
されるように構成されている。

【００３７】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００３８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシリア
ル通信用送受信ＬＳＩにおける直並列変換回路について
説明したが、本発明はそれに限定されるものでなく、２
のｎ乗以外の整数比に分周した信号を必要とする回路一
般に利用することができる。

【００３９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００４０】すなわち、比較的簡単な構成で基準クロッ
クを２のｎ乗以外の整数比に分周することができる分周
回路を実現できるとともに、従来に比べて高周波数のク
ロックであっても分周可能な分周回路を実現することが
できる。また、この分周回路を直並列変換回路のタイミ
ング信号生成回路として利用することによりビットレー
トの高いシリアル通信が可能なシリアルデータ送受信回
路を実現することができる。

【図面の簡単な説明】

【図１】本発明に係る分周回路の一例としての５分周回
路の実施例を示す回路構成図。

【図２】図１の５分周回路の動作タイミングを示すタイ
ミングチャート。

【図３】シリアルデータをパラレルデータに変換する直
並列変換回路と、該直並列変換回路に用いられるデータ
転送タイミング信号を生成する本発明の分周回路からな
るタイミング信号生成回路の実施例を示す回路構成図。

【図４】図３の直並列変換回路の動作タイミングを示す
タイミングチャート。

【図５】図３の直並列変換回路を利用したシリアル通信
用送受信ＬＳＩの構成例を示すブロック図。

【図６】従来の５分周回路の構成例を示す回路構成図。

【図７】図６の５分周回路の動作タイミングを示すタイ
ミングチャート。

【図８】図６の５分周回路の最終段の４入力ＮＡＮＤゲ
ートの構成例を示す回路図。

【符号の説明】

１０シフトレジスタ２０レジスタ３０１０分周回路４０ヘッダ検出回路１００シリアル通信用送受信ＬＳＩ２００上位レイヤの論理ＬＳＩ１１０送信用クロック生成回路１２０並直列変換回路１３０送信バッファ１４０受信バッファ１５０受信用クロック生成回路１６０直並列変換回路１７０制御回路１８０選択回路

Claims

【特許請求の範囲】

【請求項１】各々基準クロック信号に同期して入力信
号のラッチ動作を行なうｎ個（ｎは正の整数）のフリッ
プフロップ回路を、それぞれ制御信号により制御される
論理ゲート回路を介してリング状に設け、各フリップフ
ロップ回路間に設けられた論理ゲート回路のうち一つは
前段のフリップフロップの出力と上記制御信号との論理
和をとる２入力論理和ゲート回路とされ、他の論理ゲー
ト回路は前段のフリップフロップ回路の出力と上記制御
信号との論理積をとる論理積ゲート回路とされ、上記論
理ゲート回路のいずれか一つの出力信号が上記基準クロ
ック信号を１／ｎに分周した信号として出力されるよう
に構成されてなることを特徴とする分周回路。
【請求項２】シフトレジスタとレジスタとを有し、前
記シフトレジスタに入力されたシリアルデータを上記レ
ジスタに転送することでパラレルデータに変換する直並
列変換回路において、請求項１に記載の分周回路から出
力される信号に基づいて上記シフトレジスタからレジス
タへのデータ転送を行なうように構成されてなることを
特徴とする直並列変換回路。
【請求項３】入力されたシリアルデータに含まれるデ
ータ位置情報を検出するデータ位置情報検出回路を有す
ることを特徴とする請求項２に記載の直並列変換回路。
【請求項４】受信したシリアルデータをパラレルデー
タに変換する請求項２または３に記載の直並列変換回路
と、送信するパラレルデータをシリアルデータに変換す
る並直列変換回路と、該並直列変換回路に用いられる送
信用クロック信号を生成する第１クロック生成回路と、
受信シリアルデータに同期した受信用クロック信号を生
成する第２のクロック生成回路と備え、該第２クロック
生成回路で生成されたクロック信号に基づいて上記直並
列変換回路が動作されるように構成されてなることを特
徴とするシリアルデータ送受信回路。
【請求項５】上記第２クロック生成回路は、上記第１
クロック生成回路で生成された送信用クロック信号に基
づいて受信シリアルデータに同期した受信用クロックを
生成するように構成されてなることを特徴とする請求項
４に記載のシリアルデータ送受信回路。