JP2002176354A - 半導体装置 - Google Patents

半導体装置

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JP2002176354A
JP2002176354A JP2000374000A JP2000374000A JP2002176354A JP 2002176354 A JP2002176354 A JP 2002176354A JP 2000374000 A JP2000374000 A JP 2000374000A JP 2000374000 A JP2000374000 A JP 2000374000A JP 2002176354 A JP2002176354 A JP 2002176354A
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  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】 誤動作状態を検知し、迅速に正常状態に復帰
することができる半導体装置を提供する。 【解決手段】 リングカウンタ１０に異常状態を検出す
るとリセット信号／ＲＥＳＥＴを出力するリセット回路
１６を設ける。リセット回路１６は信号Ｑ１〜Ｑ８を２
つのグループに分けどちらか一方のグループに“Ｈ”の
データが存在していることをチェックする。２つのグル
ープにともに“Ｈ”が存在する場合や、２つのグループ
いずれもに“Ｈ”のデータが存在しない場合には、リセ
ット回路１６はリセット信号／ＲＥＳＥＴをＬレベルに
活性化する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、より特定的にはカウンタ回路を含む半導体装置に関
する。
【０００２】
【従来の技術】外部から与えられるクロックに同期して
動作する半導体装置は、与えられた外部クロックを分周
するためにカウンタ回路を内蔵している場合が多い。カ
ウンタには、いろいろ種類がある。最も一般的なのは、
ｎ個のラッチで２のｎ乗の状態を表わすことができるバ
イナリカウンタである。バイナリカウンタは、ｎ個のラ
ッチの出力が各ビットに対応し、各ビットがそれぞれ２
の０乗、２の１乗、…、２のｎ乗に対応するものであ
る。
【０００３】しかしながら、バイナリカウンタは、下位
ビットが確定してから上位ビットが確定するまでにクリ
ティカルパスが存在するため、動作周波数が制限され
る。また、ある一定周期ごとにパルス信号を出力するよ
うな用途には、各ビットの出力をＡＮＤ回路でデコード
して用いる必要がある。このようなデコードによって作
られたパルス信号は、動作の基準となる内部クロック信
号として使用するためには一度Ｄフリップフロップで受
ける必要がある。
【０００４】近年、半導体装置は高速化が進み、外部ク
ロックを内部で逓倍してさらに高速な内部クロックを発
生し、これに同期して処理を行なうような場合がある。
このような高速動作が要求されるような用途には、バイ
ナリカウンタよりも高速動作が可能なリングカウンタが
用いられる。リングカウンタは、たとえばクロックの分
周器や、内部回路の動作の基準となるタイミング信号を
生成するために用いられる。
【０００５】リングカウンタ回路（ring counter：環状
計数器）は、フリップフロップ等の二安定ユニットをル
ープ状に接続したものである。任意の与えられた時刻
に，ただ一つのフリップフロップだけが“Ｈ”データを
保持しており、他のフリップフロップは“Ｌ”データを
保持している状態にある。クロック入力信号を数えるご
とに、“Ｈ”データを保持しているフリップフロップの
位置がループ上を回って順に動いていく。
【０００６】図８は、従来の半導体装置４５２の概略構
成を示すブロック図である。図８を参照して、半導体装
置４５２は、外部から与えられるクロック信号ＣＬＫお
よびリセット信号／ＲＥＳＥＴを受け、外部クロック信
号ＣＬＫのｎ倍の周波数の内部クロック信号ＩＣＬＫを
出力する内部クロック発生回路４５４と、外部から与え
られる入力信号ＤＩＮを受け内部クロック信号ＩＣＬＫ
に同期した処理を行ない、外部に対して出力信号ＤＯＵ
Ｔを出力する内部回路４５６とを含む。
【０００７】内部クロック発生回路４５４は、クロック
信号ＣＬＫを受けて内部クロック信号ＩＣＬＫを出力す
るＰＬＬ（Phase Locked Loop）回路４５８と、外部か
ら与えられるリセット信号／ＲＥＳＥＴによって初期化
された後に動作を開始し、内部クロック信号ＩＣＬＫを
分周して内部クロック信号ＲＣＬＫを出力するリングカ
ウンタ５００とを含む。内部クロック信号ＲＣＬＫは、
クロック信号ＩＣＬＫのｎ分の１の周波数となる。内部
クロック信号ＲＣＬＫは、ＰＬＬ回路４５８によって外
部から与えられるクロック信号ＣＬＫと位相の比較が行
なわれる。
【０００８】図９は、図８に示したリングカウンタ５０
０の構成を示す回路図である。図９を参照して、リング
カウンタ５００は、内部クロック信号ＲＣＬＫとリセッ
ト信号／ＲＥＳＥＴを受けるゲート回路５０２♯１を含
む。
【０００９】ゲート回路５０２♯１は、リセット信号／
ＲＥＳＥＴがＬレベルに活性化されると出力がＨレベル
となり、また内部クロック信号ＲＣＬＫがＨレベルとな
ると出力がＨレベルとなる回路である。
【００１０】リングカウンタ５００は、さらに、内部ク
ロック信号ＩＣＬＫに同期してゲート回路５０２♯１の
出力を受取るＤフリップフロップ５０４♯１と、Ｄフリ
ップフロップ５０４♯１の出力とリセット信号／ＲＥＳ
ＥＴとを受けるＡＮＤ回路５０２♯２と、ＡＮＤ回路５
０２♯２の出力を内部クロック信号ＩＣＬＫに同期して
受取るＤフリップフロップ５０４♯２とを含む。
【００１１】リングカウンタ５００は、さらに、Ｄフリ
ップフロップ５０４♯２の出力とリセット信号／ＲＥＳ
ＥＴとを受けるＡＮＤ回路５０２♯３と、ＡＮＤ回路５
０２♯３の出力を内部クロック信号ＩＣＬＫに同期して
受取るＤフリップフロップ５０４♯３と、Ｄフリップフ
ロップ５０４♯３の出力とリセット信号／ＲＥＳＥＴと
を受けるＡＮＤ回路５０２♯４と、ＡＮＤ回路５０２♯
４の出力を内部クロック信号ＩＣＬＫに同期して受取る
Ｄフリップフロップ５０４♯４とを含む。
【００１２】リングカウンタ５００は、さらに、Ｄフリ
ップフロップ５０４♯４の出力とリセット信号／ＲＥＳ
ＥＴとを受けるＡＮＤ回路５０２♯５と、ＡＮＤ回路５
０２♯５の出力を内部クロック信号ＩＣＬＫに同期して
受取るＤフリップフロップ５０４♯５と、Ｄフリップフ
ロップ５０４♯５の出力とリセット信号／ＲＥＳＥＴと
を受けるＡＮＤ回路５０２♯６と、ＡＮＤ回路５０２♯
６の出力を内部クロック信号ＩＣＬＫに同期して受取る
Ｄフリップフロップ５０４♯６とを含む。
【００１３】リングカウンタ５００は、さらに、Ｄフリ
ップフロップ５０４♯６の出力とリセット信号／ＲＥＳ
ＥＴとを受けるＡＮＤ回路５０２♯７と、ＡＮＤ回路５
０２♯７の出力を内部クロック信号ＩＣＬＫに同期して
受取るＤフリップフロップ５０４♯７と、Ｄフリップフ
ロップ５０４♯７の出力とリセット信号／ＲＥＳＥＴと
を受けるＡＮＤ回路５０２♯８と、ＡＮＤ回路５０２♯
８の出力を内部クロック信号ＩＣＬＫに同期して受取る
Ｄフリップフロップ５０４♯８とを含む。
【００１４】Ｄフリップフロップ５０４♯８の出力は、
内部クロック信号ＲＣＬＫとして、図８のＰＬＬ回路４
５８に与えられ、クロック信号ＣＬＫと位相比較が行な
われる。
【００１５】図１０は、図９に示したリングカウンタ５
００の動作を説明するための動作波形図である。
【００１６】図９、図１０を参照して、Ｑ１〜Ｑ８は、
それぞれＤフリップフロップ５０４♯１〜５０４♯８の
出力信号である。まず、クロックサイクル♯１におい
て、信号Ｑ１がＨレベルで信号Ｑ２〜Ｑ８がＬレベルで
ある。続いてクロックサイクル♯２において内部クロッ
ク信号ＩＣＬＫの立上がりに応じて信号Ｑ１がＬレベル
に立下がり、信号Ｑ１の代わりに信号Ｑ２がＨレベルに
立上がる。信号Ｑ３〜Ｑ８はＬレベルの状態のままであ
る。
【００１７】以降、クロック信号の立上がりエッジが入
力されるごとにＨレベルを出力しているフリップフロッ
プは１段ずつ後段へシフトしていく。そして、クロック
サイクル♯８が終了し、クロックサイクル♯９において
再び、信号Ｑ１がＨレベルで信号Ｑ２〜Ｑ８がＬレベル
の状態に戻る。このようなシフトレジスタをリング状に
接続したリングカウンタは高速動作が可能であり、ま
た、フリップフロップ５０４♯８の出力信号がそのまま
タイミング基準信号として用いることが可能である。
【００１８】
【発明が解決しようとする課題】以上説明したように、
シフトレジスタを構成するフリップフロップのうち１つ
のフリップフロップのみがＨデータを保持しており、内
部クロック信号ＩＣＬＫが入力されるごとに次段にその
Ｈデータが伝達される。これにより、フリップフロップ
の個数に相当する内部クロック信号ＩＣＬＫが入力され
ると内部クロック信号ＲＣＬＫとして１クロック幅でフ
リップフロップの個数分の周期を有する基準パルス信号
が得られる。このようなリングカウンタはフリップフロ
ップの数を変更することにより簡単に出力信号の周期を
変更することができる。
【００１９】しかしながら、このようなリングカウンタ
には、一旦誤動作が発生するとリセット信号が再度入力
されるまで誤動作から復帰できないという問題点があ
る。
【００２０】図１１は、従来のリングカウンタの誤動作
を説明するための波形図である。図９、図１１を参照し
て、信号Ｑ１〜Ｑ８は、それぞれＤフリップフロップ５
０４♯１〜５０４♯８の出力信号を示している。
【００２１】クロックサイクル♯１〜♯４では、図１０
で説明した動作と同様に順次Ｈレベルを出力するＤフリ
ップフロップの位置が順にシフトしている。
【００２２】クロックサイクル♯５において、Ｄフリッ
プフロップ５０４♯１の出力ノードに、たとえば放射線
などによりＨレベルのノイズが発生し、そのノイズが保
持されてしまう場合があり得る。
【００２３】すると、クロックサイクル♯６では、ノイ
ズによるＨデータが次段にシフトされ信号Ｑ２がＨレベ
ルとなってしまう。したがって、クロックサイクル♯６
以降はＨレベルのデータを保持するフリップフロップが
８個のフリップフロップのうち２個存在する状態となっ
てしまう。
【００２４】たとえばクロックサイクル♯８では、信号
Ｑ４と信号Ｑ８とがＨレベルになってしまう。したがっ
て、クロックサイクル♯８以降は、リングカウンタ５０
０から出力される内部クロック信号ＲＣＬＫは本来の２
倍の周波数となってしまう。すると、図８のＰＬＬ回路
４５８は、発生すべき内部クロック信号ＩＣＬＫの２分
の１の周波数のクロック信号を発生するという誤動作を
生ずることになる。
【００２５】すなわち、図９に示したリングカウンタ５
００は、正常時は８通りの状態しか示すことがないが、
組合せとしては２５６通りの状態をとり得るので、異常
な状態である２４８通りの組合せのいずれかの状態に陥
った場合には正常動作に復帰することができないという
問題点がある。たとえば、終夜運転をするワークステー
ション、工場の室温を管理するためのエアコン、警備シ
ステム、インターネットサーバなどのような長時間連続
運転され、電源投入による初期化がなされないような用
途では、このような誤動作が起こると大きな問題とな
る。
【００２６】本発明の目的は、一旦誤動作が発生しても
すみやかに正常状態に復帰することが可能な信頼性の高
い半導体装置を提供することである。
【００２７】
【課題を解決するための手段】請求項１に記載の半導体
装置は、各々がクロック信号に同期してデータを受け次
段に伝達する、環状に直列接続された複数の保持回路
と、複数の保持回路の保持データを監視し、異常を検出
すると保持データを初期化するリセット回路とを備え、
リセット回路は、複数の保持回路のうちの第１部分に第
１の論理値のデータが存在し、かつ、複数の保持回路か
ら第１部分を除外した第２部分に第１の論理値のデータ
が存在する場合、または、複数の保持回路のうちの第１
部分に第１の論理値のデータが存在せず、かつ、複数の
保持回路から第１部分を除外した第２部分に第１の論理
値のデータが存在しない場合に、保持データの初期化を
行なう。
【００２８】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、リセット回路は、
第１部分の保持データを縮退する第１の縮退回路と、第
２部分の保持データを縮退する第２の縮退回路と、第
１、第２の縮退回路の出力が一致した場合に、複数の保
持回路を初期化するためのリセット信号を出力する一致
検出回路とを含む。
【００２９】請求項３に記載の半導体装置は、請求項２
に記載の半導体装置の構成に加えて、第１の論理値は、
１であり、第１の縮退回路は、第１部分の保持データに
対応する第１の入力信号を受ける第１のＯＲ回路を有
し、第２の縮退回路は、第２部分の保持データに対応す
る第２の入力信号を受ける第２のＯＲ回路を有し、一致
検出回路は、第１、第２のＯＲ回路の出力が一致したと
きはリセット信号を出力するエクスクルッシブＮＯＲ回
路を有する。
【００３０】請求項４に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、第２部分は、第１
の保持回路を含み、第１部分は、複数の保持回路のうち
から第１の保持回路を除外した残りの保持回路を含み、
リセット回路は、第１部分の保持データを縮退する縮退
回路と、縮退回路の出力と第１の保持回路の出力とが一
致した場合に、複数の保持回路を初期化するためのリセ
ット信号を出力する一致検出回路とを含む。
【００３１】請求項５に記載の半導体装置は、請求項４
に記載の半導体装置の構成に加えて、第１の論理値は、
１であり、縮退回路は、第１部分の保持データに対応す
る入力信号を受けるＯＲ回路を有し、ＯＲ回路の出力と
第１の保持回路の出力とが一致したときにリセット信号
を出力するエクスクルッシブＮＯＲ回路とを含む。
【００３２】請求項６に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、複数の保持回路
は、リセット回路の出力に応じて第１の論理値に初期化
される第１の保持回路と、リセット回路の出力に応じて
第１の論理値と相補な第２の論理値に初期化される複数
の第２の保持回路とを含む。
【００３３】請求項７に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、複数の保持回路の
出力のいずれかひとつと外部クロック信号とに応じて外
部クロックより周波数の高いクロック信号を出力するク
ロック発生回路と、クロック信号に同期して処理を行な
う内部回路とをさらに備える。
【００３４】請求項８に記載の半導体装置は、各々がク
ロック信号に同期してデータを受け次段に伝達する、環
状に直列接続された複数の保持回路と、複数の保持回路
の保持データを監視し、異常を検出すると保持データを
初期化するリセット回路とを備え、リセット回路は、複
数の保持回路が正常動作状態において取り得る複数の状
態をそれぞれ検出する複数のデコード回路と、複数のデ
コード回路の出力のいずれも活性化されていないときに
保持データを初期化するリセット信号を出力する、出力
回路とを含む。
【００３５】請求項９に記載の半導体装置は、請求項８
に記載の半導体装置の構成に加えて、複数の保持回路の
出力のいずれかひとつと外部クロック信号とに応じて外
部クロックより周波数の高いクロック信号を出力するク
ロック発生回路と、クロック信号に同期して処理を行な
う内部回路とをさらに備える。
【００３６】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
【００３７】［実施の形態１］図１は、本発明の実施の
形態１の半導体装置２の構成を示す概略ブロック図であ
る。
【００３８】図１を参照して、半導体装置２は、外部か
ら与えられるクロック信号ＣＬＫを受け外部クロック信
号ＣＬＫのｎ倍の周波数を有する内部クロック信号ＩＣ
ＬＫを出力する内部クロック発生回路４と、外部から与
えられる入力信号ＤＩＮを受け内部クロック信号ＩＣＬ
Ｋに同期した処理を行ない、外部に対して出力信号ＤＯ
ＵＴを出力する内部回路６とを含む。
【００３９】内部クロック発生回路４は、クロック信号
ＣＬＫを受けて内部クロック信号ＩＣＬＫを出力するＰ
ＬＬ（Phase Locked Loop）回路８と、電源が投入され
ると初期値が正常な状態かどうかを判別し、正常な状態
でない場合にはデータの初期化を行なった後に動作を開
始し、内部クロック信号ＩＣＬＫを分周して内部クロッ
ク信号ＲＣＬＫを出力するリングカウンタ１０とを含
む。内部クロック信号ＲＣＬＫは、クロック信号ＩＣＬ
Ｋのｎ分の１の周波数となる。内部クロック信号ＲＣＬ
Ｋは、ＰＬＬ回路８によって外部から与えられるクロッ
ク信号ＣＬＫと位相の比較が行なわれる。
【００４０】図２は、図１におけるＰＬＬ回路８の構成
を示したブロック図である。図２を参照して、ＰＬＬ回
路８は、クロック信号ＣＬＫを受けて内部クロック信号
ＥＣＬＫを出力するクロックバッファ８ａと、内部クロ
ック信号ＲＣＬＫの位相と内部クロック信号ＥＣＬＫの
位相とを比較し制御信号ＵＰ／ＤＯＷＮを出力する位相
比較器８ｂと、制御信号ＵＰに応じて制御信号ＣＴ
（ｎ：０）の活性化ビットを上位方向にシフトさせ制御
信号ＤＯＷＮに応じて制御信号ＣＴ（ｎ：０）の活性化
ビットを下位方向にシフトさせるシフトレジスタ８ｃ
と、制御信号ＣＴ（ｎ：０）に応じて遅延量が変化する
遅延ライン８ｄとを含む。遅延ライン８ｄは、奇数段の
反転回路によって構成されており、その遅延段数が制御
信号ＣＴ（ｎ：０）に応じて２段ずつ変化する。遅延ラ
イン８ｄは内部クロック信号ＩＣＬＫを出力しており、
この内部クロック信号ＩＣＬＫは、また、遅延ライン８
ｄに入力され、これにより遅延ライン８ｄは自励発振す
るリングオシレータとして動作する。
【００４１】図３は、図１に示したリングカウンタ１０
の構成を示す回路図である。図３を参照して、リングカ
ウンタ１０は、内部クロック信号ＲＣＬＫとリセット信
号／ＲＥＳＥＴを受けるゲート回路１２♯１を含む。
【００４２】ゲート回路１２♯１は、リセット信号／Ｒ
ＥＳＥＴがＬレベルに活性化されると出力がＨレベルと
なり、また内部クロック信号ＲＣＬＫがＨレベルとなる
と出力がＨレベルとなる回路である。
【００４３】リングカウンタ１０は、さらに、内部クロ
ック信号ＩＣＬＫに同期してゲート回路１２♯１の出力
を受取るＤフリップフロップ１４♯１と、Ｄフリップフ
ロップ１４♯１の出力とリセット信号／ＲＥＳＥＴとを
受けるＡＮＤ回路１２♯２と、ＡＮＤ回路１２♯２の出
力を内部クロック信号ＩＣＬＫに同期して受取るＤフリ
ップフロップ１４♯２とを含む。
【００４４】リングカウンタ１０は、さらに、Ｄフリッ
プフロップ１４♯２の出力とリセット信号／ＲＥＳＥＴ
とを受けるＡＮＤ回路１２♯３と、ＡＮＤ回路１２♯３
の出力を内部クロック信号ＩＣＬＫに同期して受取るＤ
フリップフロップ１４♯３と、Ｄフリップフロップ１４
♯３の出力とリセット信号／ＲＥＳＥＴとを受けるＡＮ
Ｄ回路１２♯４と、ＡＮＤ回路１２♯４の出力を内部ク
ロック信号ＩＣＬＫに同期して受取るＤフリップフロッ
プ１４♯４とを含む。
【００４５】リングカウンタ１０は、さらに、Ｄフリッ
プフロップ１４♯４の出力とリセット信号／ＲＥＳＥＴ
とを受けるＡＮＤ回路１２♯５と、ＡＮＤ回路１２♯５
の出力を内部クロック信号ＩＣＬＫに同期して受取るＤ
フリップフロップ１４♯５と、Ｄフリップフロップ１４
♯５の出力とリセット信号／ＲＥＳＥＴとを受けるＡＮ
Ｄ回路１２♯６と、ＡＮＤ回路１２♯６の出力を内部ク
ロック信号ＩＣＬＫに同期して受取るＤフリップフロッ
プ１４♯６とを含む。
【００４６】リングカウンタ１０は、さらに、Ｄフリッ
プフロップ１４♯６の出力とリセット信号／ＲＥＳＥＴ
とを受けるＡＮＤ回路１２♯７と、ＡＮＤ回路１２♯７
の出力を内部クロック信号ＩＣＬＫに同期して受取るＤ
フリップフロップ１４♯７と、Ｄフリップフロップ１４
♯７の出力とリセット信号／ＲＥＳＥＴとを受けるＡＮ
Ｄ回路１２♯８と、ＡＮＤ回路１２♯８の出力を内部ク
ロック信号ＩＣＬＫに同期して受取るＤフリップフロッ
プ１４♯８とを含む。
【００４７】Ｄフリップフロップ１４♯８の出力は内部
クロック信号ＲＣＬＫとして、図１のＰＬＬ回路８に与
えられ、クロック信号ＣＬＫと位相比較が行なわれる。
【００４８】リングカウンタ１０は、さらに、信号Ｑ１
〜Ｑ８を受けてシフトレジスタの状態を監視し異常を検
出するとリセット信号／ＲＥＳＥＴを出力するリセット
回路１６を含む。
【００４９】図４は、図３におけるリセット回路１６の
検討例であるリセット回路１６ａの構成を示す回路図で
ある。
【００５０】図４を参照して、リセット回路１６ａは、
デコード回路１８♯１〜１８♯８と、デコード回路１８
♯１〜１８♯８の出力を受けてリセット信号／ＲＥＳＥ
Ｔを出力するＯＲ回路２０とを含む。
【００５１】デコード回路１８♯１は、図３のＤフリッ
プフロップ１４♯１の出力信号Ｑ１がＨレベルで他のＤ
フリップフロップの出力信号がＬレベルである状態を検
出してＨレベルを出力する。出力信号Ｑ１〜Ｑ８が他の
組合せであるときには、デコード回路１８♯１は、Ｌレ
ベルを出力する。
【００５２】デコード回路１８♯２は、図３のＤフリッ
プフロップ１４♯２の出力信号Ｑ２がＨレベルで他のＤ
フリップフロップの出力信号がＬレベルである状態を検
出してＨレベルを出力する。出力信号Ｑ１〜Ｑ８が他の
組合せであるときには、デコード回路１８♯２は、Ｌレ
ベルを出力する。
【００５３】デコード回路１８♯３は、図３のＤフリッ
プフロップ１４♯３の出力信号Ｑ３がＨレベルで他のＤ
フリップフロップの出力信号がＬレベルである状態を検
出してＨレベルを出力する。出力信号Ｑ１〜Ｑ８が他の
組合せであるときには、デコード回路１８♯３は、Ｌレ
ベルを出力する。
【００５４】デコード回路１８♯４は、図３のＤフリッ
プフロップ１４♯４の出力信号Ｑ４がＨレベルで他のＤ
フリップフロップの出力信号がＬレベルである状態を検
出してＨレベルを出力する。出力信号Ｑ１〜Ｑ８が他の
組合せであるときには、デコード回路１８♯４は、Ｌレ
ベルを出力する。
【００５５】デコード回路１８♯５は、図３のＤフリッ
プフロップ１４♯５の出力信号Ｑ５がＨレベルで他のＤ
フリップフロップの出力信号がＬレベルである状態を検
出してＨレベルを出力する。出力信号Ｑ１〜Ｑ８が他の
組合せであるときには、デコード回路１８♯５は、Ｌレ
ベルを出力する。
【００５６】デコード回路１８♯６は、図３のＤフリッ
プフロップ１４♯６の出力信号Ｑ６がＨレベルで他のＤ
フリップフロップの出力信号がＬレベルである状態を検
出してＨレベルを出力する。出力信号Ｑ１〜Ｑ８が他の
組合せであるときには、デコード回路１８♯６は、Ｌレ
ベルを出力する。
【００５７】デコード回路１８♯７は、図３のＤフリッ
プフロップ１４♯７の出力信号Ｑ７がＨレベルで他のＤ
フリップフロップの出力信号がＬレベルである状態を検
出してＨレベルを出力する。出力信号Ｑ１〜Ｑ８が他の
組合せであるときには、デコード回路１８♯７は、Ｌレ
ベルを出力する。
【００５８】デコード回路１８♯８は、図３のＤフリッ
プフロップ１４♯８の出力信号Ｑ８がＨレベルで他のＤ
フリップフロップの出力信号がＬレベルである状態を検
出してＨレベルを出力する。出力信号Ｑ１〜Ｑ８が他の
組合せであるときには、デコード回路１８♯８は、Ｌレ
ベルを出力する。
【００５９】リセット回路１６ａのような構成とすれ
ば、誤動作を生じた場合には直ちにリセット信号が出力
されるため、次のクロック信号の立上がりエッジに同期
してすぐさま正常状態に復帰することが可能である。た
だし、デコード回路１８♯１〜１８♯８およびＯＲ回路
２０は、いずれも入力信号が多い複雑な回路となるた
め、回路規模が大きくなってしまい経済的ではない。
【００６０】図５は、改良したリセット回路１６ｂの構
成を示す回路図である。図５を参照して、リセット回路
１６ｂは、信号Ｑ１〜Ｑ４を受けるＯＲ回路２２と、信
号Ｑ５〜Ｑ８を受けるＯＲ回路２４と、ＯＲ回路２２，
２４の出力を受けてリセット信号／ＲＥＳＥＴを出力す
るエクスクルシブＮＯＲ回路２６とを含む。ＯＲ回路２
２の出力信号は、信号Ｑ１〜Ｑ４を縮退した信号であ
り、信号Ｑ１〜Ｑ４のいずれかが１つでもＨレベルであ
ればＨレベルとなる。ＯＲ回路２４の出力信号は、信号
Ｑ５〜Ｑ８を縮退した信号であり、信号Ｑ５〜Ｑ８のい
ずれかが１つでもＨレベルであればＨレベルとなる。
【００６１】図６は、図５に示したリセット回路１６ｂ
の動作を説明するための動作波形図である。
【００６２】図５、図６を参照して、クロックサイクル
♯１においては信号Ｑ１がＨレベルであり信号Ｑ２〜Ｑ
８がＬレベルである。また、Ｈレベルの信号Ｑ１が入力
されているＯＲ回路２２の出力がＨレベルであり、また
いずれもＬレベルの信号が入力されているＯＲ回路２４
の出力はＬレベルである。したがって、ＯＲ回路２２の
出力とＯＲ回路２４の出力は一致していないため、リセ
ット信号／ＲＥＳＥＴはＨレベルである。
【００６３】クロックサイクル♯２〜♯４では、クロッ
ク信号が入力されるごとにデータが順番にシフトするた
めＨレベルとなる信号も順に信号Ｑ２、Ｑ３、Ｑ４とシ
フトしている。この場合にもＯＲ回路２２の出力がＨレ
ベルであり、ＯＲ回路２４の出力はＬレベルであるた
め、リセット信号／ＲＥＳＥＴはＨレベルである。
【００６４】ここで、クロックサイクル♯５において、
たとえば放射線による誤動作などにより図３のＤフリッ
プフロップ１４♯１に異常が生じ信号Ｑ１がＨレベルに
なってしまった場合を考えると、ＯＲ回路２２は信号Ｑ
１がＨレベルであり、信号Ｑ２〜Ｑ４がＬレベルである
ため出力はＨレベルとなる。
【００６５】一方、本来のデータが転送されたため信号
Ｑ５がＨレベルとなる。そして、信号Ｑ６〜Ｑ８はＬレ
ベルである。したがって、ＯＲ回路２４の出力はＨレベ
ルとなる。このため、ＯＲ回路２２の出力およびＯＲ回
路２４の出力が両方ともＨレベルとなる。ＯＲ回路２２
の出力およびＯＲ回路２４の出力が一致したため、リセ
ット信号／ＲＥＳＥＴはＬレベルに活性化される。
【００６６】そして、次のクロックサイクル♯６におい
て図３のＤフリップフロップ１４♯１〜１４♯８には初
期状態のデータが入力されるため、信号Ｑ１はＨレベル
となり、信号Ｑ２〜Ｑ８はＬレベルとなる。したがっ
て、クロックサイクル♯６以降はリングカウンタ１０は
正常な動作を行なうこととなる。
【００６７】ここで、図６の動作波形図では、放射線に
よる誤動作によってＬレベルのデータがＨレベルに変っ
てしまう場合を説明したが、たとえばクロックサイクル
♯１においてＨレベルである信号Ｑ１が誤動作によって
Ｌレベルになってしまう場合も考えられる。
【００６８】この場合には、ＯＲ回路２２、ＯＲ回路２
４の出力は、ともにＬレベルとなる。エクスクルシブＮ
ＯＲ回路２６は、この状態も検出可能であるので、異常
が検出されリングカウンタはリセットされる。
【００６９】また、リセット回路として、８サイクルご
とにリセット信号を出力する回路を設ける場合も考えら
れる。しかし、リセット回路１６ｂの場合には、最低で
も誤動作が起きてから３クロック後には正常状態に復帰
することが可能であるため、より迅速に正常状態に復帰
することができる。
【００７０】以上説明したように、実施の形態１で説明
した半導体装置によれば誤動作が生じた場合にもすみや
かに正常状態に復帰することが可能となるので、半導体
装置の動作の信頼性を高めることができる。
【００７１】［実施の形態２］図７は、実施の形態２の
半導体装置において用いられるリセット回路１６ｃの構
成を示した回路図である。
【００７２】図７を参照して、リセット回路１６ｃは、
信号Ｑ１〜Ｑ７を受けるＯＲ回路３２と、ＯＲ回路３２
の出力と信号Ｑ８とを受けるエクスクルシブＮＯＲ回路
３４とを含む。ＯＲ回路３２の出力信号は、信号Ｑ１〜
Ｑ７を縮退した信号であり、信号Ｑ１〜Ｑ７のいずれか
が１つでもＨレベルであればＨレベルとなる。エクスク
ルシブＮＯＲ回路３４はリセット信号／ＲＥＳＥＴを出
力する。
【００７３】すなわち、図５で示したリセット回路１６
ｂの構成は、各フリップフロップの出力を４本ずつに分
けてそれぞれＯＲ回路２２、２４で受けていた。そして
ＯＲ回路２２、２４の出力が一致するか否かをエクスク
ルシブＮＯＲ回路２６でチェックしていたが、フリップ
フロップの出力は必ずしも４対４に分割してそれぞれＯ
Ｒ回路で受ける必要はない。
【００７４】すなわち、図７に示したように７対１に出
力を分割してもよい。他にも３対５に分割しても２対６
に分割してもかまわない。すべてのフリップフロップの
出力が２分割されて結果が監視されるような構成であれ
ばかまわない。
【００７５】以上説明したように、実施の形態２で説明
した半導体装置も、異常時に迅速に正常状態に復帰する
ことができるため、動作の信頼性が向上する。
【００７６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００７７】
【発明の効果】請求項１〜３に記載の半導体装置は、放
射線等のノイズにより誤動作が発生した場合でも、誤動
作状態から正常動作状態に復帰させることができるの
で、動作の信頼性を高めることができる。
【００７８】請求項４，５に記載の半導体装置は、請求
項１に記載の半導体装置の奏する効果に加えて、複数の
フリップフロップの出力を１対多に分割して観測するこ
とにより、放射線等のノイズにより誤動作が発生した場
合でも、誤動作状態から正常動作状態に復帰させること
ができるので、動作の信頼性を高めることができる。
【００７９】請求項６に記載の半導体装置は、請求項１
に記載の半導体装置の奏する効果に加えて、複数のフリ
ップフロップのうちの１つにＨデータが設定される回路
において、誤動作状態から正常動作状態に復帰させるこ
とができる。
【００８０】請求項７に記載の半導体装置は、請求項１
に記載の半導体装置の奏する効果に加えて、内部で高速
クロックを発生する場合に、高速クロックの信頼性を向
上させることができる。
【００８１】請求項８に記載の半導体装置は、放射線等
のノイズにより誤動作が発生した場合でも、誤動作状態
から正常動作状態に復帰させることができるので、動作
の信頼性を高めることができる。
【００８２】請求項９に記載の半導体装置は、請求項８
に記載の半導体装置の奏する効果に加えて、内部で高速
クロックを発生する場合に、高速クロックの信頼性を向
上させることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体装置２の構成
を示す概略ブロック図である。
【図２】 図１におけるＰＬＬ回路８の構成を示したブ
ロック図である。
【図３】 図１に示したリングカウンタ１０の構成を示
す回路図である。
【図４】 図３におけるリセット回路１６の検討例であ
るリセット回路１６ａの構成を示す回路図である。
【図５】 改良したリセット回路１６ｂの構成を示す回
路図である。
【図６】 図５に示したリセット回路１６ｂの動作を説
明するための動作波形図である。
【図７】 実施の形態２の半導体装置において用いられ
るリセット回路１６ｃの構成を示した回路図である。
【図８】 従来の半導体装置４５２の概略構成を示すブ
ロック図である。
【図９】 図８に示したリングカウンタ５００の構成を
示す回路図である。
【図１０】 図９に示したリングカウンタ５００の動作
を説明するための動作波形図である。
【図１１】 従来のリングカウンタの誤動作を説明する
ための波形図である。
【符号の説明】
２ 半導体装置、８ａ クロックバッファ、８ｃ シフ
トレジスタ、８ｂ 位相比較器、８ ＰＬＬ回路、８ｄ
遅延ライン、１０ リングカウンタ、１２＃１ ゲー
ト回路、１２＃２〜１２＃８ ＡＮＤ回路、１４＃１〜
１４＃８ Ｄフリップフロップ、１６，１６ａ，１６
ｂ，１６ｃ リセット回路、１８＃１〜１８＃８ デコ
ード回路、２０，２２，２４，３２ ＯＲ回路、２６，
３４ エクスクルッシブＮＯＲ回路。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 各々がクロック信号に同期してデータを
    受け次段に伝達する、環状に直列接続された複数の保持
    回路と、 前記複数の保持回路の保持データを監視し、異常を検出
    すると前記保持データを初期化するリセット回路とを備
    え、 前記リセット回路は、前記複数の保持回路のうちの第１
    部分に第１の論理値のデータが存在し、かつ、前記複数
    の保持回路から前記第１部分を除外した第２部分に前記
    第１の論理値のデータが存在する場合、または、前記複
    数の保持回路のうちの第１部分に前記第１の論理値のデ
    ータが存在せず、かつ、前記複数の保持回路から前記第
    １部分を除外した第２部分に前記第１の論理値のデータ
    が存在しない場合に、前記保持データの初期化を行な
    う、半導体装置。
  2. 【請求項２】 前記リセット回路は、 前記第１部分の保持データを縮退する第１の縮退回路
    と、 前記第２部分の保持データを縮退する第２の縮退回路
    と、 前記第１、第２の縮退回路の出力が一致した場合に、前
    記複数の保持回路を初期化するためのリセット信号を出
    力する一致検出回路とを含む、請求項１に記載の半導体
    装置。
  3. 【請求項３】 前記第１の論理値は、１であり、 前記第１の縮退回路は、 前記第１部分の保持データに対応する第１の入力信号を
    受ける第１のＯＲ回路を有し、 前記第２の縮退回路は、 前記第２部分の保持データに対応する第２の入力信号を
    受ける第２のＯＲ回路を有し、 前記一致検出回路は、 前記第１、第２のＯＲ回路の出力が一致したときは前記
    リセット信号を出力するエクスクルッシブＮＯＲ回路を
    有する、請求項２に記載の半導体装置。
  4. 【請求項４】 前記第２部分は、 第１の保持回路を含み、 前記第１部分は、 前記複数の保持回路のうちから前記第１の保持回路を除
    外した残りの保持回路を含み、 前記リセット回路は、 前記第１部分の保持データを縮退する縮退回路と、 前記縮退回路の出力と前記第１の保持回路の出力とが一
    致した場合に、前記複数の保持回路を初期化するための
    リセット信号を出力する一致検出回路とを含む、請求項
    １に記載の半導体装置。
  5. 【請求項５】 前記第１の論理値は、１であり、 前記縮退回路は、 前記第１部分の保持データに対応する入力信号を受ける
    ＯＲ回路を有し、 前記ＯＲ回路の出力と前記第１の保持回路の出力とが一
    致したときに前記リセット信号を出力するエクスクルッ
    シブＮＯＲ回路とを含む、請求項４に記載の半導体装
    置。
  6. 【請求項６】 前記複数の保持回路は、 前記リセット回路の出力に応じて前記第１の論理値に初
    期化される第１の保持回路と、 前記リセット回路の出力に応じて前記第１の論理値と相
    補な第２の論理値に初期化される複数の第２の保持回路
    とを含む、請求項１に記載の半導体装置。
  7. 【請求項７】 前記複数の保持回路の出力のいずれかひ
    とつと外部クロック信号とに応じて前記外部クロックよ
    り周波数の高い前記クロック信号を出力するクロック発
    生回路と、 前記クロック信号に同期して処理を行なう内部回路とを
    さらに備える、請求項１に記載の半導体装置。
  8. 【請求項８】 各々がクロック信号に同期してデータを
    受け次段に伝達する、環状に直列接続された複数の保持
    回路と、 前記複数の保持回路の保持データを監視し、異常を検出
    すると前記保持データを初期化するリセット回路とを備
    え、 前記リセット回路は、 前記複数の保持回路が正常動作状態において取り得る複
    数の状態をそれぞれ検出する複数のデコード回路と、 前記複数のデコード回路の出力のいずれも活性化されて
    いないときに前記保持データを初期化するリセット信号
    を出力する、出力回路とを含む、半導体装置。
  9. 【請求項９】 前記複数の保持回路の出力のいずれかひ
    とつと外部クロック信号とに応じて前記外部クロックよ
    り周波数の高い前記クロック信号を出力するクロック発
    生回路と、 前記クロック信号に同期して処理を行なう内部回路とを
    さらに備える、請求項８に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8456203B2 (en) 2010-09-07 2013-06-04 Fujitsu Limited Multiphase clock generation circuit

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7477716B2 (en) 2003-06-25 2009-01-13 Mosaid Technologies, Inc. Start up circuit for delay locked loop
US7275204B2 (en) * 2004-09-30 2007-09-25 Marvell International Ltd. Distributed ring control circuits for Viterbi traceback
US7190201B2 (en) 2005-02-03 2007-03-13 Mosaid Technologies, Inc. Method and apparatus for initializing a delay locked loop
JP2007128611A (ja) * 2005-11-04 2007-05-24 Nec Electronics Corp 半導体集積回路装置
US7711940B2 (en) * 2005-12-19 2010-05-04 Samsung Electronics Co., Ltd. Circuit block and circuit system having skew compensation, and skew compensation method
US7400178B2 (en) * 2006-03-31 2008-07-15 Integrated Device Technology, Inc. Data output clock selection circuit for quad-data rate interface
US7671643B2 (en) * 2008-01-03 2010-03-02 Memsic, Inc. Power-on-reset circuit having zero static power consumption
EP2351221B1 (en) * 2008-10-31 2013-06-19 Certicom Corp. System for detecting a reset condition in an electronic circuit
US8072250B2 (en) * 2009-09-14 2011-12-06 Achronix Semiconductor Corporation Reset signal distribution
US8493109B2 (en) * 2010-03-31 2013-07-23 Qualcomm Incorporated System and method to control a power on reset signal

Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5534572A (en) * 1978-09-04 1980-03-11 Toshiba Corp Counting circuit
JPS55118553U (ja) * 1979-02-13 1980-08-21
JPS61174232U (ja) * 1985-04-17 1986-10-30
JPS62192097A (ja) * 1986-02-18 1987-08-22 Nec Ic Microcomput Syst Ltd シフトレジスタ回路
JPS6365711A (ja) * 1986-09-05 1988-03-24 Nec Corp 半導体集積論理回路
JPS63120523A (ja) * 1986-11-07 1988-05-24 Fujitsu Ltd リングカウンタ回路
JPS63227119A (ja) * 1987-03-17 1988-09-21 Nec Corp デイジタル可変分周回路
JPH01232827A (ja) * 1988-03-14 1989-09-18 Matsushita Electric Ind Co Ltd リングカウンタ装置
JPH02181518A (ja) * 1989-01-05 1990-07-16 Fujitsu Ltd リングカウンタ回路
JPH0410811A (ja) * 1990-04-27 1992-01-16 Sanyo Electric Co Ltd 低ノイズカウンタ及びこれを備えた撮像装置
JPH04298115A (ja) * 1991-03-27 1992-10-21 Matsushita Electric Ind Co Ltd フリップフロップ回路
JPH08162946A (ja) * 1994-11-30 1996-06-21 Fujitsu Ltd カウンタ回路
JPH09270702A (ja) * 1996-04-01 1997-10-14 Toshiba Corp 周波数逓倍回路
JPH09270680A (ja) * 1996-04-01 1997-10-14 Toshiba Corp 周波数逓倍回路
JPH1050001A (ja) * 1996-07-30 1998-02-20 Sony Corp 再生装置および方法
JPH1168552A (ja) * 1997-08-20 1999-03-09 Sony Corp ２ｎ分周回路
JPH11251924A (ja) * 1998-03-02 1999-09-17 Hitachi Ltd 分周回路およびこれを用いた直並列変換回路並びにシリアルデータ送受信回路
JPH11355107A (ja) * 1998-06-09 1999-12-24 Matsushita Electric Ind Co Ltd 高周波数クロック発生用回路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3586982A (en) * 1969-02-19 1971-06-22 Westinghouse Electric Corp Pulse count detector having fail-safe features
US3639740A (en) * 1970-07-15 1972-02-01 Collins Radio Co Ring counter apparatus
JPS6035400A (ja) * 1983-08-05 1985-02-23 Sharp Corp 相補形金属酸化膜半導体を用いた送信装置
US5867409A (en) * 1995-03-09 1999-02-02 Kabushiki Kaisha Toshiba Linear feedback shift register
US6091794A (en) * 1997-11-25 2000-07-18 Stmicroelectronics, Inc. Fast synchronous counter

Patent Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5534572A (en) * 1978-09-04 1980-03-11 Toshiba Corp Counting circuit
JPS55118553U (ja) * 1979-02-13 1980-08-21
JPS61174232U (ja) * 1985-04-17 1986-10-30
JPS62192097A (ja) * 1986-02-18 1987-08-22 Nec Ic Microcomput Syst Ltd シフトレジスタ回路
JPS6365711A (ja) * 1986-09-05 1988-03-24 Nec Corp 半導体集積論理回路
JPS63120523A (ja) * 1986-11-07 1988-05-24 Fujitsu Ltd リングカウンタ回路
JPS63227119A (ja) * 1987-03-17 1988-09-21 Nec Corp デイジタル可変分周回路
JPH01232827A (ja) * 1988-03-14 1989-09-18 Matsushita Electric Ind Co Ltd リングカウンタ装置
JPH02181518A (ja) * 1989-01-05 1990-07-16 Fujitsu Ltd リングカウンタ回路
JPH0410811A (ja) * 1990-04-27 1992-01-16 Sanyo Electric Co Ltd 低ノイズカウンタ及びこれを備えた撮像装置
JPH04298115A (ja) * 1991-03-27 1992-10-21 Matsushita Electric Ind Co Ltd フリップフロップ回路
JPH08162946A (ja) * 1994-11-30 1996-06-21 Fujitsu Ltd カウンタ回路
JPH09270702A (ja) * 1996-04-01 1997-10-14 Toshiba Corp 周波数逓倍回路
JPH09270680A (ja) * 1996-04-01 1997-10-14 Toshiba Corp 周波数逓倍回路
JPH1050001A (ja) * 1996-07-30 1998-02-20 Sony Corp 再生装置および方法
JPH1168552A (ja) * 1997-08-20 1999-03-09 Sony Corp ２ｎ分周回路
JPH11251924A (ja) * 1998-03-02 1999-09-17 Hitachi Ltd 分周回路およびこれを用いた直並列変換回路並びにシリアルデータ送受信回路
JPH11355107A (ja) * 1998-06-09 1999-12-24 Matsushita Electric Ind Co Ltd 高周波数クロック発生用回路

Cited By (1)

* Cited by examiner, † Cited by third party
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