JPH0410811A - 低ノイズカウンタ及びこれを備えた撮像装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 くイ）産業上の利用分野 本発明は、周期性ノイズの低減が図られた低ノイズカウ
ンタ及び、このカウンタを内蔵する撮像装置に関する。

（ロ）従来の技術 ＣＯＤ固体撮像素子を用いたテレビカメラの如き撮像装
置に於いては、テレビジョン同期信号に基づいて撮像素
子の動作タイミングが設定され、このタイミングに従っ
て撮像素子の駆動クロックが作成される。このような撮
像素子の駆動回路を構成する場合、同期信号を作成する
同期系の回路と駆動クロックを作成する駆動系の回路と
をワンチップ化し、単一の集積回路で実現することが望
まれる。

しかしながら、両回路をワンチップ化すると発振源の相
違に起因するビートノイズの発生や、同期系の回路に内
蔵されるカウンタの回路動作による周期性ノイズの発生
等の問題が生じる。このうち、ビートノイズの発生につ
いては、両回路の発振源を共通化することで解消できる
ものの、周期性ノイズについてはカウンタの回路動作自
体が電源ノイズの原因となるため解消は困難である。

第９図は、従来の同期系回路の構成を示すブロック図で
ある。

バイナリカウンタ（１）は、基本クロックＣＬＫをカウ
ントし、水平走査期間Ｈ周期で動作するもので、カウン
タ出力が所定の値になったときにデコーダ（２）の出力
がバイナリカウンタ（１）をリセットするように構成さ
れている。また、第２のバイナリカウンタ（３）は、バ
イナリカウンタ（１〉と同様に基本クロックＣＬＫをカ
ウントし、デコーダ（２）の出力でリセットされ、カウ
ンタ出力がデコーダ（４）に入力される。デコーダ（４
）は、バイナリカウンタ（３）のカウンタ出力に基づき
、水平走査信号ＨＤに代表されるＨ周期の各種同期信号
を発生する。

ここで用いられるバイナリカウンタ（１）及び（３）は
、４ビツト構成の場合カウンタ出力及び変化点が次表に
示すように変化する。

ビット数に応じた多段のフリッププロップで構成きれる
バイナリカウンタ（１）及び（３）は、流れるｖ、ｉ量
が変化点の数に従って変化するために、変化点数の周期
性に従う電源ノイズが発生する。

従って、駆動クロックにＨ周期のノイズが発生して撮像
素子からの映像出力に重畳し、このノイズが再生画面上
に縦縞となって表われることになる。

そこで、第１０図に示すような多項式カウンタを利用す
る方法が考えられている。

多項式カウンタは、４ピツト構成の場合、直列接続され
共通のクロックＣＬＫが与えられた４つのフリッププロ
ップ（５ａ）〜（５ｄ）の第１段目の出力と第４段目の
出力との排他的論理和（６）を第１段目の入力とし、各
フリップフロップ（５ａ）〜（５ｄ）の出力を組合せて
構成きれるもので、変化点の数が急激に増減することが
なく、周期性ノイズの低減が図れる。

（ハ）発明が解決しようとする課題 ところが、多項式カウンタに於いても変化点の数自体は
１〜ビツト数までの範囲で増減する。例えば、ＮＴＳＣ
方式に対応の場合、クロックの周波数が１４．３２ＭＨ
ｚで、ＩＨの間に９１０クロッりをカウントする必要が
あることから、カウンタが１０ビツト構成となり、変化
点は１〜１０の間で増減する。このため、パイ・ナリカ
ウンタ（１）及びり３）を用いた場合に比して再生画面
上の縦縞は目立たなくなるものの、広い幅のぼんやりと
した縦縞が表われる。

そこで本発明は、同期系の回路と駆動系の回路とをワン
チップ化して単一の集積回路として構成した場合に、撮
像素子の映像出力にノイズが重畳するのを抑圧すること
を目的とする。

（ニ）課題を解決するための手段 本発明は上述の課題を解決するためになされたもので、
共通のクロックで動作する複数のフリッププロップを直
列接続すると共に最終段のフリップフロップの反転出力
を初段のフリップフロップの入力に与えてループ状のシ
フトレジスタを成し、このシフトレジスタのデータの変
化点が所定位置に達するときに桁上げ信号を発生すると
共にこの桁上げ信号を受けて上位側のシフトレジスタが
カウント動作するように上記シフトレジスタを複数接続
し、各シフトレジスタに一定周期を有する共通のクロッ
クを与えて各シフトレジスタの動作を上記クロックに同
期せしめたことを特徴とする。

（＊）作用 本発明に依れば、各シフトレジスタの各ビットの変化点
は常に１であり、全体でも、桁上げ信号を受けて上位の
シフトレジスタが動作するときに最大でシフトレジスタ
の数までとなり、回路動作による周期性のノイズは大幅
に減少される。

（へ）実施例 本発明の実施例を図面に従って説明する。

第１図は本発明の低ノイズカウンタの構成を示すブロッ
ク図で、４ビツトのジョンソンカウンタを３段接続した
場合を示し、第２図はその動作タイミング図である。

４ビツトのジョンソンカウンタ（７）（８）（９）は、
直列接続きれた４つのフリップフロップ（１０ａ）〜（
１０ｄ）（ｌｌａ）〜（ｌｉｄ）（１２ａ）〜（１２ｄ
）からなり、最終段のフリップフロップ（１０ｄ）（１
ｉｄ）（１２ｄ）の反転出力Ｑが、初段（７）７リツプ
フロツプ（１０ａ）＜１ｌａ）（１２８）の入力Ｔに夫
々与えられる。また、ジョンソンカウンタ（７）（８）
の第３段のブリップフロップ（１０ｃ）（ｌｉｅ）の出
力Ｑと最終段のフリップフロップ（１０ｄ）（ｌｉｄ）
の反転出力Ｑとの論理和（１３）（１４）が桁上げ信号
ＲＣＯ，，ＲＣＯ，として出力される。これらの桁上げ
信号ＲＣＯ，，ＲＣＯ，は上位側のジョンソンカウンタ
（８）（９）のカウンタ動作を制御するもので、桁上げ
信号ＲＣＯ，と基本クロックＣＬＫ、との論理和（１５
）がジョンソンカウンタ（８）のフリップフロップ（ｌ
ｌａ）〜（ｌｉｄ）のタイミング人力Ｔに与えられ、桁
上げ信号ＲＣＯ，及びＲＣＯ，の論理和（１６）と基本
クロックＣＬＫ、との論理和（１７）がジョンソンカウ
ンタ（９）のフリッププロップ（１２ａ）〜（１２ｄ　
）のタイミング人力Ｔに与えられる。

ジョンソンカウンタ（７）のフリップフロップ（１０ａ
）〜（１０ｄ）のタイミング人力Ｔには、他のジョンソ
ンカウンタ（８）（９）との動作の整合を図るため、論
理ゲートと同等の遅延を得るようなバッファ（１８）を
介して基本クロックＣＬＫが与えられる。

４ビツト構成のジョンソンカウンタのカウンタ動作力、
即ち各フリップフロップの出力は、次表に示すように変
化する。

このように４ビツト構成のジョンソンカウンタ（７）（
８）（９）は、８クロック周期で動作し、変化点の数は
常に１となる。従って、ジョンソンカウンタ（７）（８
）（９）は基本クロックＣＬＫの８クロック周期で動作
し、桁上げ信号ＲＣＯ，は第２図に示す如く８クロック
期間毎に１クロック期間ｒＬ」となりこの桁上げ信号Ｒ
ＣＯ，と基本クロックＣＬＫ、との論理和（１５）を取
ることで基本クロックＣＬＫ、を８分周したクロックＣ
ＬＫ、が得られる０次に、クロックＣＬＫ、に従って動
作するジョンソンカウンタ（８）は、クロックＣＬＫ、
の８クロック周期、即ち基本クロックＣＬＫ、の６４ク
ロック周期で動作し、桁上げ信号ＲＣＯ，は第２図に示
す如く６４クロック期間毎に８クロック期間「Ｌ」とな
る。そこで、桁上げ信号ＲＣＯ。

と桁上げ信号ＲＣＯ，との論理和〈１６）を取り、きら
に基本クロックＣＬＫｏとの論理和（１７）を取ること
で基本クロックＣＬＫ＠を６４分周したクロックＣＬＫ
、が得られる。このクロックＣＬ　Ｋ　ｔに従って動作
するジョンソンカウンタ（９）は、クロックＣＬＫ、の
８クロック周期、即ち、基本クロックＣＬＫ、の５１２
クロツク周期で動作することになる。

そして、各ジョンソンカウンタ（７）（８）（９）のフ
ッツブフロップ（１０ａ）〜（１０ｄ）（ｌｌａ）〜（
ｌｉｄ）（１２ａ）〜（１２ｄ）の出力を組合せ、５１
２クロツクをカウントする１２ビツトのカウンタ出力が
得られる。

このような場合、各ジョンソンカウンタ（７）（８）（
９）に於ける変化点の数は、常に１であり、桁上げ動作
に依り各ジョンソンカウンタ＜７）（８）（９）が同時
に動作したとしても変化点の数は３となる。

ところで、論理ゲートを組合せる場合、２つの入力が略
同時に変化すると出力にスパイクノイズが発生するが、
第１図に示す論理ゲートに於いては、スパイクノイズが
発生する虞れのある論理ゲートの出力を直接ジョンソン
カウンタ（７）（８）（９）に与えることがないため、
スパイクノイズに依るジョンソンカウンタ（７）（８）
（９）の誤動作は防止されている。即ち、２つの入力が
同時に変化するのは、桁上げ信号ＲＣＯ，及びＲＣＯ＊
の論理和（１６）を得るときであるが、第３図に示すよ
うに桁上げ信号ＲＣＯ１とＲＣＯ，とが同時に変化する
ときには、基本クロックＣＬＫ、がｒ　Ｈ、であるため
に、桁上げ信号ＲＣＯ，とＲＣＯ，との論理和（１６）
で得られる桁上げ信号ＲｃＯｓにスパイクノイズが発生
しても、基本タロツクＣＬＫ、との論理和（１７）を取
ることで除去される。第３図では、桁上げ信号ＲＣＯ，
に発生するスパイクノイズが基本クロックＣＬＫ、の立
上りのタイミングに示されているが、実際には桁上げ信
号ＲＣＯ，が論理ゲートの遅延分だけ基本クロックＣＬ
Ｋ、に対して遅れるため、スパイクノイズの発生するタ
イミングには基本クロックＣＬ　Ｋ　ｏはｒＨ」どなっ
ている。

また、ｔＲ投入時等に於いて、各ジョンソンカウンタ（
７）（８）（９）のフリップ７ＤＩツブ（１０ａ）〜（
１０ｄ）（ｌ１ｇ）〜（ｌｉｄ）（１２ａ）〜（１２ｄ
）の出力が揃わなければ、変化点の数を常に１とするこ
とができない。

そこで、第４図に示すようなプリセット回路を設けるこ
とで各フリップフロップ（１９ａ）〜（１９ｄ）の出力
を１Ｌ」にすることができる。即ち、第１段及び第２段
のフリップフロップ（１９ａ）（１９ｂ）の出力Ｑを桁
上げ信号ＲＣＯの論理積（２０ａ）（２０ｂ）として次
段のフリップフロップ（１９ｂ）（１９ｃ）の入力りに
与えるようにすれば、ジョンソンカウンタが桁上げ信号
ＲＣＯを出力する（桁上げ信号が「Ｌ」となる）と、各
論理積（２０ａ　）　（２０ｂ　）が「Ｌ、となり、フ
ッツブフロップ（１９ｂ）（１９ｃ）には「Ｌ」が設定
される。当然ながら桁上げ信号ＲＣＯがｒ　Ｌ　、のと
きには最終段のプリップフロップ（１９ｄ）の反転出力
は「Ｌ」であり、初段のブリップフロップ（１９ａ）に
も′Ｌ」が設定される。従って、各フリップフロップ（
１９ａ）〜（１９ｄ）の出力Ｑは「ＬＪとなる。

第５図は、他の実施例を示すブロック図で、第１図と同
様に４ビツトのジョンソンカウンタを３段接続した場合
を示し、第６図はその動作タイミング図である。

下位側のジョンソンカウンタ（７）は、第１図と同一構
成であり、同一部分には同一符号が付しである。上位側
のジョンソンカウンタ（２１）（２２）は、桁上げ信号
に従って動作する切換スイッチ（２３ａ）〜（２３ｄ）
（２４ａ）〜（２４ｄ）を介して直列接続されたフリッ
プフロップ（２５ａ）〜（２５ｄ）からなり、最終段の
フリップフロップ（２５ｄ）（２６ｄ）の反転出力が初
段のフリップフロップ（２５ａ）（２６ａ）の入力りに
接続諮れる。各切換スイッチ（２３ａ）〜（２３ｄ）（
２４ａ）〜（２４ｄ）は、各フリップフロップ（２５ａ
）〜（２５ｄ）（２６ａ）〜（２６ｄ）自身の出力Ｑ或
いは１段前のフリップフロップ出力Ｑ（初段のフリップ
フロップ（２３ａ）（２６ａ）に於いては最終段のフリ
ップフコツブ（２５ｄ　）（２６ｄ　）の反転出力◇）
を切り換えて入力りに与えるようにするためのもので、
後述する桁上げ信号ＲＣＯ，。

ＲＣＯ，が「Ｈ」のときに各フリップフロップ（２５ａ
）〜（２５ｄＸ２６ａ）〜（２６ｄ）自身の出力Ｑを選
択し、ｒＬ」のときに１段前のフリップフロップの出力
Ｑを選択する。従って桁上げ信号ＲＣＯ，，ＲＣＯ１が
ｒ　Ｌ　、のときにフリップフロップ（２５ａ）〜（２
５ｄ）（２６ａ）〜（２６ｄ）が直列に接続きれる。

各ジョンソンカウンタ（７）（２１）（２２）のフリッ
プフロップ（１０ａ）〜（１０ｄ）（２５ａ）〜（２５
ｄ）（２６ａ）〜（２６ｄ）には、共通の基本クロック
ＣＬＫが夫々与えられ、各フリップ７　’Ｏツブ（１０
ａ）　〜（１０ｄ）（２５ａ）〜（２５ｄ　）　（２６
ａ　）〜（２６ｄ　）の動作が同期している。基本クロ
ックＣＬＫの８クロック周期で動作するジョンソンカラ
ンタフ７〉からの桁上げ信号ＲＣＯ，は、８クロック期
間毎の１クロック期間に１Ｌ」となり、この桁上げ信号
ＲＣＯ，がジョンソンカウンタ（２１）の切換スイッチ
（２３ａ）〜（２３ｄ）に与えられる。従って、ジョン
ソンカウンタ（２１）では、基本クロックＣＬＫの８ク
ロック期間毎の１クロ・ツク期間にフリップフロップ（
２５ａ）〜（２５ｄ）が直列接続諮れ、各フリップフロ
ップ（２５ａ）〜（２５ｄ）のデータが８クロツク毎に
１ビツトシフトきれる。同様にして基本クロックＣＬＫ
の６４クロ・メク期間毎の８クロック期間に「Ｌ」とな
るジョンソンカウンタ（２２）からの桁上げ信号ＲＣＯ
，は、桁上げ信号ＲＣＯ，との論理和（２７）から桁上
げ信号ＲＣＯ，を得てジョンソンカウンタ（２２）の切
換スイ・ソチ（２４ａ〉〜（２４ｄ）に与えられる。桁
上げ信号ＲＣＯ，は、基本クロックＣＬＫの６４クロ・
７り期間の１クロック期間に「Ｌ」となり、ジョンソン
カウンタ（２２）では、各フリップフロップ（２６ａ）
〜（２６ｄ）のデータが６４クロツク毎に１ビツトシフ
トきれる。従って、ジョンソンカウンタ（２２）は、基
本クロックＣＬＫの５１２クロツク周期で動作すること
になる。

そして、各フリップフロップ（１０ａ）〜（１０ｄ）（
２５ａ）〜（２５ｄ）（２６ａ）　〜（２６ｄ）の出力
Ｑを組合せることで、第１図と同様１２ビ・ントで５１
２クロ・７りをカウントするカウント出力を得られる。

以上の構成に於いては、４ビツトのジョンソンカウンタ
を３段接続した場合を例示したが、これらのビット数、
及び接続段数は必要に応じて変更できる。即ち、各ジョ
ンソンカウンタのビット数を増設すれば回路規模は大き
くなるものの、変化点の数を増すことなく、より多くの
クロックをカウントでき、逆に接続段数を増せば変化点
の数は増大するものの回路規模の縮小が図れる。

第７図は、第１図或いは第５図に示すような低ノイズカ
ウンタを用いて構成した同期系回路のブロック図である
。

ここでは、４つのジョンソンカウンタ（２８）〜（３１
）を組合せてカウンタ（３２）を構成しており、各ジョ
ンソンカウンタ（２８）〜（３１）の出力、詳しくは各
ジョンソンカウンタ（２８）〜（３１）を構成するフリ
ッププロップの出力がデコーダ（３３）に入力される。

ＮＴＳＣ方式に対応の場合、１４．３２ＭＨｚのタロツ
クを９１０クロツクカウントする必要があるため、４ビ
ツトのジョンソンカウンタ（２８）〜（３２）を４段接
続する必要が生じる。ただし、４段目のジョンソンカウ
ンタ（３２）は、１ビツトあれば１０２４クロツクをカ
ウントできるため、必ずしも４ビツトで構成する必要は
ない。

デコーダ（３３）は、カウンタ（３２）の出力を受け、
水平走査信号ＨＤに代表されるＨ周期の各種同期信号を
発生すると共に、Ｈ周期でカウンタ（３２）をリセット
するリセットパルスＲＥＳを出力する。

従って、各Ｈ毎に各ジョンソンカウンタがリセットきれ
、ＮＴＳＣ方式であれば９１０クロツク、ＰＡＬ方式で
あれば９０８クロツクの周期でカウンタ（３２）が動作
し、所定のＨ周期のカウンタ出力がデコーダ（３３）に
与えられる。

第８図は、本発明撮像装置の構成を示すブロック図であ
る。

ＣＣＤ固体撮像素子（３４）は、受光した映像パターン
に応じた情報重荷を蓄積し、画面単位で連続する映像信
号を出力する。この映像信号は、信号処理回路（３５）
でサンプルホールド、ガンマ補正等の種々の処理が施き
れた後、外部機器等に臼力される。

一方、ＣＣＤ　（３４）には駆動回路（３６）で作成さ
れる駆動クロックがＣＣＤドライバ（３７）を介して供
給きれ、ＣＣＤ　（３４）がパルス駆動されるように構
成される。ＣＣＤドライバ＜３７）は、ＣＣＤ　（３４
）を駆動可能な電位を得るためのもので、主に昇圧を目
的とし、駆動回路（３６）の出力に従って動作する。駆
動回路り３６）は、垂直同期及び水平同期を得る同期信
号発生回路（３８）とＣＣＤ　（３４）の駆動タイミン
グを得るタイミング発生回路（３９）とからなり、両回
路（３８）（３９）が単一の集積回路で構成されている
。また、同期信号発生回路（３８）から得られる各種の
同期信号は、信号処理回路＜３５）にも供給され、ＣＣ
Ｄ　（３４）と信号処理回路（３５）との同期が図られ
ている。ここで、同期信号発生回路（３８）は、第７図
の如きカウンタ（３２）及びデコーダ（３３）等を内蔵
しており、タイミング発生回路（３９）と共に単一の集
積回路で構成してもカウンタの回路動作に依る電源ノイ
ズが駆動クロックに重畳することが大幅に減少跡れる。

従って、Ｃ０Ｄ（３４）からの映像出力に重畳する周期
性ノイズが大幅に減少し、再生画面上に不要な縦縞が発
生することがなくなり、画質の劣化藺止が図れる。

以上のような低ノイズカウンタは、映像信号を供給する
側、即ちテレビカメラ側のみでなく、受信側に於いても
採用することで、カウンタ動作に依る電源ノイズの低減
が図れる。

（ト）発明の効果 本発明に依れば、カウンタの回路動作に依る電源ノイズ
を大幅に低減でき、周期性ノイズの少ないカウンタを実
現できる。また、多段階に接続したジョンソンカウンタ
は、共通のクロックで動作するためにカウンタの回路動
作が基準クロックに対して非同期となることはなく、カ
ウンタ出力を基準クロックに同期させることができる。

そして、低ノイズカウンタを用いて同期系の回路（同期
信号発生回路（３Ｂ）　）を駆動系の回路（タイミング
発生回路（３９）　）と共にワンチップ化した場合でも
、駆動クロックに周期性ノイズが重畳することはなく、
撮像素子を安定して駆動することができる。従って、撮
像素子の映像出力に周期性ノイズが混入することがなく
なり、高画質の再生画面を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作タイミング図、第３図は桁上げ信号の波形
図、第４図はプリセット回路の構成を示すブロック図、
第５図は他の実施例を示すブロック図、第６図は第５図
の動作タイミング図、第７図は本発明低ノイズカウンタ
を用いた同期系回路のブロック図、第８図は本発明撮像
装置のブロック図、第９図は従来の撮像装置の同期系回
路のブロック図、第１０図は多項式カウンタのブロック
図である。 （１）（３）・・・バイナリカウンタ、（２）（４＞・
・・デコーダ、　（７）（８）（９）（２１）（２２）
（２８）〜（３２）・・・ジョンソンカウンタ、　＜１
０ａ）〜（１０ｄ）（ｌｌａ）〜（ｌｉｄ）＜１２ａ）
〜（１２ｄ）＜２５ａ）〜（２５ｄ）−７リツプフロツ
プ、　　（３４）・・・ＣＣＤ固体撮像素子、　（３６
）用駆動回路、（３８）・・・同期信号発生回路、 半回路。 （３９〉・・・タイミング発

Claims (6)

【特許請求の範囲】
1. （１）共通のクロックで動作する複数のフリップフロッ
   プを直列接続すると共に最終段のフリップフロップの反
   転出力を初段のフリップフロップの入力に与えてループ
   状のシフトレジスタを成し、このシフトレジスタのデー
   タの変化点が所定位置に達するときに桁上げ信号を発生
   すると共にこの桁上げ信号を受けて上位側のシフトレジ
   スタがカウント動作をするように上記シフトレジスタを
   複数接続し、 各シフトレジスタに一定周期を有する共通のクロックを
   与えて各シフトレジスタの動作を上記クロックに同期せ
   しめたことを特徴とする低ノイズカウンタ。
2. （２）上位側のシフトレジスタに与えられる上記クロッ
   クを上記桁上げ信号に従って通過するゲート手段を備え
   たことを特徴とする請求項第１項記載の低ノイズカウン
   タ。
3. （３）上記桁上げ信号に従って上記シフトレジスタの各
   フリップフロップ間を接続し、非接続期間には各フリッ
   プフロップの非反転出力をその入力とするスイッチング
   手段を備えたことを特徴とする請求項第１項記載の低ノ
   イズカウンタ。
4. （４）上記桁上げ信号を受けて上記シフトレジスタの各
   フリップフロップに初期データを設定するプリセット手
   段を備えたことを特徴とする請求項第１項記載の低ノイ
   ズカウンタ。
5. （５）受光した映像を光電変換して映像パターンに応じ
   た情報電荷を蓄積する固体撮像素子、上記情報電荷を所
   定期間毎に転送出力して画面単位で連続する映像信号を
   得る駆動回路、 この駆動回路の駆動タイミングを指定して上記映像信号
   を所定の形態に一致させる同期回路、上記映像信号に対
   して各種の処理を施す信号処理回路、 を有する撮像装置に於いて、 上記同期回路は、請求項第１項記載の低ノイズカウンタ
   を備え、 基本クロックをカウントして水平走査期間周期の水平同
   期信号を発生し、上記駆動回路及び上記信号処理回路に
   与えることを特徴とする撮像装置。
6. （６）上記同期回路が上記駆動回路と共に共通の半導体
   基板上に形成されて１チップ化されることを特徴とする
   請求項第５項記載の撮像装置。