JPH05111053A - 画像メモリリセツト信号生成装置 - Google Patents
画像メモリリセツト信号生成装置Info
- Publication number
- JPH05111053A JPH05111053A JP3272239A JP27223991A JPH05111053A JP H05111053 A JPH05111053 A JP H05111053A JP 3272239 A JP3272239 A JP 3272239A JP 27223991 A JP27223991 A JP 27223991A JP H05111053 A JPH05111053 A JP H05111053A
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- JP
- Japan
- Prior art keywords
- signal
- latch circuit
- composite video
- image memory
- latch
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 垂直同期信号周波数や水平同期信号周波数の
異なるあらゆる種類のコンポジット映像信号に使用し、
かつ構成を簡素化する。 【構成】 ラッチ回路(A) ８において、コンポジット映
像信号における垂直同期信号VDをコンポジット映像信号
の水平同期信号HDでラッチする。そのラッチ回路出力信
号Ｑ1 からコンポジット映像信号の色副搬送波の４倍周
期クロック4FSCをクロックとするラッチ回路(B) ９と、
ラッチ回路(C) １０とのシフトレジスタからラッチ回路
出力信号Ｑ2 とラッチ回路出力信号＊Ｑ3 を得る。さら
にラッチ回路出力信号Ｑ2 とラッチ回路出力信号＊Ｑ3
の論理積を論理積回路１１で処理して画像メモリリセッ
ト信号RST を得る。
異なるあらゆる種類のコンポジット映像信号に使用し、
かつ構成を簡素化する。 【構成】 ラッチ回路(A) ８において、コンポジット映
像信号における垂直同期信号VDをコンポジット映像信号
の水平同期信号HDでラッチする。そのラッチ回路出力信
号Ｑ1 からコンポジット映像信号の色副搬送波の４倍周
期クロック4FSCをクロックとするラッチ回路(B) ９と、
ラッチ回路(C) １０とのシフトレジスタからラッチ回路
出力信号Ｑ2 とラッチ回路出力信号＊Ｑ3 を得る。さら
にラッチ回路出力信号Ｑ2 とラッチ回路出力信号＊Ｑ3
の論理積を論理積回路１１で処理して画像メモリリセッ
ト信号RST を得る。
Description
【０００１】
【産業上の利用分野】本発明は、ビデオテープレコー
ダ、映像信号伝送装置等に利用する画像メモリリセット
信号生成装置に関する。
ダ、映像信号伝送装置等に利用する画像メモリリセット
信号生成装置に関する。
【０００２】
【従来の技術】図３は従来の画像用メモリリセット信号
生成装置の構成を示している。
生成装置の構成を示している。
【０００３】図３において、Ｓａはコンポジット映像信
号の色副搬送波の４倍周期（４Ｆｓｃ）の水平アドレス
カウンタクロック（信号）、１３は水平アドレスカウン
タ、１４は２進数の水平アドレスカウンタ１３の出力を
１０進数に変換する２／１０進数変換回路、Ｓｂは水平
同期信号と同周期の信号の垂直アドレスカウンタクロッ
ク、１６は垂直アドレスカウンタ、１７は２進数の垂直
アドレスカウンタの出力を１０進数に変換する２／１０
進数変換回路、Ｓｏは垂直同期信号と同周期の信号の画
像メモリリセット信号、Ｓｃは垂直アドレスカウンタリ
セット信号、Ｓｄは水平アドレスカウンタリセット信号
である。
号の色副搬送波の４倍周期（４Ｆｓｃ）の水平アドレス
カウンタクロック（信号）、１３は水平アドレスカウン
タ、１４は２進数の水平アドレスカウンタ１３の出力を
１０進数に変換する２／１０進数変換回路、Ｓｂは水平
同期信号と同周期の信号の垂直アドレスカウンタクロッ
ク、１６は垂直アドレスカウンタ、１７は２進数の垂直
アドレスカウンタの出力を１０進数に変換する２／１０
進数変換回路、Ｓｏは垂直同期信号と同周期の信号の画
像メモリリセット信号、Ｓｃは垂直アドレスカウンタリ
セット信号、Ｓｄは水平アドレスカウンタリセット信号
である。
【０００４】次に、この構成の動作について説明する。
図３において、水平アドレスカウンタクロックＳａは水
平アドレスカウンタ１３によってカウンタされており、
２／１０進数変換回路１４で水平同期信号と同周期の任
意のカウンタ値で垂直アドレスカウンタクロックＳｂ、
および水平アドレスカウンタリセット信号Ｓｄが出力さ
れる。水平アドレスカウンタ１３は、水平アドレスカウ
ンタリセット信号Ｓｄでリセットされる。さらに垂直ア
ドレスカウンタクロックＳｂが垂直アドレスカウンタ１
６でカウントされており、２／１０進数変換回路１７に
よって垂直同期信号と同周期の任意のカウンタ値で画像
メモリリセット信号Ｓｏが出力される。また、垂直アド
レスカウンタ１６は垂直アドレスカウンタリセット信号
Ｓｃでリセットされる。
図３において、水平アドレスカウンタクロックＳａは水
平アドレスカウンタ１３によってカウンタされており、
２／１０進数変換回路１４で水平同期信号と同周期の任
意のカウンタ値で垂直アドレスカウンタクロックＳｂ、
および水平アドレスカウンタリセット信号Ｓｄが出力さ
れる。水平アドレスカウンタ１３は、水平アドレスカウ
ンタリセット信号Ｓｄでリセットされる。さらに垂直ア
ドレスカウンタクロックＳｂが垂直アドレスカウンタ１
６でカウントされており、２／１０進数変換回路１７に
よって垂直同期信号と同周期の任意のカウンタ値で画像
メモリリセット信号Ｓｏが出力される。また、垂直アド
レスカウンタ１６は垂直アドレスカウンタリセット信号
Ｓｃでリセットされる。
【０００５】このように従来例の画像メモリリセット信
号生成装置でも、垂直同期信号の周期に対する一つの画
像メモリリセット信号Ｓｏを得ることができる。
号生成装置でも、垂直同期信号の周期に対する一つの画
像メモリリセット信号Ｓｏを得ることができる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来例
の画像メモリリセット信号生成装置では、１０ビットの
水平アドレスカウンタ１３と、垂直アドレスカウンタ１
６および、それぞれのカウンタに１０ビットの２／１０
進数変換回路１４、１７が必要であり、任意の一種類の
コンポジット映像信号のみにしか使用できない。また回
路構成が煩雑になるという欠点があった。
の画像メモリリセット信号生成装置では、１０ビットの
水平アドレスカウンタ１３と、垂直アドレスカウンタ１
６および、それぞれのカウンタに１０ビットの２／１０
進数変換回路１４、１７が必要であり、任意の一種類の
コンポジット映像信号のみにしか使用できない。また回
路構成が煩雑になるという欠点があった。
【０００７】本発明はこのような従来の課題を解決する
ものであり、垂直同期信号周波数や水平同期信号周波数
の異なるあらゆる種類のコンポジット映像信号に対応で
き、且つ、構成が簡素化できる優れた画像メモリリセッ
ト信号生成装置を提供することを目的とする。
ものであり、垂直同期信号周波数や水平同期信号周波数
の異なるあらゆる種類のコンポジット映像信号に対応で
き、且つ、構成が簡素化できる優れた画像メモリリセッ
ト信号生成装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に、本発明の画像メモリリセット信号生成装置は、コン
ポジット映像信号の垂直同期信号を水平同期信号でラッ
チした第１のラッチ信号を出力する第１のラッチ回路
と、第１のラッチ信号をコンポジット映像信号の色副搬
送波の４倍周期クロック信号でラッチした第２のラッチ
信号を出力する第２のラッチ回路と、第２のラッチ信号
を１クロックシフトさせるシフトレジスタ回路と、この
シフトレジスタの入出力信号の論理積をとり画像メモリ
リセット信号を出力する論理積回路とを備えるものであ
る。
に、本発明の画像メモリリセット信号生成装置は、コン
ポジット映像信号の垂直同期信号を水平同期信号でラッ
チした第１のラッチ信号を出力する第１のラッチ回路
と、第１のラッチ信号をコンポジット映像信号の色副搬
送波の４倍周期クロック信号でラッチした第２のラッチ
信号を出力する第２のラッチ回路と、第２のラッチ信号
を１クロックシフトさせるシフトレジスタ回路と、この
シフトレジスタの入出力信号の論理積をとり画像メモリ
リセット信号を出力する論理積回路とを備えるものであ
る。
【０００９】
【作用】このような構成により、本発明の画像メモリリ
セット信号生成装置は、画像メモリリセット信号をコン
ポジット映像信号の垂直同期信号と水平同期信号のカウ
ンタを使用せずに、コンポジット映像信号の垂直同期信
号と水平同期信号などの組み合わせ回路、および順序回
路より生成し、垂直同期信号周波数や水平同期信号周波
数の異なるあらゆる種類のコンポジット映像信号に対応
でき、さらに、その構成が簡素化できる。
セット信号生成装置は、画像メモリリセット信号をコン
ポジット映像信号の垂直同期信号と水平同期信号のカウ
ンタを使用せずに、コンポジット映像信号の垂直同期信
号と水平同期信号などの組み合わせ回路、および順序回
路より生成し、垂直同期信号周波数や水平同期信号周波
数の異なるあらゆる種類のコンポジット映像信号に対応
でき、さらに、その構成が簡素化できる。
【００１０】
【実施例】以下、本発明の画像メモリリセット信号生成
装置の実施例について図面をもとに説明する。
装置の実施例について図面をもとに説明する。
【００１１】図１は実施例の構成を示すものである。図
１において、８はラッチ回路(A) 、９はラッチ回路(B)
、１０はラッチ回路(C) 、１１は論理積回路である。
１において、８はラッチ回路(A) 、９はラッチ回路(B)
、１０はラッチ回路(C) 、１１は論理積回路である。
【００１２】次に、この構成の動作について説明する。
図２は、処理信号のタイミングチャートを示している。
図２において、4FSCはコンポジット映像信号の色副搬送
波の４倍周期クロック、VDはコンポジット映像信号にお
ける垂直同期信号、HDはコンポジット映像信号における
水平同期信号、Ｑ1 は垂直同期信号VDを水平同期信号HD
でラッチするラッチ回路出力信号、Ｑ2 はラッチ回路出
力信号Ｑ1 をコンポジット映像信号の色副搬送波の４倍
周期クロック4FSCでラッチしたラッチ回路出力信号、＊
Ｑ3 はラッチ回路出力信号Ｑ2 をコンポジット映像信号
の色副搬送波の４倍周期クロック4FSCでクロックシフト
した信号、RST はラッチ回路出力信号Ｑ2 とラッチ回路
出力信号＊Ｑ3 の論理積回路出力信号であり、すなわ
ち、画像メモリリセット信号である。
図２は、処理信号のタイミングチャートを示している。
図２において、4FSCはコンポジット映像信号の色副搬送
波の４倍周期クロック、VDはコンポジット映像信号にお
ける垂直同期信号、HDはコンポジット映像信号における
水平同期信号、Ｑ1 は垂直同期信号VDを水平同期信号HD
でラッチするラッチ回路出力信号、Ｑ2 はラッチ回路出
力信号Ｑ1 をコンポジット映像信号の色副搬送波の４倍
周期クロック4FSCでラッチしたラッチ回路出力信号、＊
Ｑ3 はラッチ回路出力信号Ｑ2 をコンポジット映像信号
の色副搬送波の４倍周期クロック4FSCでクロックシフト
した信号、RST はラッチ回路出力信号Ｑ2 とラッチ回路
出力信号＊Ｑ3 の論理積回路出力信号であり、すなわ
ち、画像メモリリセット信号である。
【００１３】ラッチ回路(A) ８において、コンポジット
映像信号における垂直同期信号VDをコンポジット映像信
号の水平同期信号HDでラッチする。そのラッチ回路出力
信号Ｑ1 からコンポジット映像信号の色副搬送波の４倍
周期クロック4FSCをクロックとするラッチ回路(B)９
と、ラッチ回路(C) １０とのシフトレジスタからラッチ
回路出力信号Ｑ2 とラッチ回路出力信号＊Ｑ3 を得る。
さらにラッチ回路出力信号Ｑ2 とラッチ回路出力信号＊
Ｑ3 の論理積を論理積回路１１で処理して画像メモリリ
セット信号RST を得る。
映像信号における垂直同期信号VDをコンポジット映像信
号の水平同期信号HDでラッチする。そのラッチ回路出力
信号Ｑ1 からコンポジット映像信号の色副搬送波の４倍
周期クロック4FSCをクロックとするラッチ回路(B)９
と、ラッチ回路(C) １０とのシフトレジスタからラッチ
回路出力信号Ｑ2 とラッチ回路出力信号＊Ｑ3 を得る。
さらにラッチ回路出力信号Ｑ2 とラッチ回路出力信号＊
Ｑ3 の論理積を論理積回路１１で処理して画像メモリリ
セット信号RST を得る。
【００１４】コンポジット映像信号の垂直同期信号VDが
ローレベルの時はラッチ回路出力信号Ｑ1 、ラッチ回路
出力信号Ｑ2 もローレベル、また、ラッチ回路出力信号
＊Ｑ 3 はハイレベルであり、画像メモリリセット信号RS
T もローレベルである。
ローレベルの時はラッチ回路出力信号Ｑ1 、ラッチ回路
出力信号Ｑ2 もローレベル、また、ラッチ回路出力信号
＊Ｑ 3 はハイレベルであり、画像メモリリセット信号RS
T もローレベルである。
【００１５】次に、コンポジット映像信号の垂直同期信
号VDがハイレベルの場合、コンポジット映像信号の垂直
同期信号VDがハイレベルになってから一つめのコンポジ
ット映像信号における水平同期信号HDの立ち上がりエッ
ジでラッチ回路出力信号Ｑ1 がハイレベルになる。さら
に、ラッチ回路出力信号Ｑ1 がハイレベルになってから
一つめのコンポジット映像信号の色副搬送波の４倍周期
クロック4FSCの立ち上がりエッジでラッチ回路出力信号
Ｑ2 がハイレベルになり、次のコンポジット映像信号の
色副搬送波の４倍周期クロック4FSCの立ち上がりでラッ
チ回路出力信号＊Ｑ3 がローレベルになる。この時コン
ポジット映像信号の色副搬送波の４倍周期クロック4FSC
のクロック期間のラッチ回路出力信号Ｑ2 とラッチ回路
出力信号＊Ｑ3 が同時にハイレベルになり画像メモリリ
セット信号RST が、この期間ハイレベルになり、画像メ
モリリセット信号RST を得ることができる。
号VDがハイレベルの場合、コンポジット映像信号の垂直
同期信号VDがハイレベルになってから一つめのコンポジ
ット映像信号における水平同期信号HDの立ち上がりエッ
ジでラッチ回路出力信号Ｑ1 がハイレベルになる。さら
に、ラッチ回路出力信号Ｑ1 がハイレベルになってから
一つめのコンポジット映像信号の色副搬送波の４倍周期
クロック4FSCの立ち上がりエッジでラッチ回路出力信号
Ｑ2 がハイレベルになり、次のコンポジット映像信号の
色副搬送波の４倍周期クロック4FSCの立ち上がりでラッ
チ回路出力信号＊Ｑ3 がローレベルになる。この時コン
ポジット映像信号の色副搬送波の４倍周期クロック4FSC
のクロック期間のラッチ回路出力信号Ｑ2 とラッチ回路
出力信号＊Ｑ3 が同時にハイレベルになり画像メモリリ
セット信号RST が、この期間ハイレベルになり、画像メ
モリリセット信号RST を得ることができる。
【００１６】このようにして、３つのラッチ回路(A)(B)
(C) ８、９、１０と一つの論理値積回路１１とで構成す
ることにより、従前の説明のように二つの１０ビットカ
ウンタおよび二つの２／１０進数変換回路が不要にな
り、垂直同期信号周波数や水平同期信号周波数の異なる
あらゆる種類のコンポジット映像信号に使用でき、かつ
構成が簡素化できる。
(C) ８、９、１０と一つの論理値積回路１１とで構成す
ることにより、従前の説明のように二つの１０ビットカ
ウンタおよび二つの２／１０進数変換回路が不要にな
り、垂直同期信号周波数や水平同期信号周波数の異なる
あらゆる種類のコンポジット映像信号に使用でき、かつ
構成が簡素化できる。
【００１７】
【発明の効果】以上の説明から明らかなように、本発明
の画像メモリリセット信号生成装置は、コンポジット映
像信号の垂直同期信号と水平同期信号のカウンタが不要
になり、コンポジット像信号の垂直同期信号と水平同期
信号との組み合わせ回路および順序回路から画像メモリ
リセット信号を生成でき、垂直同期信号周波数や水平同
期信号周波数の異なるあらゆる種類のコンポジット映像
信号に使用でき、かつ構成が簡素化できるという効果を
有する。
の画像メモリリセット信号生成装置は、コンポジット映
像信号の垂直同期信号と水平同期信号のカウンタが不要
になり、コンポジット像信号の垂直同期信号と水平同期
信号との組み合わせ回路および順序回路から画像メモリ
リセット信号を生成でき、垂直同期信号周波数や水平同
期信号周波数の異なるあらゆる種類のコンポジット映像
信号に使用でき、かつ構成が簡素化できるという効果を
有する。
【図１】本発明の画像用メモリリセット信号生成装置の
実施例の構成を示すブロック図
実施例の構成を示すブロック図
【図２】実施例の動作における処理信号のタイミングチ
ャート
ャート
【図３】従来例の画像用メモリリセット信号生成装置の
構成を示すブロック図
構成を示すブロック図
８ ラッチ回路(A) ９ ラッチ回路(B) １０ ラッチ回路(C) １１ 論理積回路 4FSC 周期のクロック HD 水平同期信号、 VD 垂直同期信号、 Ｑ1 ラッチ回路出力信号 Ｑ2 ラッチ回路出力信号 ＊Ｑ3 ラッチ回路出力信 RST 画像メモリリセット信号
Claims (1)
- 【請求項１】 コンポジット映像信号の垂直同期信号を
水平同期信号でラッチした第１のラッチ信号を出力する
第１のラッチ回路と、前記第１のラッチ信号をコンポジ
ット映像信号の色副搬送波の４倍周期クロック信号でラ
ッチした第２のラッチ信号を出力する第２のラッチ回路
と、前記第２のラッチ信号を１クロックシフトさせるシ
フトレジスタ回路と、このシフトレジスタの入出力信号
の論理積をとり画像メモリリセット信号を出力する論理
積回路とを備える画像メモリリセット信号生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3272239A JPH05111053A (ja) | 1991-10-21 | 1991-10-21 | 画像メモリリセツト信号生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3272239A JPH05111053A (ja) | 1991-10-21 | 1991-10-21 | 画像メモリリセツト信号生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05111053A true JPH05111053A (ja) | 1993-04-30 |
Family
ID=17511070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3272239A Pending JPH05111053A (ja) | 1991-10-21 | 1991-10-21 | 画像メモリリセツト信号生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05111053A (ja) |
-
1991
- 1991-10-21 JP JP3272239A patent/JPH05111053A/ja active Pending
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