JP3013556B2 - タイミング発生器、固体撮像装置および固体撮像素子の駆動方法 - Google Patents
タイミング発生器、固体撮像装置および固体撮像素子の駆動方法Info
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- JP3013556B2 JP3013556B2 JP3286390A JP28639091A JP3013556B2 JP 3013556 B2 JP3013556 B2 JP 3013556B2 JP 3286390 A JP3286390 A JP 3286390A JP 28639091 A JP28639091 A JP 28639091A JP 3013556 B2 JP3013556 B2 JP 3013556B2
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Description
【０００１】
【産業上の利用分野】本発明は、タイミング発生器に関
し、特にＣＣＤ固体撮像装置における種々のタイミング
パルス、例えばクランプ回路に対するクランプパルス信
号やＣＣＤ固体撮像素子を駆動するための駆動パルス信
号を発生させるタイミング発生器に用いて好適なもので
ある。
し、特にＣＣＤ固体撮像装置における種々のタイミング
パルス、例えばクランプ回路に対するクランプパルス信
号やＣＣＤ固体撮像素子を駆動するための駆動パルス信
号を発生させるタイミング発生器に用いて好適なもので
ある。
【０００２】
【従来の技術】従来、ＣＣＤ固体撮像装置におけるタイ
ミング発生器として、例えば同期式１６進カウンタを使
用している。この１６進カウンタは、４つのバイナリカ
ウンタで構成され、図１２に示すように、クロック信号
ＣＬＫの入力に基いて、１６進カウンタ２１内における
各バイナリカウンタの出力端子ＱA 〜ＱD から夫々パル
ス周期の異なる出力信号を出力するものであり、１６個
のクロックパルスが入力すると、各バイナリカウンタの
状態が元の状態に戻るように構成されている。この図１
２においては、１６進カウンタ２１に供給されるクロッ
ク信号ＣＬＫのタイミングとこのクロック信号ＣＬＫに
基づく各出力端子ＱA 〜ＱD からのパルス信号の出力タ
イミングを示す。
ミング発生器として、例えば同期式１６進カウンタを使
用している。この１６進カウンタは、４つのバイナリカ
ウンタで構成され、図１２に示すように、クロック信号
ＣＬＫの入力に基いて、１６進カウンタ２１内における
各バイナリカウンタの出力端子ＱA 〜ＱD から夫々パル
ス周期の異なる出力信号を出力するものであり、１６個
のクロックパルスが入力すると、各バイナリカウンタの
状態が元の状態に戻るように構成されている。この図１
２においては、１６進カウンタ２１に供給されるクロッ
ク信号ＣＬＫのタイミングとこのクロック信号ＣＬＫに
基づく各出力端子ＱA 〜ＱD からのパルス信号の出力タ
イミングを示す。
【０００３】そして、この１６進カウンタ２１でクロッ
クパルスを計数することにより、ＣＣＤ固体撮像装置に
供給されるタイミングパルス信号を作成するようにして
いる。例えば４を計数したとき高レベルにし、９を計数
したとき低レベルにするなどして所望のパルス幅を有す
るタイミングパルス信号を得るようにしている。
クパルスを計数することにより、ＣＣＤ固体撮像装置に
供給されるタイミングパルス信号を作成するようにして
いる。例えば４を計数したとき高レベルにし、９を計数
したとき低レベルにするなどして所望のパルス幅を有す
るタイミングパルス信号を得るようにしている。
【０００４】
【発明が解決しようとする課題】ところで、上記カウン
タ２１は、第１の出力端子ＱA に関するバイナリカウン
タの状態がクロックパルスの入力毎に変化し、第２の出
力端子ＱB に関するバイナリカウンタの状態が偶数個の
クロックパルスの入力毎に変化し、第３の出力端子ＱC
に関するバイナリカンタの状態が４個のクロックパルス
の入力毎に変化し、第４の出力端子ＱD に関するバイナ
リカンタの状態が８個のクロックパルスの入力毎に変化
する。
タ２１は、第１の出力端子ＱA に関するバイナリカウン
タの状態がクロックパルスの入力毎に変化し、第２の出
力端子ＱB に関するバイナリカウンタの状態が偶数個の
クロックパルスの入力毎に変化し、第３の出力端子ＱC
に関するバイナリカンタの状態が４個のクロックパルス
の入力毎に変化し、第４の出力端子ＱD に関するバイナ
リカンタの状態が８個のクロックパルスの入力毎に変化
する。
【０００５】特に、４個及び１２個目のクロックパルス
の入力時において、第１〜第３の出力端子ＱA 〜ＱC に
関するバイナリカウンタの状態が一度に変化し、更に８
個及び１６個目のクロックパルスの入力時において、全
ての出力端子ＱA 〜ＱD に関するバイナリカウンタの状
態が一度に変化する。
の入力時において、第１〜第３の出力端子ＱA 〜ＱC に
関するバイナリカウンタの状態が一度に変化し、更に８
個及び１６個目のクロックパルスの入力時において、全
ての出力端子ＱA 〜ＱD に関するバイナリカウンタの状
態が一度に変化する。
【０００６】そのため、このバイナリカウンタの状態の
変化に基いて発生するスイッチングノイズ（貫通電流）
が大きくなり、しかもこの大きいスイッチングノイズが
周期的に発生することになる。図１３に、４ビットカウ
ンタを例にしてそのスイッチングノイズ（貫通電流）の
大きさを計測した波形を示す。この図から、−５ｍＡ以
上の大きい貫通電流が周期的に発生していることがわか
る。
変化に基いて発生するスイッチングノイズ（貫通電流）
が大きくなり、しかもこの大きいスイッチングノイズが
周期的に発生することになる。図１３に、４ビットカウ
ンタを例にしてそのスイッチングノイズ（貫通電流）の
大きさを計測した波形を示す。この図から、−５ｍＡ以
上の大きい貫通電流が周期的に発生していることがわか
る。
【０００７】高解像度ＣＣＤ固体撮像素子に対する駆動
パルスを作成するタイミング発生器は、その動作レート
の高速性を要求されるため、タイミング発生器を高速化
を図ったＣＭＯＳ回路で作ることが必要となるが、この
ＣＭＯＳプロセスによって動作レートの高速化が進ほど
上記スイッチングノイズが増大するという問題がある。
パルスを作成するタイミング発生器は、その動作レート
の高速性を要求されるため、タイミング発生器を高速化
を図ったＣＭＯＳ回路で作ることが必要となるが、この
ＣＭＯＳプロセスによって動作レートの高速化が進ほど
上記スイッチングノイズが増大するという問題がある。
【０００８】一方、ＣＣＤ固体撮像装置は、ＣＣＤ固体
撮像素子の出力段のＭＯＳ回路より発生するＫＴＣノイ
ズや１／ｆノイズを抑圧するために、相関二重サンプリ
ング回路（以下、単にＣＤＳと記す）を用いているが、
このＣＤＳにて、ＣＣＤ固体撮像素子からの撮像信号を
サンプリングホールドする段階において、上記カウンタ
２１からのスイッチングノイズが電源等に重畳されるこ
とにより、正確な相関二重サンプリングが行われなくな
るという不都合がある。
撮像素子の出力段のＭＯＳ回路より発生するＫＴＣノイ
ズや１／ｆノイズを抑圧するために、相関二重サンプリ
ング回路（以下、単にＣＤＳと記す）を用いているが、
このＣＤＳにて、ＣＣＤ固体撮像素子からの撮像信号を
サンプリングホールドする段階において、上記カウンタ
２１からのスイッチングノイズが電源等に重畳されるこ
とにより、正確な相関二重サンプリングが行われなくな
るという不都合がある。
【０００９】そこで、従来、上記カウンタ２１からのス
イッチングノイズの影響を受けにくくするために、ＣＣ
Ｄ固体撮像素子におけるＣＣＤの転送有効領域（画面表
示領域）では、上記カウンタ２１を停止し、ＣＣＤの無
効転送領域（光学的黒の領域）で上記カウンタ２１を動
作させるようにしている。
イッチングノイズの影響を受けにくくするために、ＣＣ
Ｄ固体撮像素子におけるＣＣＤの転送有効領域（画面表
示領域）では、上記カウンタ２１を停止し、ＣＣＤの無
効転送領域（光学的黒の領域）で上記カウンタ２１を動
作させるようにしている。
【００１０】即ち、光学的黒をクランプするクランプ回
路のクランプパルスとして、上記カウンタからのタイミ
ングパルス信号を用いるようにしている。しかし、この
場合においても、クランプされた光学的黒にカウンタか
らのスイッチングノイズが重畳し、その結果、実際の画
面表示部分の黒と光学的黒とが異なってしまい、所謂黒
ずれが生じるという新たな問題が生じる。
路のクランプパルスとして、上記カウンタからのタイミ
ングパルス信号を用いるようにしている。しかし、この
場合においても、クランプされた光学的黒にカウンタか
らのスイッチングノイズが重畳し、その結果、実際の画
面表示部分の黒と光学的黒とが異なってしまい、所謂黒
ずれが生じるという新たな問題が生じる。
【００１１】従って、従来では、上記カウンタ２１から
のスイッチングノイズを抑圧するために、種々のノイズ
抑圧回路が必要となり、そのため、基板配線容量、デカ
ップリング容量、ＬＳＩの製造ばらつき等の変動要因に
対する設計の自由度が減り、安定した画質の再現を実現
させることが困難であった。
のスイッチングノイズを抑圧するために、種々のノイズ
抑圧回路が必要となり、そのため、基板配線容量、デカ
ップリング容量、ＬＳＩの製造ばらつき等の変動要因に
対する設計の自由度が減り、安定した画質の再現を実現
させることが困難であった。
【００１２】本発明は、このような課題に鑑み成された
もので、その目的とするところは、スイッチングノイズ
の低減化が図れ、プロセスの変動要因に対する設計の自
由度を増大化させることができ、例えばＣＣＤ固体撮像
素子に利用した場合、安定した画質の再現を実現させる
ことができるタイミング発生器を提供することにある。
もので、その目的とするところは、スイッチングノイズ
の低減化が図れ、プロセスの変動要因に対する設計の自
由度を増大化させることができ、例えばＣＣＤ固体撮像
素子に利用した場合、安定した画質の再現を実現させる
ことができるタイミング発生器を提供することにある。
【００１３】
【課題を解決するための手段】本発明のタイミング発生
器Ａは、基準信号Ｓｒの入力に基いて動作を開始し、ク
ロック信号ＣＬＫの入力に基いて複数の出力端子から順
番に所定パルス幅ｔの出力信号Ｐを出力するタイミング
発生回路１と、タイミング発生回路１の複数の出力端子
中、選択された２組の出力端子（例えばＱC 及びＱF ）
からの出力信号Ｐが夫々セット信号Ｐｓ及びリセット信
号Ｐｒとして入力され、出力端子φｏｕｔから所望のパ
ルス幅Ｔを有するタイミングパルス信号Ｐｏが出力され
るフリップフロップ回路２を設けて構成する。
器Ａは、基準信号Ｓｒの入力に基いて動作を開始し、ク
ロック信号ＣＬＫの入力に基いて複数の出力端子から順
番に所定パルス幅ｔの出力信号Ｐを出力するタイミング
発生回路１と、タイミング発生回路１の複数の出力端子
中、選択された２組の出力端子（例えばＱC 及びＱF ）
からの出力信号Ｐが夫々セット信号Ｐｓ及びリセット信
号Ｐｒとして入力され、出力端子φｏｕｔから所望のパ
ルス幅Ｔを有するタイミングパルス信号Ｐｏが出力され
るフリップフロップ回路２を設けて構成する。
【００１４】そして、このタイミング発生器ＡでＣＣＤ
固体撮像素子における光学的黒をクランプするためのク
ランプ回路に供給されるクランプパルス信号ＣＰを作成
する場合は、基準信号Ｓｒを水平ブランキング（ＨＢＬ
Ｋ）の開始時に出力させるようにし、フリップフロップ
回路２からのタイミングパルス信号Ｐｏを上記クランプ
パルス信号ＣＰとする。
固体撮像素子における光学的黒をクランプするためのク
ランプ回路に供給されるクランプパルス信号ＣＰを作成
する場合は、基準信号Ｓｒを水平ブランキング（ＨＢＬ
Ｋ）の開始時に出力させるようにし、フリップフロップ
回路２からのタイミングパルス信号Ｐｏを上記クランプ
パルス信号ＣＰとする。
【００１５】また、上記タイミング発生器ＡでＣＣＤ固
体撮像素子における複数の垂直転送パルスＶ1 〜Ｖ4 を
作成する場合は、基準信号ＳｒをＣＣＤ固体撮像装置に
おける水平ブランキング（ＨＢＬＫ）の開始時から所定
時間経過後に出力させるようにし、更に上記フリップフ
ロップ回路２を複数配し（２Ａ〜２Ｄ）、タイミング発
生回路１１の複数の出力端子のうち、夫々２組毎に選択
された出力端子からの対応する２組毎の出力信号を、上
記複数のフリップフロップ回路２Ａ〜２Ｄに夫々セット
信号及びリセット信号として入力させる。これによっ
て、各フリップフロップ回路２Ａ〜２Ｄから夫々所望の
パルス幅を有する垂直転送パルスＶ1 〜Ｖ 4 が出力され
ることになる。
体撮像素子における複数の垂直転送パルスＶ1 〜Ｖ4 を
作成する場合は、基準信号ＳｒをＣＣＤ固体撮像装置に
おける水平ブランキング（ＨＢＬＫ）の開始時から所定
時間経過後に出力させるようにし、更に上記フリップフ
ロップ回路２を複数配し（２Ａ〜２Ｄ）、タイミング発
生回路１１の複数の出力端子のうち、夫々２組毎に選択
された出力端子からの対応する２組毎の出力信号を、上
記複数のフリップフロップ回路２Ａ〜２Ｄに夫々セット
信号及びリセット信号として入力させる。これによっ
て、各フリップフロップ回路２Ａ〜２Ｄから夫々所望の
パルス幅を有する垂直転送パルスＶ1 〜Ｖ 4 が出力され
ることになる。
【００１６】
【作用】上述の本発明の構成によれば、基準信号Ｓｒの
入力に基いて動作を開始し、クロック信号ＣＬＫの入力
に基いて複数の出力端子から順番に所定パルス幅ｔの出
力信号Ｐを出力するタイミング発生回路１を設けるよう
にしたので、タイミング発生回路１の動作期間中、各出
力端子からは、夫々所定パルス幅ｔを有する１つのパル
ス信号Ｐが出力されることになり、しかも１つのパルス
信号Ｐが各出力端子から順番に出力される。
入力に基いて動作を開始し、クロック信号ＣＬＫの入力
に基いて複数の出力端子から順番に所定パルス幅ｔの出
力信号Ｐを出力するタイミング発生回路１を設けるよう
にしたので、タイミング発生回路１の動作期間中、各出
力端子からは、夫々所定パルス幅ｔを有する１つのパル
ス信号Ｐが出力されることになり、しかも１つのパルス
信号Ｐが各出力端子から順番に出力される。
【００１７】従って、パルス信号Ｐの立ち上がり、立ち
下がりの変化は、多くて２組の出力端子に関してだけで
あり、このパルス信号Ｐの変化と共に発生するスイッチ
ングノイズは、非常に小さいものとなる。
下がりの変化は、多くて２組の出力端子に関してだけで
あり、このパルス信号Ｐの変化と共に発生するスイッチ
ングノイズは、非常に小さいものとなる。
【００１８】このようなことから、フリップフロップ回
路２から出力されるタイミングパルス信号Ｐｏを、例え
ばＣＣＤ固体撮像素子における光学的黒をクランプする
ためのクランプ回路に供給されるクランプパルス信号Ｃ
Ｐに利用した場合、クランプした光学的黒が、タイミン
グ発生回路１からのスイッチングノイズによって変動す
るということがなくなり、画面上での黒ずれを防止する
ことができる。
路２から出力されるタイミングパルス信号Ｐｏを、例え
ばＣＣＤ固体撮像素子における光学的黒をクランプする
ためのクランプ回路に供給されるクランプパルス信号Ｃ
Ｐに利用した場合、クランプした光学的黒が、タイミン
グ発生回路１からのスイッチングノイズによって変動す
るということがなくなり、画面上での黒ずれを防止する
ことができる。
【００１９】また、スイッチングノイズを抑圧するため
の抑圧回路を最小限の回路構成で済ます、あるいは無く
すことができるため、基板配線容量、デカップリング容
量、ＬＳＩの製造ばらつき等の変動要因に対する設計の
自由度が増大し、安定した画質の再現を実現させること
ができる。
の抑圧回路を最小限の回路構成で済ます、あるいは無く
すことができるため、基板配線容量、デカップリング容
量、ＬＳＩの製造ばらつき等の変動要因に対する設計の
自由度が増大し、安定した画質の再現を実現させること
ができる。
【００２０】また、複数のフリップフロップ回路２を配
して、各フリップフロップ回路２Ａ〜２Ｄから出力され
るタイミングパルス信号を、例えばＣＣＤ固体撮像素子
における複数の垂直転送パルスＶ1 〜Ｖ4 に利用した場
合は、垂直転送パルスＶ1 〜Ｖ4 にスイッチングノイズ
が重畳することがなくなるため、ＣＣＤ固体撮像素子の
受光部で蓄積した信号電荷を良好に垂直方向に、即ち水
平レジスタ側に転送させることができる。
して、各フリップフロップ回路２Ａ〜２Ｄから出力され
るタイミングパルス信号を、例えばＣＣＤ固体撮像素子
における複数の垂直転送パルスＶ1 〜Ｖ4 に利用した場
合は、垂直転送パルスＶ1 〜Ｖ4 にスイッチングノイズ
が重畳することがなくなるため、ＣＣＤ固体撮像素子の
受光部で蓄積した信号電荷を良好に垂直方向に、即ち水
平レジスタ側に転送させることができる。
【００２１】
【実施例】以下、図１〜図１１を参照しながら本発明の
実施例を説明する。図１は、第１実施例に係るタイミン
グ発生器Ａを示すブロック線図である。
実施例を説明する。図１は、第１実施例に係るタイミン
グ発生器Ａを示すブロック線図である。
【００２２】このタイミング発生器Ａは、図示するよう
に、入力端子φＢに供給される基準信号Ｓｒの入力に基
いて動作を開始し、入力端子ＣＫに供給されるクロック
信号ＣＬＫに基いて、複数の出力端子ＱA ，ＱB ・・・
ＱH から順番に出力信号Ｐを出力する例えばシフトレジ
スタで構成されたタイミング発生回路（以下、シフトレ
ジスタと記す）１と、入力端子としてセット側入力端子
φＳ、リセット側入力端子φＲ及びクロック入力端子φ
Ｃを有し、１つの出力端子φｏｕｔを有するフリップフ
ロップ回路２とから構成されている。
に、入力端子φＢに供給される基準信号Ｓｒの入力に基
いて動作を開始し、入力端子ＣＫに供給されるクロック
信号ＣＬＫに基いて、複数の出力端子ＱA ，ＱB ・・・
ＱH から順番に出力信号Ｐを出力する例えばシフトレジ
スタで構成されたタイミング発生回路（以下、シフトレ
ジスタと記す）１と、入力端子としてセット側入力端子
φＳ、リセット側入力端子φＲ及びクロック入力端子φ
Ｃを有し、１つの出力端子φｏｕｔを有するフリップフ
ロップ回路２とから構成されている。
【００２３】そして、上記シフトレジスタ１の複数の出
力端子ＱA ，ＱB ・・・ＱH 中、任意に選択された１つ
の出力端子、例えば出力端子ＱC とフリップフロップ回
路２のセット側入力端子φＳとが電気的に接続され、上
記複数の出力端子ＱA ，ＱB ・・・ＱH 中、上記出力端
子ＱC よりも後段側において任意に選択された出力端
子、例えば出力端子ＱF とフリップフロップ回路２のリ
セット側入力端子φＲとが電気的に接続される。
力端子ＱA ，ＱB ・・・ＱH 中、任意に選択された１つ
の出力端子、例えば出力端子ＱC とフリップフロップ回
路２のセット側入力端子φＳとが電気的に接続され、上
記複数の出力端子ＱA ，ＱB ・・・ＱH 中、上記出力端
子ＱC よりも後段側において任意に選択された出力端
子、例えば出力端子ＱF とフリップフロップ回路２のリ
セット側入力端子φＲとが電気的に接続される。
【００２４】即ち、シフトレジスタ１における選択され
た一方の出力端子ＱC からの出力信号がセット信号Ｐｓ
としてフリップフロップ回路２に供給され、シフトレジ
スタ１における選択された他方の出力端子ＱF からの出
力信号がリセット信号Ｐｒとしてフリップフロップ回路
２に供給されることになる。尚、フリップフロップ回路
２のクロック入力端子φＣには、シフトレジスタ１に入
力されるクロック信号ＣＬＫと同じ信号が供給される。
た一方の出力端子ＱC からの出力信号がセット信号Ｐｓ
としてフリップフロップ回路２に供給され、シフトレジ
スタ１における選択された他方の出力端子ＱF からの出
力信号がリセット信号Ｐｒとしてフリップフロップ回路
２に供給されることになる。尚、フリップフロップ回路
２のクロック入力端子φＣには、シフトレジスタ１に入
力されるクロック信号ＣＬＫと同じ信号が供給される。
【００２５】次に、上記第１実施例に係るタイミング発
生器Ａの動作を図２のタイミングチャートを参照しなが
ら説明する。
生器Ａの動作を図２のタイミングチャートを参照しなが
ら説明する。
【００２６】まず、基準信号Ｓｒの入力に基いてシフト
レジスタ１が動作を開始し、その後に入力されるクロッ
ク信号ＣＬＫの各クロックパルスＰｃの入力に基いて複
数の出力端子ＱA ，ＱB ・・・ＱH から順番に出力信号
Ｐを出力する。図示の例では、基準信号Ｓｒ入力後の１
つ目のクロックパルスＰｃの入力に基いて出力端子Ｑ A
から所定のパルス幅ｔを有する出力信号Ｐが出力され
る。この出力信号Ｐのパルス幅ｔは、本例では、クロッ
クパルスＰｃのパルス周期分ｔｃの長さに設定してあ
る。
レジスタ１が動作を開始し、その後に入力されるクロッ
ク信号ＣＬＫの各クロックパルスＰｃの入力に基いて複
数の出力端子ＱA ，ＱB ・・・ＱH から順番に出力信号
Ｐを出力する。図示の例では、基準信号Ｓｒ入力後の１
つ目のクロックパルスＰｃの入力に基いて出力端子Ｑ A
から所定のパルス幅ｔを有する出力信号Ｐが出力され
る。この出力信号Ｐのパルス幅ｔは、本例では、クロッ
クパルスＰｃのパルス周期分ｔｃの長さに設定してあ
る。
【００２７】次いで、２つ目のクロックパルスＰｃの入
力に基いて出力端子ＱB から上記パルス幅ｔを有する出
力信号Ｐが出力され、その後、順次３つ目、４つ目・・
・のクロックパルスＰｃの入力に基いて対応する出力端
子ＱC 、ＱD ・・・から上記パルス幅ｔを有する出力信
号Ｐが出力される。即ち、各出力端子ＱA ，ＱB ・・・
ＱH からは、夫々互いにクロックパルスＰｃのパルス周
期ｔｃ分遅れた同一波形の出力信号Ｐが出力されること
になる。
力に基いて出力端子ＱB から上記パルス幅ｔを有する出
力信号Ｐが出力され、その後、順次３つ目、４つ目・・
・のクロックパルスＰｃの入力に基いて対応する出力端
子ＱC 、ＱD ・・・から上記パルス幅ｔを有する出力信
号Ｐが出力される。即ち、各出力端子ＱA ，ＱB ・・・
ＱH からは、夫々互いにクロックパルスＰｃのパルス周
期ｔｃ分遅れた同一波形の出力信号Ｐが出力されること
になる。
【００２８】そして、最後の８つ目のクロックパルスＰ
ｃの入力に基いて最終段の出力端子ＱH から上記パルス
幅ｔを有する出力信号Ｐが出力され、図１に示すよう
に、この出力信号Ｐが停止信号Ｓｓとしてシフトレジス
タ１の初段に供給されてシフトレジスタ１の動作が停止
する。
ｃの入力に基いて最終段の出力端子ＱH から上記パルス
幅ｔを有する出力信号Ｐが出力され、図１に示すよう
に、この出力信号Ｐが停止信号Ｓｓとしてシフトレジス
タ１の初段に供給されてシフトレジスタ１の動作が停止
する。
【００２９】一方、フリップフロップ回路２のセット側
入力端子φＳ及びリセット側入力端子φＲには、シフト
レジスタ１の３つ目及び６つ目の各出力端子ＱC 及びＱ
F から出力される出力信号Ｐが夫々セット信号Ｐｓ及び
リセット信号Ｐｒとして供給されるため、フリップフロ
ップ回路２の出力端子φｏｕｔからは、出力端子ＱC か
らの出力信号Ｐの供給時に例えば立ち上がり、出力端子
ＱF からの出力信号Ｐの供給時に立ち下がるタイミング
パルス信号Ｐｏが取り出される。
入力端子φＳ及びリセット側入力端子φＲには、シフト
レジスタ１の３つ目及び６つ目の各出力端子ＱC 及びＱ
F から出力される出力信号Ｐが夫々セット信号Ｐｓ及び
リセット信号Ｐｒとして供給されるため、フリップフロ
ップ回路２の出力端子φｏｕｔからは、出力端子ＱC か
らの出力信号Ｐの供給時に例えば立ち上がり、出力端子
ＱF からの出力信号Ｐの供給時に立ち下がるタイミング
パルス信号Ｐｏが取り出される。
【００３０】従って、このタイミングパルス信号Ｐｏ
は、基準信号Ｓｒの入力時から２クロック分遅れたタイ
ミングで出力し、そのパルス幅Ｔは、出力信号Ｐのパル
ス幅ｔの３つ分（即ち、３クロック分）の長さを有する
ことになる。
は、基準信号Ｓｒの入力時から２クロック分遅れたタイ
ミングで出力し、そのパルス幅Ｔは、出力信号Ｐのパル
ス幅ｔの３つ分（即ち、３クロック分）の長さを有する
ことになる。
【００３１】このことから、フリップフロップ回路２か
ら出力されるタイミングパルス信号Ｐｏの出力タイミン
グを変えたい場合は、フリップフロップ回路２のセット
側入力端子φＳに接続されるシフトレジスタ１の出力端
子を所望の出力タイミングに合わせて選択し、そのパル
ス幅Ｔを変えたい場合は、フリップフロップ回路２のリ
セット側入力端子φＲに接続されるシフトレジスタ１の
出力端子を所望のパルス幅に合わせて選択すればよい。
ら出力されるタイミングパルス信号Ｐｏの出力タイミン
グを変えたい場合は、フリップフロップ回路２のセット
側入力端子φＳに接続されるシフトレジスタ１の出力端
子を所望の出力タイミングに合わせて選択し、そのパル
ス幅Ｔを変えたい場合は、フリップフロップ回路２のリ
セット側入力端子φＲに接続されるシフトレジスタ１の
出力端子を所望のパルス幅に合わせて選択すればよい。
【００３２】次に、上記第１実施例に係るタイミング発
生器Ａの１つの具体例を図３〜図６に基いて説明する。
尚、図１と対応するものについては同符号を記す。
生器Ａの１つの具体例を図３〜図６に基いて説明する。
尚、図１と対応するものについては同符号を記す。
【００３３】この図３において、シフトレジスタ１は、
９個のＤフリップフロップＤＦＦ１〜ＤＦＦ９が多段に
接続されて構成され、フリップフロップ回路２は、ＳＲ
フリップフロップによって構成されている。
９個のＤフリップフロップＤＦＦ１〜ＤＦＦ９が多段に
接続されて構成され、フリップフロップ回路２は、ＳＲ
フリップフロップによって構成されている。
【００３４】各ＤフリップフロップＤＦＦ１〜ＤＦＦ９
は、夫々のクリヤー端子ＣＬＲ1 〜ＣＬＲ9 にリセット
信号Ｓｒが供給され、初段ＤフリップフロップＤＦＦ１
を除く、夫々のクロック端子Ｃ2 〜Ｃ9 にクロック信号
ＣＬＫが供給される。
は、夫々のクリヤー端子ＣＬＲ1 〜ＣＬＲ9 にリセット
信号Ｓｒが供給され、初段ＤフリップフロップＤＦＦ１
を除く、夫々のクロック端子Ｃ2 〜Ｃ9 にクロック信号
ＣＬＫが供給される。
【００３５】また、初段ＤフリップフロップＤＦＦ１の
Ｄ端子Ｄ1 には固定電位Ｖｃｃが供給され、そのクロッ
ク端子Ｃ1 には、最終段ＤフリップフロップＤＦＦ９の
反転Ｑ端子ＸＱ9 からの出力信号Ｐ9 の反転信号（反転
回路３にて反転される）が供給される。この初段Ｄフリ
ップフロップＤＦＦ１の反転Ｑ端子ＸＱ1 からの出力信
号Ｐ9は、２段目ＤフリップフロップＤＦＦ２以降のイ
ネーブル端子ＥＮに夫々供給される。
Ｄ端子Ｄ1 には固定電位Ｖｃｃが供給され、そのクロッ
ク端子Ｃ1 には、最終段ＤフリップフロップＤＦＦ９の
反転Ｑ端子ＸＱ9 からの出力信号Ｐ9 の反転信号（反転
回路３にて反転される）が供給される。この初段Ｄフリ
ップフロップＤＦＦ１の反転Ｑ端子ＸＱ1 からの出力信
号Ｐ9は、２段目ＤフリップフロップＤＦＦ２以降のイ
ネーブル端子ＥＮに夫々供給される。
【００３６】２段目ＤフリップフロップＤＦＦ２は、Ｄ
端子Ｄ2 に最終段ＤフリップフロップＤＦＦ９の反転Ｑ
端子ＸＱ9 からの出力信号Ｐ9 が供給され、その反転Ｑ
端子ＸＱ2 からの出力信号Ｐ2 は、３段目Ｄフリップフ
ロップＤＦＦ３のＤ端子Ｄ3 に供給される。
端子Ｄ2 に最終段ＤフリップフロップＤＦＦ９の反転Ｑ
端子ＸＱ9 からの出力信号Ｐ9 が供給され、その反転Ｑ
端子ＸＱ2 からの出力信号Ｐ2 は、３段目Ｄフリップフ
ロップＤＦＦ３のＤ端子Ｄ3 に供給される。
【００３７】この３段目ＤフリップフロップＤＦＦ３以
降、各配線の接続関係は同じであり、３段目Ｄフリップ
フロップＤＦＦ３のＱ端子Ｑ3 と４段目Ｄフリップフロ
ップＤＦＦ４のＤ端子Ｄ4 が接続され、以下同様に、４
段目、５段目・・・８段目ＤフリップフロップＤＦＦ
４、ＤＦＦ５・・・ＤＦＦ８の各Ｑ端子Ｑ4 、Ｑ5 ・・
・Ｑ8 が夫々５段目、６段目・・・９段目（最終段）Ｄ
フリップフロップＤＦＦ５、ＤＦＦ６・・・ＤＦＦ９の
各Ｄ端子Ｄ5 、Ｄ6 ・・・Ｄ9 に接続されている。
降、各配線の接続関係は同じであり、３段目Ｄフリップ
フロップＤＦＦ３のＱ端子Ｑ3 と４段目Ｄフリップフロ
ップＤＦＦ４のＤ端子Ｄ4 が接続され、以下同様に、４
段目、５段目・・・８段目ＤフリップフロップＤＦＦ
４、ＤＦＦ５・・・ＤＦＦ８の各Ｑ端子Ｑ4 、Ｑ5 ・・
・Ｑ8 が夫々５段目、６段目・・・９段目（最終段）Ｄ
フリップフロップＤＦＦ５、ＤＦＦ６・・・ＤＦＦ９の
各Ｄ端子Ｄ5 、Ｄ6 ・・・Ｄ9 に接続されている。
【００３８】そして、更に本例では、３段目Ｄフリップ
フロップＤＦＦ３のＱ端子Ｑ3 とＳＲフリップフロップ
２のセット側入力端子φＳとを接続し、６段目Ｄフリッ
プフロップＤＦＦ６のＱ端子Ｑ6 とＳＲフリップフロッ
プ２のリセット側入力端子φＲとを接続する。尚、この
ＳＲフリップフロップ２のクロック入力端子φＣにも上
記クロック信号ＣＬＫが供給される。
フロップＤＦＦ３のＱ端子Ｑ3 とＳＲフリップフロップ
２のセット側入力端子φＳとを接続し、６段目Ｄフリッ
プフロップＤＦＦ６のＱ端子Ｑ6 とＳＲフリップフロッ
プ２のリセット側入力端子φＲとを接続する。尚、この
ＳＲフリップフロップ２のクロック入力端子φＣにも上
記クロック信号ＣＬＫが供給される。
【００３９】ここで、上記リセット信号Ｓｒは、図５で
示すように、シフトレジスタ１の前段に設けられたＤフ
リップフロップＤＦＦ０とＯＲ回路４で構成されるリセ
ット信号生成回路５より得られる。即ち、このＤフリッ
プフロップＤＦＦ０のＤ端子Ｄ0 には、水平同期信号Ｈ
Ｄが供給され、クロック端子Ｃ0 に上記クロック信号Ｃ
ＬＫが供給される。また、ＯＲ回路４の一方の入力端子
には水平同期信号ＨＤが供給され、他方の入力端子には
ＤフリップフロップＤＦＦ０の反転Ｑ端子ＸＱ 0 からの
出力信号Ｒｒが供給される。
示すように、シフトレジスタ１の前段に設けられたＤフ
リップフロップＤＦＦ０とＯＲ回路４で構成されるリセ
ット信号生成回路５より得られる。即ち、このＤフリッ
プフロップＤＦＦ０のＤ端子Ｄ0 には、水平同期信号Ｈ
Ｄが供給され、クロック端子Ｃ0 に上記クロック信号Ｃ
ＬＫが供給される。また、ＯＲ回路４の一方の入力端子
には水平同期信号ＨＤが供給され、他方の入力端子には
ＤフリップフロップＤＦＦ０の反転Ｑ端子ＸＱ 0 からの
出力信号Ｒｒが供給される。
【００４０】従って、図６のタイミングチャートに示す
ように、水平同期信号ＨＤが立ち下がって、水平ブラン
キング（ＨＢＬＫ）となった時点で、ＯＲ回路４の出力
端子φｏの電位が高レベルから低レベルとなり、次のク
ロック信号ＣＬＫの立ち上がり時にＤフリップフロップ
ＤＦＦ０の反転Ｑ端子ＸＱ0 からの出力信号Ｒｒが立ち
上がることから、ＯＲ回路４の出力端子φｏの電位も高
レベルとなる。その結果、ＯＲ回路４の出力端子φｏか
らは、水平ブランキング（ＨＢＬＫ）開始時に、クロッ
ク信号ＣＬＫのパルス周期ｔｃ分低レベルとなるリセッ
ト信号Ｓｒが出力される。
ように、水平同期信号ＨＤが立ち下がって、水平ブラン
キング（ＨＢＬＫ）となった時点で、ＯＲ回路４の出力
端子φｏの電位が高レベルから低レベルとなり、次のク
ロック信号ＣＬＫの立ち上がり時にＤフリップフロップ
ＤＦＦ０の反転Ｑ端子ＸＱ0 からの出力信号Ｒｒが立ち
上がることから、ＯＲ回路４の出力端子φｏの電位も高
レベルとなる。その結果、ＯＲ回路４の出力端子φｏか
らは、水平ブランキング（ＨＢＬＫ）開始時に、クロッ
ク信号ＣＬＫのパルス周期ｔｃ分低レベルとなるリセッ
ト信号Ｓｒが出力される。
【００４１】次に、上記９段のＤフリップフロップＤＦ
Ｆ１〜ＤＦＦ９で構成されたシフトレジスタ１とＳＲフ
リップフロップで構成されたフリップフロップ回路２の
動作を図４のタイミングチャートも参照しながら説明す
る。
Ｆ１〜ＤＦＦ９で構成されたシフトレジスタ１とＳＲフ
リップフロップで構成されたフリップフロップ回路２の
動作を図４のタイミングチャートも参照しながら説明す
る。
【００４２】まず、ｔ１時、リセット信号Ｓｒの立ち下
がりに基いて初段、２段目及び最終段Ｄフリップフロッ
プＤＦＦ１、ＤＦＦ２及びＤＦＦ９の各反転Ｑ端子ＸＱ
1 、ＸＱ2 及びＸＱ9 の電位が高レベルとなる。このと
き、２段目以降の各ＤフリップフロップＤＦＦ２〜ＤＦ
Ｆ９のイネーブル端子ＥＮの電位が高レベルとなって、
２段目以降の各ＤフリップフロップＤＦＦ２〜ＤＦＦ９
におけるクロック信号ＣＬＫの入力許可状態となる。
がりに基いて初段、２段目及び最終段Ｄフリップフロッ
プＤＦＦ１、ＤＦＦ２及びＤＦＦ９の各反転Ｑ端子ＸＱ
1 、ＸＱ2 及びＸＱ9 の電位が高レベルとなる。このと
き、２段目以降の各ＤフリップフロップＤＦＦ２〜ＤＦ
Ｆ９のイネーブル端子ＥＮの電位が高レベルとなって、
２段目以降の各ＤフリップフロップＤＦＦ２〜ＤＦＦ９
におけるクロック信号ＣＬＫの入力許可状態となる。
【００４３】そして、次のｔ２時、リセット信号Ｓｒが
立ち上がることによって、シフトレジスタ１の動作が開
始される。即ち、リセット信号Ｓｒの立ち上がりと同時
にクロック信号ＣＬＫが立ち上がりことによって、２段
目ＤフリップフロップＤＦＦ２の反転Ｑ端子ＸＱ2 の電
位が低レベルになると共に、３段目Ｄフリップフロップ
ＤＦＦ３のＱ端子Ｑ3 の電位が高レベルになる。
立ち上がることによって、シフトレジスタ１の動作が開
始される。即ち、リセット信号Ｓｒの立ち上がりと同時
にクロック信号ＣＬＫが立ち上がりことによって、２段
目ＤフリップフロップＤＦＦ２の反転Ｑ端子ＸＱ2 の電
位が低レベルになると共に、３段目Ｄフリップフロップ
ＤＦＦ３のＱ端子Ｑ3 の電位が高レベルになる。
【００４４】次のｔ３時、再びクロック信号ＣＬＫが立
ち上がることから、今度は、３段目Ｄフリップフロップ
ＤＦＦ３のＱ端子Ｑ3 の電位が低レベルになると共に、
４段目ＤフリップフロップＤＦＦ４のＱ端子Ｑ4 が高レ
ベルになる。
ち上がることから、今度は、３段目Ｄフリップフロップ
ＤＦＦ３のＱ端子Ｑ3 の電位が低レベルになると共に、
４段目ＤフリップフロップＤＦＦ４のＱ端子Ｑ4 が高レ
ベルになる。
【００４５】即ち、リセット信号Ｓｒの立ち下がりに基
いて、２段目ＤフリップフロップＤＦＦ２の反転Ｑ端子
ＸＱ2 からクロック信号ＣＬＫのパルス周期ｔｃ分のパ
ルス幅ｔを有するパルス信号Ｐ2 が出力された直後、今
度は３段目ＤフリップフロップＤＦＦ３のＱ端子Ｑ3 か
ら同じパルス幅ｔを有するパルス信号Ｐ3 が出力され
る。
いて、２段目ＤフリップフロップＤＦＦ２の反転Ｑ端子
ＸＱ2 からクロック信号ＣＬＫのパルス周期ｔｃ分のパ
ルス幅ｔを有するパルス信号Ｐ2 が出力された直後、今
度は３段目ＤフリップフロップＤＦＦ３のＱ端子Ｑ3 か
ら同じパルス幅ｔを有するパルス信号Ｐ3 が出力され
る。
【００４６】以下同様に、ｔ４時、ｔ５時・・・ｔ７時
において、夫々４段目、５段目・・・８段目Ｄフリップ
フロップＤＦＦ４、ＤＦＦ５・・・ＤＦＦ８の各Ｑ端子
Ｑ4 、Ｑ5 ・・・Ｑ8 から順次上記パルス幅ｔと同じパ
ルス信号Ｐ4 、Ｐ5 ・・・Ｐ 8 が出力される。
において、夫々４段目、５段目・・・８段目Ｄフリップ
フロップＤＦＦ４、ＤＦＦ５・・・ＤＦＦ８の各Ｑ端子
Ｑ4 、Ｑ5 ・・・Ｑ8 から順次上記パルス幅ｔと同じパ
ルス信号Ｐ4 、Ｐ5 ・・・Ｐ 8 が出力される。
【００４７】そして、８段目ＤフリップフロップＤＦＦ
８のＱ端子Ｑ8 から出力されたパルス信号Ｐ8 が最終段
ＤフリップフロップＤＦＦ９のＤ端子Ｄ9 に入力される
ことによって、最終段ＤフリップフロップＤＦＦ９の反
転Ｑ端子ＸＱ9 の電位が立ち下がり、この反転Ｑ端子Ｘ
Ｑ9 からの出力信号Ｐ9 が停止信号として初段Ｄフリッ
プフロップＤＦＦ１に供給されて、このシフトレジスタ
１の動作が停止する。
８のＱ端子Ｑ8 から出力されたパルス信号Ｐ8 が最終段
ＤフリップフロップＤＦＦ９のＤ端子Ｄ9 に入力される
ことによって、最終段ＤフリップフロップＤＦＦ９の反
転Ｑ端子ＸＱ9 の電位が立ち下がり、この反転Ｑ端子Ｘ
Ｑ9 からの出力信号Ｐ9 が停止信号として初段Ｄフリッ
プフロップＤＦＦ１に供給されて、このシフトレジスタ
１の動作が停止する。
【００４８】これは、最終段ＤフリップフロップＤＦＦ
９における反転Ｑ端子ＸＱ9 の電位が低レベルになるこ
とによって、初段ＤフリップフロップＤＦＦ１のクロッ
ク端子Ｃ1 が高レベルとなり、これにより、初段Ｄフリ
ップフロップＤＦＦ１の反転Ｑ端子ＸＱ1 の電位が低レ
ベルとなって、２段目以降における各Ｄフリップフロッ
プＤＦＦ２〜ＤＦＦ９のイネーブル端子ＥＮへの信号供
給が停止するからである。
９における反転Ｑ端子ＸＱ9 の電位が低レベルになるこ
とによって、初段ＤフリップフロップＤＦＦ１のクロッ
ク端子Ｃ1 が高レベルとなり、これにより、初段Ｄフリ
ップフロップＤＦＦ１の反転Ｑ端子ＸＱ1 の電位が低レ
ベルとなって、２段目以降における各Ｄフリップフロッ
プＤＦＦ２〜ＤＦＦ９のイネーブル端子ＥＮへの信号供
給が停止するからである。
【００４９】そして、上記シフトレジスタ１の動作中、
３段目ＤフリップフロップＤＦＦ３のＱ端子Ｑ3 からの
パルス信号Ｐ3 がＳＲフリップフロップ２にセット信号
Ｐｓとして供給されることから、このパルス信号Ｐ
3 （Ｐｓ）の供給時、ＳＲフリップフロップ２の出力端
子φｏｕｔの電位が立ち上がる。
３段目ＤフリップフロップＤＦＦ３のＱ端子Ｑ3 からの
パルス信号Ｐ3 がＳＲフリップフロップ２にセット信号
Ｐｓとして供給されることから、このパルス信号Ｐ
3 （Ｐｓ）の供給時、ＳＲフリップフロップ２の出力端
子φｏｕｔの電位が立ち上がる。
【００５０】その後、４段目及び５段目Ｄフリップフロ
ップＤＦＦ４及びＤＦＦ５を隔てた次の６段目Ｄフリッ
プフロップＤＦＦ６におけるＱ端子Ｑ6 からのパルス信
号Ｐ 6 がＳＲフリップフロップ２にリセット信号Ｐｒと
して供給されることから、このパルス信号Ｐ6 （Ｐｒ）
の供給時、ＳＲフリップフロップ２の出力端子φｏｕｔ
の電位が立ち下がる。
ップＤＦＦ４及びＤＦＦ５を隔てた次の６段目Ｄフリッ
プフロップＤＦＦ６におけるＱ端子Ｑ6 からのパルス信
号Ｐ 6 がＳＲフリップフロップ２にリセット信号Ｐｒと
して供給されることから、このパルス信号Ｐ6 （Ｐｒ）
の供給時、ＳＲフリップフロップ２の出力端子φｏｕｔ
の電位が立ち下がる。
【００５１】従って、ＳＲフリップフロップ２の出力端
子φｏｕｔからは、３段目ＤフリップフロップＤＦＦ３
からのパルス信号Ｐ3 （Ｐｓ）の出力時に立ち上がり、
６段目ＤフリップフロップＤＦＦ６からのパルス信号Ｐ
6（Ｐｒ）の出力時に立ち下がるタイミングパルス信号
Ｐｏが出力されることになる。
子φｏｕｔからは、３段目ＤフリップフロップＤＦＦ３
からのパルス信号Ｐ3 （Ｐｓ）の出力時に立ち上がり、
６段目ＤフリップフロップＤＦＦ６からのパルス信号Ｐ
6（Ｐｒ）の出力時に立ち下がるタイミングパルス信号
Ｐｏが出力されることになる。
【００５２】この場合、このタイミングパルス信号Ｐｏ
のパルス幅Ｔは、シフトレジスタ１を構成する各Ｄフリ
ップフロップＤＦＦ２〜ＤＦＦ８からのパルス信号Ｐ2
〜Ｐ 8 におけるパルス幅ｔの３つ分の長さ（即ち、３ク
ロック分の長さ）を有する。
のパルス幅Ｔは、シフトレジスタ１を構成する各Ｄフリ
ップフロップＤＦＦ２〜ＤＦＦ８からのパルス信号Ｐ2
〜Ｐ 8 におけるパルス幅ｔの３つ分の長さ（即ち、３ク
ロック分の長さ）を有する。
【００５３】この例において、タイミングパルス信号Ｐ
ｏの出力タイミング及びパルス幅Ｔを変更したい場合
は、ＤフリップフロップＤＦＦ２〜ＤＦＦ８のＱ端子Ｑ
2 〜Ｑ 8 中、ＳＲフリップフロップ２のセット側入力端
子φＳに接続される一つのＱ端子を所望の出力タイミン
グに合わせて選択すると共に、ＤフリップフロップＤＦ
Ｆ２〜ＤＦＦ８のＱ端子Ｑ2 〜Ｑ8 中、リセット側入力
端子φＲに接続される一つのＱ端子を所望のパルス幅Ｔ
に合わせて選択すればよい。
ｏの出力タイミング及びパルス幅Ｔを変更したい場合
は、ＤフリップフロップＤＦＦ２〜ＤＦＦ８のＱ端子Ｑ
2 〜Ｑ 8 中、ＳＲフリップフロップ２のセット側入力端
子φＳに接続される一つのＱ端子を所望の出力タイミン
グに合わせて選択すると共に、ＤフリップフロップＤＦ
Ｆ２〜ＤＦＦ８のＱ端子Ｑ2 〜Ｑ8 中、リセット側入力
端子φＲに接続される一つのＱ端子を所望のパルス幅Ｔ
に合わせて選択すればよい。
【００５４】この第１実施例によれば、基準信号Ｓｒの
入力に基いて動作を開始し、クロック信号ＣＬＫの入力
に基いて複数の出力端子ＱA ，ＱB ・・・ＱH から順番
に所定パルス幅ｔの出力信号Ｐを出力するシフトレジス
タ１を設けるようにしたので、このシフトレジスタ１の
動作期間中、各出力端子ＱA ，ＱB ・・・ＱH からは、
夫々所定パルス幅ｔを有する１つのパルス信号Ｐが出力
されることになり、しかも１つのパルス信号Ｐが各出力
端子ＱA ，ＱB ・・・ＱH から順番に出力される。
入力に基いて動作を開始し、クロック信号ＣＬＫの入力
に基いて複数の出力端子ＱA ，ＱB ・・・ＱH から順番
に所定パルス幅ｔの出力信号Ｐを出力するシフトレジス
タ１を設けるようにしたので、このシフトレジスタ１の
動作期間中、各出力端子ＱA ，ＱB ・・・ＱH からは、
夫々所定パルス幅ｔを有する１つのパルス信号Ｐが出力
されることになり、しかも１つのパルス信号Ｐが各出力
端子ＱA ，ＱB ・・・ＱH から順番に出力される。
【００５５】従って、パルス信号Ｐの立ち上がり、立ち
下がりの変化は、多くて隣接する２組の出力端子に関し
てだけであり、このパルス信号Ｐの変化と共に発生する
スイッチングノイズは、非常に小さいものとなる。
下がりの変化は、多くて隣接する２組の出力端子に関し
てだけであり、このパルス信号Ｐの変化と共に発生する
スイッチングノイズは、非常に小さいものとなる。
【００５６】図７は、４ビットシフトレジスタを例にし
てそのスイッチングノイズ（貫通電流）の大きさを計測
した波形図であり、貫通電流は、最大でも−１．２ｍＡ
程度の貫通電流である。この波形図から、図１３で示す
４ビットカウンタの場合と比べて貫通電流の大きさが非
常に小さいことがわかる。
てそのスイッチングノイズ（貫通電流）の大きさを計測
した波形図であり、貫通電流は、最大でも−１．２ｍＡ
程度の貫通電流である。この波形図から、図１３で示す
４ビットカウンタの場合と比べて貫通電流の大きさが非
常に小さいことがわかる。
【００５７】そして、図１で示すタイミング発生器Ａに
てＣＣＤ固体撮像素子における光学的黒をクランプする
ためのクランプ回路（図８にその原理図を示す）に供給
されるクランプパルス信号ＣＰを作成する場合は、図９
に示すように、水平同期信号ＨＤ中、水平ブランキング
（ＨＢＬＫ）期間の開始と同時に基準信号Ｓｒを出力さ
せ、この基準信号Ｓｒの入力に基いて取り出されたフリ
ップフロップ回路２からのタイミングパルス信号Ｐｏを
クランプパルス信号ＣＰとして使用すればよい。尚、図
９において、ＶｏｕｔはＣＣＤ固体撮像素子からの出力
信号を示し、特に期間ｔｂの部分は、光学的黒が出力さ
れている期間を示す。
てＣＣＤ固体撮像素子における光学的黒をクランプする
ためのクランプ回路（図８にその原理図を示す）に供給
されるクランプパルス信号ＣＰを作成する場合は、図９
に示すように、水平同期信号ＨＤ中、水平ブランキング
（ＨＢＬＫ）期間の開始と同時に基準信号Ｓｒを出力さ
せ、この基準信号Ｓｒの入力に基いて取り出されたフリ
ップフロップ回路２からのタイミングパルス信号Ｐｏを
クランプパルス信号ＣＰとして使用すればよい。尚、図
９において、ＶｏｕｔはＣＣＤ固体撮像素子からの出力
信号を示し、特に期間ｔｂの部分は、光学的黒が出力さ
れている期間を示す。
【００５８】この場合、シフトレジスタ１からのスイッ
チングノイズが非常に小さいことから、クランプした光
学的黒が、上記スイッチングノイズによって変動すると
いうことがなくなり、画面上での黒ずれを防止すること
ができる。
チングノイズが非常に小さいことから、クランプした光
学的黒が、上記スイッチングノイズによって変動すると
いうことがなくなり、画面上での黒ずれを防止すること
ができる。
【００５９】また、スイッチングノイズを抑圧するため
の抑圧回路を最小限の回路構成で済ます、あるいは無く
すことができるため、基板配線容量、デカップリング容
量、ＬＳＩの製造ばらつき等の変動要因に対する設計の
自由度が増大し、安定した画質の再現を実現させること
ができる。
の抑圧回路を最小限の回路構成で済ます、あるいは無く
すことができるため、基板配線容量、デカップリング容
量、ＬＳＩの製造ばらつき等の変動要因に対する設計の
自由度が増大し、安定した画質の再現を実現させること
ができる。
【００６０】次に、上記タイミング発生器Ａを利用して
ＣＣＤ固体撮像素子における複数の垂直転送パルスＶ1
〜Ｖ4 を作成する第２実施例について図１０及び図１１
を参照しながら説明する。尚、図１と対応するものにつ
いては同符号を記す。
ＣＣＤ固体撮像素子における複数の垂直転送パルスＶ1
〜Ｖ4 を作成する第２実施例について図１０及び図１１
を参照しながら説明する。尚、図１と対応するものにつ
いては同符号を記す。
【００６１】この第２実施例においては、その出力とし
て複数のパルス信号（垂直転送パルス）Ｖ1 〜Ｖ4 が必
要であることから、必要な垂直転送パルスＶ1 〜Ｖ4 に
対応した数のフリップフロップ回路２Ａ〜２Ｄを設け、
タイミング発生回路としてのシフトレジスタ１１に接続
する。
て複数のパルス信号（垂直転送パルス）Ｖ1 〜Ｖ4 が必
要であることから、必要な垂直転送パルスＶ1 〜Ｖ4 に
対応した数のフリップフロップ回路２Ａ〜２Ｄを設け、
タイミング発生回路としてのシフトレジスタ１１に接続
する。
【００６２】ここで、ＣＣＤ固体撮像素子の垂直転送を
４相駆動にて行う場合に適用した例を説明すると、垂直
転送パルスとしては、図１１に示すように、４つの互い
に位相の異なる垂直転送パルスＶ1 〜Ｖ4 が必要とな
る。従って、上述のように、フリップフロップ回路２も
４つ設けられる。
４相駆動にて行う場合に適用した例を説明すると、垂直
転送パルスとしては、図１１に示すように、４つの互い
に位相の異なる垂直転送パルスＶ1 〜Ｖ4 が必要とな
る。従って、上述のように、フリップフロップ回路２も
４つ設けられる。
【００６３】また、ＣＣＤ固体撮像素子の各受光部から
対応する垂直レジスタ上に転送された信号電荷を垂直方
向に、即ち水平レジスタ側に転送する場合は、各垂直転
送パルスＶ1 〜Ｖ4 の出力波形は図１１で示すように設
定される。
対応する垂直レジスタ上に転送された信号電荷を垂直方
向に、即ち水平レジスタ側に転送する場合は、各垂直転
送パルスＶ1 〜Ｖ4 の出力波形は図１１で示すように設
定される。
【００６４】このとき、フリップフロップ回路２からの
出力波形は、図２及び図４でも示したように、低レベル
から高レベル、そして高レベルから低レベルという上に
凸とされたパルス波形となっているため、図１１に示す
ように、下に凸とされたパルス波形Ｖ1 及びＶ2 を得る
ために、特に、第１及び第２のフリップフロップ回路２
Ａ及び２Ｂの後段には夫々反転回路１２及び１３が接続
される。
出力波形は、図２及び図４でも示したように、低レベル
から高レベル、そして高レベルから低レベルという上に
凸とされたパルス波形となっているため、図１１に示す
ように、下に凸とされたパルス波形Ｖ1 及びＶ2 を得る
ために、特に、第１及び第２のフリップフロップ回路２
Ａ及び２Ｂの後段には夫々反転回路１２及び１３が接続
される。
【００６５】そして、各垂直転送パルスＶ1 〜Ｖ4 の出
力波形に応じた出力タイミング及びパルス幅となるよう
に、各フリップフロップ回路２Ａ〜２Ｄのセット側入力
端子φＳ1 〜φＳ4 及びリセット側入力端子φＲ1 〜φ
Ｒ4 に接続されるシフトレジスタ１の出力端子ＱA 〜Ｑ
K を夫々２組ずつ適宜選択する。
力波形に応じた出力タイミング及びパルス幅となるよう
に、各フリップフロップ回路２Ａ〜２Ｄのセット側入力
端子φＳ1 〜φＳ4 及びリセット側入力端子φＲ1 〜φ
Ｒ4 に接続されるシフトレジスタ１の出力端子ＱA 〜Ｑ
K を夫々２組ずつ適宜選択する。
【００６６】尚、この第２実施例でのリセット信号Ｓｒ
は、上記第１実施例の場合と異なる。即ち、図１で示す
タイミング発生器Ａをクランプパルス発生用として用い
た場合、そのタイミング発生回路を構成するシフトレジ
スタ１の停止信号Ｓｓの出力に基いて第２実施例のタイ
ミング発生器に供給されるリセット信号Ｓｒｂを作成
し、該リセット信号Ｓｒｂをシフトレジスタ１１の入力
端子φＢに供給する。
は、上記第１実施例の場合と異なる。即ち、図１で示す
タイミング発生器Ａをクランプパルス発生用として用い
た場合、そのタイミング発生回路を構成するシフトレジ
スタ１の停止信号Ｓｓの出力に基いて第２実施例のタイ
ミング発生器に供給されるリセット信号Ｓｒｂを作成
し、該リセット信号Ｓｒｂをシフトレジスタ１１の入力
端子φＢに供給する。
【００６７】従って、この第２実施例で用いられるリセ
ット信号Ｓｒｂは、水平ブランキング期間開始時よりも
一定時間遅れたタイミングの信号となる。これは、通
常、ＣＣＤ固体撮像素子における各垂直転送パルスＶ1
〜Ｖ4 が、クランプパルス信号ＣＰの出力から夫々一定
時間経過した後に出力されるからである。
ット信号Ｓｒｂは、水平ブランキング期間開始時よりも
一定時間遅れたタイミングの信号となる。これは、通
常、ＣＣＤ固体撮像素子における各垂直転送パルスＶ1
〜Ｖ4 が、クランプパルス信号ＣＰの出力から夫々一定
時間経過した後に出力されるからである。
【００６８】このリセット信号Ｓｒｂの作成は、図５で
示すリセット信号生成回路５と同じ回路構成のものを用
いることができ、図５の回路において、水平同期信号Ｈ
Ｄに代わりにシフトレジスタ１からの停止信号Ｓｓにす
ればよい。
示すリセット信号生成回路５と同じ回路構成のものを用
いることができ、図５の回路において、水平同期信号Ｈ
Ｄに代わりにシフトレジスタ１からの停止信号Ｓｓにす
ればよい。
【００６９】そして、上記垂直転送パルスＶ1 〜Ｖ4 の
各出力波形に対応させて、第１のフリップフロップ回路
２Ａのセット側入力端子φＳ1 及びリセット側入力端子
φＲ 1 に、シフトレジスタ１１の２つの出力端子ＱC 及
びＱF を夫々接続し、第２のフリップフロップ回路２Ｂ
のセット側入力端子φＳ2 及びリセット側入力端子φＲ
2 に、２つの出力端子ＱE 及びＱH を夫々接続する。
各出力波形に対応させて、第１のフリップフロップ回路
２Ａのセット側入力端子φＳ1 及びリセット側入力端子
φＲ 1 に、シフトレジスタ１１の２つの出力端子ＱC 及
びＱF を夫々接続し、第２のフリップフロップ回路２Ｂ
のセット側入力端子φＳ2 及びリセット側入力端子φＲ
2 に、２つの出力端子ＱE 及びＱH を夫々接続する。
【００７０】また、第３のフリップフロップ回路２Ｃの
セット側入力端子φＳ3 及びリセット側入力端子φＲ3
に、２つの出力端子ＱB 及びＱG を夫々接続し、第４の
フリップフロップ回路２Ｄのセット側入力端子φＳ4 及
びリセット側入力端子φＲ4 に、２つの出力端子ＱD 及
びＱI を夫々接続する。このように接続することによっ
て、各フリップフロップ回路２Ａ〜２Ｄに関する出力端
子φ1 〜φ4 からは、夫々対応する垂直転送パルスの出
力波形に応じたタイミングパルス信号Ｖ1 〜Ｖ 4 が出力
されることになる。
セット側入力端子φＳ3 及びリセット側入力端子φＲ3
に、２つの出力端子ＱB 及びＱG を夫々接続し、第４の
フリップフロップ回路２Ｄのセット側入力端子φＳ4 及
びリセット側入力端子φＲ4 に、２つの出力端子ＱD 及
びＱI を夫々接続する。このように接続することによっ
て、各フリップフロップ回路２Ａ〜２Ｄに関する出力端
子φ1 〜φ4 からは、夫々対応する垂直転送パルスの出
力波形に応じたタイミングパルス信号Ｖ1 〜Ｖ 4 が出力
されることになる。
【００７１】この第２実施例によれば、シフトレジスタ
１１からのスイッチングノイズが非常に小さいことか
ら、各垂直転送パルスＶ1 〜Ｖ4 に上記スイッチングノ
イズが重畳することがなくなり、ＣＣＤ固体撮像素子の
受光部で蓄積した信号電荷を良好に垂直方向に、即ち水
平レジスタ側に転送させることができる。
１１からのスイッチングノイズが非常に小さいことか
ら、各垂直転送パルスＶ1 〜Ｖ4 に上記スイッチングノ
イズが重畳することがなくなり、ＣＣＤ固体撮像素子の
受光部で蓄積した信号電荷を良好に垂直方向に、即ち水
平レジスタ側に転送させることができる。
【００７２】
【発明の効果】本発明に係るタイミング発生器によれ
ば、タイミングスイッチングノイズの低減化が図れ、プ
ロセスの変動要因に対する設計の自由度を増大化させる
ことができ、例えばＣＣＤ固体撮像素子に利用した場
合、安定した画質の再現を実現させることができる。
ば、タイミングスイッチングノイズの低減化が図れ、プ
ロセスの変動要因に対する設計の自由度を増大化させる
ことができ、例えばＣＣＤ固体撮像素子に利用した場
合、安定した画質の再現を実現させることができる。
【図面の簡単な説明】
【図１】第１実施例に係るタイミング発生器を示すブロ
ック線図。
ック線図。
【図２】第１実施例に係るタイミング発生器の動作を示
すタイミングチャート。
すタイミングチャート。
【図３】第１実施例に係るタイミング発生器の一具体例
を示す回路図。
を示す回路図。
【図４】図３で示す具体例の動作を示すタイミングチャ
ート。
ート。
【図５】リセット信号生成回路の一例を示す回路図。
【図６】図５で示すリセット信号生成回路の動作を示す
タイミングチャート。
タイミングチャート。
【図７】４ビットシフトレジスタにおける貫通電流の大
きさを示す波形図。
きさを示す波形図。
【図８】クランプ回路を示す原理図。
【図９】クランプパルス信号の出力タイミングを示すタ
イミングチャート。
イミングチャート。
【図１０】第２実施例に係るタイミング発生器を示すブ
ロック線図。
ロック線図。
【図１１】垂直転送パルスの出力タイミングを示すタイ
ミングチャート。
ミングチャート。
【図１２】従来のタイミング発生器で用いられる１６進
カウンタの動作を示すタイミングチャート。
カウンタの動作を示すタイミングチャート。
【図１３】４ビットカウンタにおける貫通電流の大きさ
を示す波形図。
を示す波形図。
Ａ タイミング発生器 １ シフトレジスタ ２ フリップフロップ回路
Claims (5)
- 【請求項１】 基準信号の入力を契機として動作を開始
し、クロック信号の入力毎に複数の出力端子から順番に
夫々互いに上記クロック信号のパルス周期分遅れた所定
パルス幅の出力信号を出力するタイミング発生回路と、 上記タイミング発生回路の上記複数の出力端子中、選択
された２組の出力端子からの出力信号が夫々セット信号
及びリセット信号として入力され、出力端子から所望の
パルス幅を有するタイミングパルス信号が出力されるフ
リップフロップ回路を有することを特徴とするタイミン
グ発生器。 - 【請求項２】 上記基準信号がＣＣＤ固体撮像装置にけ
る水平ブランキングの開始時に出力され、上記タイミン
グパルス信号が、クランプ回路において光学的黒をクラ
ンプするためのクランプパルス信号であることを特徴と
する請求項１記載のタイミング発生器。 - 【請求項３】 上記基準信号がＣＣＤ固体撮像装置にお
ける水平ブランキングの開始時から所定時間経過後に出
力されるものであって、上記フリップフロップ回路が複
数配され、上記タイミング発生回路の上記複数の出力端
子のうち、夫々２組毎に選択された出力端子からの対応
する２組毎の出力信号が、上記複数のフリップフロップ
回路に夫々セット信号及びリセット信号として入力さ
れ、各フリップフロップ回路から夫々所望のパルス幅を
有する垂直転送パルスが出力されることを特徴とする請
求項１記載のタイミング発生器。 - 【請求項４】 基準信号の入力を契機として動作を開始
し、クロック信号の入力毎に複数の出力端子から順番に
夫々互いに上記クロック信号のパルス周期分遅れた所定
パルス幅の出力信号を出力するタイミング発生回路と、 上記タイミング発生回路の上記複数の出力端子中、選択
された２組の出力端子からの出力信号が夫々セット信号
及びリセット信号として入力され、出力端子から所望の
パルス幅を有するタイミングパルス信号を出力するフリ
ップフロップ回路を有し、上記タイミングパルスにより
固体撮像素子を駆動する固体撮像装置。 - 【請求項５】 タイミング発生動作開始の契機となる基
準信号の入力後、クロック信号の入力毎に夫々互いに上
記クロック信号のパルス周期分遅れた所定パルス幅の複
数の出力信号を順番に発生し、 上記複数の信号中の２組を選択して各々セット信号及び
リセット信号としてフリップフロップ動作することによ
り、所望のパルス幅を有するタイミングパルス信号を出
力し、上記タイミングパルスにより固体撮像素子を駆動
する固体撮像素子の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3286390A JP3013556B2 (ja) | 1991-10-31 | 1991-10-31 | タイミング発生器、固体撮像装置および固体撮像素子の駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3286390A JP3013556B2 (ja) | 1991-10-31 | 1991-10-31 | タイミング発生器、固体撮像装置および固体撮像素子の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05130524A JPH05130524A (ja) | 1993-05-25 |
| JP3013556B2 true JP3013556B2 (ja) | 2000-02-28 |
Family
ID=17703782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3286390A Expired - Lifetime JP3013556B2 (ja) | 1991-10-31 | 1991-10-31 | タイミング発生器、固体撮像装置および固体撮像素子の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3013556B2 (ja) |
-
1991
- 1991-10-31 JP JP3286390A patent/JP3013556B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05130524A (ja) | 1993-05-25 |
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