JPH0698333A - Ｃｃｄ駆動装置 - Google Patents
Ｃｃｄ駆動装置Info
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- JPH0698333A JPH0698333A JP4244452A JP24445292A JPH0698333A JP H0698333 A JPH0698333 A JP H0698333A JP 4244452 A JP4244452 A JP 4244452A JP 24445292 A JP24445292 A JP 24445292A JP H0698333 A JPH0698333 A JP H0698333A
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- 230000000694 effects Effects 0.000 abstract description 4
- 230000000630 rising effect Effects 0.000 description 10
- 239000000969 carrier Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 1
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- Transforming Light Signals Into Electric Signals (AREA)
- Color Television Image Signal Generators (AREA)
Abstract
(57)【要約】
【目的】ＣＣＤ駆動用パルスの一画素分の周期内におけ
るサブキャリアパルスの電圧変化のタイミングがすべて
の画素について同一となるようにしてＣＣＤ駆動パルス
に対する影響を抑制する。 【構成】 ＣＣＤ駆動装置１０は周波数発振器２０とＴ
Ｇ−ＳＳＧ３０とサブキャリアユニット４０とを備えて
いる。周波数発振器２０は８ｆｓｃクロックを発振させ
る。ＴＧ−ＳＳＧ３０は８ｆｓｃクロックを３分周して
なるＣＣＤ駆動用パルスφＨを発生させる。サブキャリ
アユニット４０は８ｆｓｃクロックを８分周してなるサ
ブキャリアパルスＳＣ１及びサブキャリアパルスＳＣ１
を８ｆｓｃクロックの１、２、３周期分だけそれぞれ位
相シフトしてなるサブキャリアパルスＳＣ２、ＳＣ３、
ＳＣ４を出力する。
るサブキャリアパルスの電圧変化のタイミングがすべて
の画素について同一となるようにしてＣＣＤ駆動パルス
に対する影響を抑制する。 【構成】 ＣＣＤ駆動装置１０は周波数発振器２０とＴ
Ｇ−ＳＳＧ３０とサブキャリアユニット４０とを備えて
いる。周波数発振器２０は８ｆｓｃクロックを発振させ
る。ＴＧ−ＳＳＧ３０は８ｆｓｃクロックを３分周して
なるＣＣＤ駆動用パルスφＨを発生させる。サブキャリ
アユニット４０は８ｆｓｃクロックを８分周してなるサ
ブキャリアパルスＳＣ１及びサブキャリアパルスＳＣ１
を８ｆｓｃクロックの１、２、３周期分だけそれぞれ位
相シフトしてなるサブキャリアパルスＳＣ２、ＳＣ３、
ＳＣ４を出力する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＣＤ駆動用パルスを
発生せしめるＣＣＤ駆動装置に関し、特に、テレビジョ
ン信号の色副搬送波を同時に出力するＣＣＤ駆動装置に
関するものである。
発生せしめるＣＣＤ駆動装置に関し、特に、テレビジョ
ン信号の色副搬送波を同時に出力するＣＣＤ駆動装置に
関するものである。
【０００２】
【従来の技術】近年、ビデオカメラ及び監視用カメラお
いては、小型・軽量・高機能・低価格といったところに
開発の主眼が置かれており、固体撮像素子としてＣＣＤ
が用いられるものが知られてきている。
いては、小型・軽量・高機能・低価格といったところに
開発の主眼が置かれており、固体撮像素子としてＣＣＤ
が用いられるものが知られてきている。
【０００３】以下、このようなＣＣＤを駆動せしめる従
来のＣＣＤ駆動装置を図面に基づいて説明する。
来のＣＣＤ駆動装置を図面に基づいて説明する。
【０００４】まず、従来のＣＣＤ駆動装置の構成を図
４、図５及び図６に基づいて説明する。
４、図５及び図６に基づいて説明する。
【０００５】図４はＣＣＤ駆動用パルスと共にテレビジ
ョン信号の色副搬送波（以下、サブキャリアパルスと呼
ぶ）を出力する従来のＣＣＤ駆動装置６０の構成を示し
ており、図４において、ＣＣＤ駆動装置６０は、サブキ
ャリアパルスの８倍の周波数のクロック（以下、８ｆｓ
ｃクロックと呼ぶ）を発振させる周波数発振器７０と、
該周波数発振器７０から発振される８ｆｓｃクロックに
よりＣＣＤ駆動用パルスφＨ及びテレビジョン信号の同
期信号ＳＹＮを発生させる回路であるＴＧ−ＳＳＧ８０
と、８ｆｓｃクロックを２分周した４ｆｓｃクロックに
よりサブキャリアパルスＳＣ１、ＳＣ２を出力する回路
であるサブキャリアユニット９０とを備えている。ＴＧ
−ＳＳＧ８０とサブキャリアユニット９０とは別の半導
体基板上にそれぞれ形成されている。
ョン信号の色副搬送波（以下、サブキャリアパルスと呼
ぶ）を出力する従来のＣＣＤ駆動装置６０の構成を示し
ており、図４において、ＣＣＤ駆動装置６０は、サブキ
ャリアパルスの８倍の周波数のクロック（以下、８ｆｓ
ｃクロックと呼ぶ）を発振させる周波数発振器７０と、
該周波数発振器７０から発振される８ｆｓｃクロックに
よりＣＣＤ駆動用パルスφＨ及びテレビジョン信号の同
期信号ＳＹＮを発生させる回路であるＴＧ−ＳＳＧ８０
と、８ｆｓｃクロックを２分周した４ｆｓｃクロックに
よりサブキャリアパルスＳＣ１、ＳＣ２を出力する回路
であるサブキャリアユニット９０とを備えている。ＴＧ
−ＳＳＧ８０とサブキャリアユニット９０とは別の半導
体基板上にそれぞれ形成されている。
【０００６】図５は上記従来のＣＣＤ駆動装置６０のＴ
Ｇ−ＳＳＧ８０内及びサブキャリアユニット９０内のロ
ジック回路を示しており、図５において、ＴＧ−ＳＳＧ
８０は、Ｔ型フリップフロップ８１と３つのＤ型フリッ
プフロップ８２、８３、８４とＡＮＤ回路８５とＯＲ回
路８６と出力端子８７とを備えている。ただし、ここで
はテレビジョンの同期信号ＳＹＮを発生させる回路は省
略してある。また、サブキャリアユニット９０は、Ｄ型
フリップフロップ９１、９２とサブキャリアパルス出力
端子９３、９４とを備えている。
Ｇ−ＳＳＧ８０内及びサブキャリアユニット９０内のロ
ジック回路を示しており、図５において、ＴＧ−ＳＳＧ
８０は、Ｔ型フリップフロップ８１と３つのＤ型フリッ
プフロップ８２、８３、８４とＡＮＤ回路８５とＯＲ回
路８６と出力端子８７とを備えている。ただし、ここで
はテレビジョンの同期信号ＳＹＮを発生させる回路は省
略してある。また、サブキャリアユニット９０は、Ｄ型
フリップフロップ９１、９２とサブキャリアパルス出力
端子９３、９４とを備えている。
【０００７】図６は上記従来のＣＣＤ駆動装置６０のＴ
Ｇ−ＳＳＧ８０内及びサブキャリアユニット９０内のロ
ジック回路における信号のタイムチャート図である。図
６において、縦方向は電圧を表わし横方向は時間を表わ
しており、ＲＥＳはリセット信号を、ＣＬＫは８ｆｓｃ
クロックを、ｐはＴ型フリップフロップ８１のＱ端子か
ら出力される４ｆｓｃクロックを示している。また、ｑ
はＤ型フリップフロップ９１のＱ端子から出力される出
力信号即ちサブキャリアパルス出力端子９３から出力さ
れるサブキャリアパルスＳＣ１を示しており、ｒはＤ型
フリップフロップ９２のＮＱ端子から出力される出力信
号即ちサブキャリアパルス出力端子９４から出力される
サブキャリアパルスＳＣ２を示している。さらに、ｓは
８ｆｓｃクロックＣＬＫを３分周するＤ型フリップフロ
ップ８２のＱ端子から出力される出力信号を、ｔは８ｆ
ｓｃクロックＣＬＫを３分周するＤ型フリップフロップ
８３のＮＱ端子から出力される出力信号を、ｕはＡＮＤ
回路８５の出力信号を、ｖはＤ型フリップフロップ８４
のＱ端子から出力される出力信号を、そして、ｗはＯＲ
回路８６の出力信号即ちＴＧ−ＳＳＧ８０の出力端子８
７から出力される２相水平ＣＣＤ駆動用パルスのうちの
１つのＣＣＤ駆動用パルスφＨを示している。
Ｇ−ＳＳＧ８０内及びサブキャリアユニット９０内のロ
ジック回路における信号のタイムチャート図である。図
６において、縦方向は電圧を表わし横方向は時間を表わ
しており、ＲＥＳはリセット信号を、ＣＬＫは８ｆｓｃ
クロックを、ｐはＴ型フリップフロップ８１のＱ端子か
ら出力される４ｆｓｃクロックを示している。また、ｑ
はＤ型フリップフロップ９１のＱ端子から出力される出
力信号即ちサブキャリアパルス出力端子９３から出力さ
れるサブキャリアパルスＳＣ１を示しており、ｒはＤ型
フリップフロップ９２のＮＱ端子から出力される出力信
号即ちサブキャリアパルス出力端子９４から出力される
サブキャリアパルスＳＣ２を示している。さらに、ｓは
８ｆｓｃクロックＣＬＫを３分周するＤ型フリップフロ
ップ８２のＱ端子から出力される出力信号を、ｔは８ｆ
ｓｃクロックＣＬＫを３分周するＤ型フリップフロップ
８３のＮＱ端子から出力される出力信号を、ｕはＡＮＤ
回路８５の出力信号を、ｖはＤ型フリップフロップ８４
のＱ端子から出力される出力信号を、そして、ｗはＯＲ
回路８６の出力信号即ちＴＧ−ＳＳＧ８０の出力端子８
７から出力される２相水平ＣＣＤ駆動用パルスのうちの
１つのＣＣＤ駆動用パルスφＨを示している。
【０００８】次に、上記従来のＣＣＤ駆動装置６０のＴ
Ｇ−ＳＳＧ８０内及びサブキャリアユニット９０内のロ
ジック回路の動作を図５及び図６に基づいて説明する。
Ｇ−ＳＳＧ８０内及びサブキャリアユニット９０内のロ
ジック回路の動作を図５及び図６に基づいて説明する。
【０００９】図５における端子６１に供給されるリセッ
ト信号ＲＥＳがロウレベルになることにより全てのフリ
ップフロップがリセットされる。その後、リセット信号
ＲＥＳはハイレベルになりリセットが解除された後、端
子６２に８ｆｓｃクロックＣＬＫが供給されると、初段
のＴ型フリップフロップ８１は８ｆｓｃクロックＣＬＫ
の立ち上がり時に該８ｆｓｃクロックＣＬＫを２分周し
４ｆｓｃクロックｐをＱ端子から出力する。これによ
り、４ｆｓｃクロックｐがＴＧ−ＳＳＧ８０からサブキ
ャリアユニット９０に出力される。
ト信号ＲＥＳがロウレベルになることにより全てのフリ
ップフロップがリセットされる。その後、リセット信号
ＲＥＳはハイレベルになりリセットが解除された後、端
子６２に８ｆｓｃクロックＣＬＫが供給されると、初段
のＴ型フリップフロップ８１は８ｆｓｃクロックＣＬＫ
の立ち上がり時に該８ｆｓｃクロックＣＬＫを２分周し
４ｆｓｃクロックｐをＱ端子から出力する。これによ
り、４ｆｓｃクロックｐがＴＧ−ＳＳＧ８０からサブキ
ャリアユニット９０に出力される。
【００１０】このようにして、４ｆｓｃクロックｐを受
け取ったサブキャリアユニット９０において、Ｄ型フリ
ップフロップ９１、９２は該４ｆｓｃクロックｐを４分
周し、Ｄ型フリップフロップ９１はそのＱ端子から出力
信号ｑを出力し、Ｄ型フリップフロップ９２はそのＮＱ
端子から出力信号ｒを出力する。Ｄ型フリップフロップ
９１のＱ端子からの出力信号ｑとＤ型フリップフロップ
９２のＮＱ端子からの出力信号ｒとは、サブキャリアパ
ルス出力端子９３、９４からサブキャリアパルスＳＣ
１、ＳＣ２として信号処理回路にそれぞれ出力される。
け取ったサブキャリアユニット９０において、Ｄ型フリ
ップフロップ９１、９２は該４ｆｓｃクロックｐを４分
周し、Ｄ型フリップフロップ９１はそのＱ端子から出力
信号ｑを出力し、Ｄ型フリップフロップ９２はそのＮＱ
端子から出力信号ｒを出力する。Ｄ型フリップフロップ
９１のＱ端子からの出力信号ｑとＤ型フリップフロップ
９２のＮＱ端子からの出力信号ｒとは、サブキャリアパ
ルス出力端子９３、９４からサブキャリアパルスＳＣ
１、ＳＣ２として信号処理回路にそれぞれ出力される。
【００１１】また、Ｄ型フリップフロップ８２、８３の
ＣＫ端子には８ｆｓｃクロックＣＬＫが供給され、８ｆ
ｓｃクロックＣＬＫの立ち上がり時にＤ型フリップフロ
ップ８２、８３はデータをそれぞれラッチする。このた
め、Ｄ型フリップフロップ８２、８３及びＡＮＤ回路８
５により８ｆｓｃクロックＣＬＫは３分周され、Ｄ型フ
リップフロップ８２のＱ端子からの出力信号ｓ及びＤ型
フリップフロップ８３のＮＱ端子からの出力信号ｔは図
６に示すような波形となる。そして、Ｄ型フリップフロ
ップ８２のＱ端子からの出力信号ｓは、Ｄ型フリップフ
ロップ８４のＤ端子に供給される。Ｄ型フリップフロッ
プ８４は８ｆｓｃクロックＣＬＫの立ち下がり時にデー
タをラッチするため、Ｄ型フリップフロップ８４のＱ端
子からの出力信号ｖは図６に示すような波形となる。
ＣＫ端子には８ｆｓｃクロックＣＬＫが供給され、８ｆ
ｓｃクロックＣＬＫの立ち上がり時にＤ型フリップフロ
ップ８２、８３はデータをそれぞれラッチする。このた
め、Ｄ型フリップフロップ８２、８３及びＡＮＤ回路８
５により８ｆｓｃクロックＣＬＫは３分周され、Ｄ型フ
リップフロップ８２のＱ端子からの出力信号ｓ及びＤ型
フリップフロップ８３のＮＱ端子からの出力信号ｔは図
６に示すような波形となる。そして、Ｄ型フリップフロ
ップ８２のＱ端子からの出力信号ｓは、Ｄ型フリップフ
ロップ８４のＤ端子に供給される。Ｄ型フリップフロッ
プ８４は８ｆｓｃクロックＣＬＫの立ち下がり時にデー
タをラッチするため、Ｄ型フリップフロップ８４のＱ端
子からの出力信号ｖは図６に示すような波形となる。
【００１２】さらに、Ｄ型フリップフロップ８２のＱ端
子からの出力信号ｓとＤ型フリップフロップ８４のＱ端
子からの出力信号ｖとの論理和がＯＲ回路８６により演
算され、その演算結果としてのＯＲ回路８６の出力信号
ｗがＣＣＤ駆動用パルスφＨとしてＴＧ−ＳＳＧ８０の
出力端子８７から出力される。ＣＣＤ駆動用パルスφＨ
は図６に示すように８ｆｓｃクロックＣＬＫを３分周し
た波形となる。
子からの出力信号ｓとＤ型フリップフロップ８４のＱ端
子からの出力信号ｖとの論理和がＯＲ回路８６により演
算され、その演算結果としてのＯＲ回路８６の出力信号
ｗがＣＣＤ駆動用パルスφＨとしてＴＧ−ＳＳＧ８０の
出力端子８７から出力される。ＣＣＤ駆動用パルスφＨ
は図６に示すように８ｆｓｃクロックＣＬＫを３分周し
た波形となる。
【００１３】このように、ＴＧ−ＳＳＧ８０は、１つの
周波数発振器７０から供給される１種類の８ｆｓｃクロ
ックＣＬＫによりサブキャリアパルス９０に供給する４
ｆｓｃクロックｐとＣＣＤ駆動用パルスφＨとを発生さ
せることができる。また、サブキャリアユニット９０
は、ＴＧ−ＳＳＧ８０からの４ｆｓｃクロックによりサ
ブキャリアパルスＳＣ１、ＳＣ２を出力することができ
る。
周波数発振器７０から供給される１種類の８ｆｓｃクロ
ックＣＬＫによりサブキャリアパルス９０に供給する４
ｆｓｃクロックｐとＣＣＤ駆動用パルスφＨとを発生さ
せることができる。また、サブキャリアユニット９０
は、ＴＧ−ＳＳＧ８０からの４ｆｓｃクロックによりサ
ブキャリアパルスＳＣ１、ＳＣ２を出力することができ
る。
【００１４】
【発明が解決しようとする課題】しかしながら、上記従
来のＣＣＤ駆動装置においては、ＣＣＤ駆動用パルスの
一画素分の周期内におけるテレビジョン信号の色副搬送
波の立ち上がり及び立ち下がりのタイミングである電圧
変化のタイミングが画素ごとに異なり、さらに、立ち上
がりであるか立ち下がりであるかというテレビジョン信
号の色副搬送波の電圧変化の種類も画素ごとに異なるた
め、ＣＣＤ駆動用パルスに影響を及ぼし、ＣＣＤにノイ
ズが混入するという問題がある。
来のＣＣＤ駆動装置においては、ＣＣＤ駆動用パルスの
一画素分の周期内におけるテレビジョン信号の色副搬送
波の立ち上がり及び立ち下がりのタイミングである電圧
変化のタイミングが画素ごとに異なり、さらに、立ち上
がりであるか立ち下がりであるかというテレビジョン信
号の色副搬送波の電圧変化の種類も画素ごとに異なるた
め、ＣＣＤ駆動用パルスに影響を及ぼし、ＣＣＤにノイ
ズが混入するという問題がある。
【００１５】本発明は上記に鑑みなされたものであっ
て、ＣＣＤ駆動用パルスの一画素分の周期内におけるテ
レビジョン信号の色副搬送波の電圧変化のタイミング及
び種類がすべての画素について同一となるようにしてＣ
ＣＤ駆動用パルスに対する影響を抑制することを目的と
する。
て、ＣＣＤ駆動用パルスの一画素分の周期内におけるテ
レビジョン信号の色副搬送波の電圧変化のタイミング及
び種類がすべての画素について同一となるようにしてＣ
ＣＤ駆動用パルスに対する影響を抑制することを目的と
する。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は、第１クロックの３分の１の周波
数のＣＣＤ駆動用パルスに対して、第１クロックの２n
分の１の周波数のテレビジョン信号の色副搬送波をその
位相を第１クロックの１周期づつずらし２n-1個出力す
ることにより、ＣＣＤ駆動用パルスの一画素分の周期内
におけるテレビジョン信号の色副搬送波の電圧変化のタ
イミングがすべての画素について同一となるようにする
ものである。
め、請求項１の発明は、第１クロックの３分の１の周波
数のＣＣＤ駆動用パルスに対して、第１クロックの２n
分の１の周波数のテレビジョン信号の色副搬送波をその
位相を第１クロックの１周期づつずらし２n-1個出力す
ることにより、ＣＣＤ駆動用パルスの一画素分の周期内
におけるテレビジョン信号の色副搬送波の電圧変化のタ
イミングがすべての画素について同一となるようにする
ものである。
【００１７】具体的に請求項１の発明が講じた解決手段
は、第１クロックが２ｍ（＝２n ，ｎ：自然数）分周さ
れてなる第２クロックによりテレビジョン信号の色副搬
送波を出力する色副搬送波出力回路を備えており、上記
第１クロックが３分周されてなるＣＣＤ駆動用パルスを
発生せしめるＣＣＤ駆動装置を対象とし、上記色副搬送
波出力回路は、ｍ個のテレビジョン信号の色副搬送波で
ある第１、第２、…及び第ｍの色副搬送波を出力し、該
第１、第２、…及び第ｍの色副搬送波は、第ｋの色副搬
送波が上記第２クロックに対して上記第１クロックの
（ｋ−１）周期分の位相差を有している（ただし、ｋは
ｍ以下の自然数である）という関係を満たすように設定
されている構成とするものである。
は、第１クロックが２ｍ（＝２n ，ｎ：自然数）分周さ
れてなる第２クロックによりテレビジョン信号の色副搬
送波を出力する色副搬送波出力回路を備えており、上記
第１クロックが３分周されてなるＣＣＤ駆動用パルスを
発生せしめるＣＣＤ駆動装置を対象とし、上記色副搬送
波出力回路は、ｍ個のテレビジョン信号の色副搬送波で
ある第１、第２、…及び第ｍの色副搬送波を出力し、該
第１、第２、…及び第ｍの色副搬送波は、第ｋの色副搬
送波が上記第２クロックに対して上記第１クロックの
（ｋ−１）周期分の位相差を有している（ただし、ｋは
ｍ以下の自然数である）という関係を満たすように設定
されている構成とするものである。
【００１８】さらに、請求項２の発明は、具体的には、
請求項１の発明の構成に、上記色副搬送波出力回路は、
上記第１、第２、…及び第ｍの色副搬送波をそれぞれ出
力し且つ互いの負荷同士が同一となるように設定されて
いるｍ個の色副搬送波出力端子を有している構成を付加
するものである。
請求項１の発明の構成に、上記色副搬送波出力回路は、
上記第１、第２、…及び第ｍの色副搬送波をそれぞれ出
力し且つ互いの負荷同士が同一となるように設定されて
いるｍ個の色副搬送波出力端子を有している構成を付加
するものである。
【００１９】請求項３の発明は、第１クロックの３分の
１の周波数のＣＣＤ駆動用パルスに対して、第１クロッ
クの２n 分の１の周波数のテレビジョン信号の色副搬送
波をその位相を第１クロックの１／２周期づつずらして
２n 個出力することにより、ＣＣＤ駆動用パルスの一画
素分の周期内におけるテレビジョン信号の色副搬送波の
電圧変化のタイミングがすべての画素について同一とな
るようにするものである。
１の周波数のＣＣＤ駆動用パルスに対して、第１クロッ
クの２n 分の１の周波数のテレビジョン信号の色副搬送
波をその位相を第１クロックの１／２周期づつずらして
２n 個出力することにより、ＣＣＤ駆動用パルスの一画
素分の周期内におけるテレビジョン信号の色副搬送波の
電圧変化のタイミングがすべての画素について同一とな
るようにするものである。
【００２０】具体的に請求項３の発明が講じた解決手段
は、第１クロックがｍ（＝２n ，ｎ：自然数）分周され
てなる第２クロックによりテレビジョン信号の色副搬送
波を出力する色副搬送波出力回路を備えており、上記第
１クロックが３分周されてなるＣＣＤ駆動用パルスを発
生せしめるＣＣＤ駆動装置を対象とし、上記色副搬送波
出力回路は、ｍ個のテレビジョン信号の色副搬送波であ
る第１、第２、…及び第ｍの色副搬送波を出力し、該第
１、第２、…及び第ｍの色副搬送波は、第ｋの色副搬送
波が上記第２クロックに対して上記第１クロックの（ｋ
−１）／２周期分の位相差を有している（ただし、ｋは
ｍ以下の自然数である）という関係を満たすように設定
されている構成とするものである。
は、第１クロックがｍ（＝２n ，ｎ：自然数）分周され
てなる第２クロックによりテレビジョン信号の色副搬送
波を出力する色副搬送波出力回路を備えており、上記第
１クロックが３分周されてなるＣＣＤ駆動用パルスを発
生せしめるＣＣＤ駆動装置を対象とし、上記色副搬送波
出力回路は、ｍ個のテレビジョン信号の色副搬送波であ
る第１、第２、…及び第ｍの色副搬送波を出力し、該第
１、第２、…及び第ｍの色副搬送波は、第ｋの色副搬送
波が上記第２クロックに対して上記第１クロックの（ｋ
−１）／２周期分の位相差を有している（ただし、ｋは
ｍ以下の自然数である）という関係を満たすように設定
されている構成とするものである。
【００２１】請求項４の発明は、第１クロックの３分の
１の周波数のＣＣＤ駆動用パルスに対して、第１クロッ
クの２n 分の１の周波数のテレビジョン信号の色副搬送
波をその位相を第１クロックの１周期づつずらして２n
個出力することにより、ＣＣＤ駆動用パルスの一画素分
の周期内におけるテレビジョン信号の色副搬送波の電圧
変化のタイミング及び種類がすべての画素について同一
となるようにするものである。
１の周波数のＣＣＤ駆動用パルスに対して、第１クロッ
クの２n 分の１の周波数のテレビジョン信号の色副搬送
波をその位相を第１クロックの１周期づつずらして２n
個出力することにより、ＣＣＤ駆動用パルスの一画素分
の周期内におけるテレビジョン信号の色副搬送波の電圧
変化のタイミング及び種類がすべての画素について同一
となるようにするものである。
【００２２】具体的に請求項４の発明が講じた解決手段
は、第１クロックがｍ（＝２n ，ｎ：自然数）分周され
てなる第２クロックによりテレビジョン信号の色副搬送
波を出力する色副搬送波出力回路を備えており、上記第
１クロックが３分周されてなるＣＣＤ駆動用パルスを発
生せしめるＣＣＤ駆動装置を対象とし、上記色副搬送波
出力回路は、ｍ個のテレビジョン信号の色副搬送波であ
る第１、第２、…及び第ｍの色副搬送波を出力し、該第
１、第２、…及び第ｍの色副搬送波は、第ｋの色副搬送
波が上記第２クロックに対して上記第１クロックの（ｋ
−１）周期分の位相差を有している（ただし、ｋはｍ以
下の自然数である）という関係を満たすように設定され
ている構成とするものである。
は、第１クロックがｍ（＝２n ，ｎ：自然数）分周され
てなる第２クロックによりテレビジョン信号の色副搬送
波を出力する色副搬送波出力回路を備えており、上記第
１クロックが３分周されてなるＣＣＤ駆動用パルスを発
生せしめるＣＣＤ駆動装置を対象とし、上記色副搬送波
出力回路は、ｍ個のテレビジョン信号の色副搬送波であ
る第１、第２、…及び第ｍの色副搬送波を出力し、該第
１、第２、…及び第ｍの色副搬送波は、第ｋの色副搬送
波が上記第２クロックに対して上記第１クロックの（ｋ
−１）周期分の位相差を有している（ただし、ｋはｍ以
下の自然数である）という関係を満たすように設定され
ている構成とするものである。
【００２３】
【作用】上記請求項１の発明の構成により、第１クロッ
クの３分の１の周波数のＣＣＤ駆動用パルスに対して、
色副搬送波出力回路は位相が第１クロックの１周期づつ
ずれている第１クロックの２n 分の１の周波数のテレビ
ジョン信号の色副搬送波を２n-1 個出力するため、ＣＣ
Ｄ駆動用パルスの一画素分の周期内におけるテレビジョ
ン信号の色副搬送波の電圧変化のタイミングがすべての
画素について同一となるようにすることができる。この
ため、ＣＣＤ駆動用パルスに対する影響を抑制すること
ができ、ＣＣＤへのノイズの混入を防止することができ
る。
クの３分の１の周波数のＣＣＤ駆動用パルスに対して、
色副搬送波出力回路は位相が第１クロックの１周期づつ
ずれている第１クロックの２n 分の１の周波数のテレビ
ジョン信号の色副搬送波を２n-1 個出力するため、ＣＣ
Ｄ駆動用パルスの一画素分の周期内におけるテレビジョ
ン信号の色副搬送波の電圧変化のタイミングがすべての
画素について同一となるようにすることができる。この
ため、ＣＣＤ駆動用パルスに対する影響を抑制すること
ができ、ＣＣＤへのノイズの混入を防止することができ
る。
【００２４】さらに、上記請求項２の発明の構成によ
り、各色副搬送波間の波形の同一性を向上させることが
できるため、ＣＣＤ駆動用パルスに対する影響を極めて
小さくすることができ、ＣＣＤへのノイズの混入を防止
することができる。
り、各色副搬送波間の波形の同一性を向上させることが
できるため、ＣＣＤ駆動用パルスに対する影響を極めて
小さくすることができ、ＣＣＤへのノイズの混入を防止
することができる。
【００２５】上記請求項３の発明の構成により、第１ク
ロックの３分の１の周波数のＣＣＤ駆動用パルスに対し
て、色副搬送波出力回路は位相が第１クロックの１／２
周期づつずれている第１クロックの２n 分の１の周波数
のテレビジョン信号の色副搬送波を２n 個出力するた
め、ＣＣＤ駆動用パルスの一画素分の周期内におけるテ
レビジョン信号の色副搬送波の電圧変化のタイミングが
すべての画素について同一となるようにすることができ
る。このため、ＣＣＤ駆動用パルスに対する影響を極め
て小さくすることができ、ＣＣＤへのノイズの混入を防
止することができる。
ロックの３分の１の周波数のＣＣＤ駆動用パルスに対し
て、色副搬送波出力回路は位相が第１クロックの１／２
周期づつずれている第１クロックの２n 分の１の周波数
のテレビジョン信号の色副搬送波を２n 個出力するた
め、ＣＣＤ駆動用パルスの一画素分の周期内におけるテ
レビジョン信号の色副搬送波の電圧変化のタイミングが
すべての画素について同一となるようにすることができ
る。このため、ＣＣＤ駆動用パルスに対する影響を極め
て小さくすることができ、ＣＣＤへのノイズの混入を防
止することができる。
【００２６】上記請求項４の発明の構成により、第１ク
ロックの３分の１の周波数のＣＣＤ駆動用パルスに対し
て、色副搬送波出力回路は位相が第１クロックの１周期
づつずれている第１クロックの２n 分の１の周波数のテ
レビジョン信号の色副搬送波を２n 個出力するため、Ｃ
ＣＤ駆動用パルスの一画素分の周期内におけるテレビジ
ョン信号の色副搬送波の電圧変化のタイミングとさらに
電圧変化の種類とがすべての画素について同一となるよ
うにすることができる。このため、ＣＣＤ駆動用パルス
に対する影響を極めて小さくすることができ、ＣＣＤへ
のノイズの混入を防止することができる。
ロックの３分の１の周波数のＣＣＤ駆動用パルスに対し
て、色副搬送波出力回路は位相が第１クロックの１周期
づつずれている第１クロックの２n 分の１の周波数のテ
レビジョン信号の色副搬送波を２n 個出力するため、Ｃ
ＣＤ駆動用パルスの一画素分の周期内におけるテレビジ
ョン信号の色副搬送波の電圧変化のタイミングとさらに
電圧変化の種類とがすべての画素について同一となるよ
うにすることができる。このため、ＣＣＤ駆動用パルス
に対する影響を極めて小さくすることができ、ＣＣＤへ
のノイズの混入を防止することができる。
【００２７】
【実施例】以下、本発明の一実施例に係るＣＣＤ駆動装
置を図面に基づいて説明する。
置を図面に基づいて説明する。
【００２８】まず、上記実施例に係るＣＣＤ駆動装置の
構成を図１、図２及び図３に基づいて説明する。
構成を図１、図２及び図３に基づいて説明する。
【００２９】図１はＣＣＤ駆動用パルスと共にテレビジ
ョン信号の色副搬送波（以下、サブキャリアパルスと呼
ぶ）を出力する上記実施例に係るＣＣＤ駆動装置１０の
構成を示しており、図１において、ＣＣＤ駆動装置１０
は、サブキャリアパルスの８倍の周波数のクロック（以
下、８ｆｓｃクロックと呼ぶ）を発振させる周波数発振
器２０と、該周波数発振器２０から発振される８ｆｓｃ
クロックによりＣＣＤ駆動用パルスφＨ及びテレビジョ
ン信号の同期信号ＳＹＮを発生させる回路であるＴＧ−
ＳＳＧ３０と、同じく８ｆｓｃクロックによりサブキャ
リアパルスＳＣ１、ＳＣ２、ＳＣ３、ＳＣ４を出力する
色副搬送波出力回路としてのサブキャリアユニット４０
とを備えている。ＴＧ−ＳＳＧ３０内とサブキャリアユ
ニット４０とは同一半導体基板上に形成されている。
ョン信号の色副搬送波（以下、サブキャリアパルスと呼
ぶ）を出力する上記実施例に係るＣＣＤ駆動装置１０の
構成を示しており、図１において、ＣＣＤ駆動装置１０
は、サブキャリアパルスの８倍の周波数のクロック（以
下、８ｆｓｃクロックと呼ぶ）を発振させる周波数発振
器２０と、該周波数発振器２０から発振される８ｆｓｃ
クロックによりＣＣＤ駆動用パルスφＨ及びテレビジョ
ン信号の同期信号ＳＹＮを発生させる回路であるＴＧ−
ＳＳＧ３０と、同じく８ｆｓｃクロックによりサブキャ
リアパルスＳＣ１、ＳＣ２、ＳＣ３、ＳＣ４を出力する
色副搬送波出力回路としてのサブキャリアユニット４０
とを備えている。ＴＧ−ＳＳＧ３０内とサブキャリアユ
ニット４０とは同一半導体基板上に形成されている。
【００３０】図２は上記実施例に係るＣＣＤ駆動装置１
０のＴＧ−ＳＳＧ３０及びサブキャリアユニット４０内
のロジック回路を示しており、図２において、ＴＧ−Ｓ
ＳＧ３０は、３つのＤ型フリップフロップ３１、３２、
３３とＡＮＤ回路３４とＯＲ回路３５と出力端子３６と
を備えている。ただし、ここではテレビジョンの同期信
号ＳＹＮを発生させる回路は省略してある。また、サブ
キャリアユニット４０は、４つのＤ型フリップフロップ
４１、４２、４３、４４と色副搬送波出力端子としての
サブキャリアパルス出力端子４５、４６、４７、４８と
を備えている。
０のＴＧ−ＳＳＧ３０及びサブキャリアユニット４０内
のロジック回路を示しており、図２において、ＴＧ−Ｓ
ＳＧ３０は、３つのＤ型フリップフロップ３１、３２、
３３とＡＮＤ回路３４とＯＲ回路３５と出力端子３６と
を備えている。ただし、ここではテレビジョンの同期信
号ＳＹＮを発生させる回路は省略してある。また、サブ
キャリアユニット４０は、４つのＤ型フリップフロップ
４１、４２、４３、４４と色副搬送波出力端子としての
サブキャリアパルス出力端子４５、４６、４７、４８と
を備えている。
【００３１】図３は上記実施例に係るＣＣＤ駆動装置１
０のＴＧ−ＳＳＧ３０内及びサブキャリアユニット４０
内のロジック回路における信号のタイムチャート図であ
る。図３において、縦方向は電圧を表わし横方向は時間
を表わしており、ＲＥＳはリセット信号を、ＣＬＫは８
ｆｓｃクロックを示している。また、ａ、ｂ、ｃ、ｄ
は、８ｆｓｃクロックＣＬＫを８分周するＤ型フリップ
フロップ４１、４２、４３、４４のＱ端子からそれぞれ
出力される出力信号、即ちサブキャリアパルス出力端子
４５、４６、４７、４８からそれぞれ出力されるサブキ
ャリアパルスＳＣ１、ＳＣ２、ＳＣ３、ＳＣ４を示して
いる。さらに、ｅは８ｆｓｃクロックを３分周するＤ型
フリップフロップ３１のＱ端子から出力される出力信号
を、ｆは８ｆｓｃクロックを３分周するＤ型フリップフ
ロップ３２のＮＱ端子から出力される出力信号を、ｇは
ＡＮＤ回路３４の出力信号を、ｈはＤ型フリップフロッ
プ３３のＱ端子から出力される出力信号を、ｉはＯＲ回
路３５の出力信号即ちＴＧ−ＳＳＧ３０の出力端子３６
から出力される２相水平ＣＣＤ駆動用パルスのうちの１
つのＣＣＤ駆動用パルスφＨを示している。
０のＴＧ−ＳＳＧ３０内及びサブキャリアユニット４０
内のロジック回路における信号のタイムチャート図であ
る。図３において、縦方向は電圧を表わし横方向は時間
を表わしており、ＲＥＳはリセット信号を、ＣＬＫは８
ｆｓｃクロックを示している。また、ａ、ｂ、ｃ、ｄ
は、８ｆｓｃクロックＣＬＫを８分周するＤ型フリップ
フロップ４１、４２、４３、４４のＱ端子からそれぞれ
出力される出力信号、即ちサブキャリアパルス出力端子
４５、４６、４７、４８からそれぞれ出力されるサブキ
ャリアパルスＳＣ１、ＳＣ２、ＳＣ３、ＳＣ４を示して
いる。さらに、ｅは８ｆｓｃクロックを３分周するＤ型
フリップフロップ３１のＱ端子から出力される出力信号
を、ｆは８ｆｓｃクロックを３分周するＤ型フリップフ
ロップ３２のＮＱ端子から出力される出力信号を、ｇは
ＡＮＤ回路３４の出力信号を、ｈはＤ型フリップフロッ
プ３３のＱ端子から出力される出力信号を、ｉはＯＲ回
路３５の出力信号即ちＴＧ−ＳＳＧ３０の出力端子３６
から出力される２相水平ＣＣＤ駆動用パルスのうちの１
つのＣＣＤ駆動用パルスφＨを示している。
【００３２】次に、上記実施例に係るＣＣＤ駆動装置１
０のＴＧ−ＳＳＧ３０内及びサブキャリアユニット４０
内のロジック回路の動作を図２及び図３に基づいて説明
する。
０のＴＧ−ＳＳＧ３０内及びサブキャリアユニット４０
内のロジック回路の動作を図２及び図３に基づいて説明
する。
【００３３】図２における端子１１に供給されるリセッ
ト信号ＲＥＳがロウレベルになることにより全てのフリ
ップフロップがリセットされる。その後、リセット信号
ＲＥＳはハイレベルになりリセットが解除された後、端
子１２に８ｆｓｃクロックＣＬＫが供給されると、初段
のＤ型フリップフロップ４１は８ｆｓｃクロックＣＬＫ
の立ち上がり時にデータをラッチする。Ｄ型フリップフ
ロップ４１のデータはＤ型フリップフロップ４４のＮＱ
端子からの出力信号であり、このとき、該出力信号はハ
イレベルである。従って、図２における８ｆｓｃクロッ
クＣＬＫの１番目の立ち上がり時にＤ型フリップフロッ
プ４１のＱ端子からの出力信号ａはハイレベルとなる。
２段目のＤ型フリップフロップ４２のデータはＤ型フリ
ップフロップ４１のＱ端子からの出力信号ａであるの
で、Ｄ型フリップフロップ４２のＱ端子からの出力信号
ｂは８ｆｓｃクロックＣＬＫの２番目の立ち上がり時に
ハイレベルとなる。
ト信号ＲＥＳがロウレベルになることにより全てのフリ
ップフロップがリセットされる。その後、リセット信号
ＲＥＳはハイレベルになりリセットが解除された後、端
子１２に８ｆｓｃクロックＣＬＫが供給されると、初段
のＤ型フリップフロップ４１は８ｆｓｃクロックＣＬＫ
の立ち上がり時にデータをラッチする。Ｄ型フリップフ
ロップ４１のデータはＤ型フリップフロップ４４のＮＱ
端子からの出力信号であり、このとき、該出力信号はハ
イレベルである。従って、図２における８ｆｓｃクロッ
クＣＬＫの１番目の立ち上がり時にＤ型フリップフロッ
プ４１のＱ端子からの出力信号ａはハイレベルとなる。
２段目のＤ型フリップフロップ４２のデータはＤ型フリ
ップフロップ４１のＱ端子からの出力信号ａであるの
で、Ｄ型フリップフロップ４２のＱ端子からの出力信号
ｂは８ｆｓｃクロックＣＬＫの２番目の立ち上がり時に
ハイレベルとなる。
【００３４】同様に、３、４段目のＤ型フリップフロッ
プ４３、４４のＱ端子からの出力信号ｃ、ｄは、８ｆｓ
ｃクロックＣＬＫの３、４番目の立ち上がり時にそれぞ
れハイレベルとなる。このようにして、８ｆｓｃクロッ
クＣＬＫはＤ型フリップフロップ４１、４２、４３、４
４により８分周され、Ｄ型フリップフロップ４１、４
２、４３、４４のＱ端子からの出力信号ａ、ｂ、ｃ、ｄ
がサブキャリアパルスＳＣ１、ＳＣ２、ＳＣ３、ＳＣ４
としてサブキャリアパルス出力端子４５、４６、４７、
４８からそれぞれ出力される。
プ４３、４４のＱ端子からの出力信号ｃ、ｄは、８ｆｓ
ｃクロックＣＬＫの３、４番目の立ち上がり時にそれぞ
れハイレベルとなる。このようにして、８ｆｓｃクロッ
クＣＬＫはＤ型フリップフロップ４１、４２、４３、４
４により８分周され、Ｄ型フリップフロップ４１、４
２、４３、４４のＱ端子からの出力信号ａ、ｂ、ｃ、ｄ
がサブキャリアパルスＳＣ１、ＳＣ２、ＳＣ３、ＳＣ４
としてサブキャリアパルス出力端子４５、４６、４７、
４８からそれぞれ出力される。
【００３５】また、Ｄ型フリップフロップ３１、３２の
ＣＫ端子には８ｆｓｃクロックＣＬＫが供給され、８ｆ
ｓｃクロックＣＬＫの立ち上がり時にＤ型フリップフロ
ップ３１、３２はデータをラッチする。このため、Ｄ型
フリップフロップ３１、３２とＡＮＤ回路３４とにより
８ｆｓｃクロックＣＬＫは３分周され、Ｄ型フリップフ
ロップ３１のＱ端子からの出力信号ｅとＤ型フリップフ
ロップ３２のＮＱ端子からの出力信号ｆとは図３に示す
ような波形となる。そして、Ｄ型フリップフロップ３１
のＱ端子からの出力信号ｅは、Ｄ型フリップフロップ３
３のＤ端子にデータとして供給される。Ｄ型フリップフ
ロップ３３は８ｆｓｃクロックＣＬＫの立ち下がり時に
データをラッチするため、Ｄ型フリップフロップ３３の
Ｑ端子からの出力信号ｈは図３に示すような波形とな
る。
ＣＫ端子には８ｆｓｃクロックＣＬＫが供給され、８ｆ
ｓｃクロックＣＬＫの立ち上がり時にＤ型フリップフロ
ップ３１、３２はデータをラッチする。このため、Ｄ型
フリップフロップ３１、３２とＡＮＤ回路３４とにより
８ｆｓｃクロックＣＬＫは３分周され、Ｄ型フリップフ
ロップ３１のＱ端子からの出力信号ｅとＤ型フリップフ
ロップ３２のＮＱ端子からの出力信号ｆとは図３に示す
ような波形となる。そして、Ｄ型フリップフロップ３１
のＱ端子からの出力信号ｅは、Ｄ型フリップフロップ３
３のＤ端子にデータとして供給される。Ｄ型フリップフ
ロップ３３は８ｆｓｃクロックＣＬＫの立ち下がり時に
データをラッチするため、Ｄ型フリップフロップ３３の
Ｑ端子からの出力信号ｈは図３に示すような波形とな
る。
【００３６】さらに、Ｄ型フリップフロップ３１のＱ端
子からの出力信号ｅとＤ型フリップフロップ３３のＱ端
子からの出力信号ｈとの論理和がＯＲ回路３５により演
算され、その演算結果としてのＯＲ回路３５の出力信号
ｉがＣＣＤ駆動用パルスφＨとしてＴＧ−ＳＳＧ３０の
出力端子３６から出力される。ＣＣＤ駆動用パルスφＨ
は図３に示すように８ｆｓｃクロックＣＬＫを３分周し
た波形となる。
子からの出力信号ｅとＤ型フリップフロップ３３のＱ端
子からの出力信号ｈとの論理和がＯＲ回路３５により演
算され、その演算結果としてのＯＲ回路３５の出力信号
ｉがＣＣＤ駆動用パルスφＨとしてＴＧ−ＳＳＧ３０の
出力端子３６から出力される。ＣＣＤ駆動用パルスφＨ
は図３に示すように８ｆｓｃクロックＣＬＫを３分周し
た波形となる。
【００３７】このとき、ＣＣＤ駆動装置１０から出力さ
れるサブキャリアパルスＳＣ１〜ＳＣ４とＣＣＤ駆動用
パルスφＨとの関係を見ると、ＣＣＤ駆動用パルスφＨ
の一画素分の周期内におけるサブキャリアパルスＳＣ１
〜ＳＣ４の立ち上がり及び立ち下がりのタイミングであ
る電圧変化のタイミングがすべての画素について同一で
ある。
れるサブキャリアパルスＳＣ１〜ＳＣ４とＣＣＤ駆動用
パルスφＨとの関係を見ると、ＣＣＤ駆動用パルスφＨ
の一画素分の周期内におけるサブキャリアパルスＳＣ１
〜ＳＣ４の立ち上がり及び立ち下がりのタイミングであ
る電圧変化のタイミングがすべての画素について同一で
ある。
【００３８】このように、上記実施例に係るＣＣＤ駆動
装置１０によると、８ｆｓｃクロックＣＬＫの３分の１
の周波数のＣＣＤ駆動用パルスφＨに対して、サブキャ
リアユニット４０は位相が８ｆｓｃクロックＣＬＫの１
周期づつずれている８ｆｓｃクロックＣＬＫの８分の１
の周波数のサブキャリアパルスＳＣ１、ＳＣ２、ＳＣ
３、ＳＣ４を出力するため、ＣＣＤ駆動用パルスφＨの
一画素分の周期内におけるサブキャリアパルスＳＣ１〜
ＳＣ４の電圧変化のタイミングがすべての画素について
同一となるようにすることができる。このため、ＣＣＤ
駆動用パルスに対する影響を抑制することができ、ＣＣ
Ｄへのノイズの混入を防止することができる。
装置１０によると、８ｆｓｃクロックＣＬＫの３分の１
の周波数のＣＣＤ駆動用パルスφＨに対して、サブキャ
リアユニット４０は位相が８ｆｓｃクロックＣＬＫの１
周期づつずれている８ｆｓｃクロックＣＬＫの８分の１
の周波数のサブキャリアパルスＳＣ１、ＳＣ２、ＳＣ
３、ＳＣ４を出力するため、ＣＣＤ駆動用パルスφＨの
一画素分の周期内におけるサブキャリアパルスＳＣ１〜
ＳＣ４の電圧変化のタイミングがすべての画素について
同一となるようにすることができる。このため、ＣＣＤ
駆動用パルスに対する影響を抑制することができ、ＣＣ
Ｄへのノイズの混入を防止することができる。
【００３９】さらに、上記実施例に係るＣＣＤ駆動装置
１０におけるサブキャリアユニット４０のサブキャリア
パルス出力端子４５、４６、４７、４８の負荷を均一に
することにより、サブキャリアパルスＳＣ１〜ＳＣ４間
の波形の同一性を向上させることができるため、ＣＣＤ
駆動用パルスに対する影響を極めて小さくすることがで
きる。
１０におけるサブキャリアユニット４０のサブキャリア
パルス出力端子４５、４６、４７、４８の負荷を均一に
することにより、サブキャリアパルスＳＣ１〜ＳＣ４間
の波形の同一性を向上させることができるため、ＣＣＤ
駆動用パルスに対する影響を極めて小さくすることがで
きる。
【００４０】本実施例においては８ｆｓｃクロックをメ
インクロックとして用いているが、８ｆｓｃクロックの
半分、２倍の周波数である４ｆｓｃクロックや１６ｆｓ
ｃクロックをメインクロックとして用いても構わない。
インクロックとして用いているが、８ｆｓｃクロックの
半分、２倍の周波数である４ｆｓｃクロックや１６ｆｓ
ｃクロックをメインクロックとして用いても構わない。
【００４１】また、本実施例においては８ｆｓｃクロッ
クの立ち上がりに同期するＤ型フリップフロップを用い
てサブキャリアパルスを出力しているが、同時に８ｆｓ
ｃクロックの立ち下がりに同期するＤ型フリップフロッ
プによるサブキャリアパルスも出力することにより、よ
り効果を高めることができる。
クの立ち上がりに同期するＤ型フリップフロップを用い
てサブキャリアパルスを出力しているが、同時に８ｆｓ
ｃクロックの立ち下がりに同期するＤ型フリップフロッ
プによるサブキャリアパルスも出力することにより、よ
り効果を高めることができる。
【００４２】さらに、本実施例においてはＤ型フリップ
フロップ４１〜４４のＱ端子からの出力信号のみをサブ
キャリアパルスとして用いているが、同時にＤ型フリッ
プフロップ４１〜４４のＮＱ端子からの出力信号もサブ
キャリアパルスとして用いると、ＣＣＤ駆動用パルスφ
Ｈの一画素分の周期内における立ち上がりであるか立ち
下がりであるかというサブキャリアパルスの電圧変化の
種類もすべての画素について同一にすることができ、よ
り大きな効果を得ることができる。
フロップ４１〜４４のＱ端子からの出力信号のみをサブ
キャリアパルスとして用いているが、同時にＤ型フリッ
プフロップ４１〜４４のＮＱ端子からの出力信号もサブ
キャリアパルスとして用いると、ＣＣＤ駆動用パルスφ
Ｈの一画素分の周期内における立ち上がりであるか立ち
下がりであるかというサブキャリアパルスの電圧変化の
種類もすべての画素について同一にすることができ、よ
り大きな効果を得ることができる。
【００４３】
【発明の効果】以上説明したように、請求項１の発明に
係るＣＣＤ駆動装置によると、第１クロックの３分の１
の周波数のＣＣＤ駆動用パルスに対して、第１クロック
の２n分の１の周波数のテレビジョン信号の色副搬送波
をその位相を第１クロックの１周期づつずらして２n-1
個出力するため、ＣＣＤ駆動用パルスの一画素分の周期
内におけるテレビジョン信号の色副搬送波の電圧変化の
タイミングがすべての画素について同一となるようにす
ることができるので、ＣＣＤ駆動パルスに対する影響を
抑制することができＣＣＤへのノイズの混入を防止する
ことができる。
係るＣＣＤ駆動装置によると、第１クロックの３分の１
の周波数のＣＣＤ駆動用パルスに対して、第１クロック
の２n分の１の周波数のテレビジョン信号の色副搬送波
をその位相を第１クロックの１周期づつずらして２n-1
個出力するため、ＣＣＤ駆動用パルスの一画素分の周期
内におけるテレビジョン信号の色副搬送波の電圧変化の
タイミングがすべての画素について同一となるようにす
ることができるので、ＣＣＤ駆動パルスに対する影響を
抑制することができＣＣＤへのノイズの混入を防止する
ことができる。
【００４４】さらに、請求項２の発明に係るＣＣＤ駆動
装置によると、色副搬送波間の波形の同一性を向上させ
ることができるため、ＣＣＤ駆動パルスに対する影響を
極めて小さくすることができＣＣＤへのノイズの混入を
防止することができる。
装置によると、色副搬送波間の波形の同一性を向上させ
ることができるため、ＣＣＤ駆動パルスに対する影響を
極めて小さくすることができＣＣＤへのノイズの混入を
防止することができる。
【００４５】請求項３の発明に係るＣＣＤ駆動装置によ
ると、第１クロックの３分の１の周波数のＣＣＤ駆動用
パルスに対して、第１クロックの２n 分の１の周波数の
テレビジョン信号の色副搬送波をその位相を第１クロッ
クの１／２周期づつずらして２n 個出力するため、ＣＣ
Ｄ駆動用パルスの一画素分の周期内におけるテレビジョ
ン信号の色副搬送波の電圧変化のタイミングがすべての
画素について同一となるようにすることができるので、
ＣＣＤ駆動パルスに対する影響を極めて小さくすること
ができＣＣＤへのノイズの混入を防止することができ
る。
ると、第１クロックの３分の１の周波数のＣＣＤ駆動用
パルスに対して、第１クロックの２n 分の１の周波数の
テレビジョン信号の色副搬送波をその位相を第１クロッ
クの１／２周期づつずらして２n 個出力するため、ＣＣ
Ｄ駆動用パルスの一画素分の周期内におけるテレビジョ
ン信号の色副搬送波の電圧変化のタイミングがすべての
画素について同一となるようにすることができるので、
ＣＣＤ駆動パルスに対する影響を極めて小さくすること
ができＣＣＤへのノイズの混入を防止することができ
る。
【００４６】請求項４の発明に係るＣＣＤ駆動装置によ
ると、第１クロックの３分の１の周波数のＣＣＤ駆動用
パルスに対して、第１クロックの２n 分の１の周波数の
テレビジョン信号の色副搬送波をその位相を第１クロッ
クの１周期づつずらして２n個出力するため、ＣＣＤ駆
動用パルスの一画素分の周期内におけるテレビジョン信
号の色副搬送波の電圧変化のタイミング及び種類がすべ
ての画素について同一となるようにすることができるの
で、ＣＣＤ駆動パルスに対する影響を極めて小さくする
ことができＣＣＤへのノイズの混入を防止することがで
きる。
ると、第１クロックの３分の１の周波数のＣＣＤ駆動用
パルスに対して、第１クロックの２n 分の１の周波数の
テレビジョン信号の色副搬送波をその位相を第１クロッ
クの１周期づつずらして２n個出力するため、ＣＣＤ駆
動用パルスの一画素分の周期内におけるテレビジョン信
号の色副搬送波の電圧変化のタイミング及び種類がすべ
ての画素について同一となるようにすることができるの
で、ＣＣＤ駆動パルスに対する影響を極めて小さくする
ことができＣＣＤへのノイズの混入を防止することがで
きる。
【００４７】従って、本発明によると、ＣＣＤ駆動用パ
ルスを発生させる回路とテレビジョン信号の色副搬送波
を出力する色副搬送波出力回路と第１クロックによりテ
レビジョンの同期信号を発生させる回路とを同一半導体
基板上に備えるＣＣＤ駆動装置を提供することが可能で
あり、実用的効果が極めて大きい。
ルスを発生させる回路とテレビジョン信号の色副搬送波
を出力する色副搬送波出力回路と第１クロックによりテ
レビジョンの同期信号を発生させる回路とを同一半導体
基板上に備えるＣＣＤ駆動装置を提供することが可能で
あり、実用的効果が極めて大きい。
【図１】本発明の一実施例に係るＣＣＤ駆動装置を示す
ブロック図である。
ブロック図である。
【図２】上記実施例に係るＣＣＤ駆動装置のＴＧ−ＳＳ
Ｇ及びサブキャリアユニット（色副搬送波出力回路）を
示すロジック回路図である。
Ｇ及びサブキャリアユニット（色副搬送波出力回路）を
示すロジック回路図である。
【図３】上記実施例に係るＣＣＤ駆動装置が出力するＣ
ＣＤ駆動用パルス及びサブキャリアパルス（テレビジョ
ン信号の色副搬送波）を示すタイムチャート図である。
ＣＤ駆動用パルス及びサブキャリアパルス（テレビジョ
ン信号の色副搬送波）を示すタイムチャート図である。
【図４】従来のＣＣＤ駆動装置を示すブロック図であ
る。
る。
【図５】上記従来のＣＣＤ駆動装置のＴＧ−ＳＳＧ及び
サブキャリアユニットを示すロジック回路図である。
サブキャリアユニットを示すロジック回路図である。
【図６】上記従来のＣＣＤ駆動装置が出力するＣＣＤ駆
動用パルス及びサブキャリアパルスを示すタイムチャー
ト図である。
動用パルス及びサブキャリアパルスを示すタイムチャー
ト図である。
１０ ＣＣＤ駆動装置 ２０ 周波数発振器 ３０ ＴＧ−ＳＳＧ ４０ サブキャリアユニット（色副搬送波出力回路） ４５、４６、４７、４８ サブキャリアパルス出力端子
（色副搬送波出力端子） ＳＣ１、ＳＣ２、ＳＣ３、ＳＣ４ サブキャリアパルス
（テレビジョン信号の色副搬送波） φＨ ＣＣＤ駆動用パルス
（色副搬送波出力端子） ＳＣ１、ＳＣ２、ＳＣ３、ＳＣ４ サブキャリアパルス
（テレビジョン信号の色副搬送波） φＨ ＣＣＤ駆動用パルス
Claims (4)
- 【請求項１】 第１クロックが２ｍ（＝２n ，ｎ：自然
数）分周されてなる第２クロックによりテレビジョン信
号の色副搬送波を出力する色副搬送波出力回路を備えて
おり、上記第１クロックが３分周されてなるＣＣＤ駆動
用パルスを発生せしめるＣＣＤ駆動装置であって、 上記色副搬送波出力回路は、ｍ個のテレビジョン信号の
色副搬送波である第１、第２、…及び第ｍの色副搬送波
を出力し、 該第１、第２、…及び第ｍの色副搬送波は、第ｋの色副
搬送波が上記第２クロックに対して上記第１クロックの
（ｋ−１）周期分の位相差を有している（ただし、ｋは
ｍ以下の自然数である）という関係を満たすように設定
されていることを特徴とするＣＣＤ駆動装置。 - 【請求項２】 上記色副搬送波出力回路は、上記第１、
第２、…及び第ｍの色副搬送波をそれぞれ出力し且つ互
いの負荷同士が同一となるように設定されているｍ個の
色副搬送波出力端子を有していることを特徴とする請求
項１記載のＣＣＤ駆動装置。 - 【請求項３】 第１クロックがｍ（＝２n ，ｎ：自然
数）分周されてなる第２クロックによりテレビジョン信
号の色副搬送波を出力する色副搬送波出力回路を備えて
おり、上記第１クロックが３分周されてなるＣＣＤ駆動
用パルスを発生せしめるＣＣＤ駆動装置であって、 上記色副搬送波出力回路は、ｍ個のテレビジョン信号の
色副搬送波である第１、第２、…及び第ｍの色副搬送波
を出力し、 該第１、第２、…及び第ｍの色副搬送波は、第ｋの色副
搬送波が上記第２クロックに対して上記第１クロックの
（ｋ−１）／２周期分の位相差を有している（ただし、
ｋはｍ以下の自然数である）という関係を満たすように
設定されていることを特徴とするＣＣＤ駆動装置。 - 【請求項４】 第１クロックがｍ（＝２n ，ｎ：自然
数）分周されてなる第２クロックによりテレビジョン信
号の色副搬送波を出力する色副搬送波出力回路を備えて
おり、上記第１クロックが３分周されてなるＣＣＤ駆動
用パルスを発生せしめるＣＣＤ駆動装置であって、 上記色副搬送波出力回路は、ｍ個のテレビジョン信号の
色副搬送波である第１、第２、…及び第ｍの色副搬送波
を出力し、 該第１、第２、…及び第ｍの色副搬送波は、第ｋの色副
搬送波が上記第２クロックに対して上記第１クロックの
（ｋ−１）周期分の位相差を有している（ただし、ｋは
ｍ以下の自然数である）という関係を満たすように設定
されていることを特徴とするＣＣＤ駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4244452A JPH0698333A (ja) | 1992-09-14 | 1992-09-14 | Ｃｃｄ駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4244452A JPH0698333A (ja) | 1992-09-14 | 1992-09-14 | Ｃｃｄ駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0698333A true JPH0698333A (ja) | 1994-04-08 |
Family
ID=17118867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4244452A Withdrawn JPH0698333A (ja) | 1992-09-14 | 1992-09-14 | Ｃｃｄ駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0698333A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012144215A1 (ja) * | 2011-04-21 | 2012-10-26 | パナソニック株式会社 | 固体撮像装置 |
-
1992
- 1992-09-14 JP JP4244452A patent/JPH0698333A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012144215A1 (ja) * | 2011-04-21 | 2012-10-26 | パナソニック株式会社 | 固体撮像装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |