JP2621268B2 - 周波数分周回路 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は周波数分周回路に関し、特に固体撮像素子を
使用したテレビジョンカメラの当該固体撮像素子の駆動
回路クロックから標準テレビジョン方式の水平同期のク
ロックを得るために用いて好適な周波数分周回路に関す
る。

従来技術 固体撮像素子を使用したテレビジョンカメラ等におい
ては、撮像素子の駆動回路用クロックの周波数と標準テ
レビジョン方式の同期信号発生回路のクロック周波数と
は一致しない場合が多い。かかる場合、撮像素子駆動回
路用クロックを分周して水平周期のパルスを生成し、こ
うして得られた水平周期のパルスと同期信号発生部から
生成された水平周期のパルスとを位相比較することによ
り、PLL（フェイズロックドループ）の位相制御ループ
を構成する方法が採られている。

この場合、撮像素子駆動回路用クロックの分周回路と
しては、従来、バイナリカウンタやジョンソンカウンタ
等を利用した回路が用いられている。バイナリカウンタ
を用いた場合、１クロックで多数のフリップフロップ
（以下、単にFFと称す）の出力が同時に変化するので、
カウンタ回路の内、映像信号帯域内で動作している部分
がノイズとなって画面に飛込む可能性がある。

また、ジョンソンカウンタを利用した場合、１クロッ
クで動作するFFが１つであるので、ノイズの影響は無視
可能であるが、所望の分周比の1/2の段数のシフトレジ
スタが必要となり、周波数の高いクロックを分周しよう
とすると、回路規模が非常に大きくなるという欠点があ
る。

発明の目的 本発明は従来のものの上記欠点を解決すべくなされた
ものであって、その目的とするところは、回路規模が大
とならずかつ他回路へ及ぼすノイズの影響も少ない周波
数分周回路を提供することにある。

発明の構成 本発明によれば、入力クロックを所望の分周比で分周
する周波数分周回路であって、互いに素数の関係を有す
る分周比に夫々設定された複数のリングカウンタと、前
記所望の分周比から１を差引いた値を各リングカウンタ
の分周比で割った剰余ｎ−１（ｎは１以上の整数）に夫
々応じて、各リングカウンタのｎ段目の構成要素の出力
を導出しこれ等出力が同時に所定の状態になったことを
検出するデコード手段と、このデコード手段のデコード
出力に応答して前記リングカウンタの全てをリセットす
るリセット手段とを有し、前記リセット出力に応答して
前記所望の分周比を有する分周出力を得るようにしたこ
とを特徴とする周波数分周回路が得られる。

実施例 以下に本発明について図面を用いて詳細に説明する。

第１図は本発明の実施例の回路図である。本実施例の
回路は13.5MHzの固体撮像素子駆動用クロックから水平
同期信号（15.734KHz）を生成する回路例であり、858分
周回路である。４個のリングカウンタＡ〜Ｄが設けられ
ており、リングカウンタＡは３個のFF5〜７とナンドゲ
ート29とからなり、分周比は1/4である。リングカウン
タＢは４個のFF8〜11とナンドゲート30とからなり、分
周比は1/5である。リングカウンタＣは６個のFF12〜17
とナンドゲート31とからなり、分周比は1/7であり、リ
ングカウンタＤは８個のFF18〜25とナンドゲート32とか
らなり、分周比は1/9である。

各リングカウンタＡ〜Ｄは共に並列的に動作するもの
であり、被分周クロックが各カウンタの初段FFのクロッ
ク入力に夫々印加されている。

カウンタＡの２段目FF6,カウンタＢの３段目FF10,カ
ウンタＣの４段目FF15,カウンタＤの３段目FF20の各
出力はデコードとしての４入力アンドゲート33の各入力
となっている。このデコーダであるアンドゲート33によ
り、当該４つの出力が同時に高（Ｈ）レベルとなるこ
とが検出されるようになっている。

このアンドゲート33による検出出力はFF26,27によっ
て入力クロックのタイミングによりラッチされ、これ等
両FFのラッチ出力を２入力とするアンドゲート34の出力
により、リングカウンタを構成する全てのFFがリセット
されるようになっている。また、FF26の出力がFF28によ
りラッチされてこのラッチ出力が全体の分周出力として
用いられている。

いま、目的とする最終的な所望分周比が858であり、
この858から１を差引いた857を、互いに素数の関係にあ
る4,5,7,9で夫々割ったときの剰余を求めると、夫々1,
2,3,2となる。そこで、リングカウンタＡ（分周比４）
の２段目の回路要素であるFF6の出力、リングカウンタ
Ｂ（分周比５）の３段目の回路要素であるFF10の出力、
リングカウンタＣ（分周比７）の４段目の回路要素であ
るFF15の出力、リングカウンタＤ（分周比９）の３段目
の回路要素であるFF20の出力を夫々導出してデコード33
の入力としているのである。

リングカウンタのどの出力をデコード入力として導出
するかを第３図を用いて一般的に説明する。所望の分周
比から１を差引いた値を、各リングカウンタの分周比Ｎ
で割ったときの剰余が０であれば、１段目のFFの出力
を、１であれば２段目のFFの出力を、またＮ−１であれ
ばＮ段目の回路要素（図ではナンドゲート）の出力を夫
々デコード回路の入力へ導出するよう構成するのであ
る。

かかる第１図の構成の分周回路の動作タイミングチャ
ートが第２図に示されており、デコーダであるアンドゲ
ート33の全ての入力が同時にＨレベルになったときに、
このアンドゲート出力は始めてＨレベルとなる。このア
ンドゲートの出力がFF26,27により取込まれてリングカ
ウンタ全体がリセットされる。こうして分周比858の分
周器が構成されることになる。

尚、第１図に示した回路構成では最大４×５×７×９
＝1260分周まで可能であるが、更に11分周や13分周のリ
ングカウンタを追加して、より高い分周比を有する回路
が構成可能である。

第４図は本発明の実施例を、固体撮像素子を使用した
テレビカメラに適用した場合のブロック図である。テレ
ビカメラ本体40から水平ドライブパルス（HD）と垂直ド
ライブパルス（VD）とを取出し、固体撮像素子駆動回路
41に対して同期をかける。一方、電圧制御発振器42の出
力を第１図に示した分周回路43により分周して水平周期
のパルスを得て、これとHDとを位相比較器44にて位相比
較し、この比較出力にて発振器42を制御するもので、PL
L回路構成となっている。そして、駆動回路41の出力に
より固体撮像素子45が駆動回路されてビデオ信号が生成
されるのである。

このように、本発明の分周回路を用いた場合、ジョン
ソンカウンタと比較すると、ジョンソンカウンタを用い
れば429段のシフトレジスタが必要となるが、本実施例
では24個のFFを使用するのみであり、回路規模の大幅な
縮小となる。また、ノイズについては、１クロックで動
作するFFの数が多くとも４個であるので、バイナリカウ
ンタを用いた場合よりもこれまた大幅に改善される。

発明の効果 本発明によれば、互いに素数の関係にある分周比を有
する複数のリングカウンタの出力を所望に組合わせてデ
コードすることにより、比較的大きな分周比を有する分
周回路を小規模な回路構成で得ることが出来ると共に、
映像信号帯域で動作する回路へのノイズの影響もなくす
ことが可能となるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は第１図
の回路の動作タイミングチャート、第３図は本発明の原
理を説明するためのブロック図、第４図は本発明の応用
例を示すブロック図である。 主要部分の符号の説明 Ａ〜Ｄ……リングカウンタ ５〜28……FF 33……アンドゲート

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】入力クロックを所望の分周比で分周する周
   波数分周回路であって、互いに素数の関係を有する分周
   比に夫々設定された複数のリングカウンタと、前記所望
   の分周比から１を差引いた値を各リングカウンタの分周
   比で割った剰余ｎ−１（ｎは１以上の整数）に夫々応じ
   て、各リングカウンタのｎ段目の構成要素の出力を導出
   しこれ等出力が同時に所定の状態になったことを検出す
   るデコード手段と、このデコード手段のデコード出力に
   応答して前記リングカウンタの全てをリセットするリセ
   ット手段とを有し、前記リセット出力に応答して前記所
   望の分周比を有する分周出力を得るようにしたことを特
   徴とする周波数分周回路。