JPS61263321A - デジタルｐｌｌ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、入力信号に対し、同期した出力信号を得るデ
ジタルフェーズロックループ（ＰｈａｓｅＬｏｃｋｅｄ
　Ｌｏｏｐ　、以下、ＰＬＬと略称する）方式、とりわ
け、その入力信号の周波数範囲の広域化をはかることが
可能なデジタルＰＬＬ装置に関するものである。

従来の技術 従来、この種のデジタルＰＬＬ＠ｆｔ１ｄ、テｌ／ヒジ
ョン、ビデオなどの垂直、水平同期回路、同調回路１周
波数変換回路等に広く用いられ、その構成をブロック図
に示すと、第５図のように、ＰＬＬ用クロック発生回路
１．ＰＬＬ用クロック選択回路２．ＰＬＬ出力用分周回
路３に大別される。

この場合、出力をロック状態にできる入力信号（外部基
準信号ｖＩ）Ｉ）の範囲は、基準クロック信号ＣＫＯ分
周出力の周波数の高い側のクロック信号ＣＫ）ｌの周期
をＴＩ（、同じく周波数の低い側のクロック信号ＣＫＬ
の周期をＴＬ、入力信号ＶＩＭの周期をＴ、ＰＬＬ出力
用分周回路３の計数値をＬとすると、一般に次式のよう
に表わされる。

ＴＩＩＸＬ＜Ｔ＜ＴＬ、ＸＬ　　　・・・・・・・・・
・・・　（１）発明が解決しようとする問題点 このような従来の装置では、クロック計数値り。

クロック信号ＣＫＨ，ＣＫＬ　が固定されているため、
出力をロック状態にできる入力信号の周波数範囲が狭い
範囲に限られるという問題点があった。

本発明はこのような問題点を解決するもので、出力をロ
ック状態にできる入力信号の周波数範囲を拡大し得るデ
ジタルＰＬＬ装置を提供する゛ことを目的とするもので
ある。

問題点を解決するだめの手段 この問題点を解決するために本発明は、ＰＬＬ用クロッ
ク発生回路を、基準クロック信号と外部基準信号とが入
力され、前記外部基準信号の一周期期間に相当する前記
基準クロック信号列を出力するゲート回路、前記外部基
準信号の一周期期間に相当する前記基準クロック信号列
を計数し、前段が計数値りの計数回路１、後段が計数値
Ｍの計数回路２の二段構成からなる外部基準信号周期検
出用計数回路、前記基準クロック信号を分周する分周回
路、前記外部基準信号周期検出用計数回路で、前記外部
基準信号の一周期期間に相当する前記基準クロック信号
列を計数するに要した、前記外部基準信号周期検出用計
数回路の後段の計数値がＭの計数回路２の計数値がＮ　
（１（Ｎ（Ｍ　）である場合、 を満足し、かつ、前記外部基準信号の周期Ｔに対する許
容周期ずれ比をγとした場合、 を満足するα、β（正の整数）を決定し、前記基準り（
１ツク信号の分周回路から計数値α、βの分周出力をそ
れぞれ選択して、ＰＬＬ用クロックＣＫＨ，ＣＫｒ、の
周期ＴＨ，ＴＬとして、を選択するＰＬＬ用クロック周
期選択回路で構成し、ＰＬＬ出力用分周回路を、ＰＬＬ
用クロック選択回路の出力を計数する計数値りの計数回
路で構成したものである。

作用 本構成により、ＰＬＬ用り０７り発生回路において、外
部基準信号の周期、すなわち、周波数を検知して、２つ
のＰＬＬ用クロック信号ＣＫＨ，ＣＫＬをその周波数に
合わせて任意に設定し、広い周波数にわたって、外部基
準信号とデジタルＰＬＬ出力信号とをロックすることが
できる。

実施例 第１図は本発明の実施例回路ブ０７り図であり、ＰＬＬ
用クロック発生回路１、ＰＩ、Ｌ用クロック選択回路２
およびＰＬＬ出力用分周回路３をそなえている。以下、
第１図を参照して、本発明実施例回路の構成とその動作
を概略的にのべる。

まず、ＰＬＬ用クロック発生回路１では、基準クロック
信号ＧＫを、外部基準信号Ｖ！ｙの周波数にあわせて、
周波数の異なる二つのＰＬＬ用クロック信号ＣＫＨ，Ｃ
ＫＬにそれぞれ分周する。ＰＬ、Ｌ用クロック選択回路
２では、外部基準信号ＶｘＮとデジタルＰＬＬ出力信号
ｖＯとを比較して、前記ＰＬＬ用クロック発生回路１か
ら与えられた二つのＰＬＬ用クロック信号（ＣＫ１１．
ＣＫＬ）のうちの一つを選択し、これをＧＫｓとして、
ＰＬＬ出力用分周回路３に供給する。ＰＬＬ出力用分周
回路３では、ＰＬＬ用クロック選択回路２で選択された
クロック信号ＣＫｓを計数し、デジタルＰＬＬ出力信号
ｖＯを出力する。ＰＬＬ用クロック発生回路１は、ゲー
ト回路４で、外部基準信号の一周期期間の基準クロック
信号列を出力し、外部基準信号周期検出用計数回路５で
、前段計数値りの計数回路Ｉ、後段計数値Ｍの計数回路
Ｈの二段構成により前記ゲート回路４の出力を計数し、
その出力が、基準クロック信号分周回路６で分周された
信号で、ＰＬＬ用クロック周期選択回路７により、低い
周波数クロック信号ＣＫＬおよび高い周波数クロック信
号ＣＫａを選択出力する構成である。

外部基準信号Ｖｘｇの周期Ｔは、前記基準クロック信号
列を計数するに要した、前記外部基準信号周期検出用計
数回路５の後段計数値Ｍの計数回路Ｈの計数値がＮ　（
１（Ｎ（Ｍ　）　、基準クロック信号ＯＫの周期をＴＣ
Ｋとすると、次式で表わされる。

Ｔ＝、（ＬｘＮ＋ａ）ＸＴｃｔ　　　−−−−−−・＝
（２）ｏ　（ａ　（Ｌ　−１ よって、周期Ｔの範囲は、次式となる。

Ｌ　ＸＩ　ＸＴ（ＩＣ＜Ｔ＜Ｌ　Ｘ　（Ｎ＋１　）　×
ＴａＫ−・（３）上式から、基準クロック信号分周回路
６より、ＰＬＬ用クロック信号ＣＫｕとして、基準クロ
ック信号ＧＫを１／Ｎ分周した出力、ＰＬＩ、用クロッ
ク信号ＣＫＬとして、基準り０ツク信号ＧＫを１７（Ｎ
＋１　）分周した出力を、それぞれ、ＰＬＬ用クロック
周期選択回路７で選択すれば、このデジタルＰＬＬ回路
は外部基準信号ＶＩＮの周期ＴでデジタルＰＬＬ出力信
号Ｖｏをロック状態にすることができる。

一般式を考えると、（３）式は次式のようになる。

Ｌ×αＸ　ＴＣＫ＜　Ｔ　（Ｌ　ＸβＸ　Ｔａｘ　　・
・・・・・・・（４）１〈α＜　Ｎ　　　　　　　　　
　　、−１−０−−−−−−−（ｓ）Ｎ＋１≦β　　　
　　　　　　　・・・・・・・・・・・・（６）上式か
ら、（ｒｓ）　、　（ｅｊ式を満足するα、β（正の整
数）を求め、ＰＬＬ用クロ、りＣＫｏ、　ＣＫＬの周期
ＴＨ。

ＴＬ　　として、それぞれ、 とすることも可能である。

ここで、外部基準信号の周期Ｔに対する、デジタルＰＬ
Ｌ出力信号ｖＯの周期Ｔｏのずれについテ述へる。デジ
タルＰＬＬ出力信号の周期Ｔｏの最小変化範囲ΔＴｏｍ
ｉｎは、周期ＴＨＯＰＬＬ用りロック１個が周期ＴＬの
ＰＬＬ用クロック１個に変化する場合か、または、周期
Ｔ、のＰＬＬ用クロック１個が周期ＴＨ（７）ＰＬＬ用
クロック１個に変化する場合で、 ΔＴｏｍｉｎ”　ＴＬ　　ＴＨ＝（β−α）×Ｔｌ（・
・・・・・・・・（ア）となる。これが、外部基準信号
の周期Ｔに対する、デジタルＰＬＬ出力信号の周期Ｔ０
の最大ずれとなる。

ＩＴ−Ｔｏｌ＜（β−α）×ＴＨ・・・・由由・・・・
・（８）外部基準信号’ＩＮの周期Ｔに対するデジタル
ＰＬＬ出力信号ｖ０の周期Ｔ０のずれの比をγ。

とじた場合、（３）　、　（８）式より、となり、ｒｏ
の最大値γ。ｍａｘば となる。ここで、許容周期ずれ比をγとするとγｏｍａ
ｘ≦γ すなわち、 となる必要がある。

以上から、一般例として、外部基準信号の周期ＴＯに対
する、デジタルＰＬＬ出力信号の周期Ｔ。

の許容周期ずれ比をγとすると、５，６、かつ（１１）
式を満足するα、β（正の整数）を求め、基準クロック
信号分周回路６よυ、ＰＬＬ用クロック信号ＣＫＨとし
て、基準クロック信号ＧＫを１／α分周した出力、ＰＬ
Ｌ用クロック信号ＣＫＬとして、基準クロック信号ＣＫ
を１／β分周した出力を、それぞれ、ＰＬＬ用クロック
周期選択回路７で選択すれば、このデジタルＰＬＬ回路
は外部基準信号ＶＩＮの周期ででデジタルＰＬＬ出力信
号Ｖｏ　を、許容周期ずれ比γの範囲内で、ロック状態
にすることができる。

第２図は、前記第１図実施例構成を、さらに、各構成要
素部ごとに、詳１−＜、回路要素で示しだもの、すなわ
ち、本発明の実施例回路である。この回路を第１図の各
ブロック単位ごとに、その機能と併せて、詳細にのべる
。

ＰＬＬ用クロック発生回路１は、外部基準信号ｖｘｎの
一周期Ｔの間、基準クロック信号ＧＫを出力するＴ形フ
リップフロップ８．アンドゲート９゜インバータ１０．
アンドゲート１１の組合せでなるゲート回路、同基準ク
ロック信号ＧＫを計数し、前段が計数値りの計数回路Ｉ
、後段がｍ段のＴ形フリッププロップ回路からなる外部
基準信号周期検出用計数回路、基準クロック信号ＣＫを
分周するｍ段のＴ形フリップフロップ回路からなる基準
クロック信号分周回路、および、外部基準信号周期検出
用計数回路の後段のｍ段のＴ形フＩＪ　ツブフロップ回
路の計数結果をラッチするｍ段のＤ形フリップフロップ
１４からなる回路と同計数結果により、前記基準クロッ
ク信号ＧＫを分周するｍ段のＴ形フリップフロップ回路
出力を選択して二つのＰＬＬ用クロック信号ＣＫＨ，Ｃ
ＫＬ　を取り出す論理ゲート１２ならびにアナログスイ
ッチ１３からなるＰＬＬ用クロック周期選択回路から構
成される○ 全体の動作を詳細にみると、外部基準信号ｖＩＮの２周
期を１単位動作周期としてはたらき、その動作夕・［ミ
ングチャートが第３図に示される。まず、外部基準信号
ＶｘＮが、Ｔ形フリップフロップ８に入力され、その真
値出力端子Ｑに１／２分周の出力を生じさせる。そして
、このＱ出力と基準クロック信号ＯＫとをアンドゲート
９に入力し、ＧＫをＶｘｓの１周期期間選択的に取り出
し、そのゲート出力Ｖｃを得る。次に、このゲート出力
Ｖｃを、前段が計数値りの計数回路１、後段がｍ段のＴ
形フリップフロップ回路からなる外部基準信号周期検出
用計数回路に入力して計数する。また、ゲート出力のＶ
ｃの遮断される次の外部入力信号Ｖｘｘの１周期期間で
は、前期ｍ段のＴ形フリップフロップ回路の計数結果を
、これに並置されたｍ段のＤ形フリップフロップ１４で
なるラッチ回路に保持する。外部基準信号周期検出用計
数回路のリセット信号は、外部基準信号ＭＩＮを１／２
分周するＴ形フリップフロップ８の補元出力端子局の信
号と外部基準信号ＶＩＮがインバータ１０にょって反転
された信号（反転外部基準信号）　Ｖｒｇとをアンドゲ
ート１１で合成して得られる出力ＶＲであり、この信号
ｖＲによって、外部基準信号周期検出用計数回路は初期
状態に戻る。一方、ｍ段のＤ形フリップ７０ツブ１４で
なるラッチ回路の出力は、論理ゲート群１２に入力され
、その出力で、アナログスイッチ群１３をオン、オフし
、基準クロック信号ＧＫを分周するｍ段のＴ形フリップ
フロップ回路出力から二つのＰＬＬ用クロック信号ＣＫ
Ｈ，ＣＫＬを選択的に取り出すのに用いられる。

ここで、外部基準信号Ｖｘｗの１周期Ｔの間に、ゲート
出力Ｖｃを計数する外部基準信号周期検出用計数回路の
後段のｍ段のＴ形フリップフロップ回路が、ｎ段（１（
ｎ（ｍ　）まで動作した場合をみる。外部基準信号Ｖｌ
）ｌの周期Ｔは、基準クロック信号ＧＫの周期をＴａｘ
とすると、次式で表わされる。

Ｔ＝（Ｌｘ（２−１−ｂ）−）−ｃ）ＸＴｃｘ　・・・
・・・（１２）０≦ｂ（２−１ ｏ　（ｃ　（Ｌ　−１ よって、周期Ｔの範囲は次式となる。

ＬＸ２　　ＸＴｃｘ（Ｔ（ＬＸ２　　ＸＴｃｒ：　　・
・・・・・（１３）上式から、基準クロック信号分周回
路より、ＰＬＬ用クロック信号ＣＫＨとして、基準クロ
ック信号ＧＫを１／２　　分周した出力、ＰＬＬ用クロ
ックＣＫＬとして、基準クロック信号ＧＫを１／２ｎ分
周した出力を、それぞれ、ＰＬＬ用クロック周期選択回
路で選択すれば、このデジタルＰＬＬ回路は外部基準信
号ＶＡＮの周期ＴでデジタルＰＬＬ出力信号ｖＯをロッ
ク状態にすることができる〇一般式でのべると、（１２
）式は次式のようになる。

０〈α’　（ｎ−１’−・・・・・・・・（１５）ｎく
β′　　　　　　　　　　　・・・・・・・・・（１６
）さらに、外部基準信号の周期Ｔに対する、デジタルＰ
ＬＬ出力信号Ｖｏの周期ＴＯのずれについてみる。外部
基準信号の周期Ｔに対するデジタルＰＬＬ出力信号の周
期ＴＯのずれの比をγ。′とした場合、前記（９）式を
求めた方法と同様にして、となり、７０′の最大値γｏ
’ｍｔＬｘはとなる。ここで、許容周期ずれ比をγ′と
するとγｏ’ｍ２Ｌｘ　（γ′ すなわち、 となる必要がある。以上から、外部基準信号の周期ＴＯ
に対する、デジタルＰＬＬ出力信号の周期Ｔｏの許容周
期ずれ比をγ′とすると、（１５）、（１６）。

かつ、（１９）式を満足するｌ、β′（正の整数）を求
め、基準クロック信号分周回路より、ＰＬＬ用クロック
信号ＧＫＨとして、基準クロック信号を１／２１分周し
た出力、ＰＬＬ用クロック信号ＣＫＬとして、基準クロ
ック信号ＧＫを１／２β′分周した出力を、それぞれ、
ＰＬＬ用クロック周期選択回路で選択すれば、このデジ
タルＰＬＬ回路は外部基準信号ＷＩＮの周期Ｔでデジタ
ルＰＬＬ出力信号ｖＯを、許容周期ずれ比γ′の範囲内
で、ロック状態にすゐことができる〇 第２図の場合、外部基準信号ＷＩＮの一周期Ｔの間に、
ゲート出力ＶＧを計数する外部基準信号周期検出用計数
回路の後段のｍ段のＴ形フリップ７０ツブ回路が、１段
まで動作したとすると、　ＣＫｎとしてＧＫが、ＣＫＬ
としてＧＫの１／２分周出力がそれぞれ選択される。ま
た、上記ｍ段の計数回路がｍ段まで動作したとすると、
ＣＫＨとしてＧＫノ１／２Ｉｎ−１分周出力力、ＣＫＬ
としてＯＫの１／２ｍ分周出力がそれぞれ選択される。

許容周期ずれ比γ′を考慮した場合、ＰＬＬ用クロック
周期選択回路の論理ゲート群、アナログスイッチ群、お
よび基準クロック信号分周回路のＴ形フリップフロップ
回路の段数を変えることにより、対応可能である。

ＰＬＬ用クロック選択回路２は、二人力の位相関係によ
りゲート信号を出す、排他的論理和（ＸＸ−ＯＲ）コン
パレータとＰＬＬ出力用分周回路３ヘクロノク信号ＣＫ
ｓを供給するだめのトランスミッションゲートとで構成
される。ＥＸ−ＯＲコンパレータば、外部基準信号Ｖｘ
ｕとＰＬＬ出力用分周回路３のデジタルＰＬＬ出力信号
ｖＯとの位相関係により決められたゲート信号Ｖｃをト
ランスミッションゲートへ送ル。ソシて、トランスミッ
ションゲートでは、前記ゲート信号ＶｃによりＰＬＬ用
クロック発生回路１からの二つのＰＬＬ用クロック信号
ＣＫ）Ｉ、ＣＫＩ、のうちの一方を選択して、その選択
クロック信号ＣＫｓをＰＬＬ出力用分周回路３へ供給す
る。第４図に、ＰＬＬ用クロック選択回路２の動作タイ
ミングチャートを示す。

この図に示すように、第２図中のＰＬＬ用クロック選択
回路２の出力信号ＣＫｓは、ＥＸ−ＯＲコンパレータ出
力ＶＣがハイレベル（”Ｈ”　　）のときにばＣＫｏ、
一方、ＶＣカロウレヘル（Ｌ″）のときにはＣＫＬが、
それぞれ、選択的に現われる。

ＰＬＬ出力用分周回路３は、計数値りの計数回路で構成
され、ＰＬＬ用クロック選択回路２の出力である選択ク
ロック信号ＣＫｓを計数し、デジタルＰＬＬ出力信号Ｖ
ｏを出力する。

以上のように、本発明の実施例回路によれば、ＰＬＬ用
クロック発生回路１において、外部基準信号ｖＩＮの周
期、すなわち、入力信号の周波数を検知することにより
、二つのＰＬＬ用クロック信号ＣＫｏ、ＣＫＩ、をその
周波数に合わせて任意に設定できるため、広い周波数に
わたって、外部基準信号ＶｘｗとデジタルＰＬＬ出力信
号ｖＯとをロック状態にすることができる。

発明の効果 本発明のデジタルＰＬＬ方式によれば、広い周波数範囲
にわたって、外部基準信号とデジタルＰＬＬ出力信号と
をロックすることができる。しだがっで、これによれば
、あらゆる周波数に対応できるデジタルＰＬＬ回路が得
られ、設計が簡単になり、実用分野の大幅な拡大が可能
になる。

【図面の簡単な説明】

第１図は本発明実施例のブロック図、第２図は本発明実
施例の回路構成図、第３図および第４図は本発明実施例
の各要部の動作タイεフグチャート、第５図は従来例回
路構成図である。 １・・・・ＰＬＬ用クロック発生回路、２・・・・・Ｐ
ＬＬ用クロック選択回路、３・・・・・・ＰＬＬ出力用
分周回路、４・・・・・ゲート回路、６・・・・・・外
部基準信号周期検出用計数回路、６・・・・・・基準ク
ロック信号分周回路、７・・・・・・ＰＬＬ用クロック
周期選択回路、８・・・・・・Ｔ形フリノフフロソブ、
１ｏ・・・・・・インバータ、９．１１・・・・・・ア
ンドゲート、１２・・・・・・論理ゲート群、１３・・
・・・・アナログスイッチ群、１４・・・・・・Ｄ形フ
リップフロップ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第　
１１４ ．９ Ｌ　　　＋　　　　　　　　　　　　　　　　　　−」
第２図 第３１ 第４図 第５図 ３、、

Claims (2)

【特許請求の範囲】
1. （１）ＰＬＬ用クロック発生回路（ＣＫ＿Ｌ／ＣＫ＿Ｈ
   発生回路）、ＰＬＬ用クロック選択回路、ＰＬＬ出力用
   分周回路をそなえ、前記ＰＬＬ用クロック発生回路に、
   基準クロック信号と外部基準信号とが入力され、前記外
   部基準信号の一周期期間に相当する前記基準クロック信
   号列を出力するゲート回路、前記外部基準信号の一周期
   期間に相当する前記基準クロック信号列を計数し、前段
   が計数値Ｌの計数回路１、後段が計数値Ｍの計数回路２
   の二段構成からなる外部基準信号周期検出用計数回路、
   前記基準クロック信号を分周する分周回路、前記外部基
   準信号周期検出用計数回路で、前記外部基準信号の一周
   期期間に相当する前記基準クロック信号列を計数するに
   要した、前記外部基準信号周期検出用計数回路の後段の
   計数値がＭの計数回路２での計数値がＮ（１≦Ｎ≦Ｍ）
   である場合、 （１≦α≦Ｎ、Ｎ＋１≦β） を満足し、かつ、前記外部基準信号の周期Ｔに対する許
   容周期ずれ比をγとした場合、 （β−α）／（Ｌ×Ｎ）≦γ を満足するα、β（正の整数）を選択し、前記基準クロ
   ック信号分周回路から計数値α、βの分周出力をそれぞ
   れ選択して、ＰＬＬ用クロックＣＫ＿Ｈ、ＣＫ＿Ｌの周
   期Ｔ＿Ｈ、Ｔ＿Ｌとして、（Ｔ＿Ｈ＝α×Ｔ＿Ｃ＿Ｋ、
   Ｔ＿Ｌ＝β×Ｔ＿Ｃ＿Ｋ）Ｔ＿Ｃ＿Ｋ：基準クロック信
   号の周期を選択する、ＰＬＬ用クロック周期選択回路を
   有し、前記ＰＬＬ用クロック選択回路に、外部基準信号
   とデジタルＰＬＬ出力信号の位相関係により前記ＰＬＬ
   用クロック（ＣＫ＿Ｈ、ＣＫ＿Ｌ）のどちらか一方を選
   択するゲート信号を出す比較回路と前記ゲート信号によ
   り前記ＰＬＬ用クロック（ＣＫ＿Ｈ、ＣＫ＿Ｌ）をゲー
   トするゲート回路を有し、前記ＰＬＬ出力用分周回路に
   、前記ＰＬＬ用クロック選択回路の出力を計数する計数
   値Ｌの計数回路を有することを特徴とするデジタルＰＬ
   Ｌ装置。
2. （２）ＰＬＬ用クロック発生回路の外部基準信号周期検
   出用計数回路として、前段が計数値Ｌの計数回路１、後
   段がｍ段の２進カウンタの二段構成とし、基準クロック
   信号分周回路として、ｋ段の２進カウンタ（ｋ＞ｍ）と
   し、ＰＬＬ用クロック周期選択回路として、前記外部基
   準信号周期検出用計数回路の後段のｍ段の２進カウンタ
   で、外部基準信号の一周期期間に相当する基準クロック
   信号列を計数するに要した段数がｎ（１≦ｎ≦ｍ）であ
   る場合、 （０≦α′≦ｎ−１、ｎ≦β′） を満足し、かつ、前記外部基準信号の周期Ｔに対する許
   容周期ずれ比をγ′とした場合、 ［２＾（β′）−２＾（α′）］／（Ｌ×２＾ｎ＾−＾
   １）≦γ′を満足するα′、β′（正の整数）を選択し
   、前記基準クロック信号分周回路であるに段の２進カウ
   ンタの段数がα′及びβ′の分周出力をそれぞれ選択し
   て、ＰＬＬ用クロックＣＫ＿Ｈ、ＣＫ＿Ｌの周期Ｔ＿Ｈ
   、Ｔ＿Ｌとして、 ［Ｔ＿Ｈ＝２＾（α′）×Ｔ＿Ｃ＿Ｋ、Ｔ＿Ｌ＝２＾（
   β′）×Ｔ＿Ｃ＿Ｋ］を選択する回路を有することを特
   徴とする特許請求の範囲第１項記載のデジタルＰＬＬ装
   置。