JPS59221121A - デジタルｐｌｌ回路 - Google Patents
デジタルｐｌｌ回路Info
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- JPS59221121A JPS59221121A JP58097071A JP9707183A JPS59221121A JP S59221121 A JPS59221121 A JP S59221121A JP 58097071 A JP58097071 A JP 58097071A JP 9707183 A JP9707183 A JP 9707183A JP S59221121 A JPS59221121 A JP S59221121A
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- JP
- Japan
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- frequency
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- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 3
- 239000005557 antagonist Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000010977 unit operation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、入力信号に対し、同期した出力信号を得るデ
ジタルＰ Ｌ Ｌ （Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏ
ｏｐ ）回路、とりわけ、その入力信号の周波数範囲の
広域化をはかることが可能なデジタルＰＬＬ回路に関す
る。
ジタルＰ Ｌ Ｌ （Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏ
ｏｐ ）回路、とりわけ、その入力信号の周波数範囲の
広域化をはかることが可能なデジタルＰＬＬ回路に関す
る。
従来例の構成とその問題点
デジタルＰＬＬ回路は、テレビジョン、ビデオなどの垂
直、水平周期回路、同調回路２周波数変換回路等に広く
用いられ、その構成全概略的に示すと、第１図の回路構
成図のように、クロック分周回路部１、クロック選択回
路部２、クロック計数回路部３に大別される。この場合
、出力全ロック状態になし得る入力信号の範囲は、クロ
ック信号（ＧＫ）の高い側の周波数（Ｇ Ｋ）Ｉ ）の
周期をＴＬ、同じく低い側の周波数（ＧＫ＋、）の周期
をＴＬ、入力信号ＶＩＮの周期をＴ、クロック計数回路
３の計数値ｉＮとすると、一般に次式のように表わされ
る。
直、水平周期回路、同調回路２周波数変換回路等に広く
用いられ、その構成全概略的に示すと、第１図の回路構
成図のように、クロック分周回路部１、クロック選択回
路部２、クロック計数回路部３に大別される。この場合
、出力全ロック状態になし得る入力信号の範囲は、クロ
ック信号（ＧＫ）の高い側の周波数（Ｇ Ｋ）Ｉ ）の
周期をＴＬ、同じく低い側の周波数（ＧＫ＋、）の周期
をＴＬ、入力信号ＶＩＮの周期をＴ、クロック計数回路
３の計数値ｉＮとすると、一般に次式のように表わされ
る。
ＴＩ（・Ｎ＜Ｔ＜ＴＬ−Ｎ ・・・・・
・（１）ところが、従来の回路側では、り０．７り回路
計数値Ｎが固定されているため、出力をロック状態にで
きる入力信号の周波数範囲が狭い範囲に限られている。
・（１）ところが、従来の回路側では、り０．７り回路
計数値Ｎが固定されているため、出力をロック状態にで
きる入力信号の周波数範囲が狭い範囲に限られている。
発明の目的
本発明は出力をロック状態にできる入力信号の周波数範
囲を拡大し得るデジタルＰＬＬ回路を提供するものであ
る。
囲を拡大し得るデジタルＰＬＬ回路を提供するものであ
る。
発明の構成
本発明は、要約するに、クロック分周回路部、クロック
選択回路部、クロック計数回路部およびクロック計数出
力選択回路部全そなえ、前記クロック計数出力選択回路
部に入力信号ならびに前記クロック分周回路部の１分周
クロックを入力とするゲート回路、クロック計数回路、
ラッチ回路および前記ラッチ回路の各出力を順次に比較
する論理ゲートならびに前記論理ゲート信号で駆動され
るスイッチを有するデジタルＰＬＬ回路であり、これに
よシ、外部入力信号Ｖｒｕの周波数に合わせて、広い入
力信号周波数にわたって出力信号をロック状態にするこ
とができる。
選択回路部、クロック計数回路部およびクロック計数出
力選択回路部全そなえ、前記クロック計数出力選択回路
部に入力信号ならびに前記クロック分周回路部の１分周
クロックを入力とするゲート回路、クロック計数回路、
ラッチ回路および前記ラッチ回路の各出力を順次に比較
する論理ゲートならびに前記論理ゲート信号で駆動され
るスイッチを有するデジタルＰＬＬ回路であり、これに
よシ、外部入力信号Ｖｒｕの周波数に合わせて、広い入
力信号周波数にわたって出力信号をロック状態にするこ
とができる。
実施例の説明
第２図は本発明の実施例回路ブロック図であり、クロッ
ク分周回路部１、クロック選択回路部２、クロック計数
回路ｇ（（３およびクロック計数出力選択回路部４をそ
なえている。以下、第２図を参照して、本発明実施例回
路の構成とその動作を概略的にのべる。
ク分周回路部１、クロック選択回路部２、クロック計数
回路ｇ（（３およびクロック計数出力選択回路部４をそ
なえている。以下、第２図を参照して、本発明実施例回
路の構成とその動作を概略的にのべる。
まず、クロック分周回路部１では、外部からの人力クロ
ックパルス信号ＧＫ−ｉ、周波数の異なる二つのクロッ
クパルスＣＫＨ，ＣＫＬに、それぞれ分周する。
ックパルス信号ＧＫ−ｉ、周波数の異なる二つのクロッ
クパルスＣＫＨ，ＣＫＬに、それぞれ分周する。
クロック選択回路部２では、外部入力信号ｖＩＮとクロ
ック計数出力選択回路４で選択されたクロック計数出力
ＶＯ，！：’ｆＣ比較して、 前記クロック分周回路部
１で分周された二つのクロックパルス（Ｃ’Ｋ）Ｉ 、
ＣＫＬ ）のうちのひとつを選択し、これ１ｃＫｓと
して、クロック計数回路部３に供給する。ここで、典型
例として、クロック計数出力選択回路部４に、外部入力
信号Ｖｘｘの周期Ｔ全前述の１分周クロックパルスＧ
ＫＭによって２進カウンタで計数する回路機能を内蔵し
ており、がっ、クロック計数匣路部３も２進カウンタで
構成されているもの金とりあげて、簡単に説明する。
ック計数出力選択回路４で選択されたクロック計数出力
ＶＯ，！：’ｆＣ比較して、 前記クロック分周回路部
１で分周された二つのクロックパルス（Ｃ’Ｋ）Ｉ 、
ＣＫＬ ）のうちのひとつを選択し、これ１ｃＫｓと
して、クロック計数回路部３に供給する。ここで、典型
例として、クロック計数出力選択回路部４に、外部入力
信号Ｖｘｘの周期Ｔ全前述の１分周クロックパルスＧ
ＫＭによって２進カウンタで計数する回路機能を内蔵し
ており、がっ、クロック計数匣路部３も２進カウンタで
構成されているもの金とりあげて、簡単に説明する。
入力信号ＶＩＮの周期Ｔは、計数に要した２進カウンタ
のｆｌｆｆｉ数全ｍ、分周°クロックパルスＣＫＨ（７
）周期ｉＴＨとすると、次式で表わされる。
のｆｌｆｆｉ数全ｍ、分周°クロックパルスＣＫＨ（７
）周期ｉＴＨとすると、次式で表わされる。
Ｔ ＝（２＋ａ）・ＴＨ２
（ｏ ＜ ａ ＜ ２ｍ” ） −＝
（ｚ）ここで、クロック分周回路部１で分周される二つ
のクロックパルスＣＫＨ、ＣＫＬの両周期ＴＨ、ＴＬの
関係が、Ｔｔ、 ：２ ＴＨであるように設定すると、
前記（２）式は、次のように表わすこともできる。
（ｚ）ここで、クロック分周回路部１で分周される二つ
のクロックパルスＣＫＨ、ＣＫＬの両周期ＴＨ、ＴＬの
関係が、Ｔｔ、 ：２ ＴＨであるように設定すると、
前記（２）式は、次のように表わすこともできる。
Ｔ＝（２ｍ−２＋’ ）・ＴＬ 。
（０く４≦２°−２） ・・・・・・（３）
前記（２） 、 （３）式から、次の関係が得られる。
前記（２） 、 （３）式から、次の関係が得られる。
２Ｉｎ” −ＴＨ＜Ｔ＜２” ’ −ＴＬ −
−−−・−（４）以上の関係から、クロック計数回路部
３、クロック計数出力選択回路４を、それぞれ、２進カ
ウンタで構成し、クロック分周回路部１で得られた二つ
の分周クロスフパルスＣＫｎ 、 ＣＫＬの関係を、Ｔ
Ｌ：２ＴＨとした場合、前記クロツク計数回路部３０カ
ウンタ回路段数を、前記クロック計数出力選択回路４で
上記一方の分周クロックパルス０Ｋｇ合計数したときに
要した２進カウンタの段数よりひとつ減じた段数にすれ
ば、このデジタルＰＬＬ回路は入力信号ＶＩＮの周期Ｔ
で出力をロック状態にすることができる。
−−−・−（４）以上の関係から、クロック計数回路部
３、クロック計数出力選択回路４を、それぞれ、２進カ
ウンタで構成し、クロック分周回路部１で得られた二つ
の分周クロスフパルスＣＫｎ 、 ＣＫＬの関係を、Ｔ
Ｌ：２ＴＨとした場合、前記クロツク計数回路部３０カ
ウンタ回路段数を、前記クロック計数出力選択回路４で
上記一方の分周クロックパルス０Ｋｇ合計数したときに
要した２進カウンタの段数よりひとつ減じた段数にすれ
ば、このデジタルＰＬＬ回路は入力信号ＶＩＮの周期Ｔ
で出力をロック状態にすることができる。
第３図は、前記第２図示実施例構成を、さらに各構成要
素部ごとに、詳しく回路要素で示したもの、すなわち、
本発明の実施例回路である。１この回路を第２図の各ブ
ロック単位ごとに、その機能と併せて、詳細にのべる。
素部ごとに、詳しく回路要素で示したもの、すなわち、
本発明の実施例回路である。１この回路を第２図の各ブ
ロック単位ごとに、その機能と併せて、詳細にのべる。
クロック分周回路部１は、Ｔ形フ′リップフロップ５で
構成され、外部から与えられる入カクロノクパルスｃｘ
ｉ１７分周する。したがって、分周クロックパルスのう
ち、高周波数側の分周クロックパルスＣＫｏは入力クロ
ックパルスＧＫそのものを出力し、一方、低周波数側の
分周クロックパルスＣＫＬ ｉｉ Ｔ形フリップフロッ
プらの真値出力端子Ｑから出力した凭分周のパルスであ
る。
構成され、外部から与えられる入カクロノクパルスｃｘ
ｉ１７分周する。したがって、分周クロックパルスのう
ち、高周波数側の分周クロックパルスＣＫｏは入力クロ
ックパルスＧＫそのものを出力し、一方、低周波数側の
分周クロックパルスＣＫＬ ｉｉ Ｔ形フリップフロッ
プらの真値出力端子Ｑから出力した凭分周のパルスであ
る。
クロック計数回路２は、２人力の位相関係によりゲート
信号を出す、排他的論理和（Ｅｘ−ＯＲ）・コンパレー
タとクロック計数回路部３ヘクロソクバルスＧ Ｋｓ
ｆ供給するためのトランスミノションゲーＩ・（アナロ
グスイッチ）とで構成される。
信号を出す、排他的論理和（Ｅｘ−ＯＲ）・コンパレー
タとクロック計数回路部３ヘクロソクバルスＧ Ｋｓ
ｆ供給するためのトランスミノションゲーＩ・（アナロ
グスイッチ）とで構成される。
ＥＸ−ＯＲ・コンパレータは、外部入力信号Ｖｒｕとク
ロック計数回路部３の出力Ｖｏとの位相関係により決め
られたゲート信号Ｖｃ ｋ トランスミッションケー＋
−へ送る。そして、トランスミッションゲートでは、前
記ゲート信号Ｖｃにより クロック分周回路部１からの
二つの分周クロックパルスＣＫＨ，ＣＫＬのうちの一方
を選択して、その選択クロックパルスＣ’ Ｋｓ ｆク
ロック計数回路部３へ供給する 第４図に、クロック選
択回路部２の動作タイミングチャー１−＝ｉ示す。この
図に示すように、第３図中のクロック選択回路部２の出
力パルスＣＫｓは、Ｅｘ−ＯＲ−：１７パレータ出力Ｖ
Ｃカハイレベル（“Ｈ″）のときにはＣＫｕ 、一方、
Ｖｃがロウレベル（Ｌ”）のときにはＯＫ＋、が、それ
ぞれ選択的に現われる。！ クロック計数出力選択回路４は、外部入力信号ＷＩＮの
一周期Ｔの間、クロック分周回路部１で得られた分周ク
ロックパルスＣＫＭ ｆ規制するゲート回路、同分周ク
ロックパルスＣＫＨｆ計数スる（ｎ＋１）段のＴ形フリ
ップフロップ回路、同計数結果をラッチする（ｎ＋１）
段のＤ形フリップ７０ツブ回路および計数結果によりク
ロック計数回路部３の出力Ｑ１〜Ｑｎを選択して出方Ｖ
ｏ を取り出す論理ゲートならずにアナログスイッチ
とで構成される。全体の動作を詳細にみると、外部入力
信号Ｖｎ＋の２周期を１単位動作周期としてはたらき、
その動作タイミングチャートが第５図に示される。まず
、外部入力信号Ｖｘｙが、Ｔ形フリソゲフロシブ６に入
力されて、その真値出力端子。
ロック計数回路部３の出力Ｖｏとの位相関係により決め
られたゲート信号Ｖｃ ｋ トランスミッションケー＋
−へ送る。そして、トランスミッションゲートでは、前
記ゲート信号Ｖｃにより クロック分周回路部１からの
二つの分周クロックパルスＣＫＨ，ＣＫＬのうちの一方
を選択して、その選択クロックパルスＣ’ Ｋｓ ｆク
ロック計数回路部３へ供給する 第４図に、クロック選
択回路部２の動作タイミングチャー１−＝ｉ示す。この
図に示すように、第３図中のクロック選択回路部２の出
力パルスＣＫｓは、Ｅｘ−ＯＲ−：１７パレータ出力Ｖ
Ｃカハイレベル（“Ｈ″）のときにはＣＫｕ 、一方、
Ｖｃがロウレベル（Ｌ”）のときにはＯＫ＋、が、それ
ぞれ選択的に現われる。！ クロック計数出力選択回路４は、外部入力信号ＷＩＮの
一周期Ｔの間、クロック分周回路部１で得られた分周ク
ロックパルスＣＫＭ ｆ規制するゲート回路、同分周ク
ロックパルスＣＫＨｆ計数スる（ｎ＋１）段のＴ形フリ
ップフロップ回路、同計数結果をラッチする（ｎ＋１）
段のＤ形フリップ７０ツブ回路および計数結果によりク
ロック計数回路部３の出力Ｑ１〜Ｑｎを選択して出方Ｖ
ｏ を取り出す論理ゲートならずにアナログスイッチ
とで構成される。全体の動作を詳細にみると、外部入力
信号Ｖｎ＋の２周期を１単位動作周期としてはたらき、
その動作タイミングチャートが第５図に示される。まず
、外部入力信号Ｖｘｙが、Ｔ形フリソゲフロシブ６に入
力されて、その真値出力端子。
に歿分周の出力を生じさせる。そして、このＱ出力と分
周クロックパルスＣＫｇと全アントゲ−ドアに入力し、
ＣＫＨをＷＩＮの１周期間選択的に取り出し、そのゲー
ト出力Ｖαを得る。次に、このゲート出力ＶＧを、（、
ｎ＋１）段のＴ形フリップフロップ回路に入力して、計
数する。また、ゲート出力ｖｃの遮断される次の外部入
力信号Ｖｘｘ の１周期間では、前記（ｎ＋１）段の
Ｔ形フ１１ツブフロップ回路の計数結果を、これに並置
された（ｎ＋１）段のＤ形フリッンリロノプでなるラッ
チ回路に保持する。（ｎ＋１）段のＴ形フリップフロッ
プ回路のりナノ１−信 ｖＸＮ′ｆｆ：Ｖ２分周するＴ形フリップフロップ６の
補元出力端子Ｑの信号と外部入力信号ＶＩＮがインバー
タによって反転された信号（反転外部入力信号）ＶＩＮ
と全アンドゲート８で合成して得られる出力ＶＲであり
、この信号ＶＲによって（ｎ＋１）段Ｔ形フリップフロ
ップ回路は初期状態に戻る。一方（ｎ＋１）段のＤ形フ
リップフロップでなるラッチ回路の出力は論理ゲート９
に入力され、その出力でアナログスイッチＩＱｉオン、
オフシ、クロック計数回路部３の出力Ｑ１〜Ｑｎから単
一の出力ｖＯｙ，選択的に取り出すのに用いられる。す
なわち、第３図の場合、外部入力信号ｖＸＮの１周期Ｔ
の間に、ゲート出力ＶＧ ｆカウントする（ｎ＋１）
段のＴ形フ１１ツブフロップでなる計数回路がｎ段ま
で動作したとすると、クロック計数回路部３の出力Ｑ１
〜Ｑｎは、（ｎ−１）段目の出力Ｑｎ−１が選択され、
また、上記（ｎ＋１）段の計数回路が（ ｎ＋１ ）段
まで動作したとすると、クロック計数回路部３の出力Ｑ
１〜Ｑｎは、ｎ段目の出力Ｑｎが選択され、それぞれ、
出力端子ｖＯに取り出される。
周クロックパルスＣＫｇと全アントゲ−ドアに入力し、
ＣＫＨをＷＩＮの１周期間選択的に取り出し、そのゲー
ト出力Ｖαを得る。次に、このゲート出力ＶＧを、（、
ｎ＋１）段のＴ形フリップフロップ回路に入力して、計
数する。また、ゲート出力ｖｃの遮断される次の外部入
力信号Ｖｘｘ の１周期間では、前記（ｎ＋１）段の
Ｔ形フ１１ツブフロップ回路の計数結果を、これに並置
された（ｎ＋１）段のＤ形フリッンリロノプでなるラッ
チ回路に保持する。（ｎ＋１）段のＴ形フリップフロッ
プ回路のりナノ１−信 ｖＸＮ′ｆｆ：Ｖ２分周するＴ形フリップフロップ６の
補元出力端子Ｑの信号と外部入力信号ＶＩＮがインバー
タによって反転された信号（反転外部入力信号）ＶＩＮ
と全アンドゲート８で合成して得られる出力ＶＲであり
、この信号ＶＲによって（ｎ＋１）段Ｔ形フリップフロ
ップ回路は初期状態に戻る。一方（ｎ＋１）段のＤ形フ
リップフロップでなるラッチ回路の出力は論理ゲート９
に入力され、その出力でアナログスイッチＩＱｉオン、
オフシ、クロック計数回路部３の出力Ｑ１〜Ｑｎから単
一の出力ｖＯｙ，選択的に取り出すのに用いられる。す
なわち、第３図の場合、外部入力信号ｖＸＮの１周期Ｔ
の間に、ゲート出力ＶＧ ｆカウントする（ｎ＋１）
段のＴ形フ１１ツブフロップでなる計数回路がｎ段ま
で動作したとすると、クロック計数回路部３の出力Ｑ１
〜Ｑｎは、（ｎ−１）段目の出力Ｑｎ−１が選択され、
また、上記（ｎ＋１）段の計数回路が（ ｎ＋１ ）段
まで動作したとすると、クロック計数回路部３の出力Ｑ
１〜Ｑｎは、ｎ段目の出力Ｑｎが選択され、それぞれ、
出力端子ｖＯに取り出される。
以上のように、本発明の実施例回路によれば、外部入力
信号ＶＩＮの周波数を検知することによりクロック計数
回路３の動作段数をその周波数に合わせて任意に設定で
きるため、広い周波数にわたって、その出力信号をロッ
ク状態にすることができる。
信号ＶＩＮの周波数を検知することによりクロック計数
回路３の動作段数をその周波数に合わせて任意に設定で
きるため、広い周波数にわたって、その出力信号をロッ
ク状態にすることができる。
発明の効果
本発明のデジタルＰＬＬ回路によれば、広い周波数範囲
にわたって、出力をロックすることができる。したがっ
て、これによれば、すべての周波数に対応できるデジタ
ルＰＬＬ回路が得られ、設３１が簡単になり、実用分野
の大幅な拡大が可能になる。
にわたって、出力をロックすることができる。したがっ
て、これによれば、すべての周波数に対応できるデジタ
ルＰＬＬ回路が得られ、設３１が簡単になり、実用分野
の大幅な拡大が可能になる。
第１図は従来例回路構成図、第２図は本発明実施例のブ
ロック図、第３図は同実施例の回路構成図、第４図およ
び第６図は同実施例の各要部の動作タイミングチャート
である。 １・・・・・・クロック分周回路部、２・・・・・・ク
ロック選択回路部、３・・・・・・クロック計数回路図
、４・・・・・・クロック計数出力選択回路部、６，６
・・・・・・Ｔ形フリップ７０ツブ、７，８．９・・・
・・・アンドゲート、１ｏ・・・・・・アナログスイッ
チ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ムーーーーーーー”１ 第２図 第３図 第４図 第５図
ロック図、第３図は同実施例の回路構成図、第４図およ
び第６図は同実施例の各要部の動作タイミングチャート
である。 １・・・・・・クロック分周回路部、２・・・・・・ク
ロック選択回路部、３・・・・・・クロック計数回路図
、４・・・・・・クロック計数出力選択回路部、６，６
・・・・・・Ｔ形フリップ７０ツブ、７，８．９・・・
・・・アンドゲート、１ｏ・・・・・・アナログスイッ
チ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ムーーーーーーー”１ 第２図 第３図 第４図 第５図
Claims (1)
- クロック分周回路部、クロック選択回路部、クロック計
数回路部およびクロック計数出力選択回路部をそなえ、
前記クロック計数出力選択回路部に入力信号ならびに前
記クロック分周回路部の１分周クロック金入力とするゲ
ート回路、クロック計数回路、ラッチ回路および前記ラ
ッチ回路の各出力を順次に比＋ＩＵｉする論理ゲートな
らびに前記論理ゲート信号で駆動されるスイッチを有す
るデジタルＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097071A JPH0744445B2 (ja) | 1983-05-31 | 1983-05-31 | デジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097071A JPH0744445B2 (ja) | 1983-05-31 | 1983-05-31 | デジタルｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59221121A true JPS59221121A (ja) | 1984-12-12 |
| JPH0744445B2 JPH0744445B2 (ja) | 1995-05-15 |
Family
ID=14182406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58097071A Expired - Lifetime JPH0744445B2 (ja) | 1983-05-31 | 1983-05-31 | デジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744445B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414864B1 (ko) * | 1995-09-20 | 2004-03-24 | 소니 가부시끼 가이샤 | 디지탈카운터및디지탈pll회로 |
-
1983
- 1983-05-31 JP JP58097071A patent/JPH0744445B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414864B1 (ko) * | 1995-09-20 | 2004-03-24 | 소니 가부시끼 가이샤 | 디지탈카운터및디지탈pll회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744445B2 (ja) | 1995-05-15 |
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