JPH04115623A

JPH04115623A - クロック分周回路

Info

Publication number: JPH04115623A
Application number: JP2231656A
Authority: JP
Inventors: Kazuhisa Kaize; 海瀬　和久
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-08-31
Filing date: 1990-08-31
Publication date: 1992-04-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、例えば固体撮像素子を使用したテレビジョン
カメラにおいて固体撮像素子駆動用クロックから標準テ
レビジョン方式の水平同期クロックを得る場合等、高い
分周比が必要な用途に好適のクロック分周回路に関する
。

［従来の技術］固体撮像素子を使用したテレビカメラにおいては、撮像
素子駆動用クロックの周波数とテレビジョン方式の同期
信号発生回路のクロックの周波数は一致しない場合が多
い。この場合、撮像素子駆動用クロックを分周し、水平
同期のパルスと同期信号発生部から分周された水平同期
のパルスとを位相比較し、ＰＬＬによって２つのクロッ
クを同期させることが行われている。

［発明が解決しようとする課題］このようなシステムの場合、撮像素子駆動用クロックの
分周回路として、従来、バイナリカウンタ及びジョンソ
ンカウンタ等を利用したクロック分周回路が使用されて
いる。

しかしながら、バイナリカウンタを使用したクロック分
周回路では、１クロツク毎に多数のフリップフロップ（
以下、ＦＦと呼ぶ）の出力が同時に変化するので、カウ
ンタ回路のうち、映像信号帯域内で動作している部分が
ノイズとなって画面上に現われるという問題点がある。

また、ジョンソンカウンタを使用したクロック分周回路
では、１クロツクで動作するＦＦが１つだけであるので
、ノイズの影響は無視できるが、所望の分局比を得よう
とした場合、分周数の１／２の数のＦＦが必要となる。

このため、高い周波数のクロックを使用する場合、回路
規模が大きくなるという問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
回路規模が小さり、シかも他回路への影響が少ないクロ
ック分周回路を提供することを目的とする。

［課題を解決するための手段］本発明に係るクロック分周回路は、クロック信号を夫々
異なる分周比で分周すると共にそれらの分周比が互いに
整数倍とならない複数のリングカウンタと、所望する分
周数と前記各リングカウンタによって得られる分周数と
の間の誤差分に対応させて選定された出力段から取り出
された前記各リングカウンタの出力が同時に所定の状態
になったことを検出するデコード手段と、このデコード
手段の出力に応じて前記各リングカウンタをリセットす
るリセット手段とを有することを特徴とする。

［作用］本発明においては、クロック信号を分周比が異なる複数
のリングカウンタに供給すると、各リングカウンタから
は、出力タイミングが僅かずつずれたパルスが夫々出力
される。これらのパルスの出力タイミングは、各リング
カウンタの分周数の最小公倍数的タイミングで一致する
ので、これをデコード手段で検出することにより、小規
模な回路構成で高い分周比のクロック分周回路を得るこ
とができる。そして、この場合、同時に動作をするフリ
ップフロップの数は、最大でもリングカウンタの数だけ
であるから、映像信号帯域等で使用される用途でも、ノ
イズの発生は殆どない。

また、本発明によれば、各リングカウンタからの出力取
り出し位置（段数）を調整することにより、各リングカ
ウンタの出力パルスの位相を調整し、任意の分周比を得
ることができる。この場合、各リングカウンタの分周比
は、互いに素の関係にあるから、必ずいずれかのタイミ
ングで一致することになる。

［実施例コ以下、添付の図面に基づいて本発明の実施例について説
明する。

第１図は本発明の実施例に係るクロック分周回路の回路
図である。

この分周回路は、１３．５ＭＨｚの撮像素子駆動用クロ
ックから１５．７３４ＫＨｚの水平同期信号を生成する
回路であり、分周数が８５８の分周回路である。

被分周クロック信号ＣＬＯＣＫは、４個のリングカウン
タ１〜４に入力されている。これらのリングカラ、ンタ
１〜４は、夫々複数のＦＦを継続接続すると共に、その
各ＦＦの出力をＮＡＮＤゲートを介して初段のＦＦに帰
還させたもので、ＦＦの数によって、その分周比が決定
される。リングカウンタ１は、３個のＦＦＩＩ〜１３と
ＮＡＮＤゲート１４からなり、その分周比は１／４であ
る。

リングカウンタ２は、４個のＦＦ２　ｉ〜２４と゛ＮＡ
ＮＤゲート２５とからなり、その分周比は１１５である
。リングカウンタ３は、６個のＦＦ３１〜３６とＮＡＮ
Ｄゲート３７とからなり、その分局比は１／７である。

リングカウンタ４は、８個のＦＦ４　ｉ〜４８とＮＡＮ
Ｄゲート４９とからなり、その分周比は、１／９である
。

これらのリングカウンタ１〜４の分周数は、夫々４，５
，７．９であり、互いに素である関係、つまり一方が他
方の整数倍とならない関係となっている。

これらのリングカウンタ１〜４からは、夫々特定の段の
ＦＦからの出力が取り出されている。即ち、リングカウ
ンタ１からは２段目のＦＦ１２、リングカウンタ２から
は３段目のＦＦ２３、リングカウンタ３からは４段目の
ＦＦ３４、そして、リングカウンタ４からは３段目のＦ
Ｆ４３の各Ｑ出力が取り出されている。この出力を取り
出す段数ｎは、分周数８５８から１を引いた数８５７を
、各リングカウンタ１〜４の分周数４．５．７．９で夫
々割ったときの剰余に１を加えた値と一致している。

リングカウンタ１〜４の出力は、デコード手段であるＡ
ＮＤゲート５に入力されている。ＡＮＤゲート５の出力
は、ＦＦ６．７を経て分周出力として出力されるように
なっている。また、ＡＮＤゲート５の出力は、ＦＦ６，
８を介したのち、ＡＮＤゲート９の一方の入力端に入力
されている。

ＡＮＤゲート９の他方の入力端にはＦＦ６の出力が入力
されている。従って、ＡＮＤゲート９は、ＡＮＤゲート
５の出力が立ち上がったら、１クロック周期分の幅のパ
ルスを出力し、これをリングカウンタ１〜４の各ＦＦの
リセット信号ＲＥＳＥＴとして供給するリセット手段を
構成する。

次に、このように構成されたクロック分周回路の動作を
説明する。

第２図は、この分周回路のタイミング図である。

いま、リセット信号が出力されたのちのクロック信号Ｃ
ＬＯＣＫの各パルスに図示のようにＯから順に番号を付
けるとすると、リングカウンタ１〜４からは夫々２段目
、３段目、４段目及び３段目のＦＦの出力が取り出され
るので、１番、２番。

３番、２番の各パルスの立ち上がりでリングカウンタ１
〜４から最初の出力が取り出される。以後、リングカウ
ンタ１〜４は、夫々４クロツクパルス、５クロツクパル
ス、マクロツクパルス及び９クロツクパルスおきにパル
スを出力する。従って、ＡＩＢ、Ｃ，Ｄを任意の整数と
すれば、カウンタ１は１＋４Ａ番、カウンタ２は２＋５
Ｂ番、カウンタ３は３＋７Ｃ番、カウンタ４は２＋９Ｄ
番の各クロックパルスの出力タイミングに同期したパル
スを出力することになる。そうすると、カウンタ１につ
いては２１５番目、カウンタ２については１７２番目、
カウンタ３については１２３番目、カウンタ４について
は９６番目の各パルス出力タイミングが、８５７番目の
クロックパルスの出力タイミングと一致することになる
。このとき、カウンタ１〜４の出力は全て１となるので
、ＡＮＤゲート５が１となり、１クロツク遅れてＦＦ７
から分周出力されると共に、ＡＮＤゲート９からリセッ
ト信号ＲＥＳＥＴが出力されることになる。これにより
、リングカウンタ全体がリセットされる。

こうして分周比１／８５８の分周出力を得ることができ
る。

このように、８５８段の分周回路を構成する場合、従来
のジ日ンソンカウンタでは、４２９段のシフトレジスタ
が必要となるが、本実施例の回路では僅か２２個のＦＦ
を使用するのみでよく、回路規模を大幅に縮小すること
ができる。

また、本実施例に係る分周回路によれば、１クロツタ内
で動作するＦＦの数が最大でも４個であるので、バイナ
リカウンタを使用した場合よりもノイズの影響を大幅に
抑制することができる。

なお、第１図に示した回路規模では、最大４×５Ｘ７Ｘ
９＝　１２６０分周の分周回路までを構成することが可
能であるが、更に１１分周や１３分周のリングカウンタ
を追加すれば、より高い分周比の回路構成を実現するこ
とが可能である。

第３図は、上記実施例の分周回路をテレビシロンカメラ
に応用した例を示すブロック図である。

テレビジョンカメラ本体５１からは、水平ドライフハル
スＨＤと垂直ドライブパルスＶＤとが出力され、これら
のパルスＨＤ、ＶＤによって固体撮像素子駆動回路５５
が駆動されるようになっている。また、電圧制御発振器
５４の出力は、上記実施例の分周回路５３を使用して分
周され、水平同期パルスとなる。そして、この水平同期
パルスと水平ドライブパルスＨＤとを位相比較器５２で
位相比較し、その位相誤差を電圧制御発振器５４にフィ
ードバックする。これにより、ＰＬＬを構成する。

このテレビジョンカメラでは、図中点線で示した部分を
同一基板上に搭載した場合でも、分周回路５３を構成す
るＦＦが同時に最大４つしか動作しないので、固体撮像
素子５６からテレビジョンカメラ本体５１に出力される
映像信号ＶＩＤＥＯに影響を与えることはなく、シかも
小型の回路を構成することができる。

［発明の効果コ以上、説明したように本発明によれば、互いに素の関係
にある分周比を有する複数のリングカウンタの出力を組
合せ、デコードすることにより、大きな分周比を有する
分周回路を小規模回路で実現することができ、また、映
像信号帯域で動作する回路へのノイズの影響も大幅に軽
減できるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例に係るクロック分周回路のブロ
ック図、第２図は同回路の動作を示すタイミング図、第
３図は同回路を応用したテレビジョンカメラのブロック
図である。１〜４；リングカウンタ、５．９；ＡＮＤゲート、６〜
８．１１〜１３．２１〜２４．３１〜３６．４１〜４８
；フリップフロップ、１４，２５゜３７．４９；ＮＡＮ
Ｄゲート

Claims

【特許請求の範囲】

（１）クロック信号を夫々異なる分周比で分周すると共
にそれらの分周比が互いに整数倍とならない複数のリン
グカウンタと、所望する分周数と前記各リングカウンタ
によって得られる分周数との間の誤差分に対応させて選
定された出力段から取り出された前記各リングカウンタ
の出力が同時に所定の状態になったことを検出するデコ
ード手段と、このデコード手段の出力に応じて前記各リ
ングカウンタをリセットするリセット手段とを有するこ
とを特徴とするクロック分周回路。
（２）クロック信号を夫々異なる分周比で分周すると共
にそれらの分周比が互いに素である複数のリングカウン
タと、所望する分周数から１を引いた数を前記各リング
カウンタの分周数で割った際の剰余に１を加算した数を
ｎとしたとき前記各リングカウンタのｎ段目の出力が同
時に所定の状態になったことを検出するデコード手段と
、このデコード手段の出力に応じて前記各リングカウン
タをリセットするリセット手段とを有することを特徴と
するクロック分周回路。