JPH04365221A - 分周回路 - Google Patents
分周回路Info
- Publication number
- JPH04365221A JPH04365221A JP14161591A JP14161591A JPH04365221A JP H04365221 A JPH04365221 A JP H04365221A JP 14161591 A JP14161591 A JP 14161591A JP 14161591 A JP14161591 A JP 14161591A JP H04365221 A JPH04365221 A JP H04365221A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- outputs
- frequency
- counter circuit
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002194 synthesizing effect Effects 0.000 abstract 2
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000003786 synthesis reaction Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル機器に使用
する分周回路に関する。
する分周回路に関する。
【０００２】
【従来の技術】図２は従来の分周回路でデューティ比５
０％出力を得るための構成を示している。この図におい
て、６はクロックが入力されるクロック入力端子、７は
クロック値に基づいて動作周期をカウントするカウンタ
回路であり、必要な分周比を得ている。８は遅延線であ
り、６に入力されたクロックの１／２の時間の遅延量を
有している。９はオア回路によって構成された合成ゲー
トであり、７の出力と８で遅延された出力を合成してい
る。１０は分周出力端子である。
０％出力を得るための構成を示している。この図におい
て、６はクロックが入力されるクロック入力端子、７は
クロック値に基づいて動作周期をカウントするカウンタ
回路であり、必要な分周比を得ている。８は遅延線であ
り、６に入力されたクロックの１／２の時間の遅延量を
有している。９はオア回路によって構成された合成ゲー
トであり、７の出力と８で遅延された出力を合成してい
る。１０は分周出力端子である。
【０００３】以上のように構成された分周回路について
、以下にその動作について説明する。まず、カウンタ回
路７によって必要な分周比が得られる。しかし、分周比
が奇数の場合、出力のデューティ比は、分周比をＮとす
ると、 （｜Ｎ／２｜）／Ｎ しか得られない。このため、遅延線８によって入力クロ
ックの１／２の時間遅延された分周出力を得て、これと
カウンタ出力を合成ゲート９によって合成することでデ
ューティ比５０％の分周出力を得る。このように上記従
来の分周回路では遅延線によってカウンタ出力を遅延す
るとデューティ比５０％の分周出力を得ることができる
。
、以下にその動作について説明する。まず、カウンタ回
路７によって必要な分周比が得られる。しかし、分周比
が奇数の場合、出力のデューティ比は、分周比をＮとす
ると、 （｜Ｎ／２｜）／Ｎ しか得られない。このため、遅延線８によって入力クロ
ックの１／２の時間遅延された分周出力を得て、これと
カウンタ出力を合成ゲート９によって合成することでデ
ューティ比５０％の分周出力を得る。このように上記従
来の分周回路では遅延線によってカウンタ出力を遅延す
るとデューティ比５０％の分周出力を得ることができる
。
【０００４】
【発明が解決しようとする課題】しかしながらこのよう
な従来の分周回路では、遅延線を必要とするため論理回
路のみでは構成できず、集積回路化が困難であるという
問題があった。
な従来の分周回路では、遅延線を必要とするため論理回
路のみでは構成できず、集積回路化が困難であるという
問題があった。
【０００５】本発明は、このような従来の問題を解決す
るものであり、集積回路化が容易な構成を持つ分周回路
を提供することを目的とする。
るものであり、集積回路化が容易な構成を持つ分周回路
を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、位相の１８０°異なる複数のカウンタ回
路を設け、その出力を合成することにより、奇数分周比
の場合にデューティ比５０％の分周出力を論理回路のみ
によって得られるようにしたことを要旨とする。
成するために、位相の１８０°異なる複数のカウンタ回
路を設け、その出力を合成することにより、奇数分周比
の場合にデューティ比５０％の分周出力を論理回路のみ
によって得られるようにしたことを要旨とする。
【０００７】
【作用】本発明によれば、前記構成により奇数分周比の
場合にデューティ比５０％の分周出力を論理回路のみに
よって得られるようにすることにより、ディジタル機器
等において分周回路を集積回路化することができる。
場合にデューティ比５０％の分周出力を論理回路のみに
よって得られるようにすることにより、ディジタル機器
等において分周回路を集積回路化することができる。
【０００８】
【実施例】図１は本発明による分周回路の一実施例を示
すブロック図である。図１において、１はクロック値が
入力されるクロック入力端子である。２は第１のカウン
タ回路としての同相カウンタ回路であり、入力クロック
の立上りのエッジで動作する。３は第２のカウンタ回路
としての逆相カウンタ回路であり、入力クロックの立下
りのエッジで動作する。同相カウンタ回路２の出力と逆
相カウンタ回路３の出力とは互いに１８０°位相が異な
っている。４は論理和回路で構成された合成ゲートであ
り、同相カウンタ回路２及び逆相カウンタ回路３の出力
の論理和を出力する。５は分周されたクロックの出力端
子である。
すブロック図である。図１において、１はクロック値が
入力されるクロック入力端子である。２は第１のカウン
タ回路としての同相カウンタ回路であり、入力クロック
の立上りのエッジで動作する。３は第２のカウンタ回路
としての逆相カウンタ回路であり、入力クロックの立下
りのエッジで動作する。同相カウンタ回路２の出力と逆
相カウンタ回路３の出力とは互いに１８０°位相が異な
っている。４は論理和回路で構成された合成ゲートであ
り、同相カウンタ回路２及び逆相カウンタ回路３の出力
の論理和を出力する。５は分周されたクロックの出力端
子である。
【０００９】次に、かかる構成を有する分周回路の動作
について説明する。この実施例において、クロック入力
端子１より入力されたクロックは同相カウンタ回路２と
逆相カウンタ回路３でそれぞれ分周される。それぞれの
カウンタ回路２及び３の出力のデューティ比は、分周比
をＮとすると、 （｜Ｎ／２｜）／Ｎ しか得られないが、両カウンタ回路２及び３の位相は入
力クロックの１／２の時間ずれているので、カウンタ回
路２、３の出力の論理和を合成ゲート４で生成すること
により、デューティ比５０％のクロックを得ることがで
きる。
について説明する。この実施例において、クロック入力
端子１より入力されたクロックは同相カウンタ回路２と
逆相カウンタ回路３でそれぞれ分周される。それぞれの
カウンタ回路２及び３の出力のデューティ比は、分周比
をＮとすると、 （｜Ｎ／２｜）／Ｎ しか得られないが、両カウンタ回路２及び３の位相は入
力クロックの１／２の時間ずれているので、カウンタ回
路２、３の出力の論理和を合成ゲート４で生成すること
により、デューティ比５０％のクロックを得ることがで
きる。
【００１０】このように、前記実施例によれば、カウン
タ回路２とカウンタ回路３とが互いに逆相で動作するた
め、それらの出力の位相は入力のクロックの１／２の時
間ずれて出力され、それらの論理和をとることによって
分周比が奇数の場合にもデューティ比５０％の分周出力
を論理回路のみで得ることができるという利点を有する
。
タ回路２とカウンタ回路３とが互いに逆相で動作するた
め、それらの出力の位相は入力のクロックの１／２の時
間ずれて出力され、それらの論理和をとることによって
分周比が奇数の場合にもデューティ比５０％の分周出力
を論理回路のみで得ることができるという利点を有する
。
【００１１】
【発明の効果】以上説明したように、本発明によれば、
デューティ比５０％の分周回路を分周比が奇数の場合で
も論理回路のみで実現でき、分周回路を容易に集積回路
化することができるという効果を有する。
デューティ比５０％の分周回路を分周比が奇数の場合で
も論理回路のみで実現でき、分周回路を容易に集積回路
化することができるという効果を有する。
【図１】本発明の一実施例における分周回路の構成を示
すブロック図
すブロック図
【図２】従来の分周回路の概要構成を示すブロック図
１ クロック入力端子
２ 同相カウンタ回路回路
３ 逆相カウンタ回路回路
４ 合成ゲート
５ 分周出力端子
Claims (1)
- 【請求項１】 入力クロックに対して同相で動作する
第１のカウンタ回路と、これに対して１８０°の逆位相
で動作する第２のカウンタ回路と、これらの第１および
第２のカウンタ回路の論理和を求める合成ゲートとを有
し、位相の１８０°異なる複数のカウンタ回路の出力を
合成することにより、奇数分周比の場合にデューティ比
５０％の分周出力を得られるようにした分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14161591A JPH04365221A (ja) | 1991-06-13 | 1991-06-13 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14161591A JPH04365221A (ja) | 1991-06-13 | 1991-06-13 | 分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04365221A true JPH04365221A (ja) | 1992-12-17 |
Family
ID=15296154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14161591A Pending JPH04365221A (ja) | 1991-06-13 | 1991-06-13 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04365221A (ja) |
-
1991
- 1991-06-13 JP JP14161591A patent/JPH04365221A/ja active Pending
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