JP2737607B2 - クロック切替回路 - Google Patents
クロック切替回路Info
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- JP2737607B2 JP2737607B2 JP5197972A JP19797293A JP2737607B2 JP 2737607 B2 JP2737607 B2 JP 2737607B2 JP 5197972 A JP5197972 A JP 5197972A JP 19797293 A JP19797293 A JP 19797293A JP 2737607 B2 JP2737607 B2 JP 2737607B2
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Description
【０００１】
【産業上の利用分野】本発明はクロック切替回路に係
り、特にマスタクロックに同期した複数の互いに位相の
異なるクロックを任意に切替出力するクロック切替回路
に関する。
り、特にマスタクロックに同期した複数の互いに位相の
異なるクロックを任意に切替出力するクロック切替回路
に関する。
【０００２】
【従来の技術】従来より、マスタクロックとマスタクロ
ックを分周したクロックの一方を選択する選択回路の切
替信号（選択信号）を、マスタクロックに同期化させて
生成する同期化回路を有するクロック切替回路が知られ
ている（特開昭６３−２３２６１５号公報）。このクロ
ック切替回路において、マスタクロックを分周した互い
に逆位相の２種類のクロックを切り替える様に構成した
場合の、従来のクロック切替回路の一例の回路系統図を
図３に示す。
ックを分周したクロックの一方を選択する選択回路の切
替信号（選択信号）を、マスタクロックに同期化させて
生成する同期化回路を有するクロック切替回路が知られ
ている（特開昭６３−２３２６１５号公報）。このクロ
ック切替回路において、マスタクロックを分周した互い
に逆位相の２種類のクロックを切り替える様に構成した
場合の、従来のクロック切替回路の一例の回路系統図を
図３に示す。
【０００３】 図３において、分周回路４は図４（Ａ）
に示すマスタクロックＭＣＬＫを例えば２分周して互い
に位相が異なる図４（Ｂ）に示す第１のクロックＣＬＫ
０と同図（Ｃ）に示す第２のクロックＣＬＫ１とを生成
し、これらのクロックＣＬＫ０及びＣＬＫ１をそれぞれ
選択回路６に入力する。
に示すマスタクロックＭＣＬＫを例えば２分周して互い
に位相が異なる図４（Ｂ）に示す第１のクロックＣＬＫ
０と同図（Ｃ）に示す第２のクロックＣＬＫ１とを生成
し、これらのクロックＣＬＫ０及びＣＬＫ１をそれぞれ
選択回路６に入力する。
【０００４】同期化回路５は上記のマスタクロックＭＣ
ＬＫと図４（Ｄ）に示す非同期選択信号ＡＳＹＮＣ Ｓ
ＥＬとが入力され、非同期選択信号ＡＳＹＮＣ ＳＥＬ
をマスタクロックＭＣＬＫに同期させた図４（Ｅ）に示
す如き選択信号ＳＥＬを生成し、これを選択回路６に入
力する。
ＬＫと図４（Ｄ）に示す非同期選択信号ＡＳＹＮＣ Ｓ
ＥＬとが入力され、非同期選択信号ＡＳＹＮＣ ＳＥＬ
をマスタクロックＭＣＬＫに同期させた図４（Ｅ）に示
す如き選択信号ＳＥＬを生成し、これを選択回路６に入
力する。
【０００５】選択回路６は図３に示すように、クロック
ＣＬＫ０、ＣＬＫ１がそれぞれ一方の入力端子に入力さ
れる２入力ＡＮＤ回路６１及び６２と、選択信号ＳＥＬ
をＡＮＤ回路６２の他方の入力端子に供給するインバー
タ６３と、ＡＮＤ回路６１及び６２の出力信号がそれぞ
れ入力される２入力ＯＲ回路６４とより構成されてい
る。
ＣＬＫ０、ＣＬＫ１がそれぞれ一方の入力端子に入力さ
れる２入力ＡＮＤ回路６１及び６２と、選択信号ＳＥＬ
をＡＮＤ回路６２の他方の入力端子に供給するインバー
タ６３と、ＡＮＤ回路６１及び６２の出力信号がそれぞ
れ入力される２入力ＯＲ回路６４とより構成されてい
る。
【０００６】かかる構成のクロック切替回路によれば、
選択信号ＳＥＬがローレベル（Ｌ）のときには、ＡＮＤ
回路６１及び６２のうちＡＮＤ回路６２がゲート「開」
状態とされ、クロックＣＬＫ１がＡＮＤ回路６２及びＯ
Ｒ回路６４を通して選択出力される。一方、選択信号Ｓ
ＥＬがハイレベル（Ｈ）のときには、ＡＮＤ回路６１及
び６２のうちＡＮＤ回路６１がゲート「開」状態とさ
れ、クロックＣＬＫ０がＡＮＤ回路６１及びＯＲ回路６
４を通して選択出力される。
選択信号ＳＥＬがローレベル（Ｌ）のときには、ＡＮＤ
回路６１及び６２のうちＡＮＤ回路６２がゲート「開」
状態とされ、クロックＣＬＫ１がＡＮＤ回路６２及びＯ
Ｒ回路６４を通して選択出力される。一方、選択信号Ｓ
ＥＬがハイレベル（Ｈ）のときには、ＡＮＤ回路６１及
び６２のうちＡＮＤ回路６１がゲート「開」状態とさ
れ、クロックＣＬＫ０がＡＮＤ回路６１及びＯＲ回路６
４を通して選択出力される。
【０００７】このように、従来のクロック切替え回路で
は、クロック切替えのための選択信号ＡＳＹＮＣ ＳＥ
ＬがマスタクロックＭＣＬＫに非同期であっても、同期
化回路５によりマスタクロックＭＣＬＫに同期させた選
択信号ＳＥＬを生成してクロックＣＬＫ０及びＣＬＫ１
の一方を選択することにより、ノイズの発生のないクロ
ック出力を得るようにしている。
は、クロック切替えのための選択信号ＡＳＹＮＣ ＳＥ
ＬがマスタクロックＭＣＬＫに非同期であっても、同期
化回路５によりマスタクロックＭＣＬＫに同期させた選
択信号ＳＥＬを生成してクロックＣＬＫ０及びＣＬＫ１
の一方を選択することにより、ノイズの発生のないクロ
ック出力を得るようにしている。
【０００８】
【発明が解決しようとする課題】しかるに、上記の従来
のクロック切替回路は、マスタクロックＭＣＬＫの立ち
上がりに同期させた単一の選択信号ＳＥＬで、二つのク
ロックＣＬＫ０及びＣＬＫ１の一方を選択する構成であ
るため、ＣＬＫ０からＣＬＫ１へ切替えるために選択信
号ＳＥＬが”Ｈ”から”Ｌ”へ変化した時、ＡＮＤ回路
６１は直ちにゲート「閉」状態に切り替わるが、ＡＮＤ
回路６２はインバータ６３の遅延時間により若干遅れて
ゲート「開」状態に切り替わる。
のクロック切替回路は、マスタクロックＭＣＬＫの立ち
上がりに同期させた単一の選択信号ＳＥＬで、二つのク
ロックＣＬＫ０及びＣＬＫ１の一方を選択する構成であ
るため、ＣＬＫ０からＣＬＫ１へ切替えるために選択信
号ＳＥＬが”Ｈ”から”Ｌ”へ変化した時、ＡＮＤ回路
６１は直ちにゲート「閉」状態に切り替わるが、ＡＮＤ
回路６２はインバータ６３の遅延時間により若干遅れて
ゲート「開」状態に切り替わる。
【０００９】このため、ＣＬＫ１が選択される前にＣＬ
Ｋ０が禁止されることとなり、ＣＬＫ０の立ち下がりが
マスタクロックＭＣＬＫの立ち上がりより若干速い場合
は、図４（Ｆ）にＣ点で示す如く、ＯＲ回路６４から出
力される選択されたクロックＣＬＫにひげ状のグリッチ
ノイズが発生する。
Ｋ０が禁止されることとなり、ＣＬＫ０の立ち下がりが
マスタクロックＭＣＬＫの立ち上がりより若干速い場合
は、図４（Ｆ）にＣ点で示す如く、ＯＲ回路６４から出
力される選択されたクロックＣＬＫにひげ状のグリッチ
ノイズが発生する。
【００１０】 また、選択信号ＳＥＬをマスタクロック
ＭＣＬＫの立ち下がりに同期させるように発生させた場
合も、同様に出力クロックＣＬＫにグリッチノイズが発
生することがある。このように、上記の従来のクロック
切替回路では、単一の選択信号ＳＥＬにより選択回路６
を選択動作させているため、出力クロックＣＬＫにグリ
ッチノイズが発生する可能性があるという問題がある。
ＭＣＬＫの立ち下がりに同期させるように発生させた場
合も、同様に出力クロックＣＬＫにグリッチノイズが発
生することがある。このように、上記の従来のクロック
切替回路では、単一の選択信号ＳＥＬにより選択回路６
を選択動作させているため、出力クロックＣＬＫにグリ
ッチノイズが発生する可能性があるという問題がある。
【００１１】本発明は上記の点に鑑みなされたもので、
クロックを選択する選択回路を動作させる選択信号を、
選択するクロック対応に設けることにより、上記の課題
を解決したクロック切替え回路を提供することを目的と
する。
クロックを選択する選択回路を動作させる選択信号を、
選択するクロック対応に設けることにより、上記の課題
を解決したクロック切替え回路を提供することを目的と
する。
【００１２】
【課題を解決するための手段】本発明は上記の目的を達
成するため、マスタクロックを分周して互いに位相が９
０°異なる、マスタクロックの立上りに同期して交互に
反転する第１のクロックと、マスタクロックの立下りに
同期して交互に反転する第２のクロックを発生する分周
回路と、マスタクロックと非同期選択信号とが入力さ
れ、非同期選択信号をマスタクロックの立下り及び立上
りの一方で非同期選択信号をラッチした第１の選択信号
とマスタクロックの立下り及び立上りの他方で第１の選
択信号の反転信号をラッチした第２の選択信号とを発生
する同期化回路と、第１及び第２のクロックと第１及び
第２の選択信号とが入力され、第１の選択信号が所定論
理値のとき第１のクロックを選択し、第２の選択信号が
所定論理値のとき第２のクロックを選択する選択回路と
を有する構成としたものである。
成するため、マスタクロックを分周して互いに位相が９
０°異なる、マスタクロックの立上りに同期して交互に
反転する第１のクロックと、マスタクロックの立下りに
同期して交互に反転する第２のクロックを発生する分周
回路と、マスタクロックと非同期選択信号とが入力さ
れ、非同期選択信号をマスタクロックの立下り及び立上
りの一方で非同期選択信号をラッチした第１の選択信号
とマスタクロックの立下り及び立上りの他方で第１の選
択信号の反転信号をラッチした第２の選択信号とを発生
する同期化回路と、第１及び第２のクロックと第１及び
第２の選択信号とが入力され、第１の選択信号が所定論
理値のとき第１のクロックを選択し、第２の選択信号が
所定論理値のとき第２のクロックを選択する選択回路と
を有する構成としたものである。
【００１３】
【作用】本発明では、前記同期化回路により非同期選択
信号をマスタクロックに同期させた複数の選択信号を発
生すると共に、その複数の選択信号の前縁又は後縁が複
数のクロックそれぞれの所定の論理値の中央付近の位相
に位置するように発生しているため、前記選択回路がそ
の複数の選択信号の前縁又は後縁で選択クロックを切り
替える切替えタイミングをずらすことができる。
信号をマスタクロックに同期させた複数の選択信号を発
生すると共に、その複数の選択信号の前縁又は後縁が複
数のクロックそれぞれの所定の論理値の中央付近の位相
に位置するように発生しているため、前記選択回路がそ
の複数の選択信号の前縁又は後縁で選択クロックを切り
替える切替えタイミングをずらすことができる。
【００１４】
【実施例】図１は本発明の一実施例の回路系統図、図２
は図１の動作説明用タイムチャートを示す。本実施例の
クロック切替回路は、図１に示すようにマスタクロック
ＭＣＬＫが入力される分周回路１と、マスタクロックＭ
ＣＬＫ及び非同期選択信号ＡＳＹＮＣ ＳＥＬが入力さ
れる同期化回路２と、選択回路３とよりなり、同期化回
路２と選択回路３の構成が従来と異なる。
は図１の動作説明用タイムチャートを示す。本実施例の
クロック切替回路は、図１に示すようにマスタクロック
ＭＣＬＫが入力される分周回路１と、マスタクロックＭ
ＣＬＫ及び非同期選択信号ＡＳＹＮＣ ＳＥＬが入力さ
れる同期化回路２と、選択回路３とよりなり、同期化回
路２と選択回路３の構成が従来と異なる。
【００１５】 分周回路１は従来の分周回路４と同一構
成で、図２（Ａ）に示すマスタクロックＭＣＬＫを２分
周して、互いに９０°位相が異なり、図２（Ｂ）に示す
ようにマスタクロックＭＣＬＫの立上りに同期して交互
に反転する第１のクロックＣＬＫ０と、同図（Ｃ）に示
すようにマスタクロックＭＣＬＫの立下りに同期して交
互に反転する第２のクロックＣＬＫ１とを発生する。
成で、図２（Ａ）に示すマスタクロックＭＣＬＫを２分
周して、互いに９０°位相が異なり、図２（Ｂ）に示す
ようにマスタクロックＭＣＬＫの立上りに同期して交互
に反転する第１のクロックＣＬＫ０と、同図（Ｃ）に示
すようにマスタクロックＭＣＬＫの立下りに同期して交
互に反転する第２のクロックＣＬＫ１とを発生する。
【００１６】同期化回路２は図１に示すように、マスタ
クロックＭＣＬＫの立下りで動作する第１のフリップフ
ロップ２１と、マスタクロックＭＣＬＫの立上りで動作
する第２のフリップフロップ２２とよりなる。フリップ
フロップ２１のＱ出力端子はフリップフロップ２２のＤ
入力端子に接続され、また非同期選択信号ＡＳＹＮＣＳ
ＥＬはフリップフロップ２１のＤ入力端子に供給される
構成とされている。
クロックＭＣＬＫの立下りで動作する第１のフリップフ
ロップ２１と、マスタクロックＭＣＬＫの立上りで動作
する第２のフリップフロップ２２とよりなる。フリップ
フロップ２１のＱ出力端子はフリップフロップ２２のＤ
入力端子に接続され、また非同期選択信号ＡＳＹＮＣＳ
ＥＬはフリップフロップ２１のＤ入力端子に供給される
構成とされている。
【００１７】選択回路３は分周回路１からの第１のクロ
ックＣＬＫ０と同期化回路２からの第１の選択信号ＳＥ
Ｌ０とが入力される第１のＡＮＤ回路３１と、分周回路
２からの第２のクロックＣＬＫ１と同期化回路２からの
第２の選択信号ＳＥＬ１とが入力される第２のＡＮＤ回
路３２と、これらのＡＮＤ回路３１及び３２の両出力信
号が入力される２入力ＯＲ回路３３とよりなる。
ックＣＬＫ０と同期化回路２からの第１の選択信号ＳＥ
Ｌ０とが入力される第１のＡＮＤ回路３１と、分周回路
２からの第２のクロックＣＬＫ１と同期化回路２からの
第２の選択信号ＳＥＬ１とが入力される第２のＡＮＤ回
路３２と、これらのＡＮＤ回路３１及び３２の両出力信
号が入力される２入力ＯＲ回路３３とよりなる。
【００１８】次に、本実施例の動作について図２のタイ
ムチャートと共に説明する。いま、同期化回路２の出力
選択信号ＳＥＬ０が”Ｈ”で、ＳＥＬ１が”Ｌ”である
ものとすると、ＡＮＤ回路３１がゲート「開」状態で、
ＡＮＤ回路３２がゲート「閉」状態とされるため、分周
回路１からの図２（Ｂ）に示す第１のクロックＣＬＫ０
のみが選択されてＯＲ回路３３より出力クロックＣＬＫ
として出力される。
ムチャートと共に説明する。いま、同期化回路２の出力
選択信号ＳＥＬ０が”Ｈ”で、ＳＥＬ１が”Ｌ”である
ものとすると、ＡＮＤ回路３１がゲート「開」状態で、
ＡＮＤ回路３２がゲート「閉」状態とされるため、分周
回路１からの図２（Ｂ）に示す第１のクロックＣＬＫ０
のみが選択されてＯＲ回路３３より出力クロックＣＬＫ
として出力される。
【００１９】ここで、ＣＬＫ１を選択する”Ｈ”の非同
期選択信号ＡＳＹＮＣ ＳＥＬが図２（Ｄ）にａで示す
時点で入力されると、時点ａの直後のマスタクロックＭ
ＣＬＫの立下り入力時点ｔ1で同期化回路２内のフリッ
プフロップ２１が動作して、その時の非同期入力信号Ａ
ＳＹＮＣ ＳＥＬをラッチして、そのラッチしたレベル
と逆極性の”Ｌ”の信号をＱバー出力端子より図２
（Ｅ）に示す如く前記第１の選択信号ＳＥＬ０として出
力する。
期選択信号ＡＳＹＮＣ ＳＥＬが図２（Ｄ）にａで示す
時点で入力されると、時点ａの直後のマスタクロックＭ
ＣＬＫの立下り入力時点ｔ1で同期化回路２内のフリッ
プフロップ２１が動作して、その時の非同期入力信号Ａ
ＳＹＮＣ ＳＥＬをラッチして、そのラッチしたレベル
と逆極性の”Ｌ”の信号をＱバー出力端子より図２
（Ｅ）に示す如く前記第１の選択信号ＳＥＬ０として出
力する。
【００２０】そして、時点ｔ1に続くマスタクロックＭ
ＣＬＫの半周期後の時点ｔ2でフリップフロップ２２が
動作し、その時のフリップフロップ２１のＱ出力信号レ
ベル”Ｈ”をラッチして、”Ｈ”の信号をそのＱ出力端
子から図２（Ｆ）に示す如く前記第２の選択信号ＳＥＬ
１として出力する。
ＣＬＫの半周期後の時点ｔ2でフリップフロップ２２が
動作し、その時のフリップフロップ２１のＱ出力信号レ
ベル”Ｈ”をラッチして、”Ｈ”の信号をそのＱ出力端
子から図２（Ｆ）に示す如く前記第２の選択信号ＳＥＬ
１として出力する。
【００２１】これにより、時点ｔ1でＡＮＤ回路３１が
ゲート「閉」状態とされてクロックＣＬＫ０の選択を禁
止した後、時点ｔ2でＡＮＤ回路３２がゲート「開」状
態とされるため、時点ｔ2以降クロックＣＬＫ１がＡＮ
Ｄ回路３２及びＯＲ回路３３をそれぞれ通して出力クロ
ックＣＬＫとして取り出される。
ゲート「閉」状態とされてクロックＣＬＫ０の選択を禁
止した後、時点ｔ2でＡＮＤ回路３２がゲート「開」状
態とされるため、時点ｔ2以降クロックＣＬＫ１がＡＮ
Ｄ回路３２及びＯＲ回路３３をそれぞれ通して出力クロ
ックＣＬＫとして取り出される。
【００２２】ここで、上記の選択信号ＳＥＬ０が立下る
時点（後縁）ｔ1は図２（Ｂ）に示すように、クロック
ＣＬＫ０が”Ｌ”である期間の略中央の位置であり、ま
た、上記の選択信号ＳＥＬ１が立上る時点（前縁）ｔ2
は図２（Ｃ）に示すように、クロックＣＬＫ１が”Ｌ”
である期間の略中央の位置である。
時点（後縁）ｔ1は図２（Ｂ）に示すように、クロック
ＣＬＫ０が”Ｌ”である期間の略中央の位置であり、ま
た、上記の選択信号ＳＥＬ１が立上る時点（前縁）ｔ2
は図２（Ｃ）に示すように、クロックＣＬＫ１が”Ｌ”
である期間の略中央の位置である。
【００２３】従って、上記の時点ｔ1からｔ2までの期間
は、ＡＮＤ回路３１及び３２はいずれもゲート「閉」状
態で出力クロックＣＬＫは”Ｌ”であり、マスタクロッ
クＭＣＬＫの立下り時点ｔ1でクロックＣＬＫ１の立下
りが一致していなくても、その後の時点ｔ2で選択回路
３で選択されるクロックがＣＬＫ０からＣＬＫ１に切り
替わるため、その切替時点で図２（Ｇ）に示す如くグリ
ッチノイズは発生することはない。
は、ＡＮＤ回路３１及び３２はいずれもゲート「閉」状
態で出力クロックＣＬＫは”Ｌ”であり、マスタクロッ
クＭＣＬＫの立下り時点ｔ1でクロックＣＬＫ１の立下
りが一致していなくても、その後の時点ｔ2で選択回路
３で選択されるクロックがＣＬＫ０からＣＬＫ１に切り
替わるため、その切替時点で図２（Ｇ）に示す如くグリ
ッチノイズは発生することはない。
【００２４】その後、ＣＬＫ０を選択するために図２
（Ｄ）にｂで示す時点で非同期選択信号ＡＳＹＮＣ Ｓ
ＥＬが”Ｌ”とされると、その直後のマスタクロックＭ
ＣＬＫの立下り時点ｔ3でフリップフロップ２１が動作
し、そのＱバー出力端子から取り出される選択信号ＳＥ
Ｌ０が図２（Ｅ）に示す如く”Ｈ”に立上る。また、時
点ｔ3直後のマスタクロックＭＣＬＫの立上り時点ｔ4で
フリップフロップ２２が動作し、そのＱ出力端子から取
り出される選択信号ＳＥＬ１が図２（Ｆ）に示す如く”
Ｌ”に立下る。
（Ｄ）にｂで示す時点で非同期選択信号ＡＳＹＮＣ Ｓ
ＥＬが”Ｌ”とされると、その直後のマスタクロックＭ
ＣＬＫの立下り時点ｔ3でフリップフロップ２１が動作
し、そのＱバー出力端子から取り出される選択信号ＳＥ
Ｌ０が図２（Ｅ）に示す如く”Ｈ”に立上る。また、時
点ｔ3直後のマスタクロックＭＣＬＫの立上り時点ｔ4で
フリップフロップ２２が動作し、そのＱ出力端子から取
り出される選択信号ＳＥＬ１が図２（Ｆ）に示す如く”
Ｌ”に立下る。
【００２５】これにより、時点ｔ3でＡＮＤ回路３１が
ゲート「開」状態とされてクロックＣＬＫ０が選択さ
れ、その後の時点ｔ4でＡＮＤ回路３２がゲート「閉」
状態とされてクロックＣＬＫ１の選択を禁止する。ここ
で、上記の選択信号ＳＥＬ０が立上る時点（前縁）ｔ3
は図２（Ｂ）に示すように、クロックＣＬＫ０が”Ｌ”
である期間の略中央の位置であり、また、上記の選択信
号ＳＥＬ１が立下る時点（後縁）ｔ4は図２（Ｃ）に示
すように、クロックＣＬＫ１が”Ｌ”である期間の略中
央の位置である。従って、上記のクロックＣＬＫ１から
ＣＬＬＫ２の切替時もグリッチノイズが発生することは
ない。
ゲート「開」状態とされてクロックＣＬＫ０が選択さ
れ、その後の時点ｔ4でＡＮＤ回路３２がゲート「閉」
状態とされてクロックＣＬＫ１の選択を禁止する。ここ
で、上記の選択信号ＳＥＬ０が立上る時点（前縁）ｔ3
は図２（Ｂ）に示すように、クロックＣＬＫ０が”Ｌ”
である期間の略中央の位置であり、また、上記の選択信
号ＳＥＬ１が立下る時点（後縁）ｔ4は図２（Ｃ）に示
すように、クロックＣＬＫ１が”Ｌ”である期間の略中
央の位置である。従って、上記のクロックＣＬＫ１から
ＣＬＬＫ２の切替時もグリッチノイズが発生することは
ない。
【００２６】このように、本実施例によれば、複数のク
ロックをグリッチノイズを発生させることなく切り替え
ることができるとともに、マスタクロックＭＣＬＫの２
倍の周波数のクロックがなくても、マスタクロックＭＣ
ＬＫの半周期単位でＣＬＫ０とＣＬＫ１のクロックの切
替えができる。
ロックをグリッチノイズを発生させることなく切り替え
ることができるとともに、マスタクロックＭＣＬＫの２
倍の周波数のクロックがなくても、マスタクロックＭＣ
ＬＫの半周期単位でＣＬＫ０とＣＬＫ１のクロックの切
替えができる。
【００２７】なお、本発明は上記の実施例に限定される
ものではなく、例えば分周回路１はマスタクロックを互
いに９０°ずつ位相が異なる４相のクロックに分周する
構成とし、同期化回路２はこれら４相のクロックのうち
それぞれ対応するクロックの所定論理値の略中央付近の
位置で、かつ、マスタクロックに同期して変化する４相
の選択信号を発生する構成とし、これにより４相のクロ
ックのうち任意の一のクロックを選択回路で選択するよ
うに構成することもできるものである。
ものではなく、例えば分周回路１はマスタクロックを互
いに９０°ずつ位相が異なる４相のクロックに分周する
構成とし、同期化回路２はこれら４相のクロックのうち
それぞれ対応するクロックの所定論理値の略中央付近の
位置で、かつ、マスタクロックに同期して変化する４相
の選択信号を発生する構成とし、これにより４相のクロ
ックのうち任意の一のクロックを選択回路で選択するよ
うに構成することもできるものである。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
選択回路が複数の選択信号の前縁又は後縁で選択クロッ
クを切り替える切替えタイミングを、対応するクロック
の所定論理値になるようにずらしたため、複数のクロッ
クをグリッチノイズを発生させることなく切り替えるこ
とができる。また、本発明によれば、マスタクロックの
半周期単位でクロックの切替えができる。
選択回路が複数の選択信号の前縁又は後縁で選択クロッ
クを切り替える切替えタイミングを、対応するクロック
の所定論理値になるようにずらしたため、複数のクロッ
クをグリッチノイズを発生させることなく切り替えるこ
とができる。また、本発明によれば、マスタクロックの
半周期単位でクロックの切替えができる。
【図１】本発明の一実施例の回路系統図である。
【図２】図１の動作説明用タイムチャートである。
【図３】従来の一例の回路系統図である。
【図４】図３の動作説明用タイムチャートである。
１ 分周回路 ２ 同期化回路 ３ 選択回路 ２１、２２ フリップフロップ ３１、３２ ＡＮＤ回路 ３３ ＯＲ回路
Claims (1)
- 【請求項１】 マスタクロックを分周して互いに位相が
９０°異なる、前記マスタクロックの立上りに同期して
交互に反転する第１のクロックと、前記マスタクロック
の立下りに同期して交互に反転する第２のクロックを発
生する分周回路と、 該マスタクロックと非同期選択信号とが入力され、該非
同期選択信号を該マスタクロックの立下り及び立上りの
一方で該非同期選択信号をラッチした第１の選択信号と
該マスタクロックの立下り及び立上りの他方で該第１の
選択信号の反転信号をラッチした第２の選択信号とを発
生する同期化回路と、 前記第１及び第２のクロックと前記第１及び第２の選択
信号とが入力され、該第１の選択信号が所定論理値のと
き前記第１のクロックを選択し、前記第２の選択信号が
所定論理値のとき前記第２のクロックを選択する選択回
路とを有することを特徴とするクロック切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5197972A JP2737607B2 (ja) | 1993-07-15 | 1993-07-15 | クロック切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5197972A JP2737607B2 (ja) | 1993-07-15 | 1993-07-15 | クロック切替回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0738398A JPH0738398A (ja) | 1995-02-07 |
| JP2737607B2 true JP2737607B2 (ja) | 1998-04-08 |
Family
ID=16383391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5197972A Expired - Fee Related JP2737607B2 (ja) | 1993-07-15 | 1993-07-15 | クロック切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737607B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004102799A (ja) | 2002-09-11 | 2004-04-02 | Nec Electronics Corp | レジスタファイル及びレジスタファイルの設計方法 |
| JP4745127B2 (ja) | 2006-05-23 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | クロック切替回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5616925A (en) * | 1979-07-19 | 1981-02-18 | Fujitsu Ltd | Control system for clock switching |
| JPH03192923A (ja) * | 1989-12-22 | 1991-08-22 | Nec Corp | クロック発生回路 |
-
1993
- 1993-07-15 JP JP5197972A patent/JP2737607B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0738398A (ja) | 1995-02-07 |
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