JPH05167438A - 同期回路 - Google Patents
同期回路Info
- Publication number
- JPH05167438A JPH05167438A JP3331848A JP33184891A JPH05167438A JP H05167438 A JPH05167438 A JP H05167438A JP 3331848 A JP3331848 A JP 3331848A JP 33184891 A JP33184891 A JP 33184891A JP H05167438 A JPH05167438 A JP H05167438A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- reference signal
- logic element
- circuit
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 同期回路において、遅延を利用することとデ
ジタル回路のみで構成することにより、周波数をかえず
に同期をとり簡単な回路構成とする。 【構成】 遅延素子２と反転論理素子３，論理素子４お
よびラッチ素子５を組み合わせた基本回路１をいくつか
接続する。そして、その中のどれか１つが基準信号ＦR
の立ち上がり又は立ち下がりにおいて、基準信号ＦR と
同期をとりたい信号Ｓ0と，その信号を遅延し反転させ
た信号Ｓx′が同レベルになるような信号を選び出せる
ようにすることによって、最大誤差が遅延時間分あるが
十分に実用的な同期信号Ｓoutを得る。
ジタル回路のみで構成することにより、周波数をかえず
に同期をとり簡単な回路構成とする。 【構成】 遅延素子２と反転論理素子３，論理素子４お
よびラッチ素子５を組み合わせた基本回路１をいくつか
接続する。そして、その中のどれか１つが基準信号ＦR
の立ち上がり又は立ち下がりにおいて、基準信号ＦR と
同期をとりたい信号Ｓ0と，その信号を遅延し反転させ
た信号Ｓx′が同レベルになるような信号を選び出せる
ようにすることによって、最大誤差が遅延時間分あるが
十分に実用的な同期信号Ｓoutを得る。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル回路におい
てある信号の立ち上がり又は立ち下がりに対して同期を
とる電気回路に関し、特に信号の遅延を利用して基準信
号の立ち上がり又は立ち下がり（エッジともいう）に同
期した信号を取り出すようにした同期回路に関するもの
である。
てある信号の立ち上がり又は立ち下がりに対して同期を
とる電気回路に関し、特に信号の遅延を利用して基準信
号の立ち上がり又は立ち下がり（エッジともいう）に同
期した信号を取り出すようにした同期回路に関するもの
である。
【０００２】
【従来の技術】従来、この種の回路としては図３に示す
ものがある。この回路は、図３に示すように、基準信号
ｆR とそれと同期を取りたい信号の位相を比較する位相
比較器１０と、位相差の情報を電圧に変換するループフ
ィルタ１１と、入力電圧に応じた周波数の信号を出力す
る電圧制御発振器つまりＶＣＯ１２から構成されてお
り、その動作は次の通りである。
ものがある。この回路は、図３に示すように、基準信号
ｆR とそれと同期を取りたい信号の位相を比較する位相
比較器１０と、位相差の情報を電圧に変換するループフ
ィルタ１１と、入力電圧に応じた周波数の信号を出力す
る電圧制御発振器つまりＶＣＯ１２から構成されてお
り、その動作は次の通りである。
【０００３】すなわち、ＶＣＯ１２の出力する信号が基
準信号ｆR と位相が合っていない時、位相比較器１０は
その位相差の情報を含んだ信号を検出してループフィル
タ１１に送る。そして、このループフィルタ１１がそれ
に応じて出力電圧を変えるとともに、ＶＣＯ１２がその
電圧に応じて出力信号を変えることにより、このＶＣＯ
１２の出力信号と基準信号ｆR との位相が合うまで行う
ようになっている。
準信号ｆR と位相が合っていない時、位相比較器１０は
その位相差の情報を含んだ信号を検出してループフィル
タ１１に送る。そして、このループフィルタ１１がそれ
に応じて出力電圧を変えるとともに、ＶＣＯ１２がその
電圧に応じて出力信号を変えることにより、このＶＣＯ
１２の出力信号と基準信号ｆR との位相が合うまで行う
ようになっている。
【０００４】
【発明が解決しようとする課題】しかし、従来の同期回
路は以上のように構成されているので、アナログ回路が
含まれていて回路が複雑になり、またＶＣＯから出力さ
れる信号の周波数が変化するという問題点があった。
路は以上のように構成されているので、アナログ回路が
含まれていて回路が複雑になり、またＶＣＯから出力さ
れる信号の周波数が変化するという問題点があった。
【０００５】本発明は上記のような問題点を解消するた
めになされたもので、デジタル回路のみで構成でき、周
波数を変えずに基準信号の立ち上がり又は立ち下がりに
同期の合った信号を得ることを目的としている。
めになされたもので、デジタル回路のみで構成でき、周
波数を変えずに基準信号の立ち上がり又は立ち下がりに
同期の合った信号を得ることを目的としている。
【０００６】
【課題を解決するための手段】本発明に係る同期回路
は、遅延素子と論理素子およびラッチ素子を組み合わせ
た基本回路を必要な数だけ接続して、１段目に所望の周
波数をもつ信号を入力したとき、基本回路を通過した分
だけ遅れた信号の内、基準信号の立ち上がり又は立ち下
がりに一番近い所（最大は基本遅延時間分）で立ち上が
る又は立ち下がる信号のみを出力することにより、周波
数を変えずに同期をとり、かつデジタル回路のみで構成
できるようにしたものである。
は、遅延素子と論理素子およびラッチ素子を組み合わせ
た基本回路を必要な数だけ接続して、１段目に所望の周
波数をもつ信号を入力したとき、基本回路を通過した分
だけ遅れた信号の内、基準信号の立ち上がり又は立ち下
がりに一番近い所（最大は基本遅延時間分）で立ち上が
る又は立ち下がる信号のみを出力することにより、周波
数を変えずに同期をとり、かつデジタル回路のみで構成
できるようにしたものである。
【０００７】
【作用】本発明における基本回路は、そこに入力される
信号と遅延させ反転させた信号の論理積（または反転論
理和）を基準信号の立ち上がり又は立ち下がりでラッチ
すると、基準信号が立ち上がった又は立ち下がった時の
信号のレベルと遅延し反転した信号のレベルが等しい場
合のみ次の基準信号の立ち上がり又は立ち上がりが来る
までラッチの出力は正となり、このラッチ信号と入力信
号で論理積を取って出力する。従って、この基本回路を
基準信号の周期と遅延時間を考慮した数だけ直列接続し
ておけば、上記の条件になった基本回路のみから有効な
信号が出て来るので、それぞれの基本回路からの信号の
論理和を取れば、有効な信号つまり基準信号と同期の取
れた信号が取り出せる。
信号と遅延させ反転させた信号の論理積（または反転論
理和）を基準信号の立ち上がり又は立ち下がりでラッチ
すると、基準信号が立ち上がった又は立ち下がった時の
信号のレベルと遅延し反転した信号のレベルが等しい場
合のみ次の基準信号の立ち上がり又は立ち上がりが来る
までラッチの出力は正となり、このラッチ信号と入力信
号で論理積を取って出力する。従って、この基本回路を
基準信号の周期と遅延時間を考慮した数だけ直列接続し
ておけば、上記の条件になった基本回路のみから有効な
信号が出て来るので、それぞれの基本回路からの信号の
論理和を取れば、有効な信号つまり基準信号と同期の取
れた信号が取り出せる。
【０００８】
【実施例】以下、本発明の一実施例を図について説明す
る。図１において、１は反復される単位である基本回路
であり、この基本回路１は基準信号ＦR と同期を取るべ
き所望周波数の信号Ｓ0 が入力される遅延素子２と，反
転論理素子３と，論理素子４と，ラッチ素子５と，論理
素子６から構成されている。
る。図１において、１は反復される単位である基本回路
であり、この基本回路１は基準信号ＦR と同期を取るべ
き所望周波数の信号Ｓ0 が入力される遅延素子２と，反
転論理素子３と，論理素子４と，ラッチ素子５と，論理
素子６から構成されている。
【０００９】ここで、論理素子４は遅延素子２で遅延し
た信号が反転論理素子３にて反転された信号Ｓx′と入
力信号Ｓ0そのものを入力とし、この２つの入力が同レ
ベルの時有効な選択信号を出すためのものであり、ラッ
チ素子５はその制御入力端子Ｃｋに基準信号ＦR を入力
とし、基準信号ＦR の立ち上がり又は立ち下がり時に論
理素子４からの選択信号をラッチするものである。論理
素子６はラッチ素子５から有効な選択信号が来たとき信
号Ｓx(x=0,1・・・n)を通過させるような論理素子である。
た信号が反転論理素子３にて反転された信号Ｓx′と入
力信号Ｓ0そのものを入力とし、この２つの入力が同レ
ベルの時有効な選択信号を出すためのものであり、ラッ
チ素子５はその制御入力端子Ｃｋに基準信号ＦR を入力
とし、基準信号ＦR の立ち上がり又は立ち下がり時に論
理素子４からの選択信号をラッチするものである。論理
素子６はラッチ素子５から有効な選択信号が来たとき信
号Ｓx(x=0,1・・・n)を通過させるような論理素子である。
【００１０】また、７は論理素子６からそのまま通過し
てきた信号Ｓx を出すような論理素子であり、８は前記
基本回路１と同様な素子からなる２段目の基本回路、９
は同じくｎ段目の基本回路である。なお、上記信号Ｓ
x(x=0,1・・・n)は入力信号Ｓ0 が各段の基本回路１，８〜
９のそれぞれの遅延素子２を通過した後の信号を表して
いる。また遅延素子２は何らかの論理素子（回路）と兼
ねていても良い。
てきた信号Ｓx を出すような論理素子であり、８は前記
基本回路１と同様な素子からなる２段目の基本回路、９
は同じくｎ段目の基本回路である。なお、上記信号Ｓ
x(x=0,1・・・n)は入力信号Ｓ0 が各段の基本回路１，８〜
９のそれぞれの遅延素子２を通過した後の信号を表して
いる。また遅延素子２は何らかの論理素子（回路）と兼
ねていても良い。
【００１１】次に動作について説明する。ここでは基準
信号の立ち上がりに同期して立ち上がる信号について説
明するが、立ち上がりに同期して立ち下がる信号や，立
ち下がりに同期して立ち上がる信号，立ち下がりに同期
して立ち下がる信号においても同様に適用可能である。
ここでは、論理素子４として論理積回路を、論理素子６
として論理積回路を、論理素子７として論理和回路を用
いることとする。基準信号ＦR と同期を取るべき信号Ｓ
xと，その信号が遅延素子２と反転論理素子３を通過し
た信号Ｓx′を論理素子４で論理積を取ると、基準信号
ＦR の立ち上がりに対して、図２の(a)や(c)に示すよう
なときはロー（LOW）レベルの信号がラッチ素子５によ
ってラッチされるので、論理素子６は次の基準信号の立
ち上がりがくるまではローレベルの出力が出る。
信号の立ち上がりに同期して立ち上がる信号について説
明するが、立ち上がりに同期して立ち下がる信号や，立
ち下がりに同期して立ち上がる信号，立ち下がりに同期
して立ち下がる信号においても同様に適用可能である。
ここでは、論理素子４として論理積回路を、論理素子６
として論理積回路を、論理素子７として論理和回路を用
いることとする。基準信号ＦR と同期を取るべき信号Ｓ
xと，その信号が遅延素子２と反転論理素子３を通過し
た信号Ｓx′を論理素子４で論理積を取ると、基準信号
ＦR の立ち上がりに対して、図２の(a)や(c)に示すよう
なときはロー（LOW）レベルの信号がラッチ素子５によ
ってラッチされるので、論理素子６は次の基準信号の立
ち上がりがくるまではローレベルの出力が出る。
【００１２】しかし、図２の(b) に示すようなタイミン
グであると、ハイ（HIGH）レベルの信号がラッチ素子５
でラッチされるので、その時の信号Ｓx が出力される。
つまり、基準信号との差が最大遅延時間分しか離れてい
ない信号Ｓx が基準信号ＦRの周期と遅延時間を考慮し
た数だけ接続された基本回路のどれか１つの図２の(b)
のタイミングになった基本回路から出力される。最後に
論理素子７によってローレベルの信号は無視されて、遅
延時間分の誤差ならば影響の無いシステムには十分に実
用的な基準信号に同期のとれた信号Ｓoutが得られる。
グであると、ハイ（HIGH）レベルの信号がラッチ素子５
でラッチされるので、その時の信号Ｓx が出力される。
つまり、基準信号との差が最大遅延時間分しか離れてい
ない信号Ｓx が基準信号ＦRの周期と遅延時間を考慮し
た数だけ接続された基本回路のどれか１つの図２の(b)
のタイミングになった基本回路から出力される。最後に
論理素子７によってローレベルの信号は無視されて、遅
延時間分の誤差ならば影響の無いシステムには十分に実
用的な基準信号に同期のとれた信号Ｓoutが得られる。
【００１３】
【発明の効果】以上のように本発明によれば、遅延素子
と論理素子およびラッチ素子を組み合わせた基本回路を
必要な数だけ接続し、その遅延を利用してデジタル回路
のみで構成できるので、回路を簡単にでき、任意の周波
数に固定したまま同期を取ることができる。
と論理素子およびラッチ素子を組み合わせた基本回路を
必要な数だけ接続し、その遅延を利用してデジタル回路
のみで構成できるので、回路を簡単にでき、任意の周波
数に固定したまま同期を取ることができる。
【図１】本発明の一実施例による同期回路の構成図であ
る。
る。
【図２】本発明の一実施例を説明するために用いたタイ
ミング図である。
ミング図である。
【図３】従来の同期回路のブロック図である。
１ 基本回路 ２ 遅延素子 ３ 反転論理素子 ４，６，７ 論理素子 ５ ラッチ素子
Claims (2)
- 【請求項１】 遅延素子と論理素子およびラッチ素子を
組み合わせた基本回路を所定の数だけ直列に接続し、１
段目の基本回路に所望の周波数をもつ信号を入力し、か
つ基本回路の各ラッチ素子の制御入力に共通に基準信号
を加えて、各基本回路のうちのどれか１つが基準信号の
一方の立ち上がり又は立ち下がりにおいて該基準信号と
同期を取るべき信号と，その信号を遅延し反転させた信
号が同レベルになるような信号を選び出すことにより、
その基準信号の立ち上がり又は立ち下がりに同期した信
号を取り出すようにしたことを特徴とする同期回路。 - 【請求項２】 請求項１において基本回路は、所望の周
波数をもつ入力信号を遅延する遅延素子と、該遅延素子
で遅延した信号を反転する反転論理素子と、該反転論理
素子の信号と前記入力信号を入力し、その２つの信号が
同レベルのとき有効な選択信号を出力する論理素子と、
基準信号を制御入力に加えてその基準信号の立ち上がり
又は立ち下がりで前記論理素子からの選択信号をラッチ
するラッチ素子と、該ラッチ素子から有効な選択信号が
来た時それに基づき信号を通過させる論理素子から構成
されることを特徴とする同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3331848A JPH05167438A (ja) | 1991-12-16 | 1991-12-16 | 同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3331848A JPH05167438A (ja) | 1991-12-16 | 1991-12-16 | 同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05167438A true JPH05167438A (ja) | 1993-07-02 |
Family
ID=18248336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3331848A Pending JPH05167438A (ja) | 1991-12-16 | 1991-12-16 | 同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05167438A (ja) |
-
1991
- 1991-12-16 JP JP3331848A patent/JPH05167438A/ja active Pending
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