JPH07202657A - ディジタル遅延線 - Google Patents
ディジタル遅延線Info
- Publication number
- JPH07202657A JPH07202657A JP6256087A JP25608794A JPH07202657A JP H07202657 A JPH07202657 A JP H07202657A JP 6256087 A JP6256087 A JP 6256087A JP 25608794 A JP25608794 A JP 25608794A JP H07202657 A JPH07202657 A JP H07202657A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- multiplexer
- delay
- output
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は所定の期間を有する入力信号に対し
て１／ｎ時間によって遅延されたプログラマブルディジ
タル遅延線を実現することを目的とする。 【構成】 ディジタル遅延線は入力信号期間の１／ｎに
よって相互に位相シフトされる同じ期間をもつｎ信号で
ある周期的な入力信号から供給する。直列にｍ遅延構成
要素を各々含み、マルチプレクサの入力に接続される遅
延構成要素の各出力を含むｎセルを含む。入力信号の位
相とｎセルの出力位相を比較する。各比較に１つのマル
チプレクサの出力を補正する。
て１／ｎ時間によって遅延されたプログラマブルディジ
タル遅延線を実現することを目的とする。 【構成】 ディジタル遅延線は入力信号期間の１／ｎに
よって相互に位相シフトされる同じ期間をもつｎ信号で
ある周期的な入力信号から供給する。直列にｍ遅延構成
要素を各々含み、マルチプレクサの入力に接続される遅
延構成要素の各出力を含むｎセルを含む。入力信号の位
相とｎセルの出力位相を比較する。各比較に１つのマル
チプレクサの出力を補正する。
Description
【０００１】
【産業上の利用分野】本発明はディジタル遅延線に関
し、特に位相同期回路（ＰＬＬ）システムの電圧制御発
振器（ＶＣＯ）に使用されるディジタル遅延線に関す
る。
し、特に位相同期回路（ＰＬＬ）システムの電圧制御発
振器（ＶＣＯ）に使用されるディジタル遅延線に関す
る。
【０００２】
【従来の技術】図１は従来のディジタルＶＣＯの一例の
構成を示す図である。発振器は水晶発振器によって供給
される周波数ｆｘをもつ、例えば２７０ＭＨｚの周波数
をもつ同期信号によって制御される。同期信号はレジス
タ１の同期入力端に供給される。レジスタまたはメモリ
の参照番号２及び３はＶＣＯの制御信号によって調節さ
れるプログラマブル各々の値Ｑ及びＰを格納する。レジ
スタ２の内容は同期率でレジスタ１の入力Ｄに加算器４
を介して供給される。レジスタ１の出力Ｑはディジタル
比較器５の第１の入力端に、かつ加算器４の第２の入力
端に各々供給される。比較器５の第２の入力端にはレジ
スタ３の出力Ｐが供給され、比較器の出力は所定の信号
ＣＬＫであり、レジスタ１のリセット入力端に供給され
る。レジスタ１及び加算器４は各同期パルスｆｘで値Ｑ
によって増加されるアキュムレータを形成する。それ
で、値Ｑの乗数が値Ｐに達する時、比較器はパルス信号
ＣＬＫを出力する。よって、この信号は周波数ＦCLK ＝
（Ｑ／Ｐ）ｆｘを有する。もちろん、これはＰがＱより
高いこと及びさらに２Ｑより高いことに関係する。しか
しながら、実際にこの回路はＱ／Ｐより高い整数値によ
って、Ｑ／Ｐによって乗算された周波数ｆｘを供給され
ない。言い換えれば、周波数ｆｘの期間での大きさの同
じ値のジッタである。
構成を示す図である。発振器は水晶発振器によって供給
される周波数ｆｘをもつ、例えば２７０ＭＨｚの周波数
をもつ同期信号によって制御される。同期信号はレジス
タ１の同期入力端に供給される。レジスタまたはメモリ
の参照番号２及び３はＶＣＯの制御信号によって調節さ
れるプログラマブル各々の値Ｑ及びＰを格納する。レジ
スタ２の内容は同期率でレジスタ１の入力Ｄに加算器４
を介して供給される。レジスタ１の出力Ｑはディジタル
比較器５の第１の入力端に、かつ加算器４の第２の入力
端に各々供給される。比較器５の第２の入力端にはレジ
スタ３の出力Ｐが供給され、比較器の出力は所定の信号
ＣＬＫであり、レジスタ１のリセット入力端に供給され
る。レジスタ１及び加算器４は各同期パルスｆｘで値Ｑ
によって増加されるアキュムレータを形成する。それ
で、値Ｑの乗数が値Ｐに達する時、比較器はパルス信号
ＣＬＫを出力する。よって、この信号は周波数ＦCLK ＝
（Ｑ／Ｐ）ｆｘを有する。もちろん、これはＰがＱより
高いこと及びさらに２Ｑより高いことに関係する。しか
しながら、実際にこの回路はＱ／Ｐより高い整数値によ
って、Ｑ／Ｐによって乗算された周波数ｆｘを供給され
ない。言い換えれば、周波数ｆｘの期間での大きさの同
じ値のジッタである。
【０００３】発振器の正確さを増加するために及びジッ
タを減らすために、周波数ｆｘが増加されるかまたは周
波数ＦCLK は発振器の出力でスムーズである。両方の場
合で、これは水晶周波数を乗算するために、または発振
器のジッタをろ波するためにアナログＰＬＬの加算に関
係する。そのようなアナログループの使用はディジタル
ＶＣＯの実現に反する。
タを減らすために、周波数ｆｘが増加されるかまたは周
波数ＦCLK は発振器の出力でスムーズである。両方の場
合で、これは水晶周波数を乗算するために、または発振
器のジッタをろ波するためにアナログＰＬＬの加算に関
係する。そのようなアナログループの使用はディジタル
ＶＣＯの実現に反する。
【０００４】この問題点を解決するために、すでに従来
例（例えば半導体のＩＥＥＥジャーナルＶｏｌ．２５，
Ｎｏ．６、１９９０年１２月、ＰＰ１３８５〜１３９
４）、図２に示すように、一致する期間の１／ｎによっ
て位相シフトされる複数の信号が位相１、位相２・・・
位相ｎの各々の信号を供給するために水晶の周波数ｆｘ
で信号から供給される。そして、図３に示すように、も
し位相ｉが信号ＣＬＫの１つの期間を供給されるために
使用されれば、位相ｉ＋１信号（又は他の信号）は次の
期間に生じるように使用される。この場合、正確さ又は
ジッタは位相の数によって分割される入力信号の期間に
相当する。
例（例えば半導体のＩＥＥＥジャーナルＶｏｌ．２５，
Ｎｏ．６、１９９０年１２月、ＰＰ１３８５〜１３９
４）、図２に示すように、一致する期間の１／ｎによっ
て位相シフトされる複数の信号が位相１、位相２・・・
位相ｎの各々の信号を供給するために水晶の周波数ｆｘ
で信号から供給される。そして、図３に示すように、も
し位相ｉが信号ＣＬＫの１つの期間を供給されるために
使用されれば、位相ｉ＋１信号（又は他の信号）は次の
期間に生じるように使用される。この場合、正確さ又は
ジッタは位相の数によって分割される入力信号の期間に
相当する。
【０００５】図４に示すように、ｎ位相は例えば信号Ｃ
ＬＫを生じるために使用されるマルチプレクサ１０のｎ
入力にもたらすことができる。マルチプレクサ１０は周
波数シフトを提供するために可変周波数Ｆｓで走査され
る。周波数Ｆｓは直接にＰＬＬに通常集積されたフィル
タステージから入力される補正変数に比例される。ビッ
ト率の倍率器１１（ＢＲＭ）には走査信号での補正値が
供給される。倍率器１１の出力はアップダウンカウンタ
（ＵＤＣ）１２に供給され、アップカウンタ又はダウン
カウンタの動作はフィルタの補正値の信号ビットである
重要さを示すビットによって検出される。
ＬＫを生じるために使用されるマルチプレクサ１０のｎ
入力にもたらすことができる。マルチプレクサ１０は周
波数シフトを提供するために可変周波数Ｆｓで走査され
る。周波数Ｆｓは直接にＰＬＬに通常集積されたフィル
タステージから入力される補正変数に比例される。ビッ
ト率の倍率器１１（ＢＲＭ）には走査信号での補正値が
供給される。倍率器１１の出力はアップダウンカウンタ
（ＵＤＣ）１２に供給され、アップカウンタ又はダウン
カウンタの動作はフィルタの補正値の信号ビットである
重要さを示すビットによって検出される。
【０００６】
【発明が解決しようとする課題】そのようなシステムに
おいて、１つの問題点は信号ｆｘから位相シフトされた
ｎ信号に存在する。現在、前述の方法の説明でリングカ
ウンタによって供給され得るｎシフト信号を示す。しか
しながら、このリングカウンタの周波数は製造工程、温
度及び電圧変数の変動の独立するように制御しなければ
ならない。更には、この制御ステップはアナログ技術の
使用を必要となる。
おいて、１つの問題点は信号ｆｘから位相シフトされた
ｎ信号に存在する。現在、前述の方法の説明でリングカ
ウンタによって供給され得るｎシフト信号を示す。しか
しながら、このリングカウンタの周波数は製造工程、温
度及び電圧変数の変動の独立するように制御しなければ
ならない。更には、この制御ステップはアナログ技術の
使用を必要となる。
【０００７】本発明の目的は入力信号からｎシフト信号
を得るためにディジタル技術のみを使用しての実施を提
供することである。言い換えれば、本発明は所定の期間
を有する入力信号に対して１／ｎ時間によって遅延され
たプログラマブルディジタル遅延線を実現することを目
的とする。
を得るためにディジタル技術のみを使用しての実施を提
供することである。言い換えれば、本発明は所定の期間
を有する入力信号に対して１／ｎ時間によって遅延され
たプログラマブルディジタル遅延線を実現することを目
的とする。
【０００８】
【課題を解決するための手段及び作用】この目的を達成
するために、本発明は入力信号期間の１／ｎによって相
互に位相シフトされる同じ期間をもつｎ信号である周期
的な入力信号から供給するためのディジタル遅延線が、
直列にｍ遅延構成要素を各々含み、マルチプレクサの入
力に接続される遅延構成要素の各出力を含むｎセルと、
入力信号位相とｎセルの出力位相を比較する手段と、各
比較にさらなる１つのマルチプレクサの出力を補正する
手段とを含む。
するために、本発明は入力信号期間の１／ｎによって相
互に位相シフトされる同じ期間をもつｎ信号である周期
的な入力信号から供給するためのディジタル遅延線が、
直列にｍ遅延構成要素を各々含み、マルチプレクサの入
力に接続される遅延構成要素の各出力を含むｎセルと、
入力信号位相とｎセルの出力位相を比較する手段と、各
比較にさらなる１つのマルチプレクサの出力を補正する
手段とを含む。
【０００９】本発明の実施例として、各マルチプレクサ
はｍ−１個の２入力マルチプレクサ、最後の２つのセル
の出力が供給される最も高いランクを有するマルチプレ
クサ及びより高いランクのマルチプレクサによって処理
されるセルより低いランクを有するセルの出力と直ちに
前者のランクを有するマルチプレクサによって形成され
る。
はｍ−１個の２入力マルチプレクサ、最後の２つのセル
の出力が供給される最も高いランクを有するマルチプレ
クサ及びより高いランクのマルチプレクサによって処理
されるセルより低いランクを有するセルの出力と直ちに
前者のランクを有するマルチプレクサによって形成され
る。
【００１０】本発明の実施例として、各遅延構成要素は
遅延される信号が供給される入力と活性化信号が供給さ
れる他の入力を有するＮＡＮＤゲートによって形成され
る。
遅延される信号が供給される入力と活性化信号が供給さ
れる他の入力を有するＮＡＮＤゲートによって形成され
る。
【００１１】本発明の実施例として、活性化信号がテス
ト信号として使用される。
ト信号として使用される。
【００１２】本発明の実施例として、活性化信号がセル
の非使用の遅延構成要素における防止信号としてとして
使用される。
の非使用の遅延構成要素における防止信号としてとして
使用される。
【００１３】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図５に示すように、本発明はディジタル遅延線の
使用を提供するものであり、入力信号ｆｘに関して遅延
された信号を供給するｎセルのＣ１、Ｃ２、・・・、Ｃ
ｉ、・・・、Ｃｎを含み、マルチプレクサ１０の入力に
信号Ｐ１、Ｐ２、・・・、Ｐｉ、・・・Ｐｎを供給され
る。
する。図５に示すように、本発明はディジタル遅延線の
使用を提供するものであり、入力信号ｆｘに関して遅延
された信号を供給するｎセルのＣ１、Ｃ２、・・・、Ｃ
ｉ、・・・、Ｃｎを含み、マルチプレクサ１０の入力に
信号Ｐ１、Ｐ２、・・・、Ｐｉ、・・・Ｐｎを供給され
る。
【００１４】遅延線が開ループを形成すること及びリン
グ同期回路が開示されている。図６は図５の遅延線のセ
ルＣｉの実施例である。第１の遅延構成要素ｄ１には前
のセルの出力Ｐｉ−１が供給され、遅延構成要素ｄｊの
各出力がマルチプレクサＭｉの入力に供給され、当該マ
ルチプレクサＭｉは信号Ｐｉを出力し、次のセルの入力
に（及びマルチプレクサ１０に）供給される。
グ同期回路が開示されている。図６は図５の遅延線のセ
ルＣｉの実施例である。第１の遅延構成要素ｄ１には前
のセルの出力Ｐｉ−１が供給され、遅延構成要素ｄｊの
各出力がマルチプレクサＭｉの入力に供給され、当該マ
ルチプレクサＭｉは信号Ｐｉを出力し、次のセルの入力
に（及びマルチプレクサ１０に）供給される。
【００１５】この実施例において、各遅延構成要素ｄｊ
は同じ遅延時間ｄを示す。そして、マルチプレクサＭｉ
を介して選択することによって、遅延構成要素ｄ１〜ｄ
ｍの１つの出力信号、信号Ｐｉ−１とＰｉとの間の遅延
はｊ*d に等しく、ｄとｍ*dの間で変化する。各マルチ
プレクサＭｉにはここで説明する方法で供給され制御信
号ＣＴＬｉが供給される。
は同じ遅延時間ｄを示す。そして、マルチプレクサＭｉ
を介して選択することによって、遅延構成要素ｄ１〜ｄ
ｍの１つの出力信号、信号Ｐｉ−１とＰｉとの間の遅延
はｊ*d に等しく、ｄとｍ*dの間で変化する。各マルチ
プレクサＭｉにはここで説明する方法で供給され制御信
号ＣＴＬｉが供給される。
【００１６】マルチプレクサＭｉはマルチプレクサの各
々のアドレスに連続的に接続ポイントに接続され、少な
くとも１つに第１からの値で、他で選択された値で、マ
ルチプレクサは第２の期間でポインティングされる前に
すべてのマルチプレクサがポインティングされる。各時
間所定のマルチプレクサは入力の値がｎセルの出力Ｐｎ
と信号ｆｘの間の比較の結果の変数として増加され、又
は減少される。
々のアドレスに連続的に接続ポイントに接続され、少な
くとも１つに第１からの値で、他で選択された値で、マ
ルチプレクサは第２の期間でポインティングされる前に
すべてのマルチプレクサがポインティングされる。各時
間所定のマルチプレクサは入力の値がｎセルの出力Ｐｎ
と信号ｆｘの間の比較の結果の変数として増加され、又
は減少される。
【００１７】図７に示すように、システムが通常の動作
ポイント上で同期されるとき信号ｆｘと信号Ｐｎの立ち
上がりエッジの間の差は値±ｄに等しい。よって、エラ
ーＥの正（１）または負（０）が検出される。
ポイント上で同期されるとき信号ｆｘと信号Ｐｎの立ち
上がりエッジの間の差は値±ｄに等しい。よって、エラ
ーＥの正（１）または負（０）が検出される。
【００１８】エラーＥの各検出で、マルチプレクサの１
つが増加され、又は減少される。次の検出中、エラーは
通常に反転され、ポインティングされるマルチプレクサ
は逆に増加され、又は減少される。
つが増加され、又は減少される。次の検出中、エラーは
通常に反転され、ポインティングされるマルチプレクサ
は逆に増加され、又は減少される。
【００１９】もちろん、前述したように、ポインティン
グは所定の時間で実現され、ｄより高い相違は２つの別
のセルによって供給される遅延との間で生じない。そし
て、永久的な調節を有するシステムは得られる。ｆｘと
Ｐｎの間の比較の比率は大変高い必要でなく、かつ同期
パラメータはシステムの通常動作中時間でゆっくりと変
わる。
グは所定の時間で実現され、ｄより高い相違は２つの別
のセルによって供給される遅延との間で生じない。そし
て、永久的な調節を有するシステムは得られる。ｆｘと
Ｐｎの間の比較の比率は大変高い必要でなく、かつ同期
パラメータはシステムの通常動作中時間でゆっくりと変
わる。
【００２０】本発明に係る遅延線の動作の初期位相中、
各セルＣ１〜Ｃｎは自動的に最小な遅延でセットされ、
エラーが見つけられる１つの増加と１つの減少との間変
わるまでこの瞬間から各セルの遅延は増加される。そし
て、図７に示す定常状態の動作が得られる。
各セルＣ１〜Ｃｎは自動的に最小な遅延でセットされ、
エラーが見つけられる１つの増加と１つの減少との間変
わるまでこの瞬間から各セルの遅延は増加される。そし
て、図７に示す定常状態の動作が得られる。
【００２１】図８は本発明に係る複数の遅延セルＣ１〜
Ｃｎの制御回路の一例を示す図である。各セルはマルチ
プレクサ１０に各信号Ｐ１，Ｐ２，・・・Ｐｎを供給す
る。制御回路ＣＴＲは各セルを制御するように、かつよ
り正確にそれらのセルの各マルチプレクサＭｉを有する
復号器を制御するように設計される。前述したように、
制御回路ＣＴＲには入力信号ｆｘと出力信号Ｐｎが供給
され、付与された時間でセルの遅延が信号ｆｘと信号Ｐ
ｎとの間の差Ｅの表示の変数として増加されるのか又は
減少されるのかを定める。実施例において、制御回路は
各セルＣ１，Ｃ２，・・・Ｃｎを選択することに対して
出力ＳＥＬ１，ＳＥＬ２，・・・ＳＥＬｎと１つのユニ
ットによって他に関して異なる値ＲＥＴ１とＲＥＴ２を
出力する。これらの値は各セルの遅延を定め、マルチプ
レクサＭｉの入力数は出力Ｐｉに接続されなければなら
ない。セルＣｉは提供される値ＳＥＬｉによる信号ＲＥ
Ｔ１又は信号ＲＥＴ２によって制御される。そして、各
セルによって供給される遅延が１つの初期の遅延ｄによ
って多くとも異なる。すべての信号ＳＥＬ１〜ＳＥＬｎ
は同じ値を有し、すべてのセルは同じ遅延を示す。
Ｃｎの制御回路の一例を示す図である。各セルはマルチ
プレクサ１０に各信号Ｐ１，Ｐ２，・・・Ｐｎを供給す
る。制御回路ＣＴＲは各セルを制御するように、かつよ
り正確にそれらのセルの各マルチプレクサＭｉを有する
復号器を制御するように設計される。前述したように、
制御回路ＣＴＲには入力信号ｆｘと出力信号Ｐｎが供給
され、付与された時間でセルの遅延が信号ｆｘと信号Ｐ
ｎとの間の差Ｅの表示の変数として増加されるのか又は
減少されるのかを定める。実施例において、制御回路は
各セルＣ１，Ｃ２，・・・Ｃｎを選択することに対して
出力ＳＥＬ１，ＳＥＬ２，・・・ＳＥＬｎと１つのユニ
ットによって他に関して異なる値ＲＥＴ１とＲＥＴ２を
出力する。これらの値は各セルの遅延を定め、マルチプ
レクサＭｉの入力数は出力Ｐｉに接続されなければなら
ない。セルＣｉは提供される値ＳＥＬｉによる信号ＲＥ
Ｔ１又は信号ＲＥＴ２によって制御される。そして、各
セルによって供給される遅延が１つの初期の遅延ｄによ
って多くとも異なる。すべての信号ＳＥＬ１〜ＳＥＬｎ
は同じ値を有し、すべてのセルは同じ遅延を示す。
【００２２】したがって、すべてのセルがそれらの最小
遅延でセットされるときに初期状態として始まり、ＲＥ
Ｔ１，ＲＥＴ２の初期値は（ＲＥＴ１，ＲＥＴ２）＝
（１，２）となる。そして、すべての信号ＳＥＬ１が１
になると、組（ＲＥＴ１，ＲＥＴ２）は（２，３）にな
り、すべての信号ＳＥＬｉが０になると、組（ＲＥＴ
１，ＲＥＴ２）は（３，４）になり、もし最大の遅延を
得るために必要ならば（ｍ−１，ｍ）までなる。セルＣ
ｉが（２＋ｉ／ｎ）πで位相を有する信号Ｐｉを生じる
ので信号ＳＥＬｉは０から１へなるとき又は１から０に
なるときその変化は平均化する方法で実行される。この
目的を達成するために、セルＣ１〜Ｃｎの遅延は時間を
越えて連続的に変化されない。最良の可変モードの１つ
が次の信号（ｎが２のパワーのときの場合）：ＳＥＬ
１，ＳＥＬｎ／２，ＳＥＬｎ／４，ＳＥＬ３ｎ／４，Ｓ
ＥＬｎ／８，ＳＥＬ５ｎ／８，ＳＥＬ３ｎ／８，ＳＥＬ
７ｎ／８を連続的に選択することに含む。
遅延でセットされるときに初期状態として始まり、ＲＥ
Ｔ１，ＲＥＴ２の初期値は（ＲＥＴ１，ＲＥＴ２）＝
（１，２）となる。そして、すべての信号ＳＥＬ１が１
になると、組（ＲＥＴ１，ＲＥＴ２）は（２，３）にな
り、すべての信号ＳＥＬｉが０になると、組（ＲＥＴ
１，ＲＥＴ２）は（３，４）になり、もし最大の遅延を
得るために必要ならば（ｍ−１，ｍ）までなる。セルＣ
ｉが（２＋ｉ／ｎ）πで位相を有する信号Ｐｉを生じる
ので信号ＳＥＬｉは０から１へなるとき又は１から０に
なるときその変化は平均化する方法で実行される。この
目的を達成するために、セルＣ１〜Ｃｎの遅延は時間を
越えて連続的に変化されない。最良の可変モードの１つ
が次の信号（ｎが２のパワーのときの場合）：ＳＥＬ
１，ＳＥＬｎ／２，ＳＥＬｎ／４，ＳＥＬ３ｎ／４，Ｓ
ＥＬｎ／８，ＳＥＬ５ｎ／８，ＳＥＬ３ｎ／８，ＳＥＬ
７ｎ／８を連続的に選択することに含む。
【００２３】（周波数レンジ及びジッタ）Ｐｎはｆｘに
対してジッタ±ｄを条件として明らかにされるので遅延
線に固有のジッタはｄである。ＣＭＯＳ技術の電流は遅
延構成要素ｄを提供し、遅延時間は通常０．５〜１ｎｓ
であり、かなりのジッタが可能となる。
対してジッタ±ｄを条件として明らかにされるので遅延
線に固有のジッタはｄである。ＣＭＯＳ技術の電流は遅
延構成要素ｄを提供し、遅延時間は通常０．５〜１ｎｓ
であり、かなりのジッタが可能となる。
【００２４】遅延線の周波数レンジはセルＣｉの数ｎに
よるものであり、各セルにおける遅延構成要素ｄｊの各
ｍによるものであり、使用される技術によるものであ
る。従来のＭＯＳで遅延構成要素ｄは望ましいし、この
遅延がｄ／２（最良の場合）と２ｄ（最悪の場合）との
間で実際に変わる。それで、遅延線の遅延の合計は最良
の場合ｎ*d/2とｍ* ｎ*d/2の間で、最悪の場合ｎ*2d と
ｍ* ｎ*2d の間で変化する。すべての場合で同期される
位相発振器のために、遅延線の遅延の合計は２ｎ*dとｎ
* ｍ*d/2内で構成される。
よるものであり、各セルにおける遅延構成要素ｄｊの各
ｍによるものであり、使用される技術によるものであ
る。従来のＭＯＳで遅延構成要素ｄは望ましいし、この
遅延がｄ／２（最良の場合）と２ｄ（最悪の場合）との
間で実際に変わる。それで、遅延線の遅延の合計は最良
の場合ｎ*d/2とｍ* ｎ*d/2の間で、最悪の場合ｎ*2d と
ｍ* ｎ*2d の間で変化する。すべての場合で同期される
位相発振器のために、遅延線の遅延の合計は２ｎ*dとｎ
* ｍ*d/2内で構成される。
【００２５】使用の期間ｆｘが制限されるので、最小周
波数ｆｍｉｎ＝２／ｍ* ｎ*d及び最大周波数ｆｍａｘ＝
１／ｎ*2d を有する周波数レンジは結果としてなる。
波数ｆｍｉｎ＝２／ｍ* ｎ*d及び最大周波数ｆｍａｘ＝
１／ｎ*2d を有する周波数レンジは結果としてなる。
【００２６】ここで一例としてｍ＝８，ｎ＝１６，ｄ＝
０．８ｎｓの場合、１つはｆｍｉｎ＝１９．５ＭＨｚ、
ｆｍａｘ＝３９ＭＨｚを得、ジッタはｄ＝０．８ｎｓに
等しい。
０．８ｎｓの場合、１つはｆｍｉｎ＝１９．５ＭＨｚ、
ｆｍａｘ＝３９ＭＨｚを得、ジッタはｄ＝０．８ｎｓに
等しい。
【００２７】もし位相発振器がディジタルＶＣＯの構成
で使用されるならばＶＣＯでの固有のジッタは１／ｎｆ
ｘである水晶周波数の１／ｎ時間である。先のｉが位相
発振器（ジッタｄを有する）の補正とＰＬＬでの固有の
ジッタの間に存在し、ジッタＪは、
で使用されるならばＶＣＯでの固有のジッタは１／ｎｆ
ｘである水晶周波数の１／ｎ時間である。先のｉが位相
発振器（ジッタｄを有する）の補正とＰＬＬでの固有の
ジッタの間に存在し、ジッタＪは、
【００２８】Ｊ＝［（１／ｎｆｘ）2 ＋ｄ2 ］1/2であ
り、 前述の例では、
り、 前述の例では、
【００２９】２．１２＜Ｊ＜２．６２ｎｓである。
【００３０】（最適な実施例）図９は図８の１つの制御
回路を有する図６の１つのセルの実施例で示す。各遅延
構成要素ｄｊはＮＡＮＤゲートを含み、かつ遅延構成要
素の数がｍ＝８であるときの特別な場合である。各ＮＡ
ＮＤゲートの第１の入力にはローランクのＮＡＮＤゲー
トの出力に接続され、ゲートｄ１には信号Ｐｉ−１が供
給される。また、各ＮＡＮＤゲートの出力は２ウェイマ
ルチプレクサＭijの第１の入力が供給され、第２の入力
にはハイランクのマルチプレクサの出力が供給され、Ｎ
ＡＮＤゲートｄｍの出力が供給される最後のマルチプレ
クサＭim-1を除く。実際に、各遅延構成要素を考慮し
て、マルチプレクサでの変化は考慮されなければならな
い。そして、ＮＡＮＤゲートｄｍの後、遅延構成要素１
２が付加されている。
回路を有する図６の１つのセルの実施例で示す。各遅延
構成要素ｄｊはＮＡＮＤゲートを含み、かつ遅延構成要
素の数がｍ＝８であるときの特別な場合である。各ＮＡ
ＮＤゲートの第１の入力にはローランクのＮＡＮＤゲー
トの出力に接続され、ゲートｄ１には信号Ｐｉ−１が供
給される。また、各ＮＡＮＤゲートの出力は２ウェイマ
ルチプレクサＭijの第１の入力が供給され、第２の入力
にはハイランクのマルチプレクサの出力が供給され、Ｎ
ＡＮＤゲートｄｍの出力が供給される最後のマルチプレ
クサＭim-1を除く。実際に、各遅延構成要素を考慮し
て、マルチプレクサでの変化は考慮されなければならな
い。そして、ＮＡＮＤゲートｄｍの後、遅延構成要素１
２が付加されている。
【００３１】各マルチプレクサＭi1〜Ｍim-1には複数の
マルチプレクサＭＵＸｉによって制御される復号回路Ｄ
ＥＣｉからの制御信号が供給され、図８の回路ＣＴＲの
ような制御回路から信号ＲＥＴ１，ＲＥＴ２及びＳＥＬ
ｉが供給される。ブロックＭＵＸｉとＤＥＣｉの特別な
最適な実施例は従来の記号がマルチプレクサ、インバー
タ及びＡＮＤゲートを存在するように彩飾される。この
特別な実施例は詳細に説明されていない。これらの回路
の目的はマルチプレクサＭijに制御信号を供給すること
であり、第１の状態でマルチプレクサＭi1〜Ｍik、かつ
信号ＲＥＴ１又はＲＥＴ２の値に関係して第２の状態で
マルチプレクサＭik〜Ｍim-1で設定されるからである。
マルチプレクサＭＵＸｉによって制御される復号回路Ｄ
ＥＣｉからの制御信号が供給され、図８の回路ＣＴＲの
ような制御回路から信号ＲＥＴ１，ＲＥＴ２及びＳＥＬ
ｉが供給される。ブロックＭＵＸｉとＤＥＣｉの特別な
最適な実施例は従来の記号がマルチプレクサ、インバー
タ及びＡＮＤゲートを存在するように彩飾される。この
特別な実施例は詳細に説明されていない。これらの回路
の目的はマルチプレクサＭijに制御信号を供給すること
であり、第１の状態でマルチプレクサＭi1〜Ｍik、かつ
信号ＲＥＴ１又はＲＥＴ２の値に関係して第２の状態で
マルチプレクサＭik〜Ｍim-1で設定されるからである。
【００３２】各ＮＡＮＤゲートｄ１〜ｄｍには第２の入
力でバスＭＡＳＫの導体に相当する信号が供給される。
このバスＭＡＳＫの信号は各ＮＡＮＤゲートの出力に選
択された信号によって回路の動作をテストするために使
用される。好ましくは、バスＭＡＳＫは使用されないセ
ルのＮＡＮＤゲートを妨げるためにセルＣｉの動作中使
用される。これは電力消費を最小にできる。
力でバスＭＡＳＫの導体に相当する信号が供給される。
このバスＭＡＳＫの信号は各ＮＡＮＤゲートの出力に選
択された信号によって回路の動作をテストするために使
用される。好ましくは、バスＭＡＳＫは使用されないセ
ルのＮＡＮＤゲートを妨げるためにセルＣｉの動作中使
用される。これは電力消費を最小にできる。
【００３３】更に、直列に反転セルを構成するＮＡＮＤ
ゲートの使用は立ち上がり端及び立ち下がり端での遅延
を平均化できる。その信号Ｐｉの有効期間がセルＣｉを
会して通ることによって少なく影響される。更に、簡単
な２入力マルチプレクサＭi1〜Ｍim-1を含むマルチプレ
クサＭｉのランク変化はスイッチングなしで実行され
る。マルチプレクサＭij〜Ｍij+1までの変化はこのマル
チプレクサの制御信号上１つの変化のみを要求される。
ゲートの使用は立ち上がり端及び立ち下がり端での遅延
を平均化できる。その信号Ｐｉの有効期間がセルＣｉを
会して通ることによって少なく影響される。更に、簡単
な２入力マルチプレクサＭi1〜Ｍim-1を含むマルチプレ
クサＭｉのランク変化はスイッチングなしで実行され
る。マルチプレクサＭij〜Ｍij+1までの変化はこのマル
チプレクサの制御信号上１つの変化のみを要求される。
【００３４】（技術上の問題）本発明の係る装置は多く
のマルチプレクサを使用することが示されている。マル
チプレクサの使用から生じる問題の１つは技術上の問題
が出力で生じることである。
のマルチプレクサを使用することが示されている。マル
チプレクサの使用から生じる問題の１つは技術上の問題
が出力で生じることである。
【００３５】図１０に示すように、２つの入力Ｅ１及び
Ｅ２を有するマルチプレクサで、もしマルチプレクサの
制御信号ＣＭＵＸが供給される入力Ｅ１とＥ２の間の立
ち上がり端の間の出力を切り替える傾向があるならば、
負パルス又は技術上の問題を示すＧＬが出力信号Ｓに現
れる。前述したマルチプレクサＭｉにおいて、マルチプ
レクサで、２つの間の遅延はｄである。もしマルチプレ
クサの制御が入力１で同期され、かつもし制御がこの入
力１に関する少なくとも値ｄによって遅延されるなら
ば、技術上の問題は生じない。図９に示すように、Ｄ型
フリップフロップ１３は信号ＳＥＬｉの同期のために使
用される。マルチプレクサＭＵＸｉと復号器ＤＥＣｉの
フリップフロップ１３の遅延はｄより高く選択される。
制御ブロックによって生じる信号（ＲＥＴ１，ＲＥＴ
２，ＲＥＬｉ）は周波数ｆｘに同期され、信号ＳＥＬｉ
の同期フリップフロップは準安定状態を除く。この欠点
を解決するために、Ｐｉの立ち上がり端はＣｎに高い位
相を有するセルに使用され、Ｐｉの立ち下がり端は低い
位相（Ｃ１から）を有するセルに使用される。そして、
低い位相セルにおいて、信号Ｐｉの出力とフリップフロ
ップ１３の同期入力との間のインバータ１４に挿入する
ために供給される。
Ｅ２を有するマルチプレクサで、もしマルチプレクサの
制御信号ＣＭＵＸが供給される入力Ｅ１とＥ２の間の立
ち上がり端の間の出力を切り替える傾向があるならば、
負パルス又は技術上の問題を示すＧＬが出力信号Ｓに現
れる。前述したマルチプレクサＭｉにおいて、マルチプ
レクサで、２つの間の遅延はｄである。もしマルチプレ
クサの制御が入力１で同期され、かつもし制御がこの入
力１に関する少なくとも値ｄによって遅延されるなら
ば、技術上の問題は生じない。図９に示すように、Ｄ型
フリップフロップ１３は信号ＳＥＬｉの同期のために使
用される。マルチプレクサＭＵＸｉと復号器ＤＥＣｉの
フリップフロップ１３の遅延はｄより高く選択される。
制御ブロックによって生じる信号（ＲＥＴ１，ＲＥＴ
２，ＲＥＬｉ）は周波数ｆｘに同期され、信号ＳＥＬｉ
の同期フリップフロップは準安定状態を除く。この欠点
を解決するために、Ｐｉの立ち上がり端はＣｎに高い位
相を有するセルに使用され、Ｐｉの立ち下がり端は低い
位相（Ｃ１から）を有するセルに使用される。そして、
低い位相セルにおいて、信号Ｐｉの出力とフリップフロ
ップ１３の同期入力との間のインバータ１４に挿入する
ために供給される。
【００３６】ディジタルＶＣＯに対する本発明を提案す
ることにおいて、マルチプレクサでの固有の技術上の問
題はまだ存在する。よって、図１１はマルチプレクサ１
０を同期するための方法を示す。アップ／ダウンカウン
タＵＤＣを介してマルチプレクサ１０の制御はこのマル
チプレクサの出力ＣＬＫをもって同期され、遅延回路１
５によって挿入されるセルＣｉの出力に等しい遅延によ
って遅延される。
ることにおいて、マルチプレクサでの固有の技術上の問
題はまだ存在する。よって、図１１はマルチプレクサ１
０を同期するための方法を示す。アップ／ダウンカウン
タＵＤＣを介してマルチプレクサ１０の制御はこのマル
チプレクサの出力ＣＬＫをもって同期され、遅延回路１
５によって挿入されるセルＣｉの出力に等しい遅延によ
って遅延される。
【００３７】当業者であれば、本発明に係るディジタル
遅延線は多種の提案されやすい。前述したように、ディ
ジタル遅延線は例えば周波数ｆｘが３２ＭＨｚでジッタ
が５ｎｓより短いビデオＰＬＬであるようなＰＬＬでの
使用のためにＶＣＯの実現に使用され得る。またディジ
タル遅延線は印刷回路に生じる線問題によって生じる信
号の遅延を補償するために使用される。またディジタル
遅延線は電話伝送の分野での同期又は非同期信号の位相
を検出し、結果回復するために使用される。
遅延線は多種の提案されやすい。前述したように、ディ
ジタル遅延線は例えば周波数ｆｘが３２ＭＨｚでジッタ
が５ｎｓより短いビデオＰＬＬであるようなＰＬＬでの
使用のためにＶＣＯの実現に使用され得る。またディジ
タル遅延線は印刷回路に生じる線問題によって生じる信
号の遅延を補償するために使用される。またディジタル
遅延線は電話伝送の分野での同期又は非同期信号の位相
を検出し、結果回復するために使用される。
【００３８】本発明の一実施例の多種の改造、変形や改
良は当業者であれば簡単に生じる。そのような改造、変
形や改良はこの提案の一部によるものであり、本発明の
技術思想及び見地によるものである。すなわち、前述の
説明は単に一例でありこれに限定されない。本発明は特
許請求の範囲の記載によって定められることにのみ限定
される。
良は当業者であれば簡単に生じる。そのような改造、変
形や改良はこの提案の一部によるものであり、本発明の
技術思想及び見地によるものである。すなわち、前述の
説明は単に一例でありこれに限定されない。本発明は特
許請求の範囲の記載によって定められることにのみ限定
される。
【図１】従来例を示す図である。
【図２】従来例を示す図である。
【図３】従来例を示す図である。
【図４】従来例を示す図である。
【図５】本発明の実施例のディジタル遅延線を示す図で
ある。
ある。
【図６】本発明に係るディジタル遅延線のセルを示す図
である。
である。
【図７】本発明に係るディジタル遅延線の特性を示すタ
イムチャートである。
イムチャートである。
【図８】本発明に係るディジタル遅延線を制御する回路
を示す図である。
を示す図である。
【図９】本発明に係るディジタル遅延線のセルの実施例
を示す図である。
を示す図である。
【図１０】制御されるマルチプレクサに生じる信号波形
を示す図である。
を示す図である。
【図１１】マルチプレクサの制御するタイミング回路を
示す図である。
示す図である。
ｆｘ 入力信号 Ｃ１〜Ｃｎ セル Ｍｉ，１０ マルチプレクサ Ｐｎ 出力位相
───────────────────────────────────────────────────── フロントページの続き (71)出願人 594180494 ノキア テクノロジー ゲーエムベーハー ＮＯＫＩＡ ＴＥＣＨＮＯＬＯＧＹ ＧＭ ＢＨ ドイツ連邦共和国 デー−7530 プフォル ツハイン， オストリッヒ カール−フリ ードリッヒ ストラーセ 132番地 (72)発明者 ジャン−リュク ダンジェ フランス国， 75013 パリ， リュ ド ラ グラシエール， 69番地
Claims (7)
- 【請求項１】 入力信号期間の１／ｎによって相互に位
相シフトされる同じ期間（Ｐ１，・・・Ｐｉ，・・・Ｐ
ｎ）をもつｎ信号である周期的な入力信号（ｆｘ）から
供給するためのディジタル遅延線が、 直列にｍ遅延構成要素（ｄ１，・・・ｄｊ，・・・ｄ
ｍ）を各々含み、マルチプレクサ（Ｍｉ）の入力に接続
される遅延構成要素の各出力を含むｎセル（Ｃ１〜Ｃ
ｎ）と、 入力信号の位相とｎセルの出力位相（Ｐｎ）を比較する
手段と、 各比較にさらなる１つのマルチプレクサの出力を補正す
る手段とを含むことを特徴とするディジタル遅延線。 - 【請求項２】 各マルチプレクサ（Ｍｉ）はｍ−１個の
２入力マルチプレクサ、最後の２つのセルの出力が供給
される最も高いランク（Ｍim-1）を有するマルチプレク
サ及びより高いランクのマルチプレクサによって処理さ
れるセルより低いランクを有するセルの出力と直ちに前
者のランクを有するマルチプレクサによって形成される
請求項１に記載のディジタル遅延線。 - 【請求項３】 各遅延構成要素（ｄｉ）は遅延される信
号が供給される入力と活性化信号（ＭＡＳＫ）が供給さ
れる他の入力を有するＮＡＮＤゲートによって形成され
る請求項１に記載のディジタル遅延線。 - 【請求項４】 活性化信号（ＭＡＳＫ）がテスト信号と
して使用される請求項３に記載のディジタル遅延線。 - 【請求項５】 活性化信号（ＭＡＳＫ）がセルの非使用
の遅延構成要素における防止信号としてとして使用され
る請求項３に記載のディジタル遅延線。 - 【請求項６】 各２入力マルチプレクサの制御信号は対
応するセルによって生成される入力信号位相に関する遅
延構成要素の遅延期間によって遅延される請求項２に記
載のディジタル遅延線。 - 【請求項７】 遅延線の出力の各々がディジタル位相同
期回路によって生成される信号の係数として出力の１つ
を選択するマルチプレクサ（１０）に連結される請求項
１〜６のいずれか１項に記載のディジタル遅延線。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9311750 | 1993-09-27 | ||
| FR9311750A FR2710800B1 (fr) | 1993-09-27 | 1993-09-27 | Ligne à retard numérique. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202657A true JPH07202657A (ja) | 1995-08-04 |
| JP3613819B2 JP3613819B2 (ja) | 2005-01-26 |
Family
ID=9451477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25608794A Expired - Lifetime JP3613819B2 (ja) | 1993-09-27 | 1994-09-27 | ディジタル遅延線 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5633608A (ja) |
| EP (1) | EP0645888B1 (ja) |
| JP (1) | JP3613819B2 (ja) |
| DE (1) | DE69408763T2 (ja) |
| FR (1) | FR2710800B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000045127A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 데이터 가변 지연회로 |
| JP2008509609A (ja) * | 2004-08-05 | 2008-03-27 | マイクロン テクノロジー， インク． | デジタル周波数ロック遅延線 |
| JP2009077389A (ja) * | 2007-08-13 | 2009-04-09 | Nvidia Corp | 汎用フレキシブルタイマ設計 |
| US8713083B2 (en) | 2004-01-30 | 2014-04-29 | Tektronix International Sales Gmbh | Digital fine delay processing |
| JP2016042573A (ja) * | 2014-08-01 | 2016-03-31 | ピグザリス | 信号、特にクロック信号の伝搬遅延を補償する光学的反復集積回路 |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6239627B1 (en) * | 1995-01-03 | 2001-05-29 | Via-Cyrix, Inc. | Clock multiplier using nonoverlapping clock pulses for waveform generation |
| JP3169794B2 (ja) * | 1995-05-26 | 2001-05-28 | 日本電気株式会社 | 遅延クロック生成回路 |
| JP3639000B2 (ja) * | 1995-06-13 | 2005-04-13 | 富士通株式会社 | 位相合わせ装置及び遅延制御回路 |
| FI100285B (fi) * | 1995-12-11 | 1997-10-31 | Nokia Mobile Phones Ltd | Taajuudenmuodostuspiiri |
| KR100224718B1 (ko) * | 1996-10-30 | 1999-10-15 | 윤종용 | 동기식 메모리장치의 내부 클락 발생기 |
| US6044122A (en) * | 1997-01-23 | 2000-03-28 | Ericsson, Inc. | Digital phase acquisition with delay locked loop |
| US6125157A (en) * | 1997-02-06 | 2000-09-26 | Rambus, Inc. | Delay-locked loop circuitry for clock delay adjustment |
| JP3319340B2 (ja) * | 1997-05-30 | 2002-08-26 | 日本電気株式会社 | 半導体回路装置 |
| US6205191B1 (en) | 1997-07-21 | 2001-03-20 | Rambus Inc. | Method and apparatus for synchronizing a control signal |
| US6150863A (en) * | 1998-04-01 | 2000-11-21 | Xilinx, Inc. | User-controlled delay circuit for a programmable logic device |
| WO1999055002A1 (en) * | 1998-04-20 | 1999-10-28 | Koninklijke Philips Electronics N.V. | Timing circuit |
| US6127858A (en) * | 1998-04-30 | 2000-10-03 | Intel Corporation | Method and apparatus for varying a clock frequency on a phase by phase basis |
| US6658581B1 (en) * | 1999-03-29 | 2003-12-02 | Agency Of Industrial Science & Technology | Timing adjustment of clock signals in a digital circuit |
| JP4394788B2 (ja) | 1999-05-10 | 2010-01-06 | 株式会社アドバンテスト | 遅延時間判定装置 |
| JP4146965B2 (ja) | 1999-05-17 | 2008-09-10 | 株式会社アドバンテスト | 遅延信号生成装置および半導体試験装置 |
| US6259295B1 (en) * | 1999-06-28 | 2001-07-10 | Agere Systems Guardian Corp. | Variable phase shifting clock generator |
| US7209178B1 (en) * | 1999-09-21 | 2007-04-24 | Samsung Electronics, Co., Ltd. | Optical transfer system having a transmitter and a receiver |
| US6356132B1 (en) * | 2000-01-31 | 2002-03-12 | Agere Systems Guardian Corp. | Programmable delay cell |
| JP2001255958A (ja) * | 2000-03-10 | 2001-09-21 | Konica Corp | クロック発生装置、基板および画像形成装置ならびにクロック発生方法 |
| US20010032323A1 (en) * | 2000-04-06 | 2001-10-18 | Konica Corporation | Clock generating device |
| US7433665B1 (en) | 2000-07-31 | 2008-10-07 | Marvell International Ltd. | Apparatus and method for converting single-ended signals to a differential signal, and transceiver employing same |
| USRE41831E1 (en) | 2000-05-23 | 2010-10-19 | Marvell International Ltd. | Class B driver |
| US7194037B1 (en) | 2000-05-23 | 2007-03-20 | Marvell International Ltd. | Active replica transformer hybrid |
| US7312739B1 (en) * | 2000-05-23 | 2007-12-25 | Marvell International Ltd. | Communication driver |
| US6775529B1 (en) | 2000-07-31 | 2004-08-10 | Marvell International Ltd. | Active resistive summer for a transformer hybrid |
| JP3895520B2 (ja) * | 2000-05-29 | 2007-03-22 | 富士通株式会社 | クロック変調装置 |
| DE10027703B4 (de) * | 2000-06-03 | 2005-03-03 | Sms Demag Ag | Verfahren und Vorrichtung zum Umformen, insbesondere Fließpressen eines metallischen Werkstücks |
| US6377094B1 (en) * | 2002-03-25 | 2002-04-23 | Oak Technology, Inc. | Arbitrary waveform synthesizer using a free-running ring oscillator |
| US7606547B1 (en) | 2000-07-31 | 2009-10-20 | Marvell International Ltd. | Active resistance summer for a transformer hybrid |
| US6708238B1 (en) * | 2001-01-19 | 2004-03-16 | Sun Microsystems, Inc. | Input/output cell with a programmable delay element |
| US7026850B2 (en) * | 2001-05-21 | 2006-04-11 | Acuid Corporation Limited | Programmable self-calibrating vernier and method |
| US7333527B2 (en) * | 2001-11-27 | 2008-02-19 | Sun Microsystems, Inc. | EMI reduction using tunable delay lines |
| TW558872B (en) * | 2002-05-21 | 2003-10-21 | Via Tech Inc | Delay-locked loop device and method for generating clock signal |
| US20040225976A1 (en) * | 2002-05-30 | 2004-11-11 | Cheung Daniel Y. | Glitch free programmable delay line for edge sensitive design |
| US7117382B2 (en) * | 2002-05-30 | 2006-10-03 | Sun Microsystems, Inc. | Variably controlled delay line for read data capture timing window |
| US6856558B1 (en) | 2002-09-20 | 2005-02-15 | Integrated Device Technology, Inc. | Integrated circuit devices having high precision digital delay lines therein |
| US7109760B1 (en) | 2004-01-05 | 2006-09-19 | Integrated Device Technology, Inc. | Delay-locked loop (DLL) integrated circuits that support efficient phase locking of clock signals having non-unity duty cycles |
| US7279938B1 (en) | 2004-01-05 | 2007-10-09 | Integrated Device Technology, Inc. | Delay chain integrated circuits having binary-weighted delay chain units with built-in phase comparators therein |
| US7126404B1 (en) * | 2004-01-20 | 2006-10-24 | Marvell Semiconductor Israel Ltd. | High resolution digital delay circuit for PLL and DLL |
| US7440532B1 (en) | 2004-04-21 | 2008-10-21 | Altera Corporation | Bit slip circuitry for serial data signals |
| KR100887016B1 (ko) * | 2004-08-05 | 2009-03-04 | 마이크론 테크놀로지, 인크. | 디지털 주파수 동기 지연선 |
| US7177775B2 (en) * | 2005-04-29 | 2007-02-13 | International Business Machines Corporation | Testable digital delay line |
| US7312662B1 (en) | 2005-08-09 | 2007-12-25 | Marvell International Ltd. | Cascode gain boosting system and method for a transmitter |
| US7577892B1 (en) | 2005-08-25 | 2009-08-18 | Marvell International Ltd | High speed iterative decoder |
| US7464202B2 (en) * | 2006-02-28 | 2008-12-09 | Infineon Technologies Ag | Clock system for controlling autonomous transfer of data |
| US20100244921A1 (en) * | 2009-03-31 | 2010-09-30 | M2000 Sa. | Programmable delay line circuit with glitch avoidance |
| KR101710669B1 (ko) | 2010-09-15 | 2017-02-27 | 삼성전자주식회사 | 클록 지연 회로, 지연 동기 회로, 및 그것을 포함하는 반도체 메모리 장치 |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56157129A (en) * | 1980-05-08 | 1981-12-04 | Mitsubishi Electric Corp | Priority selecting circuit |
| JPS59186415A (ja) * | 1983-04-08 | 1984-10-23 | テクトロニクス・インコ−ポレイテツド | スキユ−検出器 |
| JPS60219675A (ja) * | 1984-04-13 | 1985-11-02 | Sony Corp | 時間軸変換回路 |
| US4737670A (en) * | 1984-11-09 | 1988-04-12 | Lsi Logic Corporation | Delay control circuit |
| SE449544B (sv) * | 1985-09-06 | 1987-05-04 | Ellemtel Utvecklings Ab | Fasavstemningsanordning |
| US4755704A (en) * | 1987-06-30 | 1988-07-05 | Unisys Corporation | Automatic clock de-skewing apparatus |
| US5043596A (en) * | 1988-09-14 | 1991-08-27 | Hitachi, Ltd. | Clock signal supplying device having a phase compensation circuit |
| US5087829A (en) * | 1988-12-07 | 1992-02-11 | Hitachi, Ltd. | High speed clock distribution system |
| GB2234371A (en) * | 1989-07-07 | 1991-01-30 | Inmos Ltd | Clock generation |
| US5077529A (en) * | 1989-07-19 | 1991-12-31 | Level One Communications, Inc. | Wide bandwidth digital phase locked loop with reduced low frequency intrinsic jitter |
| JPH0732389B2 (ja) * | 1989-09-22 | 1995-04-10 | 日本電気株式会社 | クロツクジツタ抑圧回路 |
| US5258660A (en) * | 1990-01-16 | 1993-11-02 | Cray Research, Inc. | Skew-compensated clock distribution system |
| FR2658015B1 (fr) * | 1990-02-06 | 1994-07-29 | Bull Sa | Circuit verrouille en phase et multiplieur de frequence en resultant. |
| DE4004195C2 (de) * | 1990-02-12 | 1996-10-02 | Broadcast Television Syst | Schaltungsanordnung zur Erzeugung eines mit einem Referenzsignal verkoppelten Signals |
| US5118975A (en) * | 1990-03-05 | 1992-06-02 | Thinking Machines Corporation | Digital clock buffer circuit providing controllable delay |
| US5210450A (en) * | 1990-04-16 | 1993-05-11 | Tektronix, Inc. | Active selectable digital delay circuit |
| US5272729A (en) * | 1991-09-20 | 1993-12-21 | International Business Machines Corporation | Clock signal latency elimination network |
| US5146121A (en) * | 1991-10-24 | 1992-09-08 | Northern Telecom Limited | Signal delay apparatus employing a phase locked loop |
| EP0553744B1 (en) * | 1992-01-31 | 2001-03-28 | Konica Corporation | Signal delay device |
| US5281874A (en) * | 1992-02-14 | 1994-01-25 | Vlsi Technology, Inc. | Compensated digital delay semiconductor device with selectable output taps and method therefor |
| US5252867A (en) * | 1992-02-14 | 1993-10-12 | Vlsi Technology, Inc. | Self-compensating digital delay semiconductor device with selectable output delays and method therefor |
| US5250913A (en) * | 1992-02-21 | 1993-10-05 | Advanced Micro Devices, Inc. | Variable pulse width phase detector |
| US5191295A (en) * | 1992-03-11 | 1993-03-02 | Ltx Corporation | Phase shift vernier for automatic test systems |
| US5365130A (en) * | 1992-08-07 | 1994-11-15 | Vlsi Technology, Inc. | Self-compensating output pad for an integrated circuit and method therefor |
| US5521499A (en) * | 1992-12-23 | 1996-05-28 | Comstream Corporation | Signal controlled phase shifter |
| US5552733A (en) * | 1993-01-19 | 1996-09-03 | Credence Systems Corporation | Precise and agile timing signal generator based on a retriggered oscillator |
| SE500929C2 (sv) * | 1993-02-24 | 1994-10-03 | Ellemtel Utvecklings Ab | Signalbehandlingskrets och förfarande för fördröjning av en binär periodisk insignal |
-
1993
- 1993-09-27 FR FR9311750A patent/FR2710800B1/fr not_active Expired - Fee Related
-
1994
- 1994-09-15 US US08/306,488 patent/US5633608A/en not_active Expired - Lifetime
- 1994-09-21 EP EP94410080A patent/EP0645888B1/fr not_active Expired - Lifetime
- 1994-09-21 DE DE69408763T patent/DE69408763T2/de not_active Expired - Fee Related
- 1994-09-27 JP JP25608794A patent/JP3613819B2/ja not_active Expired - Lifetime
-
1996
- 1996-04-29 US US08/641,003 patent/US5719515A/en not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000045127A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 데이터 가변 지연회로 |
| US8713083B2 (en) | 2004-01-30 | 2014-04-29 | Tektronix International Sales Gmbh | Digital fine delay processing |
| JP2008509609A (ja) * | 2004-08-05 | 2008-03-27 | マイクロン テクノロジー， インク． | デジタル周波数ロック遅延線 |
| US8064562B2 (en) | 2004-08-05 | 2011-11-22 | Micron Technology, Inc. | Digital frequency locked delay line |
| US8437428B2 (en) | 2004-08-05 | 2013-05-07 | Micron Technology, Inc. | Digital frequency locked delay line |
| JP2009077389A (ja) * | 2007-08-13 | 2009-04-09 | Nvidia Corp | 汎用フレキシブルタイマ設計 |
| JP2016042573A (ja) * | 2014-08-01 | 2016-03-31 | ピグザリス | 信号、特にクロック信号の伝搬遅延を補償する光学的反復集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2710800B1 (fr) | 1995-12-15 |
| DE69408763D1 (de) | 1998-04-09 |
| FR2710800A1 (fr) | 1995-04-07 |
| EP0645888A1 (fr) | 1995-03-29 |
| US5719515A (en) | 1998-02-17 |
| US5633608A (en) | 1997-05-27 |
| DE69408763T2 (de) | 1998-06-25 |
| JP3613819B2 (ja) | 2005-01-26 |
| EP0645888B1 (fr) | 1998-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07202657A (ja) | ディジタル遅延線 | |
| KR100307990B1 (ko) | 디지털 ｐｌｌ 회로 및 클록 생성 방법 | |
| JP3098027B2 (ja) | 位相ロック回路及び該位相ロック回路より成る周波数逓倍器 | |
| JP3747480B2 (ja) | 周波数シンセサイザ | |
| KR100305493B1 (ko) | 클럭발생회로및클럭발생방법 | |
| JP2010233226A (ja) | クロック生成回路 | |
| US20030006808A1 (en) | Glitchless clock output circuit and the method for the same | |
| JP4079733B2 (ja) | 位相同期ループ回路 | |
| JP2597239B2 (ja) | ディジタル位相同期ループ及び該ディジタル位相同期ループを具える受信機及びその制御方法 | |
| JP2000174593A (ja) | 周波数信号発生装置及び周波数信号生成方法 | |
| US6404833B1 (en) | Digital phase synchronizing apparatus | |
| US6667638B1 (en) | Apparatus and method for a frequency divider with an asynchronous slip | |
| US7714631B2 (en) | Method and apparatus for synchronizing a clock generator in the presence of jittery clock sources | |
| JPH08286780A (ja) | クロック回路及びこれを用いたプロセッサ並びにプロセッサ動作方法 | |
| JP3250151B2 (ja) | ジッタ抑圧回路 | |
| JP3539121B2 (ja) | ドットクロック生成回路 | |
| JP3589752B2 (ja) | フレーム同期回路 | |
| KR950005812B1 (ko) | 클럭 보정 기능을 가진 분주회로 | |
| JPH09261787A (ja) | Ｐｌｌ回路におけるクロック同期回路 | |
| JP2000036728A (ja) | クロック生成回路及びクロック生成方法 | |
| JPH0738398A (ja) | クロック切替回路 | |
| JP3039157B2 (ja) | 外部同期回路 | |
| JPH0661848A (ja) | 位相同期発振器 | |
| JPH11298754A (ja) | 水平画面位置調整回路 | |
| JP2692071B2 (ja) | 位相同期パルス発生回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031224 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040323 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040329 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040331 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041012 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041025 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071112 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081112 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081112 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091112 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101112 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101112 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111112 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111112 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121112 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121112 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121112 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121112 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121112 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131112 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131112 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131112 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131112 Year of fee payment: 9 |
|
| EXPY | Cancellation because of completion of term |