JP2016042573A - 信号、特にクロック信号の伝搬遅延を補償する光学的反復集積回路 - Google Patents

Abstract

【課題】 信号、特にクロック信号の伝搬遅延を補償する光学的反復集積回路を提供する。【解決手段】 本発明は、互いに同一である複数の部分的パターンの光学的反復により製造される大寸法の集積回路に関する。本発明はより厳密には、回路全体が適切に動作するために対象信号が多数の部分回路に同時に到達することが必要な前提で、ある部分回路から後段の部分回路への信号（特にクロック信号）の伝搬遅延の補償に関する。各部分回路（Ｃ１、Ｃ２、Ｃ３）に設けられた補償回路は、マスタークロック信号用の主伝送線（ＬＰ）および複数の出力端（Ｓ１、Ｓ２、Ｓ３）を有する補償導線（ＬＳ）、並びに出力端の１個を選択するためのマルチプレクサを含んでおり、選択される出力端は多数の部分回路において異なっている。マルチプレクサは、各部分回路内で局所クロック信号（ＣｌｋＬ１、ＣｌｋＬ２、ＣｌｋＬ３）を発し、当該クロック信号は伝搬遅延に拘わらず同期化されている。【選択図】 図５

Description

本発明は、同一の基板のいくつかのゾーンにおける同一のパターンの一部を反復的に露光することにより製造される、反復的に並置されたパターンを有する大寸法の集積回路に関する。

本製造技術は時に「スティッチング」技術とも呼ばれ、集積回路基板のフォトリソグラフィ露光ステップを行う間に複製したいパターンを画定する同一マスクを使用するものであり、露出サブステップの最中に当該マスクが基板のあるゾーンから隣接する別のゾーンへ順次ずらされる。この一連サブステップからなるフォトリソグラフィステップは、異なるパターンに対応する追加的なゾーンの露光の他のサブステップで補完できるため、１個以上の異なるマスクを介して露光することができる。フォトリソグラフィステップは、例えば、基板に堆積された導電層内で導体のパターンを画定するステップである。集積回路の製造に他のフォトリソグラフィステップが実行され、スティッチング、すなわち隣接するゾーンへの同一のパターンの反復的露光もまた、その各々に対して行われ、互い隣接する特定のゾーンが互いに厳密に同一である集積回路において、全てのフォトリソグラフィステップの終了時点および付随する物理的または化学的処理の終了時点で完了する。

米国特許出願公開第２００８／２０１５９７号明細書

数センチメートル×数センチメートルの大寸法を有し、高い動作速度で機能することが求められる集積回路において問題が生じる、すなわち、信号の伝搬速度に限界がある。このような速度の限界により、複数の同一回路を同時に制御する役割を果たすべき同一の制御信号が多数の同一ゾーン間で非ゼロの時間ずれを伴って伝送されるリスクが生じる。特に、高周波クロックで動作する回路において、集積回路の一箇所で生成された同一クロック信号は、回路全体が適切に動作するために当該信号が同時に到着する必要があるにも拘わらず、当該回路の各種部分への到達時点がずれる場合がある。数センチメートル×数センチメートルの回路の場合、時間のずれは数十ナノ秒に達し得るが、これは数十メガヘルツの動作速度には整合しない。

文献米国特許出願公開第２００８／２０１５９７号明細書に、クロック信号があるメモリ素子から次段のメモリ素子に伝搬するメモリシステムが記述されている。当該システムは、タップ付き遅延線および前記遅延線の出力信号のうち１個を選択するマルチプレクサの使用に基づいて信号の伝搬遅延を補償する回路を含むメモリインタフェースを含んでいる。

本発明は、信号、特にそのような大寸法スティッチ回路のクロック信号の伝送を容易にすることで当該信号が同一ゾーンの類似位置に到達した際に自身の立ち上がりまたは立ち下がりエッジが時間的にずれ過ぎないようにすることを目的とする。

従って、本発明によれば、部分回路の位置的並び順にランクｉ＝１からｉ＝ＮのＮ個の隣接する同一の部分回路に対応する、全てが同一であるＮ個の隣接パターンの光学的反復により形成される集積回路を提案するものであり、当該集積回路は、ランク１の部分回路で受信されて各部分回路内の主導線によりランクｉの部分回路からランクｉ＋１の部分回路へ直列に伝送されるマスター信号（好適にはクロック信号）を動作に必要とし、当該主導線が、主導線の入力端と、直後のランクの回路の入力端に接続された主導線の出力端との間で持続時間Ｔの伝搬遅延をもたらし、ランクｉの各部分回路において、
−主導線に接続されており、連続する出力端間で持続時間Ｔの伝搬遅延を決定するランクｉ＝１〜ＮのＮ個の連続する出力端を有する補償導線、
−各々が補償導線のＮ個の出力端の各々に接続されたＮ個の入力端を有するマルチプレクサ、
−マルチプレクサのランクｉの入力端を選択すべく設計されており、補償導線のＮ個の出力端のうちランクＮ−ｉ＋１の出力端に接続されているマルチプレクサの制御線、
−当該部分回路に局所的な信号（好適には局所クロック信号）を送るランクｉの部分回路のマルチプレクサの出力端を含むことを特徴とする。

好適には、ランク１の部分回路のマルチプレクサの制御線が当該マルチプレクサのランク１の入力端を選択するための信号を受信し、選択された入力端のランクを１単位増やす、従って選択された出力端のランクを１単位減らすように当該信号を毎回修正しながら、あるマルチプレクサから後段のマルチプレクサへ伝搬する。従って、ランクｉの部分回路のマルチプレクサで終端する制御線が、当該回路のランクＮ−ｉ＋１の出力端を選択して、ランクＮ−ｉの出力端を選択するための命令をランクｉ＋１の部分回路のマルチプレクサへ伝送する。

上記を行う一方法は、マルチプレクサに対してＮ本の制御線を使用し、マルチプレクサのランクｉの入力端を選択すべくそれらのうち（ランクｉの回路のマルチプレクサの場合）ランクｉの導線、すなわち補償導線のランクＮ−ｉ＋１の出力端だけを有効にして、他の制御線を無効にするものであり、ランクｉの部分回路のマルチプレクサが受容した制御線は、循環配置されたランクｉ＋１の部分回路のマルチプレクサの制御線に接続されているため、ランクｉの部分回路のマルチプレクサのランクｉの有効な制御線がランクｉ＋１の部分回路のマルチプレクサのランクｉ＋１の制御線に接続され、後者の導線は、有効ならばランクｉ＋１の部分回路の補償導線のランクＮ−ｉの出力端を選択する。

現実の実施形態において、バッファアンプが主導線に挿入されており、各々の同一バッファアンプが、補償導線の各出力端と、その直後のランクの導線の出力端との間で当該補償導線に挿入されている。当該アンプは全て同一の伝搬遅延をもたらし、実際に当該アンプは所与の部分回路および他の全ての部分回路において全て同一である。

本発明の他の特徴および利点は、添付図面を参照しながら以下の詳細説明を精査すれば明らかになろう。

厳密に同一パターンの光学的反復により得られた例示的な集積回路チップの全般的構成図を示す。 本発明に従い各部分回路に補償回路が導入された構成図を示す。 本発明の補償回路を製造するための実施形態を示す。 主導線にバッファアンプ、および補償導線の部分のバッファアンプを有する補償回路の実施形態を示す。 Ｎ本の制御線の順序の単純な循環配置によりマルチプレクサを制御する、複数の並置された部分回路を示す。

本発明を説明すべく、図１に、画像センサである一例において、同一のパターンの光学的反復により部分的に製造された集積回路チップＩＣを示す。本例において、チップは、実線の長方形で示す３個の同一の部分回路Ｃ１、Ｃ２、Ｃ３を含んでいて、これら３個の回路が同一パターンの光学的反復により製造される。３個の回路には僅かな違いも無い。これらのパターンは並置されており、ある部分回路のパターンを隣接する回路のパターンに単純に当接させることで隣接回路間で導電接続が確立される。

本例では、各部分回路は、感光性ピクセルのマトリクスＭＰと、当該マトリクスの底部において、部分回路のピクセルから生じた信号を集める読み出し回路ＣＬと、部分回路の読み出し回路を制御するデジタル制御回路ＣＴＲＬとを含んでいる。これら多数の回路は破線で仕切られている。

チップは更に、光学的に反復されていない他の電子回路、例えば、部分回路に対する制御信号、特にセンサの動作シーケンスの進行の一般的基準としての役割を果たすマスタークロック信号ＣＬＫの生成を目的とする汎用シーケンサ回路ＳＥＱを含んでいてよい。別の回路ＤＥＣは、ピクセルから生じる信号をのみ出す動作を行う間にマトリクスの行の連続的なアドレス指定を行う行デコーダを含んでいる。当該デコーダは、３個の部分回路のマトリクスＭＰの類似ランクの行を同時にアドレス指定する。チップのこの一般的な編成は例示的に与えるものに過ぎず、本発明は、多数の同一の部分回路で用いられるクロック信号のエッジの同期化、または部分回路で用いられる他の制御信号の同期化を厳密に制御することが必要な場合にチップの回路の如何によらず適用可能である。この編成において、光学的反復により形成される回路について公知のように、部分回路は相互に接続されている、すなわち部分回路の右側外縁へ入力する導体は、後続ランクの隣接する回路の左側外縁の同一箇所から出力する導体と直接接触している。従って、例えば、マトリクスＭＰのある行のピクセルを結合する行導体は、他の部分回路のマトリクスＭＰの行導体と連続している。

例示目的で、大寸法、すなわち幅が２センチメートルを超えるチップに対して同一チップに同一の部分回路を光学的に反復する方法を用いる。このオーダーの距離の伝搬時間は２０ナノ秒を下回ることはあり得ず、これは数十または数百ＭＨｚの周波数での動作が求められる場合に無視できない。各々の幅が２センチメートルであるＮ個の隣接する部分回路が存在する場合、最後の部分回路までの伝搬時間はＮ倍される。

図２に、図１の概略アーキテクチャから導かれたが、同一部分回路の各々において、ある部分回路から別の部分回路へ信号が伝搬するのに要する時間に起因する同期化が不良になるリスクを補償する回路ＣＣＭＰ用に予約された表面部分が示されている概略アーキテクチャを示す。当該回路ＣＣＭＰは、多くの部分回路において同一であり、基本的に以下の要素、すなわち上流クロック入力端、下流クロック出力端、当該入力端と出力端の間の主伝送線、複数出力端を有する補償導線、および複数の出力端に接続されたマルチプレクサを含んでいる。マルチプレクサは、部分回路の残りの部分に局所クロック信号を与える。マスタークロックＣＬＫの最初にシーケンサＳＥＱから生じたクロック信号についてここで述べることは、マスタークロック信号以外の制御信号に適用することができ、且つ説明を簡潔にすべく、マスタークロック信号ＣＬＫの補償だけを考慮する。

補償回路部ＣＣＭＰを、Ｎ個の同一の隣接する部分回路がある場合、中間的なランクｉ（ｉは１〜Ｎの添え字）の部分回路について図３により精密に示す。本例ではＮ＝３である。

上流クロック信号入力端をＥＨ_ＡＭｉで示す。下流クロック信号出力端はＳＨ_ＡＶｉで示され、直後の部分回路の上流クロック信号入力端に直接接続されている。当該接続は、２個の部分回路のパターンの単純な当接による接続であり、主導線は一連の部分回路を通って延在する連続的な導線である。入力端ＥＨ_ＡＭｉは、先行ランクの部分回路の上流クロック信号ＣＬＫ_ｉを受信し、出力端ＳＨ_ＡＶｉは、後続ランクの部分回路が存在すれば下流クロック信号ＣＬＫ_ｉ＋１を後続ランクの部分回路に伝送する。ランク１の第１の部分回路は、図１、２のシーケンサから生じるマスタークロック信号ＣＬＫである上流クロック信号ＣＬＫ_１を受信する。

ある部分回路から次段の部分回路へクロック信号を伝送する主導線はＬＰで示され、入力端ＥＨ_ＡＭｉおよび出力端ＳＨ_ＡＶｉの間で延在しており、当該導線上で伝搬されるクロック信号の遷移エッジの持続時間Ｔの伝搬遅延を生じさせる長さＬを有している。最も単純な構成において、主導線ＬＰは、入力端から出力端へ直接向かう真っ直ぐな導線であって、部分回路の幅（全図を通じて幅は部分回路の並置方向、すなわち水平方向に測られている）に等しい長さを有している。これにより、入力端ＥＨ_ＡＭｉに存在する上流クロック信号ＣＬＫ_ｉの立ち上がりエッジと、出力端ＳＨ_ＡＶｉに存在する下流クロック信号ＣＬＫ_ｉ＋１の立ち上がりエッジとの間で持続時間Ｔの伝搬遅延が必然的に生じる。この遅延は、一方では電子の伝搬速度が無制限ではないこと、他方では導線の抵抗、容量および誘導特性から生じた時定数に起因する。主導線が更に、遅延をもたらす他の要素、特にクロック信号を再生成させるべく導線の入力端と出力端の間に挿入されたバッファアンプＢＦを含んでいてよいことが分かるであろう。この場合、当該アンプにより必然的にもたらされる遅延は、当該導線によりもたらされる持続時間Ｔの全体的な遅延の一部をなす。

複数の出力端を有する補償導線ＬＳは、複数の連続的な導線区間として編成され、区間の終端で各々の出力端Ｓ１、Ｓ２、Ｓ３を有している。

補償導線は主導線に、後者の任意の箇所で接続されており、主導線から第１の導線出力端Ｓ１まで延在している。主導線への接続箇所と第１の出力端との間の距離は余り重要ではないが、明らかに全ての部分回路について同一である。各区間は従って、主導線の長さＬに等しい長さを有しているか、またはより厳密には、主導線と同様に持続時間Ｔの伝搬遅延をもたらすべく構成されている。バッファアンプが主導線に存在して遅延Ｔに寄与する場合、同様のバッファアンプを補償導線の各区間に導入して各区間で当該伝搬遅延Ｔが得られるようにする。

図３において、図２と同様に３個の部分回路を並置したいとの要望により、補償導線の３個の出力端Ｓ１、Ｓ２、Ｓ３および、出力端Ｓ１とＳ２の間およびＳ２とＳ３の間で各々遅延Ｔが生じる２個の区間がある。より一般的には、Ｎ個の部分回路が存在すれば、Ｎ個の連続するランクｉ＝１〜Ｎの出力端が存在し、これらの出力端が互いに持続時間Ｔだけずれた連続的な遅延（上流クロック信号に対する）を有するクロック信号に提供する。従って、入力端ＥＨ_ＡＭｉと出力端Ｓ１の間に存在する伝搬遅延の如何に拘わらず、当該遅延は出力端Ｓ２でＴだけ、および出力端Ｓ３で２Ｔだけ増大し、より一般的には、Ｎ個の出力端があれば、ランクｉの出力端で（ｉ−１）Ｔだけ増大する。

補償導線の出力端は、各々マルチプレクサＭＵＸの各入力端に接続されている。補償導線の出力端とマルチプレクサの入力端との間の接続長は、これらの出力端とマルチプレクサの間で顕著に異なる伝搬遅延（主導線の遅延Ｔに対する）をもたらさないように同一または実質的に同一である。マルチプレクサの任意のランクｊの入力端が補償導線のランクＳ_{Ｎ−ｊ＋１}の出力端に接続されている。

マルチプレクサは、どのマルチプレクサの入力端が、従ってどの補償導線の出力端が当ギアマルチプレクサの出力端へ伝送されるかを決定する制御線ＬＣにより制御される。ランクｉの部分回路の場合、マルチプレクサのランクｉの入力端を選択、従って補償導線のランクＮ−ｉ＋１の出力端を選択すべく制御線ＬＣは信号ｓｅｌ_ｉを発する。制御線の状態は補償回路が使用される時点では不変である。

ランクＮ−ｉ＋１の当該出力端に存在する信号がマルチプレクサ出力として伝送される。ランクｉの回路のマルチプレクサの出力端は次いで、ランクｉの部分回路で用いられる局所クロック信号ＣｌｋＬ_ｉを発する。当該信号は、例えば対応するコントロール回路ＣＴＲＬへ伝送されて利用される。多数の部分回路の局所クロック信号は、補償導線により補償されるため同時発生する。

局所クロック信号ＣｌｋＬ_ｉとびマスタークロック信号ＣＬＫとの間に存在する遅延は正確には分からない。遅延は、主導線と補償導線との間の接合箇所の位置（当該接合箇所と入力端ＥＨ_ＡＭｉとの間の距離）に依存する。遅延は、当該接合箇所と補償導線の第１の出力端Ｓ１との間の距離に依存する。遅延は、補償導線の出力端とマルチプレクサとの間の接続長に依存する。遅延は、マルチプレクサによりもたらされる固有の遅延に依存する。遅延は、マルチプレクサの出力端での接続長に依存する。しかし、これらの遅延要素は、どのような遅延をもたらすかに拘わらず全ての部分回路について同一であり、局所クロック信号ＣｌｋＬ_ｉと隣接する部分回路の局所クロック信号ＣｌｋＬ_ｉ＋１との間には遅延が無いと言える。実際、ある部分回路から後段の部分回路へ進む際に主導線の長さによりもたらされる遅延Ｔは、ランクｉの部分回路が、２次導線のランクＮ−ｉ＋１の出力端を使用するのに対し、ランクｉ＋１の後段の部分回路が補償導線の先行ランクＮ−ｉの出力端を使用し、これらの２個の出力端は主導線と同じ伝搬遅延Ｔをもたらす区間により分離されているという事実により完全に補償される。

ランクｉの各部分回路がマルチプレクサの適切な入力端、すなわち補償導線のランクＮ−ｉ＋１の出力端に接続されたランクｉの入力端を選択するために、好適には当該部分回路の制御入力端から、自身が後段の部分回路の制御入力端に接続（並置された部分回路のパターンの単純当接による接続）された制御出力端へ伝搬する制御線を所有すべくマルチプレクサが設けられているが、この伝搬は選択された入力端のランクを上げる都度生じる。換言すれば、伝搬された制御信号は、受信された制御信号とは僅かに異なるが、その差異（１単位の増分）は全ての部分回路について同一である。従って、部分回路、特に制御線の編成は、ある回路と次段の回路（増分が可能な回路を含む）とで厳密に同一であり、ランクｉの部分回路のマルチプレクサは、次段の部分回路とは異なる仕方で制御される。第１の部分回路は、ランク１の入力端すなわち補償導線のランク１の出力端（図２のＳ３）を選択するための命令を受信する。

ランクｉの部分回路のマルチプレクサに関連付けられた制御線を図３に示す。これらは、特定の選択信号ｓｅｌ_ｉを受信し、後続ランクｉ＋１の回路に信号ｓｅｌ_ｉ＋１を伝送する。ＩＮＣＲで示す１単位増分する回路が次いで、マルチプレクサに到達する制御線と後段の部分回路向けの制御出力端との間に挿入される。

図４に拡大図として、主導線上での伝搬中に減衰する傾向を有する伝送されたクロック信号の振幅の復元を機能とする少なくとも１個のバッファアンプを主導線が含んでいる場合の主導線ＬＰおよび補償導線ＬＳを示す。この場合、バッファアンプ（図４の一般的なラベルＢＦで示す）はクロックエッジの伝搬に更なる遅延をもたらす。主導線の伝搬遅延の持続時間Ｔは、当該遅延と導線自体に固有の遅延との合計を含んでいる。従って補償導線ＬＳの各区間に同一の遅延Ｔを生じさせることが必要であり、このため主導線に挿入されたアンプと同一のバッファアンプＢＦを各区間内に挿入することが最良である。

図４の例において、バッファアンプは主導線の入力端に直に配置されており、出力端Ｓ１と出力端Ｓ２との間の補償導線の第１の区間にアンプＢＦが挿入され、次いで出力端Ｓ２と出力端Ｓ３との間の第２の区間に別のアンプＢＦが挿入されるようにしている。

更に、アンプによりもたらされる固有の遅延が当該アンプの負荷に依存し得ると仮定すれば、これら全てのアンプの負荷が同一であるように構成がなされる。このため、図４に見られるように、出力端Ｓ３の下流においてアンプが設けられた区間分だけ補償導線ＬＳが延長されるようにする。同様に、出力端Ｓ１の上流において、補償導線が主導線と出力端Ｓ１との間にアンプを含むようにしてもよい。最後に、主導線のアンプＢＦの負荷は、すぐ下流にある部分回路の主導線のアンプＢＦが自身に設けられた主導線からなる。

このように、主導線と最後の出力端Ｓ３との間に位置する全てのアンプには、主にアンプが設けられた導線区間のインピーダンスである同一インピーダンスの顕著な負荷がかかる。

図５に、マルチプレクサの入力端のランクの上昇、従ってマルチプレクサにより選択された出力端のランクの下降を確実に行えるマルチプレクサ制御線の例示的な実施形態を示す。本例では、部分回路と同数の制御線が存在して、マルチプレクサがＮ本の制御線を受容する。これら導線の１本が有効な論理レベル（１）を受信し、マルチプレクサはランクｉの制御線が起動された際にランクｉの入力端を選択すべく設計されている。他の導線は無効なレベル（０）を受信する。ランクｉの入力端は補償導線のランクＮ−ｉ＋１の出力端に接続されており、マルチプレクサの出力端へ伝送されるのは当該出力端に存在するクロック信号である。図５において、図示する３個の部分回路の各々について、マルチプレクサの入力端と選択された出力端との接続を実線で示し、選択されていない出力端との接続を破線で示している。本構成は、Ｎ個の部分回路で代替可能であり、その場合マルチプレクサ用にＮ本の制御線を用いる。

増分回路は、図５に示すように、単に制御線を循環配置させる回路であってよく、ランクｉの部分回路の任意のランクｊの導線が、ランクｉ＋１の部分回路のランクｊ＋１導線となる。特に、ランクｉの部分回路内のランクｉの導線は、当該部分回路のランクＮ−ｉ＋１の出力端を選択し、次いでランクｉ＋１の後段回路のランクｉ＋１の導線として延長され、当該後段回路のランクＮ−ｉの出力端を選択する。

他の増分回路、特に、集積回路の初期化フェーズの後でシフトレジスタが各部分回路について異なるコード（００１、０１０、１００）を含み、これらのコードがマルチプレクサの異なる入力端の選択を制御するように部分回路により増分が保証されるシフトレジスタを用いる増分回路を設けてもよい。マルチプレクサはまた、特にシフトレジスタを用いる場合、バイナリコード（００、０１、１０）またはグレイコード（００、０１、１１）等のより従来的な計数コードを復号化することができる。

本発明は主に、光学的反復により形成される集積回路に適用されるが、より一般的には、製造のモードとは独立に、複数の同一の隣接パターンにより形成された任意の集積回路に適用できる。

ＢＦ バッファアンプ
Ｃ１、Ｃ２、Ｃ３ 部分回路
ＣＣＭＰ 補償回路
ＣＬ 読み出し回路
ＣＬＫ クロック信号
ＣｌｋＬ_ｉ 局所クロック信号
ＣＴＲＬ デジタル制御回路
ＥＨ_ＡＭｉ 入力端
ＩＣ 集積回路チップ
ＩＮＣＲ 増分回路
ＬＣ 制御線
ＬＰ 主導線
ＬＳ 補償導線
ＭＰ マトリクス
ＭＵＸ マルチプレクサ
Ｓ１、Ｓ２、Ｓ３ 出力端
ＳＥＱ シーケンサ回路
ｓｅｌ_ｉ 選択信号
ＳＨ_ＡＶｉ 出力端

Claims (5)

1. 部分回路の位置的に連続する順にランクｉ＝１からｉ＝Ｎを付されたＮ個の隣接する同一の部分回路（Ｃ１、Ｃ２、Ｃ３）に対応する、全てが同一であるＮ個の隣接パターンを含む集積回路であって、各部分回路が、ランク１の部分回路で受信されたマスター信号（ＣＬＫ）のカスケード伝送を可能にすべく直前および直後のランクの部分回路の主導線にカスケード接続された主導線（ＬＰ）を含み、各主導線が、前記主導線の入力端（ＥＨ_ＡＭｉ）と、直後のランクの回路の主導線の入力端に接続された主導線の出力端（ＳＨ_ＡＶｉ）との間で持続時間Ｔの伝搬遅延をもたらし、ランクｉの各部分回路において、
   −前記主導線（ＬＰ）に接続されており、連続する出力端間で持続時間Ｔの伝搬遅延を決定するランクｉ＝１〜ＮのＮ個の連続する出力端（Ｓ１、Ｓ２、Ｓ３）を有する補償導線（ＬＳ）と、
   −各々が前記補償導線のＮ個の出力端の各々に接続されたＮ個の入力端を有するマルチプレクサ（ＭＵＸ）と、
   −前記マルチプレクサのランクｉの入力端を選択すべく設計されており、前記補償導線の前記Ｎ個の出力端のうちランクＮ−ｉ＋１の出力端に接続されている前記マルチプレクサの制御線（ＬＣ）と、
   −前記部分回路に局所的な信号（ＣｌｋＬ_ｉ）を送るランクｉの部分回路のマルチプレクサの出力端を含むことを特徴とする集積回路。
2. 前記マスター信号が一般的なクロック信号であり、前記ランクｉのマルチプレクサから生じた局所的な信号が前記ランクｉの部分回路に対する局所クロック信号であることを特徴とする、請求項１に記載の集積回路。
3. 前記ランク１の部分回路のマルチプレクサの前記制御線が、前記マルチプレクサのランクＮの入力端を選択するための信号を受信し、選択された入力端のランクを１単位増やすように前記信号を毎回修正しながら、前記信号をあるマルチプレクサから後段のマルチプレクサへ伝搬することにより、前記ランクｉの部分回路のマルチプレクサで終端する制御線が、前記補償導線のランクＮ−ｉ＋１の出力端を選択して、ランクＮ−ｉの出力端を選択するための命令をランクｉ＋１の部分回路のマルチプレクサへ伝送すべく構成されることを特徴とする、請求項１または２に記載の集積回路。
4. 前記ランクｉの部分回路のマルチプレクサの制御線が、
   −個数がＮであり、
   −他の制御線が無効な状態において、前記ランクｉの制御線の起動により、前記補償導線のランクＮ−ｉ＋１の出力端が選択可能になるように構成されており、
   −循環配置されたランクｉ＋１の部分回路のマルチプレクサの制御線に直接接続されているため、前記ランクｉの部分回路のマルチプレクサの前記ランクｉの有効な制御線が前記ランクｉ＋１の部分回路のマルチプレクサの前記ランクｉ＋１の制御線に接続され、後者の導線が、有効ならば前記ランクｉ＋１の部分回路の補償導線のランクＮ−ｉの出力端を選択すべく構成されることを特徴とする、請求項１〜３のいずれか一項に記載の集積回路。
5. 各バッファアンプ（ＢＦ）が前記主導線に挿入されており、各々の同一バッファアンプ（ＢＦ）が、前記補償導線（ＬＳ）の各出力端と、その直段のランクの出力端との間で前記補償導線（ＬＳ）に挿入されていることを特徴とする、請求項１〜４のいずれか一項に記載の集積回路。

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