JP2011508311A - メモリシステムの書き込みタイミングを較正する方法および装置 - Google Patents
メモリシステムの書き込みタイミングを較正する方法および装置 Download PDFInfo
- Publication number
- JP2011508311A JP2011508311A JP2010539527A JP2010539527A JP2011508311A JP 2011508311 A JP2011508311 A JP 2011508311A JP 2010539527 A JP2010539527 A JP 2010539527A JP 2010539527 A JP2010539527 A JP 2010539527A JP 2011508311 A JP2011508311 A JP 2011508311A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- memory
- clock
- data strobe
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 84
- 230000007704 transition Effects 0.000 claims description 15
- 238000001514 detection method Methods 0.000 claims description 14
- 230000003111 delayed effect Effects 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 8
- 230000006870 function Effects 0.000 claims description 2
- 230000008569 process Effects 0.000 description 44
- 230000005540 biological transmission Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 238000012545 processing Methods 0.000 description 6
- 238000012546 transfer Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 230000006399 behavior Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000011960 computer-aided design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1689—Synchronisation and timing concerns
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0629—Configuration or reconfiguration of storage systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0629—Configuration or reconfiguration of storage systems
- G06F3/0634—Configuration or reconfiguration of storage systems by changing the state or mode of one or more devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1087—Data input latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1093—Input synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2254—Calibration
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Human Computer Interaction (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
- Memory System (AREA)
Abstract
【選択図】 図3
Description
メモリシステムは非常に高い(たとえば、1000メガ転送/秒(「MT/s」)を超える)データレートで動作を開始するため、要求されるレベルのシグナリング性能を達成するためには、「フライバイ」メモリトポロジを用いることが可能である。たとえば、図1に示したコンピュータシステム100を参照されたい。コンピュータシステム100は、処理装置104を含んでおり、処理装置104は、メモリ制御装置102を介してデュアルインラインメモリモジュール(「DIMM」)106と通信している。このコンピュータシステムは、フライバイレイアウトトポロジを有しており、このトポロジでは、1つまたは複数の要求(RQ)信号およびクロック(CK)信号を含む制御信号が、メモリ制御装置102から複数の同期動的ランダムアクセスメモリ(「SDRAM」または「DRAM」)チップ110〜117にルーティングされる。本実施形態では、DIMM 106内の制御信号およびクロック信号が、フライバイパス108を用いたマルチドロップ方式で、DRAMチップ110〜117のそれぞれと結合されている。要求信号は、アドレス信号を含むことが可能であり、(一実施形態ではパターン長が互いに等しい)複数の信号線と、クロック信号線とによって伝搬される。要求信号およびクロック信号は、フライバイパス108を伝搬し、DRAMチップ110〜117のそれぞれにおいて順番に受信される。同時に、データストローブ(DQS)信号およびデータ(DQ)信号は、DIMM 106内のDRAMチップ110〜117のそれぞれに直接ルーティングされ、そのため、フライバイパスによる遅延がない。
図3は、メモリタイミング較正処理の一実施形態を示すフローチャートである。本実施形態では、以下の事柄を、本較正処理の前提とする。(1)要求(RQ)信号とクロック(CK)信号との間のタイミング関係は、RQとCKとの間の推定平均スキューを補償するように設定されているものとする。(2)各DQ/DQSグループごとのデータ信号(DQ)とデータストローブ信号(DQS)との間のタイミング関係は、DQとDQSとの間の推定平均スキューを補償するように設定されているものとする。(3)また、DRAMは、RQ/CK遅延が増えていく順番で連続して処理されるものとする。(4)さらに、どの2つのDQ/DQSグループの間のスキューも、1CKサイクルよりはかなり小さいものとする。
一実施形態では、本システムはさらに、異なる複数のDRAMデバイスからの読み出しデータのずれを補償する較正が必要である。フライバイトポロジを用いたシステムにおいて構成された、連続する複数のDRAMデバイスからの読み出しデータは、連続的に増加した遅延でメモリ制御装置に到着する。一実施形態では、読み出しアライメント処理は、メモリ制御装置における連続するDQレシーバブロックに読み出しデータをキューイングすることを含む。
図7は、2次元(「2D」)書き込み−読み出し−検証較正手法を用いるメモリタイミング較正処理の代替実施形態を示すフローチャートである。この2D検索手法では、2パス方式を用いる。第1パスでは、送信位相設定および受信位相設定(それぞれ、書き込み平準化遅延および読み出し平準化遅延)に粗ステップサイズを用いる(オペレーション702)。本システムは、まず、送信位相を、2D検索領域の原点から増分させながら進める。本システムは、各送信位相ごとに、受信位相を増分させながら進めることによって「粗パス」領域を見つけようとする。本システムは、十分大きな粗パス領域が見つかるまで、送信位相をいっぱいまで進め続ける。これが発生した時は第1パスを終了し、最終送信位相を、本手法の第2パスのためのシード(seed)として用いる。
図9は、(たとえば、1クロックサイクルより大きなDRAMフライバイ遅延分離に対する書き込みタイミング較正を容易にすることが可能な)位相検出回路の一実施形態を示す。この位相検出回路では、マーキングパルスが、たとえば、書き込みイネーブル(「WE#」)信号線900において受信され、このマーキングパルスは、クロック信号201の立ち上がりエッジおよび立ち下がりエッジをそれぞれクロックとして用いる2つのDフリップフロップ(D-flops)901および902を経てフィードされる。これにより、所望の時間スロットに対応する窓を有する位相検出器イネーブル信号(PDEN)906が生成される。次に、PDEN信号906とクロック信号904との論理積をとることにより、窓掛けクロック信号908が生成される。一実施形態では、WE#は、CKと一緒にフライバイパスを通ってルーティングされ、伝搬する。
図10は、図9に示した回路を用いる較正処理の一例を示すタイミング図である。図10の上部は、メモリ制御装置側の信号のタイミングを示しており、図10の下部は、メモリチップ(DRAM)側の信号のタイミングを示している。図10では、メモリ制御装置は、クロック信号(CK 201)およびデータストローブ信号(DQS 203)をDRAMに送信する。
図11は、DRAM内で利用可能な位相検出回路の一実施形態を、関連するタイミング図とともに示したものである。この実施形態は、図9に示した実施形態と同様であり、WE#信号900が、(フリップフロップ901を通ってではなく)DRAM上のWE#信号900用ステージ回路を通ってステージされている点が異なる。
図12は、書き込みタイミング較正処理の一実施形態を示すフローチャートである。この処理では、クロック信号、マーキング信号、およびデータストローブ信号を、メモリ制御装置からメモリチップに送信する(オペレーション1202)。次に、マーキング信号を用いて、クロック信号の中の特定のクロックサイクルに「窓を掛ける」(オペレーション1204)。これにより、窓掛けクロック信号が生成される。
Claims (37)
- 書き込み動作の実行に関わる複数の信号の間のタイミング関係を較正する方法であって、
前記複数の信号は、メモリ制御装置と、メモリチップのセットの中のメモリチップとの間で伝達され、
前記方法は、
前記メモリチップ上に配置された位相検出器を用いて、前記メモリチップにおいて、前記メモリ制御装置から受信されたデータストローブ信号とクロック信号との間の位相関係を較正するステップと、
少なくとも1つの書き込み−読み出し−検証の動作を実行して前記データストローブ信号と前記クロック信号との間のクロックサイクル関係を較正するステップと
を含み、
前記書き込み−読み出し−検証の動作は、前記クロック信号に対する前記データストローブ信号の遅延を前記クロック信号のクロック周期単位で変化させることを含む、方法。 - 前記データストローブ信号と前記クロック信号との間の位相関係を較正するステップは、
前記クロック信号に対して様々に遅延させたパルスを前記データストローブ信号上にアサートすること、および
前記データストローブ信号と前記クロック信号とが揃っていることを示す遷移を、前記位相検出器の出力において探すこと、
を含む、請求項1に記載の方法。 - 前記クロックサイクル関係を較正するステップは、
前記クロック信号に対する前記データストローブ信号の遅延をクロック周期単位で変化させること、
前記メモリチップ内の特定のロケーションに値を書き込むこと、
前記メモリチップ内の前記特定のロケーションから値を読み出すこと、および、
前記特定のロケーションから読み出した値が、前記特定のロケーションに書き込んだ値と一致するかどうかを検証することによって、前記データストローブ信号と前記クロック信号とが較正されているかどうかを判定すること、
を連続的に実行することを含む、請求項1に記載の方法。 - 前記メモリチップの前記セットの中のすべてのメモリチップについて繰り返される、請求項1に記載の方法。
- 前記メモリチップの前記セットの中のメモリチップについての前記タイミング関係は、前記メモリチップのそれぞれが結合されている制御パスに沿って遅延が増える順に較正される、請求項5に記載の方法。
- 読み出し動作時に前記データストローブ信号とデータストローブイネーブル信号との間のタイミング関係を調節するステップをさらに含む、請求項1に記載の方法。
- 書き込み動作の実行に関わる複数の信号の間のタイミング関係を較正する方法であって、
前記複数の信号は、メモリ制御装置と、メモリチップのセットの中のメモリチップとの間で伝達され、
前記方法は、
前記メモリチップ上に配置された位相検出器を用いて、前記メモリチップにおいて、前記メモリ制御装置から受信されたデータストローブ信号とクロック信号との間の位相関係を較正するステップと、
前記データストローブ信号と前記クロック信号との間のクロックサイクル関係を較正することを、
前記クロック信号に対する前記データストローブ信号の遅延をクロック周期単位で変化させること、
前記メモリチップ内の特定のロケーションに値を書き込むこと、
前記メモリチップ内の前記特定のロケーションから値を読み出すこと、および、
前記特定のロケーションから読み出した値が、前記特定のロケーションに書き込んだ値と一致するかどうかを検証することによって、前記データストローブ信号と前記クロック信号とが較正されているかどうかを判定すること、
を反復することによって行うステップと、
を含む、方法。 - メモリ制御装置と、
前記メモリ制御装置と結合されたメモリチップのセットと、
を備え、
前記メモリチップの前記セットの中の各メモリチップは、前記メモリチップにおいて前記メモリ制御装置から受信したデータストローブ信号およびクロック信号の間の位相関係を較正するように構成された位相検出器を含み、
前記メモリ制御装置は、少なくとも1つの書き込み−読み出し−検証の動作を実行して前記データストローブ信号と前記クロック信号との間のクロックサイクル関係を較正するように構成され、
前記書き込み−読み出し−検証の動作は、前記クロック信号に対する前記データストローブ信号の遅延をクロック周期単位で変化させることを含む、システム。 - 前記メモリチップの前記セットは、前記クロック信号がマルチドロップ方式で前記メモリ制御装置から前記メモリチップの前記セットにルーティングされるように、前記メモリ制御装置と結合されており、
前記データストローブ信号は、ダイレクト接続で前記メモリ制御装置から前記メモリチップの前記セットにルーティングされ、前記クロック信号と前記データストローブ信号との間の遅延差は1クロック周期を超えてもよい、請求項8に記載のシステム。 - 前記メモリ制御装置は、前記データストローブ信号と前記クロック信号との間の位相関係を較正する際に、前記クロック信号に対して様々に遅延させたパルスを前記データストローブ信号上にアサートすること、および、前記データストローブ信号および前記クロック信号の位置が揃っていることを示す遷移を前記位相検出器の出力において探すこと、を行うように構成された、請求項8に記載のシステム。
- 前記メモリ制御装置は、前記クロックサイクル関係を較正する際に、
前記クロック信号に対する前記データストローブ信号の遅延をクロック周期単位で変化させること、
前記メモリチップ内の特定のロケーションに値を書き込むこと、
前記メモリチップ内の前記特定のロケーションから値を読み出すこと、および、
前記特定のロケーションから読み出した値が、前記特定のロケーションに書き込んだ値と一致するかどうかを検証することによって、前記データストローブ信号と前記クロック信号とが較正されているかどうかを判定すること、
を連続的に実行するように構成された、請求項8に記載のシステム。 - 前記メモリチップの前記セットの中のすべてのメモリチップを順次較正するように構成された、請求項8に記載のシステム。
- 前記メモリチップの前記セットの中のメモリチップについての前記タイミング関係は、前記メモリチップの前記セットの中の前記メモリチップにアドレス情報および制御情報を提供するマルチドロップパスに沿って遅延が増える順に較正される、請求項8に記載のシステム。
- 前記メモリ制御装置は、読み出し動作時に前記データストローブ信号とデータストローブイネーブル信号との間のタイミング関係を調節するように構成された、請求項8に記載のシステム。
- メモリシステムにおける書き込み動作の実行に関わる複数の信号の間のタイミング関係を較正する方法であって、
較正モード時に、メモリチップのセットの中のメモリチップにおいてメモリ制御装置から複数の信号を受信するステップを含み、
前記複数の信号は、
前記メモリチップの基準クロックとして用いられるクロック信号と、
前記クロック信号の中の特定クロックサイクルを識別するパルスを含む第1の信号と、
データ信号と一緒に送信され、前記メモリチップにおいて前記データ信号をメモリデバイスにストローブするために用いられる第2の信号と、
を含み、
前記方法は、
前記データストローブ信号と前記クロック信号との間のタイミング関係を較正することを、
前記第1の信号によって、前記クロック信号の前記特定のクロックサイクルに窓を掛けて窓掛けクロック信号を生成すること、
前記第2の信号によって、前記メモリチップの位相検出器において前記窓掛けクロック信号を捕捉すること、および、
前記捕捉された窓掛けクロック信号を前記メモリ制御装置に返すこと、
によって促すステップと、
をさらに含む、方法。 - メモリシステム内の動作方法であって、
較正モードにおいて、クロック信号、マーキング信号、およびデータストローブ信号を含む複数の信号を、メモリ制御装置から、メモリチップのセットの中のメモリチップに送信するステップであって、前記マーキング信号は、前記クロック信号の特定のクロックサイクルをマーキングするパルスを含む、ステップと、
前記メモリチップからフィードバック信号を受信するステップであって、前記フィードバック信号は、前記マーキング信号を用いて前記クロック信号の前記特定のクロックサイクルに窓を掛けて窓掛けクロック信号を生成し、前記データストローブ信号を用いて前記窓掛けクロック信号を捕捉することにより、前記メモリチップにおいて生成されている、ステップと、
前記メモリ制御装置と前記メモリチップとの間に発生する、書き込み動作の実行に関わる複数の信号の間のタイミング関係を、前記フィードバック信号に基づいて較正するステップと、
を含む、方法。 - 書き込み動作の実行に関わる複数の信号の間のタイミング関係を、前記フィードバック信号に基づいて較正するステップは、前記データストローブ信号と前記クロック信号との間のタイミング関係を較正することを含む、請求項16に記載の方法。
- 前記データストローブ信号および関連するデータ信号は、第1のパスを通って前記メモリチップに送信され、
前記クロック信号および前記マーキング信号は、第2のパスを通って前記メモリ制御装置に送信され、
前記第1のパスと前記第2のパスとの間の遅延差は、前記クロック信号の1クロック周期を超えてもよい、
請求項16に記載の方法。 - 前記データストローブ信号および関連するデータ信号は、ダイレクトパスを通って前記メモリチップに送信され、
前記クロック信号および前記マーキング信号は、マルチドロップ方式でメモリチップの前記セットを通過するマルチドロップパスを通って前記メモリ制御装置に送信され、
前記クロック信号と前記データストローブ信号との間の遅延差は、前記クロック信号の1クロック周期を超えてもよい、請求項16に記載の方法。 - 前記データストローブ信号と前記クロック信号との間の前記タイミング関係を較正することは、前記クロック信号に対して様々に遅延させたパルスを前記データストローブ信号上にアサートし、前記データストローブ信号と前記クロック信号とが揃っていることを示す遷移を、前記フィードバック信号において探すことを含む、請求項16に記載の方法。
- 前記マーキング信号は、前記マルチドロップパス上の選択された信号線を通って前記メモリに伝達され、前記選択された信号線は、前記メモリシステムが前記較正モードでない場合には、別の信号を搬送する、請求項16に記載の方法。
- 前記選択された信号線は、前記メモリシステムが前記較正モードでない場合には、書き込みイネーブル信号を搬送する、請求項21に記載の方法。
- 前記メモリチップの前記セットの中のすべてのメモリチップについて繰り返される、請求項16に記載の方法。
- 読み出し動作時に前記データストローブ信号と前記クロック信号との間のタイミング関係を調節するステップをさらに含む、請求項33に記載の方法。
- クロック信号を受信するメモリチップに結合されるメモリ制御装置であって、
較正モード時にマーキング信号およびデータストローブ信号を前記メモリチップに出力するインタフェースであって、前記マーキング信号は、前記クロック信号の中の特定のクロックサイクルを識別する、インタフェースと、
前記メモリチップからフィードバック信号を受信するフィードバック入力であって、前記フィードバック信号は、前記マーキング信号を用いて前記クロック信号の中の前記特定のクロックサイクルに窓を掛けて窓掛けクロックサイクルを生成し、前記データストローブ信号を用いて前記窓掛けクロックサイクルを捕捉することにより、前記メモリチップにおいて生成されている、フィードバック入力と、
前記フィードバック信号を解析して前記データストローブ信号と前記クロック信号との間のタイミング関係を較正する較正機構と、
を備える、メモリ制御装置。 - 前記データストローブ信号および関連するデータ信号は、第1のパスを通って前記メモリチップに送信され、
前記クロック信号および前記マーキング信号は、第2のパスを通って前記メモリ制御装置に送信され、
前記第1のパスと前記第2のパスとの間の遅延差は、1クロック周期を超えてもよい、
請求項25に記載のメモリ制御装置。 - 前記データストローブ信号および関連するデータ信号は、直接パスを通って前記メモリチップに送信され、
前記クロック信号および前記マーキング信号は、マルチドロップ方式でメモリチップの前記セットを通過するマルチドロップパスを通って前記メモリ制御装置に送信され、
前記クロック信号と前記データストローブ信号との間の遅延差は、1クロック周期を超えてもよい、請求項25に記載のメモリ制御装置。 - 前記較正機構は、前記クロック信号に対して様々に遅延させたパルスを前記データストローブ信号上にアサートし、前記データストローブ信号と前記クロック信号とが揃っていることを示す遷移を、前記フィードバック信号において探す、請求項25に記載のメモリ制御装置。
- 前記マーキング信号は、前記マルチドロップパス上の選択された信号線を通って前記メモリに伝達され、前記選択された信号線は、前記メモリシステムが前記較正モードでない場合には、別の信号を搬送する、請求項51に記載のメモリ制御装置。
- 前記選択された信号線は、前記メモリ制御装置が前記較正モードでない場合には、書き込みイネーブル信号を搬送する、請求項29に記載のメモリ制御装置。
- 前記較正機構はさらに、読み出し動作時に前記データストローブ信号と前記データストローブイネーブル信号との間のタイミング関係を較正する、請求項25に記載のメモリ制御装置。
- 書き込み動作の実行に関わる複数の信号の間のタイミング関係を較正することを促す半導体メモリデバイスであって、
クロック信号を受信するクロック入力と、
前記クロック信号の特定のクロックサイクルを識別するパルスを含むマーキング信号を、メモリ制御装置から受信する第1の入力と、
データストローブ信号を前記メモリ制御装置から受信する第2の入力と、
前記マーキング信号を用いて前記クロック信号の前記特定のクロックサイクルに窓を掛け、前記データストローブ信号を用いて前記窓掛けクロックサイクルを捕捉する位相検出器と、
前記捕捉された窓掛けクロックサイクルをフィードバック信号として前記メモリ制御装置に与える出力と、
を含む、半導体メモリデバイス。 - 前記位相検出回路は、
前記マーキング信号を用いて前記クロック信号の中の前記特定のクロックサイクルに窓を掛ける窓掛け回路と、
前記データストローブ信号を用いて前記窓掛けクロックサイクルを捕捉するメモリエレメントと、
を含む、請求項32に記載の半導体メモリデバイス。 - 前記メモリエレメントは、前記データストローブ信号を用いて前記窓掛けクロックサイクルを捕捉するフリップフロップ回路である、請求項33に記載の半導体メモリデバイス。
- 前記窓掛け回路は、
前記マーキング信号をクロック周期で取り込んで位相検出器イネーブル信号を生成する、一連のフリップフロップを含み、
前記一連のフリップフロップは、
前記半導体メモリデバイスの書き込み遅延時間に相当する遅延時間を有する、カスケード接続されたフリップフロップであって、前記クロック信号の第1のエッジ遷移をクロックとして前記マーキング信号を取り込むカスケード接続されたフリップフロップと、
前記カスケード接続されたフリップフロップの出力を、前記クロック信号の第2のエッジ遷移で捕捉して、位相検出器イネーブル信号を生成する追加のフリップフロップと、
を含む一連のフリップフロップと、
前記位相検出器イネーブル信号および前記クロック信号を受信する論理ゲートであって、前記論理ゲートの所定の論理機能に基づいて前記窓掛けクロックサイクルを生成する論理ゲートと、
を含む、請求項33に記載の半導体メモリデバイス。 - 前記データストローブ信号および関連するデータ信号は、第1のパスを通って前記メモリ制御装置から受信され、
前記クロック信号および前記マーキング信号は、第2のパスを通って前記メモリ制御装置から受信され、
前記第1のパスから受信された複数の信号と、前記第2のパスから受信された複数の関連信号との間の遅延差は、前記クロック信号の1クロック周期を超えてもよい、
請求項32に記載の半導体メモリデバイス。 - メモリ制御装置内の動作方法であって、
前記メモリ制御装置は、クロック信号を受信するメモリチップと結合され、かつ、書き込み動作時に、データをストローブ信号とともに前記メモリチップに供給し、前記メモリデバイスは前記ストローブ信号を用いて前記データを捕捉し、
前記方法は、較正モード時には、
前記データストローブ信号とクロック信号との間のクロックサイクル関係を較正することを、
前記クロック信号に対する前記データストローブ信号の遅延をクロック周期単位で変化させること、
前記メモリチップ内の特定のロケーションに第1の値を書き込むこと、
前記メモリチップ内の前記特定のロケーションから第2の値を読み出すこと、および、
前記特定のロケーションから読み出した値が、前記特定のロケーションに書き込んだ値と一致するかどうかを検証することによって、前記データストローブ信号と前記クロック信号とが較正されているかどうかを判定すること、
を反復することによって行うステップを含む、方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US1631707P | 2007-12-21 | 2007-12-21 | |
US61/016,317 | 2007-12-21 | ||
PCT/US2008/055661 WO2009082502A1 (en) | 2007-12-21 | 2008-03-03 | Method and apparatus for calibrating write timing in a memory system |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012282187A Division JP5635067B2 (ja) | 2007-12-21 | 2012-12-26 | メモリシステムの書き込みタイミングを較正する方法および装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011508311A true JP2011508311A (ja) | 2011-03-10 |
JP5305543B2 JP5305543B2 (ja) | 2013-10-02 |
Family
ID=40786164
Family Applications (4)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010539527A Active JP5305543B2 (ja) | 2007-12-21 | 2008-03-03 | メモリシステムの書き込みタイミングを較正する方法および装置 |
JP2012282187A Active JP5635067B2 (ja) | 2007-12-21 | 2012-12-26 | メモリシステムの書き込みタイミングを較正する方法および装置 |
JP2014210473A Active JP5897093B2 (ja) | 2007-12-21 | 2014-10-15 | メモリシステムの書き込みタイミングを較正する方法および装置 |
JP2016038721A Active JP6199424B2 (ja) | 2007-12-21 | 2016-03-01 | メモリシステムの書き込みタイミングを較正する方法および装置 |
Family Applications After (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012282187A Active JP5635067B2 (ja) | 2007-12-21 | 2012-12-26 | メモリシステムの書き込みタイミングを較正する方法および装置 |
JP2014210473A Active JP5897093B2 (ja) | 2007-12-21 | 2014-10-15 | メモリシステムの書き込みタイミングを較正する方法および装置 |
JP2016038721A Active JP6199424B2 (ja) | 2007-12-21 | 2016-03-01 | メモリシステムの書き込みタイミングを較正する方法および装置 |
Country Status (7)
Country | Link |
---|---|
US (12) | US9263103B2 (ja) |
EP (3) | EP3399523B1 (ja) |
JP (4) | JP5305543B2 (ja) |
KR (2) | KR101470975B1 (ja) |
CN (2) | CN104134454B (ja) |
DE (1) | DE102008015544B4 (ja) |
WO (1) | WO2009082502A1 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012527061A (ja) * | 2009-05-13 | 2012-11-01 | フリースケール セミコンダクター インコーポレイテッド | メモリシステムにおける書込レベリングの開始値を較正する方法 |
JP2013054692A (ja) * | 2011-09-06 | 2013-03-21 | Nec Computertechno Ltd | メモリコントローラ及びメモリ制御方法 |
JP2015138556A (ja) * | 2014-01-23 | 2015-07-30 | 三星電子株式会社Samsung Electronics Co.,Ltd. | ターゲットモジュールのライトレベリングを制御するライトレベリング制御回路及びそれにしたがうライトレベリング制御方法 |
JP2016042573A (ja) * | 2014-08-01 | 2016-03-31 | ピグザリス | 信号、特にクロック信号の伝搬遅延を補償する光学的反復集積回路 |
JP2017091592A (ja) * | 2015-11-04 | 2017-05-25 | ファナック株式会社 | メモリ素子の動作マージン確認装置及び動作マージン確認方法 |
US10152437B2 (en) | 2015-07-10 | 2018-12-11 | Megachips Corporation | Memory system |
Families Citing this family (94)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5305543B2 (ja) * | 2007-12-21 | 2013-10-02 | ラムバス・インコーポレーテッド | メモリシステムの書き込みタイミングを較正する方法および装置 |
EP2384474B1 (en) * | 2008-12-31 | 2015-08-12 | Rambus Inc. | Active calibration for high-speed memory devices |
US8489837B1 (en) | 2009-06-12 | 2013-07-16 | Netlist, Inc. | Systems and methods for handshaking with a memory module |
US7791375B1 (en) | 2009-07-10 | 2010-09-07 | Altera Corporation | DQS re sync calibration |
US9128632B2 (en) | 2009-07-16 | 2015-09-08 | Netlist, Inc. | Memory module with distributed data buffers and method of operation |
KR101585213B1 (ko) | 2009-08-18 | 2016-01-13 | 삼성전자주식회사 | 라이트 레벨링 동작을 수행하기 위한 메모리 장치의 제어 방법, 메모리 장치의 라이트 레벨링 방법, 및 라이트 레벨링 동작을 수행하는 메모리 컨트롤러, 메모리 장치, 및 메모리 시스템 |
KR20110026578A (ko) * | 2009-09-08 | 2011-03-16 | 엘지전자 주식회사 | 시스템 메모리의 에러 보정 장치 및 방법 |
US8942248B1 (en) * | 2010-04-19 | 2015-01-27 | Altera Corporation | Shared control logic for multiple queues |
KR20110131765A (ko) * | 2010-05-31 | 2011-12-07 | 주식회사 하이닉스반도체 | 위상 보정 회로 및 이를 이용한 데이터 정렬 회로 |
US8639865B2 (en) | 2011-10-25 | 2014-01-28 | Micron Technology, Inc. | Method and apparatus for calibrating a memory interface with a number of data patterns |
WO2013066774A1 (en) * | 2011-11-01 | 2013-05-10 | Rambus Inc. | Data transmission using delayed timing signals |
TWI493566B (zh) * | 2012-10-15 | 2015-07-21 | Via Tech Inc | 資料儲存裝置、儲存媒體控制器與控制方法 |
US8780655B1 (en) * | 2012-12-24 | 2014-07-15 | Arm Limited | Method and apparatus for aligning a clock signal and a data strobe signal in a memory system |
US9076530B2 (en) | 2013-02-07 | 2015-07-07 | Seagate Technology Llc | Non-volatile write buffer data retention pending scheduled verification |
US9257164B2 (en) * | 2013-03-14 | 2016-02-09 | Altera Corporation | Circuits and methods for DQS autogating |
US20140317334A1 (en) * | 2013-04-22 | 2014-10-23 | Lsi Corporation | Storage of gate training parameters for devices utilizing random access memory |
TWI508066B (zh) * | 2013-04-30 | 2015-11-11 | Mstar Semiconductor Inc | 記憶體控制器及其信號產生方法 |
US9053815B2 (en) * | 2013-05-28 | 2015-06-09 | Nanya Technology Corporation | Circuit in dynamic random access memory devices |
US9285828B2 (en) | 2013-07-11 | 2016-03-15 | Apple Inc. | Memory system with improved bus timing calibration |
US20150033062A1 (en) | 2013-07-26 | 2015-01-29 | Mediatek Inc. | Apparatus and method for controlling controllable clock source to generate clock signal with frequency transition |
KR20160038034A (ko) | 2013-07-27 | 2016-04-06 | 넷리스트 인코포레이티드 | 로컬 동기화를 갖는 메모리 모듈 |
KR102118214B1 (ko) * | 2013-08-16 | 2020-06-02 | 에스케이하이닉스 주식회사 | 반도체 장치 및 반도체 시스템 |
JP6203631B2 (ja) * | 2013-12-26 | 2017-09-27 | 株式会社メガチップス | 半導体装置及び半導体装置における差動ストローブ信号のクロスポイントレベルの調整方法 |
US20150213850A1 (en) * | 2014-01-24 | 2015-07-30 | Qualcomm Incorporated | Serial data transmission for dynamic random access memory (dram) interfaces |
BR102014024441A2 (pt) * | 2014-03-26 | 2016-08-02 | Mediatek Inc | método para otimização de parâmetro em inicialização de sistema e aparelho utilizando o mesmo |
US9361117B2 (en) * | 2014-04-30 | 2016-06-07 | Stmicroelectronics (Grenoble 2) Sas | Tag-based implementations enabling high speed data capture and transparent pre-fetch from a NOR flash |
JP6340246B2 (ja) * | 2014-05-21 | 2018-06-06 | 株式会社メガチップス | メモリ制御回路、並びにメモリのデータ信号及びデータストローブ信号の位相制御方法 |
WO2016019561A1 (zh) * | 2014-08-08 | 2016-02-11 | 深圳市大疆创新科技有限公司 | 一种数据处理装置及飞行器 |
US9330749B1 (en) * | 2014-10-21 | 2016-05-03 | Xilinx, Inc. | Dynamic selection of output delay in a memory control device |
US10297310B2 (en) * | 2015-02-25 | 2019-05-21 | Invecas Technologies Pvt. Ltd | System and method for multi-cycle write leveling |
KR20170048942A (ko) * | 2015-10-27 | 2017-05-10 | 에스케이하이닉스 주식회사 | 반도체장치 및 반도체시스템 |
WO2017130983A1 (ja) * | 2016-01-25 | 2017-08-03 | アイシン・エィ・ダブリュ株式会社 | メモリコントローラ |
US10068634B2 (en) * | 2016-03-16 | 2018-09-04 | International Business Machines Corporation | Simultaneous write and read calibration of an interface within a circuit |
US10394650B2 (en) * | 2016-06-03 | 2019-08-27 | International Business Machines Corporation | Multiple writes using inter-site storage unit relationship |
CN107545926A (zh) * | 2016-06-29 | 2018-01-05 | 北京信威通信技术股份有限公司 | 一种时序参数扫描的方法及装置 |
CN106126126B (zh) * | 2016-06-30 | 2021-01-15 | 联想(北京)有限公司 | 内存设备、电子设备及数据处理方法 |
KR102536657B1 (ko) * | 2016-07-12 | 2023-05-30 | 에스케이하이닉스 주식회사 | 반도체 장치 및 반도체 시스템 |
EP3511801B1 (en) * | 2016-09-08 | 2022-06-01 | Sony Group Corporation | Output device, output control method, and program |
US10789185B2 (en) | 2016-09-21 | 2020-09-29 | Rambus Inc. | Memory modules and systems with variable-width data ranks and configurable data-rank timing |
KR20180033368A (ko) * | 2016-09-23 | 2018-04-03 | 삼성전자주식회사 | 케스-케이드 연결 구조로 레퍼런스 클록을 전달하는 스토리지 장치들을 포함하는 전자 장치 |
US10528255B2 (en) * | 2016-11-11 | 2020-01-07 | Sandisk Technologies Llc | Interface for non-volatile memory |
US10241536B2 (en) * | 2016-12-01 | 2019-03-26 | Intel Corporation | Method, apparatus and system for dynamic clock frequency control on a bus |
KR102596491B1 (ko) | 2016-12-13 | 2023-10-30 | 삼성전자주식회사 | 반도체 장치 |
US20180181334A1 (en) * | 2016-12-28 | 2018-06-28 | Intel Corporation | Memory controller capable of performing scheduled memory maintenance from a sleep state |
US9911478B1 (en) * | 2017-01-24 | 2018-03-06 | Ikanos Communications, Inc. | Method and apparatus for auto-calibration of delay settings of memory interfaces |
US9990973B1 (en) * | 2017-02-17 | 2018-06-05 | Apple Inc. | Systems and methods using neighboring sample points in memory subsystem calibration |
US10090065B1 (en) | 2017-03-14 | 2018-10-02 | International Business Machines Corporation | Simultaneous write, read, and command-address-control calibration of an interface within a circuit |
JP6862951B2 (ja) * | 2017-03-15 | 2021-04-21 | 富士通株式会社 | メモリ制御装置、情報処理装置およびメモリ制御方法 |
CN106940625B (zh) * | 2017-03-15 | 2020-07-17 | 四川创能海博科技有限公司 | 智能电表的数据存储方法 |
JP6832777B2 (ja) * | 2017-03-31 | 2021-02-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
KR102371264B1 (ko) * | 2017-04-21 | 2022-03-07 | 에스케이하이닉스 주식회사 | 메모리 시스템 |
KR102353027B1 (ko) * | 2017-07-03 | 2022-01-20 | 삼성전자주식회사 | 스토리지 장치의 데이터 트레이닝 방법 |
KR102378384B1 (ko) * | 2017-09-11 | 2022-03-24 | 삼성전자주식회사 | 불휘발성 메모리 장치의 동작 방법 및 메모리 컨트롤러의 동작 방법 |
KR102365110B1 (ko) * | 2017-09-13 | 2022-02-18 | 삼성전자주식회사 | 복수의 메모리 장치들에 대한 트레이닝 동작을 지원하는 버퍼 장치를 포함하는 메모리 모듈 및 이를 포함하는 메모리 시스템 |
US10748641B2 (en) * | 2017-10-13 | 2020-08-18 | Qualcomm Incorporated | Byte enable memory built-in self-test (MBIST) algorithm |
US10908636B2 (en) | 2017-10-31 | 2021-02-02 | Sandisk Technologies Llc | Skew correction for source synchronous systems |
US10510398B2 (en) * | 2017-11-29 | 2019-12-17 | Micron Technology, Inc. | Systems and methods for improving write preambles in DDR memory devices |
KR102434989B1 (ko) * | 2017-12-05 | 2022-08-22 | 삼성전자주식회사 | 클록간 정렬을 위한 트레이닝을 수행하는 메모리 장치, 메모리 시스템 및 이의 동작 방법 |
US10339997B1 (en) * | 2017-12-18 | 2019-07-02 | Micron Technology, Inc. | Multi-phase clock division |
KR102614686B1 (ko) * | 2018-01-10 | 2023-12-18 | 삼성전자주식회사 | 멀티 랭크 메모리를 위한 인터페이스 회로 |
US10580476B2 (en) | 2018-01-11 | 2020-03-03 | International Business Machines Corporation | Simulating a single data rate (SDR) mode on a dual data rate (DDR) memory controller for calibrating DDR memory coarse alignment |
US11232820B2 (en) | 2018-02-27 | 2022-01-25 | SK Hynix Inc. | Semiconductor devices performing a write leveling training operation and semiconductor systems including the semiconductor devices |
KR20190102929A (ko) | 2018-02-27 | 2019-09-04 | 에스케이하이닉스 주식회사 | 반도체장치 및 반도체시스템 |
US10923166B2 (en) | 2018-02-27 | 2021-02-16 | SK Hynix Inc. | Semiconductor devices performing a write leveling training operation and semiconductor systems including the semiconductor devices |
US10777243B2 (en) | 2018-02-27 | 2020-09-15 | SK Hynix Inc. | Semiconductor device and semiconductor system including the semiconductor device for aligning an internal data strobe signal using an offset code |
US10530347B2 (en) | 2018-03-23 | 2020-01-07 | Sandisk Technologies Llc | Receiver-side setup and hold time calibration for source synchronous systems |
US10418090B1 (en) * | 2018-06-21 | 2019-09-17 | Micron Technology, Inc. | Write signal launch circuitry for memory drive |
US10546620B2 (en) * | 2018-06-28 | 2020-01-28 | Micron Technology, Inc. | Data strobe calibration |
US10529433B1 (en) * | 2018-08-13 | 2020-01-07 | Micron Technology, Inc. | Offset memory component automatic calibration (AUTOCAL) error recovery for a memory sub-system |
KR102638793B1 (ko) * | 2018-10-01 | 2024-02-21 | 에스케이하이닉스 주식회사 | 반도체장치 |
KR20200043017A (ko) | 2018-10-17 | 2020-04-27 | 삼성전자주식회사 | 메모리 모듈, 메모리 시스템 및 메모리 모듈의 동작 방법 |
CN109359067B (zh) * | 2018-10-17 | 2022-06-28 | 晶晨半导体(上海)股份有限公司 | 获取存储模块内部延时阶梯时间的方法及系统 |
US11079946B2 (en) | 2018-10-26 | 2021-08-03 | Micron Technology, Inc. | Write training in memory devices |
KR102693546B1 (ko) | 2018-11-07 | 2024-08-08 | 삼성전자주식회사 | 스토리지 장치 |
KR102691395B1 (ko) * | 2018-12-20 | 2024-08-05 | 에스케이하이닉스 주식회사 | 메모리 시스템, 메모리 시스템의 동작 방법 및 메모리 콘트롤러 |
EP3931667A4 (en) * | 2019-02-27 | 2022-07-13 | Rambus Inc. | LOW-POWER MEMORY WITH ON-DEMAND BANDWIDTH BOOST |
KR102696294B1 (ko) * | 2019-03-20 | 2024-08-20 | 에스케이하이닉스 주식회사 | 캘리브레이션 회로를 포함하는 반도체 장치 및 그의 트레이닝 방법 |
KR102694497B1 (ko) * | 2019-05-09 | 2024-08-13 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 그것의 동작방법 |
CN110310685A (zh) * | 2019-06-28 | 2019-10-08 | 西安紫光国芯半导体有限公司 | 一种写时钟延迟调整方法及电路 |
CN110364202B (zh) * | 2019-07-22 | 2021-08-24 | 上海兆芯集成电路有限公司 | 存储器装置 |
US11449439B1 (en) | 2019-07-25 | 2022-09-20 | Rambus Inc. | Fragmented periodic timing calibration |
US11797186B2 (en) | 2019-12-20 | 2023-10-24 | Micron Technology, Inc. | Latency offset for frame-based communications |
US11139008B2 (en) * | 2020-02-03 | 2021-10-05 | Micron Technology, Inc. | Write leveling |
US11081193B1 (en) | 2020-06-16 | 2021-08-03 | Sandisk Technologies Llc | Inverter based delay chain for calibrating data signal to a clock |
US11797229B2 (en) * | 2020-07-02 | 2023-10-24 | Micron Technology, Inc. | Multiple register clock driver loaded memory subsystem |
CN111863065B (zh) * | 2020-08-04 | 2023-01-17 | 西安紫光国芯半导体有限公司 | 一种zq校准器、方法及存储器 |
KR20220018756A (ko) | 2020-08-07 | 2022-02-15 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 포함하는 스토리지 장치 |
US11340831B2 (en) * | 2020-08-28 | 2022-05-24 | Micron Technology, Inc. | Systems and methods for adaptive read training of three dimensional memory |
US11294443B1 (en) * | 2020-09-11 | 2022-04-05 | Apple Inc. | Noise reduction in oscillator-based sensor circuits |
US11145343B1 (en) * | 2020-11-20 | 2021-10-12 | Faraday Technology Corporation | Method for controlling multi-cycle write leveling process in memory system |
CN112767977B (zh) * | 2020-12-31 | 2023-09-26 | 深圳市紫光同创电子有限公司 | 读写窗口校准电路及方法、存储器、fpga芯片 |
CN113178223A (zh) * | 2021-04-27 | 2021-07-27 | 珠海全志科技股份有限公司 | 存储器的数据训练方法、计算机装置及计算机可读存储介质 |
US20240069744A1 (en) * | 2022-08-27 | 2024-02-29 | Micron Technology, Inc. | Apparatus with signal quality feedback |
JP2024074527A (ja) | 2022-11-21 | 2024-05-31 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の制御方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001505693A (ja) * | 1996-12-03 | 2001-04-24 | マイクロン テクノロジー,インコーポレイテッド | クロックバーニヤ調整 |
JP2003050739A (ja) * | 2001-08-06 | 2003-02-21 | Matsushita Electric Ind Co Ltd | メモリ制御装置 |
JP2006099245A (ja) * | 2004-09-28 | 2006-04-13 | Seiko Epson Corp | データ信号取得装置 |
JP2007164697A (ja) * | 2005-12-16 | 2007-06-28 | Shinko Electric Ind Co Ltd | 半導体集積回路およびメモリシステム並びにクロック信号設定方法 |
JP2007280289A (ja) * | 2006-04-11 | 2007-10-25 | Fujitsu Ltd | 半導体装置及び信号処理方法 |
Family Cites Families (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6154821A (en) | 1998-03-10 | 2000-11-28 | Rambus Inc. | Method and apparatus for initializing dynamic random access memory (DRAM) devices by levelizing a read domain |
US6839393B1 (en) | 1999-07-14 | 2005-01-04 | Rambus Inc. | Apparatus and method for controlling a master/slave system via master device synchronization |
US6646953B1 (en) | 2000-07-06 | 2003-11-11 | Rambus Inc. | Single-clock, strobeless signaling system |
US6643787B1 (en) | 1999-10-19 | 2003-11-04 | Rambus Inc. | Bus system optimization |
US6735709B1 (en) | 2000-11-09 | 2004-05-11 | Micron Technology, Inc. | Method of timing calibration using slower data rate pattern |
US6873939B1 (en) | 2001-02-02 | 2005-03-29 | Rambus Inc. | Method and apparatus for evaluating and calibrating a signaling system |
US6877079B2 (en) * | 2001-03-06 | 2005-04-05 | Samsung Electronics Co., Ltd. | Memory system having point-to-point bus configuration |
US6675272B2 (en) | 2001-04-24 | 2004-01-06 | Rambus Inc. | Method and apparatus for coordinating memory operations among diversely-located memory components |
US6920540B2 (en) | 2001-10-22 | 2005-07-19 | Rambus Inc. | Timing calibration apparatus and method for a memory device signaling system |
US7231306B1 (en) | 2002-04-30 | 2007-06-12 | Rambus Inc. | Method and apparatus for calibrating static timing offsets across multiple outputs |
US6911851B2 (en) * | 2002-11-21 | 2005-06-28 | Matsushita Electric Industrial Co., Ltd. | Data latch timing adjustment apparatus |
TWI258076B (en) * | 2003-07-07 | 2006-07-11 | Via Tech Inc | A method and apparatus for determining the write delay time of a memory |
US20050071707A1 (en) * | 2003-09-30 | 2005-03-31 | Hampel Craig E. | Integrated circuit with bi-modal data strobe |
JP2005141725A (ja) * | 2003-10-16 | 2005-06-02 | Pioneer Plasma Display Corp | メモリアクセス回路、そのメモリアクセス回路の動作方法およびそのメモリアクセス回路を用いる表示装置 |
JP4741226B2 (ja) | 2003-12-25 | 2011-08-03 | 株式会社日立製作所 | 半導体メモリモジュール、およびメモリシステム |
KR100521049B1 (ko) | 2003-12-30 | 2005-10-11 | 주식회사 하이닉스반도체 | 더블 데이터 레이트 싱크로너스 디램의 쓰기 회로 |
DE102004020867A1 (de) * | 2004-04-28 | 2005-11-24 | Infineon Technologies Ag | Halbleiter-Bauelement-Test-Verfahren, sowie Daten-Zwischenspeicher-Bauelement |
US7301831B2 (en) | 2004-09-15 | 2007-11-27 | Rambus Inc. | Memory systems with variable delays for write data signals |
CN100412749C (zh) * | 2004-10-21 | 2008-08-20 | 威盛电子股份有限公司 | 存储器信号定时调校方法与相关装置 |
US7209396B2 (en) * | 2005-02-28 | 2007-04-24 | Infineon Technologies Ag | Data strobe synchronization for DRAM devices |
DE102005019041B4 (de) | 2005-04-23 | 2009-04-16 | Qimonda Ag | Halbleiterspeicher und Verfahren zur Anpassung der Phasenbeziehung zwischen einem Taktsignal und Strobe-Signal bei der Übernahme von zu übertragenden Schreibdaten |
US7215584B2 (en) * | 2005-07-01 | 2007-05-08 | Lsi Logic Corporation | Method and/or apparatus for training DQS strobe gating |
DE102005032059B3 (de) * | 2005-07-08 | 2007-01-18 | Infineon Technologies Ag | Halbleiterspeichermodul mit Busarchitektur |
JP5013394B2 (ja) | 2005-09-13 | 2012-08-29 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
US7379383B2 (en) | 2006-04-04 | 2008-05-27 | Infineon Technologies Ag | Methods of DDR receiver read re-synchronization |
KR100822578B1 (ko) | 2006-04-18 | 2008-04-15 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 쓰기 장치 |
US8122275B2 (en) * | 2006-08-24 | 2012-02-21 | Altera Corporation | Write-leveling implementation in programmable logic devices |
US7590008B1 (en) | 2006-11-06 | 2009-09-15 | Altera Corporation | PVT compensated auto-calibration scheme for DDR3 |
JP5305543B2 (ja) * | 2007-12-21 | 2013-10-02 | ラムバス・インコーポレーテッド | メモリシステムの書き込みタイミングを較正する方法および装置 |
US8489912B2 (en) * | 2009-09-09 | 2013-07-16 | Ati Technologies Ulc | Command protocol for adjustment of write timing delay |
US8937846B2 (en) * | 2013-05-09 | 2015-01-20 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Write level training using dual frequencies in a double data-rate memory device interface |
US11232820B2 (en) * | 2018-02-27 | 2022-01-25 | SK Hynix Inc. | Semiconductor devices performing a write leveling training operation and semiconductor systems including the semiconductor devices |
-
2008
- 2008-03-03 JP JP2010539527A patent/JP5305543B2/ja active Active
- 2008-03-03 EP EP18169715.2A patent/EP3399523B1/en active Active
- 2008-03-03 EP EP20171253.6A patent/EP3719803A1/en active Pending
- 2008-03-03 KR KR1020107012554A patent/KR101470975B1/ko active IP Right Grant
- 2008-03-03 EP EP08731251.8A patent/EP2232493B1/en active Active
- 2008-03-03 WO PCT/US2008/055661 patent/WO2009082502A1/en active Application Filing
- 2008-03-03 KR KR1020147026406A patent/KR101532529B1/ko active IP Right Grant
- 2008-03-17 US US12/049,928 patent/US9263103B2/en active Active
- 2008-03-25 DE DE102008015544.6A patent/DE102008015544B4/de active Active
- 2008-04-21 CN CN201410332249.2A patent/CN104134454B/zh active Active
- 2008-04-21 CN CN200810093507.0A patent/CN101465154B/zh active Active
-
2011
- 2011-05-19 US US13/111,446 patent/US8407441B2/en active Active
-
2012
- 2012-12-26 JP JP2012282187A patent/JP5635067B2/ja active Active
-
2014
- 2014-10-15 JP JP2014210473A patent/JP5897093B2/ja active Active
-
2015
- 2015-04-28 US US14/698,755 patent/US9142281B1/en active Active
- 2015-05-01 US US14/702,582 patent/US9165638B2/en active Active
- 2015-05-18 US US14/714,722 patent/US9177632B2/en active Active
- 2015-11-03 US US14/931,513 patent/US9552865B2/en active Active
-
2016
- 2016-03-01 JP JP2016038721A patent/JP6199424B2/ja active Active
-
2017
- 2017-01-13 US US15/406,373 patent/US9881662B2/en active Active
-
2018
- 2018-01-16 US US15/872,848 patent/US10304517B2/en active Active
-
2019
- 2019-05-09 US US16/408,368 patent/US10607685B2/en active Active
-
2020
- 2020-03-18 US US16/823,116 patent/US11404103B2/en active Active
-
2022
- 2022-06-28 US US17/852,286 patent/US11682448B2/en active Active
-
2023
- 2023-06-14 US US18/209,976 patent/US20230410880A1/en active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001505693A (ja) * | 1996-12-03 | 2001-04-24 | マイクロン テクノロジー,インコーポレイテッド | クロックバーニヤ調整 |
JP2003050739A (ja) * | 2001-08-06 | 2003-02-21 | Matsushita Electric Ind Co Ltd | メモリ制御装置 |
JP2006099245A (ja) * | 2004-09-28 | 2006-04-13 | Seiko Epson Corp | データ信号取得装置 |
JP2007164697A (ja) * | 2005-12-16 | 2007-06-28 | Shinko Electric Ind Co Ltd | 半導体集積回路およびメモリシステム並びにクロック信号設定方法 |
JP2007280289A (ja) * | 2006-04-11 | 2007-10-25 | Fujitsu Ltd | 半導体装置及び信号処理方法 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012527061A (ja) * | 2009-05-13 | 2012-11-01 | フリースケール セミコンダクター インコーポレイテッド | メモリシステムにおける書込レベリングの開始値を較正する方法 |
JP2013054692A (ja) * | 2011-09-06 | 2013-03-21 | Nec Computertechno Ltd | メモリコントローラ及びメモリ制御方法 |
JP2015138556A (ja) * | 2014-01-23 | 2015-07-30 | 三星電子株式会社Samsung Electronics Co.,Ltd. | ターゲットモジュールのライトレベリングを制御するライトレベリング制御回路及びそれにしたがうライトレベリング制御方法 |
JP2016042573A (ja) * | 2014-08-01 | 2016-03-31 | ピグザリス | 信号、特にクロック信号の伝搬遅延を補償する光学的反復集積回路 |
US10152437B2 (en) | 2015-07-10 | 2018-12-11 | Megachips Corporation | Memory system |
JP2017091592A (ja) * | 2015-11-04 | 2017-05-25 | ファナック株式会社 | メモリ素子の動作マージン確認装置及び動作マージン確認方法 |
Also Published As
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6199424B2 (ja) | メモリシステムの書き込みタイミングを較正する方法および装置 | |
US7865660B2 (en) | Calibration of read/write memory access via advanced memory buffer | |
JP2010192031A (ja) | 半導体記憶装置及びこれを備えるメモリモジュール、並びに、データ処理システム | |
JP2010192030A (ja) | 半導体記憶装置及びこれを備えるメモリモジュール、並びに、データ処理システム | |
Palanisamy et al. | High-Performance DDR2 SDRAM Interface in Virtex-5 Devices |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121011 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121226 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130125 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130524 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20130531 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130619 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130624 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5305543 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |