DE102005032059B3

DE102005032059B3 - Halbleiterspeichermodul mit Busarchitektur

Info

Publication number: DE102005032059B3
Application number: DE102005032059A
Authority: DE
Inventors: Srdjan Djordjevic; Karl-Heinz Moosrainer; Martin Benisek
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2005-07-08
Filing date: 2005-07-08
Publication date: 2007-01-18
Anticipated expiration: 2025-07-09
Also published as: CN1892896A; KR100789002B1; JP2007053345A; KR20070006580A; US20070019494A1

Abstract

Ein Halbleiterspeichermodul (MP) weist einen Steuerchip (SC), der verschiedene Speicherchips (U1, ..., U36) ansteuert, auf. Die Speicherchips sind über einen Steuertaktbus (CLKB1) in einer Loop Fly-by-Topologie mit dem Steuerchip (SC) verbunden. Die Speicherchips sind auf der Modulplatine derart angeordnet, dass jeweils Speicherchips (U1, U8) verschiedener Ranke (G1, G2) nebeneinander an den Steuertaktbus (CLKB1) angeschlossen sind. Ein Datentaktbus (DB1) zur Führung eines Datentaktsignals (DQS1) verbindet jeweils gemäß einer Point-to-Point-Topologie einen Speicherchip verschiedener Ranke mit dem Steuerchip (SC). Bei dem Halbleiterspeichermodul wird es ermöglicht, die Laufzeit eines Steuertaktsignals (CLK1) auf dem Steuertaktbus (CLKB1) an die Laufzeit des Datentaktsignals (DQS1) auf dem Datentaktbus (DB1) anzupassen.

Description

Die Erfindung betrifft ein Halbleiterspeichermodul, bei dem ein Steuerchip über verschiedene Busse mit mehreren Speicherchips verbunden ist.

1 zeigt einen Querschnitt durch eine Modulplatine MP eines Halbleiterspeichermoduls. Auf der Ober- und Unterseite der Modulplatine sind mehrere Speicherbausteine CB links und rechts eines Steuerbausteins SB angeordnet. Innerhalb der Speicherbausteine CB befindet sich jeweils ein Speicherchip U. Links des Steuerbausteins SB befinden sich in einer Reihe auf einer Oberseite der Modulplatine Speicherbausteine mit den Speicherchips U1, U2, U3 und U4. Auf der Unterseite der Modulplatine sind auf der linken Seite der Modulplatine Speicherbausteine mit den Speicherchips U10, U11, U12 und U13 angeordnet. Das Gehäuse der Speicherbausteine ist beispielsweise als ein Fine Pich Ball Grid Array Gehäuse FBGA ausgebildet. Der Steuerbaustein SB enthält in seinem Inneren einen Steuerchip. Er ist vorzugsweise als ein Hubchip ausgebildet. Das Gehäuse des Steuerbausteins ist im Beispiel der 1 ebenfalls als ein Fine Pitch Ball Grid Array Gehäuse ausgebildet.

Die Modulplatine ist als eine mehrlagige Modulplatine mit mehreren Layern L1, ..., Ln ausgebildet. Der Steuerbaustein SB ist zur Ansteuerung der einzelnen Speicherbausteine CB über verschiedene Bussysteme mit den Speicherbausteinen verbunden. In 1 ist stellvertretend für die verschiedenen Busse ein Steuertaktbus CLKB1 und ein Steuertaktbus CLKB2 dargestellt. Der Steuertaktbus CLKB1 verläuft in einem Layer L1 der Modulplatine und verbindet von dort aus den Hubchip des Steuerbausteins SB mit den Speicherchips U1, U2, U3 und U4. Zur Verbindung der Speicherchips U10, U11, U12 und U13 auf der Unterseite der Modulplatine wird der Steuertaktbus CLKB2 verwendet, der ausgehend von dem Hubchip durch die Modulplatine bis zu einem Layer Ln nahe an die Unterseite der Modulplatine geführt wird. Er verläuft von dort weiter entlang des Layers Ln und verbindet die Speicherchips U10, U11, U12 und U13 auf der Unterseite der Modulplatine mit dem Hubchip.

2A zeigt die Oberseite der Modulplatine MP in einer Draufsicht. Dargestellt sind der Steuerchip SC des Steuerbausteins und einzelne Speicherchips U1, ..., U27 der Speicherbausteine. Die Speicherchips sind in zwei Reihen auf der Modulplatine angeordnet. Zur linken Seite des Steuerchips SC sind die in 1 gezeigten Speicherchips U1, ..., U4 in einer unteren Reihe und weitere Speicherchips U5, ..., U9 in einer oberen Reihe angeordnet. Zur rechten Seite des Steuerchips SC sind in der unteren Reihe die in 1 ebenfalls gezeigten Speicherchips U24, ..., U27 und in der oberen Reihe weitere Speicherchips U19, ..., U23 angeordnet.

2B zeigt die Unterseite der Modulplatine MP in einer Draufsicht. Auch hier sind die Speicherchips in zwei Reihen angeordnet. Auf der linken Seite der Modulplatine sind die in 1 gezeigten Speicherchips U10, ..., U13 in einer unteren Reihe und weitere Speicherchips U14, ..., U18 in einer oberen Reihe angeordnet. Auf der rechten Seite der Modulplatine sind in der unteren Reihe die in 1 ebenfalls dargestellten Speicherchips U33, ..., U36 und in der oberen Reihe weitere Speicherchips U28, ..., U32 angeordnet.

Die Speicherchips werden nicht direkt extern angesteuert, sondern kommunizieren über den Steuerchip SC mit der Umgebung des Halbleiterspeichermoduls. Der Steuerchip SC ist dazu über einen externen Zugriffsbus B mit einem externen Steuerbaustein MC, beispielsweise einem Memory Controller, verbunden. Der Memory Controller greift über den Steuerchip SC auf die einzelnen Speicherchips auf der Oberseite der Modulplatine bzw. auf die Speicherchips auf der Unterseite der Platine zu.

Innerhalb eines jeden Speicherchips befindet sich, wie in 3 dargestellt ist, ein Speicherzellenfeld SZF, in dem Speicherzellen SZ matrixartig entlang von Wortleitungen WL und Bitleitungen BL angeordnet sind. Im Falle einer dynamischen Speicherzelle vom wahlfreien Zugriffstyp umfasst eine derartige DRAM-Speicherzelle einen Auswahltransistor AT und einen Speicherkondensator SC. Über ein entsprechendes Steuerpotential auf der Wortleitung WL lässt sich die Speicherzelle SZ zum Ein- und Auslesen von Daten mit der Bitleitung BL verbinden.

Zum Zugriff auf die einzelnen Speicherzellen innerhalb der Speicherzellenfelder der Speicherchips steuert der Memory Controller über den externen Zugriffsbus B den Steuerchip SC mit Steuer- und Adresssignalen an. Ebenso werden über den externen Zugriffsbus Datensignale zum Einschreiben von Daten in die Speicherchips und zum Auslesen von Daten aus den Speicherchips übertragen.

Eine Organisationsform der Speicherchips gibt an, wie viele Daten aus einem Speicherchip bei einem Lesezugriff gleichzeitig ausgelesen werden können bzw. wie viele Daten in einen Speicherchip bei einem Schreibvorgang gleichzeitig eingeschrieben werden können. Bei einer Organisationsform x4 wer den beispielsweise bei einem Lesezugriff auf das Speicherzellenfeld des Speicherchips U1 gleichzeitig vier Datensignale ausgegeben, über einen Datenbus dem Steuerchip SC zugeführt und von dort über den externen Zugriffsbus B an den Memory Controller MC weiter geleitet. Bei einer Organisationsform x8 werden beispielsweise bei einem Lesezugriff auf das Speicherzellenfeld des Speicherchips U1 gleichzeitig acht Datensignale aus den Speicherzellen ausgelesen, über einen Datenbus dem Steuerchip SC zugeführt und von dort über den externen Bus an den Memory Controller weiter geleitet.

Die Anzahl der Speicherchips, aus denen bei einem Lesezugriff gleichzeitig Daten ausgelesen werden können bzw. die Anzahl der Speicherchips, in die bei einem Schreibzugriff gleichzeitig Daten eingeschrieben werden können, ist abhängig von der Organisationsform der Speicherchips und einer Datenbreite des externen Zugriffsbusses B. Bei einer Organisationsform x8 und einer Busbreite des externen Zugriffsbusses B von 72 Bit erfolgt beispielsweise ein Lese- oder Schreibzugriff gleichzeitig auf 9 Speicherchips des Halbleiterspeichermoduls. 9 Speicherchips werden daher zu einer Gruppe, einem so genannten Rank, zusammengefasst.

Gemäß einer Standardisierung sind die jeweils zu einem bestimmten Rank gehörenden Speicherchips innerhalb einer Reihe auf der Modulplatine nebeneinander angeordnet. So gehören beispielsweise auf der Oberseite der Modulplatine die Speicherchips U1, U2, U3 und U4 in der unteren Reihe der Modulplatine sowie die Speicherchips U19, U20, U21, U22 und U23 in der oberen Reihe der Modulplatine dem Rank G1 an. Die Speicherchips U5, U6, U7, U8 und U9 in der oberen Reihe der Modulplatine und die Speicherchips U24, U25, U26 und U27 in der unteren Reihe der Modulplatine gehören einem Rank G2 an. Auf der Unterseite der Modulplatine gehören die Speicherchips U10, U11, U12 und U13 sowie die Speicherchips U28, U29, U30, U31 und U32 zu einem Rank G3. Die Speicherchips U14, U15, U16, U17 und U18 sowie die Speicherchips U33, U34, U35 und U36 gehören zu einem Rank G4. Die Speicherchips U1, ..., U36 verteilen sich somit auf 4 Ranke. Die in den 2A und 2B gezeigte Modulplatine entspricht daher einer 4Rx8 Modulkonfiguration.

Bei einer Modulkonfiguration 8Rx8 befinden sich doppelt so viele Speicherchips auf einer Modulplatine. In diesem Fall lässt sich ebenfalls die in den 2A und 2B gezeigte Anordnung von Speicherchips auf der Modulplatine MP verwenden. Bei einer 8Rx8 Konfiguration sind allerdings in jedem der Speicherbausteine jeweils 2 Speicherchips angeordnet. Es handelt sich in diesem Fall um eine dual-stack Anordnung von Speicherchips in jedem der Speicherbausteine.

Die folgenden Erläuterungen beziehen sich auf die Speicherchips U1, ...,U18 auf der linken Seite der Modulplatine. Sie lassen sich ebenso auch auf die Speicherchips U19, ..., U36 auf der rechten Seite der Modulplatine übertragen.

4 zeigt die Oberseite O der Modulplatine und die Unterseite U der Modulplatine MP in einer Modulkonfiguration 4Rx8. Die Bankzuordnung ist die gleiche wie in den 2A und 2B. Die Speicherchips U1, ..., U4 der Reihe R2 gehören zum Rank G1, die Speicherchips U5, ..., U9 der Reihe R1 gehören zum Rank G2. Auf der Unterseite der Modulplatine gehören die Speicherchips U10, ..., U13 der Reihe R4 zum Rank G3 sowie die Speicherchips U14, ..., U18 der Reihe R3 zum Rank G4. Zur Ansteuerung der Speicherchips mit Steuertaktsignalen CLK und Daten taktsignalen DQS sind die Speicherchips über verschiedene Busse mit dem Steuerchip verbunden.

In 4 sind zwei Steuertaktbusse CLKB1 und CLKB2 und zwei Datentaktbusse DB1 und DB2 dargestellt. Über die Steuertaktbusse CLKB1 und CLKB2 werden ein Steuertaktsignal CLK1 und ein Steuertaktsignal CLK2 übertragen. Interne Steuerungsvorgänge, wie das Sperren und leitend Steuern von Auswahltransistoren, verlaufen synchron zu steigenden und fallenden Flanken dieser Steuertaktsignale. Über die Datentaktbusse DB1 beziehungsweise DB2 wird jeweils ein Datentaktsignal DQS1 beziehungsweise ein Datentaktsignal DQS2 übertragen. Bei einem Lese- und Schreibzugriff werden Daten synchron zu diesen Datentaktsignalen aus den Speicherchips ausgelesen bzw. in die Speicherchips eingeschrieben. Die Busse verlaufen, wie in 1 am Beispiel der Steuertaktbusse CLKB1 und CLKB2 dargestellt ist, auf unterschiedlichen Layern der Modulplatine.

Die Speicherchips U1, ..., U9 auf der Oberseite der Modulplatine sind über den Steuertaktbus CLKB1 zur Führung des Steuertaktsignals CLK1 mit dem Steuerchip SC verbunden. Die Speicherchips U10, ..., U18 auf der Unterseite der Modulplatine sind mit dem Steuertaktbus CLKB2 verbunden. Der Steuertaktbus CLKB2 ist über ein Kontaktierungsloch mit dem Steuerchip SC auf der Oberseite der Modulplatine verbunden. Die beiden Steuertaktbusse sind jeweils mit einem Terminierungswiderstand T abgeschlossen.

Die beiden Steuertaktbusse CLKB1 und CLKB2 sind in einer so genannten Loop Fly-by-Topologie ausgeführt. Bei dieser Art der Topologie sind die Speicherchips U1, ..., U4 sowie die Speicherchips U5, ..., U9 entlang des Steuertaktbusses CLKB1 und die Speicherchips U10, ..., U13 sowie die Speicherchips U14, ..., U18 entlang des Steuertaktbusses CLKB2 angeordnet. Gemäß einem Standard sind die Speicherchips, die jeweils zu einem Rank gehören entlang beider Steuertaktbusse nebeneinander angeordnet. Entsprechend sind die zu einem Rank gehörenden Speicherchips, wie in 4 gezeigt, auch innerhalb einer Reihe auf der Modulplatine nebeneinander angeordnet.

Des Weiteren ist der Steuerchip SC über verschiedene Datentaktbusse DB1 und DB2 mit den einzelnen Speicherchips verbunden. Gemäß einer Standardisierung ist, wie in 4 gezeigt, jeweils ein Speicherchip eines jeden Rank über einen gemeinsamen Datentaktbus mit dem Steuerchip verbunden. Die Speicherchips sind dabei an einem jeweiligen Ende eines Datentaktbusses angeordnet, während der Steuerchip an einem anderen Ende dieses Datentaktbusses angeordnet ist. Die Datentaktbusse sind somit jeweils in einer so genannten Point-to-Point-Topologie ausgeführt.

In 4 sind beispielsweise der Speicherchip U1 des Rank G1, der Speicherchip U8 des Rank G2 sowie der Speicherchip U10 des Rank G3 und der Speicherchip U17 des Rank G4 über den gemeinsamen Datentaktbus DB1 mit dem Steuerchip SC verbunden. Der Datentaktbus DB1 verzweigt sich dazu in einem Kontaktierungsloch VD1 zu den Speicherchips U1 und U8 auf der Oberseite der Modulplatine und zu den Speicherchips U10 und U17 auf der Unterseite der Modulplatine. Der Speicherchip U2 des Rank G1, der Speicherchip U7 des Rank G2 sowie der Speicherchip U11 des Rank G3 als auch der Speicherchip U16 des Rank G4 sind über den gemeinsamen Datentaktbus DB2 mit dem Steuerchip SC verbunden. Die restlichen Speicherchips der vier Ranke sind über weitere Datentaktbusse mit dem Steuerchip verbunden. Ein Datentaktbus verbindet dabei in einer 4 Ranke Konfiguration des Halbleiterspeichermoduls jeweils vier Speicher chips mit dem Steuerchip, wobei jeder der vier Speicherchips einem anderen Rank angehört. Die Datentaktbusse weisen im Beispiel der 4 eine One-Point-to-Four-Point-Topologie auf.

Wie bereits erläutert, wird auf den Datentaktbussen DB1 und DB2 das Datentaktsignal DQS1 beziehungsweise das Datentaktsignal DQS2 übertragen. Im Falle eines Lesezugriffs werden die in den Speicherzellen der Speicherchips gespeicherten Daten synchron zu dem Datentaktsignal ausgelesen. Im Falle eines Schreibzugriffs werden Daten in die Speicherzellen der Speicherchips synchron zu dem Datentaktsignal eingeschrieben. Des Weiteren werden Steuerungsvorgänge bei Lese- und Schreibzugriffen, wie beispielsweise das Sperren und leitend Steuern von Auswahltransistoren der Speicherzellen, innerhalb der Speicherchips synchron zu dem Steuertaktsignal CLK1 und CLK2 auf den Steuertaktbussen CLKB1 und CLKB2 ausgeführt.

Zur Gewährleistung eines einwandfreien Betriebes ist es beispielsweise für die Speicherchips U1 und U8 notwendig, dass das Steuertaktsignal CLK1 und das Datentaktsignal DQS1 die beiden Speicherchips U1 und U8 bis auf eine geringe Abweichung von zirka 400 ps nahezu zur gleichen Zeit erreicht. Beide Signale müssen zueinander synchronisiert sein. Auf Grund der unterschiedlichen Bustopologien für den Datentaktbus DB1 und den Steuertaktbus CLKB1 kommt es auf beiden Bussen jedoch zu unterschiedlichen Signallaufzeiten. Das über den Datentaktbus DB1 übertragene Datentaktsignal DQS1 erreicht beispielsweise den Speicherchip U1 des Rank G1 sowie den Speicherchip U8 des Rank G2 ungefähr zur gleichen Zeit. Andererseits erreicht das Steuertaktsignal CLK1 auf dem Steuertaktbus CLKB1 den Speicherchip U1 auf Grund des geringen Abstandes zwischen Steuerchip SC und Speicherchip U1 wesent lich schneller als das gleiche Steuertaktsignal den Speicherchip U8 des Rank G2 am Ende des Steuertaktbusses CLKB1 erreicht. Ebenso erreicht das Steuertaktsignal CLK2 auf der Unterseite der Modulplatine den Speicherchip U10 des Rank G3 wesentlich schneller als den Speicherchip U17 des Rank G4. Andererseits werden die beiden Speicherchips U10 und U17 ungefähr gleichzeitig von dem Datentaktsignal DQS1 angesteuert, da die Länge des Datentaktbusses DB1 von dem Steuerchip SC zu dem Speicherchip U10 ungefähr genau so lang ist wie die Länge des Datentaktbusses DB1 zwischen dem Steuerchip SC und dem Speicherchip U17 ist.

Der Laufzeitunterschied des Steuertaktsignals CLK1 zwischen dem Speicherchip U1 und dem Speicherchip U8 bzw. der Laufzeitunterschied des Steuertaktsignals CLK2 zwischen dem Speicherchip U10 und dem Speicherchip U17 beträgt beispielsweise ungefähr 1 ns. Wenn der Datentaktbus DB1 so ausgeführt ist, dass das Datentaktsignal DQS1 den Speicherchip U1 und den Speicherchip U10 ungefähr zeitgleich mit dem Steuertaktsignal CLK1 erreicht, so besteht auch zwischen dem Datentaktsignal DQS1 und dem Steuertaktsignal CLK1 für die Speicherchips U8 und U17 ein zeitlicher Versatz von zirka 1 ns. Die am Beispiel der Speicherchips U1, U8, U10 und U17 beschriebene Problematik gilt auch für die übrigen Speicherchips.

Das Datenblatt 240 – Pin 512MB, 1GB, 2GB DDR2 SDRAM FBDIMM (DR, FB, x72). Datasheet [online]. Micron Technology Inc., Rev. A4/05 EN betrifft ein Halbleiterspeichermodul mit Busarchitektur, welches eine Modulplatine mit mehreren Speicherchips umfasst. Die Speicherchips einer ersten Gruppe und einer zweiten Gruppe werden von einem Steuerchip mit Signalen derart angesteuert, dass Schreib- und Lesezugriffe auf alle Chips einer Gruppe gleichzeitig erfolgen. Die Steuerbusse sind dabei jeweils mit einem Ende mit dem Steuerchip verbunden und mit den anderen Enden jeweils mit einem Speicherchip der ersten und zweiten Gruppe verbunden.

Die Aufgabe der vorliegenden Erfindung ist es, ein Halbleiterspeichermodul anzugeben, bei dem Signale, die über ver schiedene Busse von einem Steuerchip zu einem Speicherchip übertragen werden, den Speicherchip annähernd zur gleichen Zeit erreichen.

Die Aufgabe wird gelöst durch ein Halbleiterspeichermodul mit einer Busarchitektur, das eine Modulplatine und mehrere Spei cherchips, die auf der Modulplatine angeordnet sind, umfasst. Dabei gehören erste der Speicherchips einer ersten Gruppe von Speicherchips und zweite der Speicherchips einer zweiten Gruppe von Speicherchips an. Das Halbleiterspeichermodul umfasst des Weiteren einen Steuerchip, der auf der Modulplatine angeordnet ist. Der Steuerchip ist dabei derart ausgebildet dass er bei einem Lese- und Schreibzugriff auf das Halbleiterspeichermodul gleichzeitig auf die ersten der Speicherchips oder die zweiten der Speicherchips zugreift. Das Halbleiterspeichermodul umfasst einen ersten Bus zur Übertragung eines ersten Steuersignals, wobei der erste Bus ein erstes Ende und ein zweites Ende aufweist, und einen zweiten Bus zur Übertragung eines zweiten Steuersignals, wobei der zweite Bus ein erstes Ende und mindestens zwei zweite Enden aufweist. Der Steuerchip ist an das erste Ende des ersten Busses angeschlossen ist. Die mehreren Speicherchips sind entlang des ersten Busses zwischen dem ersten Ende und dem zweiten Ende des ersten Busses an den ersten Bus angeschlossen, wobei jeweils einer der ersten der Speicherchips neben jeweils einem der zweiten der Speicherchips an den ersten Bus angeschlossen ist. Der Steuerchip ist an das erste Ende des zweiten Busses angeschlossen. Einer der ersten der Speicherchips ist an eines der zweiten Enden und einer der zweiten der Speicherchips ist an ein anderes der zweiten Enden des zweiten Busses angeschlossen.

Gemäß einer Weiterbildung des Halbleiterspeichermoduls ist der erste Bus als ein Steuertaktbus zur Übertragung eines Steuertaktsignals ausgebildet. Ein Lese- und Schreibzugriff auf die ersten und zweiten der Speicherchips wird dabei synchron zu dem Steuertaktsignal ausgeführt.

In einer weiteren Ausführungsform des Halbleiterspeichermoduls ist der zweite Bus als ein Datentaktbus zur Übertragung eines Datentaktsignals ausgebildet. Bei einem Lesezugriff auf die ersten und zweiten der Speicherchips werden Daten synchron zu dem Datentaktsignal aus den ersten und zweiten der Speicherchips ausgelesen. Bei einem Schreibzugriff auf die ersten und zweiten der Speicherchips werden Daten synchron zu dem Datentaktsignal in die ersten und zweiten der Speicherchips eingeschrieben.

In einer weiteren Ausführungsform umfasst das Halbleiterspeichermodul einen dritten Bus zur Übertragung eines dritten Steuersignals, wobei der dritte Bus ein erstes Ende und ein zweites Ende aufweist. Der Steuerchip ist an das erste Ende des dritten Busses angeschlossen und die mehreren Speicherchips sind entlang des dritten Busses zwischen dem ersten Ende und dem zweiten Ende des dritten Busses an den dritten Bus angeschlossen, wobei jeweils einer der ersten der Speicherchips neben einem der zweiten der Speicherchips an den ersten Bus angeschlossen ist.

In einer bevorzugten Ausgestaltung des Halbleiterspeichermoduls ist der dritte Bus als ein Adressbus zur Übertragung eines Adresssignals ausgebildet.

Gemäß einer Weiterbildung umfasst das Halbleiterspeichermodul einen vierten Bus zur Übertragung eines vierten Steuersignals, wobei der vierte Bus ein erstes Ende und ein zweites Ende aufweist. Der Steuerchip ist an das erste Ende des vierten Busses angeschlossen und die ersten der Speicherchips sind entlang des vierten Busses zwischen dem ersten Ende und dem zweiten Ende des vierten Busses an den vierten Bus ange schlossen. Die ersten der Speicherchips sind dabei entlang des vierten Busses nebeneinander angeordnet.

In einer weitere Ausführungsform des Halbleiterspeichermoduls weist das Halbleiterspeichermodul einen weiteren vierten Bus zur Übertragung eines weiteren vierten Steuersignals auf, wobei der weitere vierte Bus ein erstes Ende und ein zweites Ende aufweist. Der Steuerchip ist an das erste Ende des weiteren vierten Busses angeschlossen. Die zweiten der Speicherchips sind entlang des weiteren vierten Busses zwischen dem ersten Ende und dem zweiten Ende des weiteren vierten Busses an den vierten Bus angeschlossen. Die zweiten der Speicherchips sind entlang des weiteren vierten Busses nebeneinander angeordnet.

Gemäß einer Ausführungsform des Halbleiterspeichermoduls sind der vierte Bus und der weitere vierte Bus jeweils als ein Steuerbus zur Aktivierung der ersten und zweiten der Speicherchips für einen Lese- und Schreibzugriff ausgebildet.

Eine weitere Ausführung des Halbleiterspeichermoduls sieht vor, dass die ersten und zweiten der Speicherchips auf einer Oberfläche der Modulplatine in mindestens einer Reihe angeordnet sind. Innerhalb der Reihe ist jeweils einer der ersten der Speicherchips neben jeweils einem der zweiten der Speicherchips angeordnet.

Gemäß einer weiteren Ausgestaltungsform des Halbleiterspeichermoduls wird der Steuerchip über einen Zugriffsbus einer Datenbreite von einem Steuerbaustein angesteuert. Die Speicherchips weisen eine gleiche Organisationsform auf. Jede der ersten und zweiten Gruppe von Speicherchips umfasst eine gleiche Anzahl von Speicherchips. Die Anzahl der zu einer der Gruppen von Speicherchips gehörenden Speicherchips ist von der Datenbreite des Zugriffsbusses und der Organisationsform der Speicherchips abhängig.

In einer bevorzugten Ausführungsform des Halbleiterspeichermoduls bilden die zu der ersten und zweiten Gruppe gehörenden Speicherchips jeweils einen Rank.

weitere Ausgestaltungsformen des Halbleiterspeichermoduls sind den Unteransprüchen zu entnehmen.

Die Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele der vorliegenden Erfindung zeigen, näher erläutert. Es zeigen:
1 einen Querschnitt durch ein Halbleiterspeichermodul,
2A eine Draufsicht auf eine Oberseite einer Modulplatine eines Halbleiterspeichermoduls mit einem angeschlossenen Memory Controller,
2B eine Draufsicht auf eine Unterseite einer Modulplatine eines Halbleiterspeichermoduls,
3 ein Speicherzellenfeld eines Speicherchips eines Halbleiterspeichermoduls,
4 eine Ober- und Unterseite einer Modulplatine eines Halbleiterspeichermoduls mit einer Anordnung von Speicherchips und Steuer- und Datentaktbussen gemäß dem Stand der Technik,
5 eine Ober- und Unterseite einer Modulplatine eines Halbleiterspeichermoduls mit einer Anordnung von Speicherchips und Steuer- und Datentaktbussen gemäß der Erfindung,
6 eine Oberseite einer Modulplatine eines Halbleiterspeichermoduls mit einer Anordnung von Speicherchips und einem ersten Steuertaktbus und Datentaktbussen gemäß der Erfindung,
7 eine Oberseite einer Modulplatine eines Halbleiterspeichermoduls mit einer Anordnung von Speicherchips und einem zweiten Steuertaktbus und Datentaktbussen gemäß der Erfindung,
8 eine Ober- und Unterseite einer Modulplatine eines Halbleiterspeichermoduls mit einer Anordnung von Speicherchips und einem Adressbus gemäß der Erfindung,
9 einen Querschnitt durch eine Modulplatine mit einem Adressbus.
5 zeigt eine Oberseite O und eine Unterseite U der Modulplatine MP. Der besseren Übersichtlichkeit halber sind auf der Oberseite lediglich die Speicherchips U1 und U2, die zum Rank G1 gehören, sowie die Speicherchips U7 und U8, die zum Rank G2 gehören, dargestellt. Auf der Unterseite der Modulplatine sind lediglich die Speicherchips U10 und U11, die zum Rank G3 gehören, sowie die Speicherchips U16 und U17, die zum Rank G4 gehören, dargestellt. Die Steuertaktbusse CLKB1 und CLKB2 zur Übertragung des Steuertaktsignals CLK1 und CLK2 sind jeweils wie in 4 weiterhin in einer Loop Fly-by-Topologie ausgeführt.
An einem Ende ECLKB11 des Steuertaktbusses CLKB1 ist der Steuerchip SC angeschlossen. An dem anderen Ende ECLKB12 des Steuertaktbusses CLKB1 ist ein Terminierungswiderstand T angeschlossen. Ebenso ist ein Ende ECLKB21 des Steuertaktbusses CLKB2 mit dem Steuerchip SC und ein anderes Ende ECLKB22 des Steuertaktbusses CLKB2 mit einem Terminierungswiderstand T verbunden. Die Loop Fly-By-Topologie der Steuertaktbusse weist im Gegensatz zu einer Point-to-Point-Topologie eine deutlich bessere Signalintegrität der Signale, die auf diesen Bussen übertragen werden, auf.
Im Gegensatz zur Ausführungsform der 4 sind nunmehr allerdings Speicherchips, die zu unterschiedlichen Ranken gehören, entlang des Steuertaktbusses CLKB1 bzw. entlang des Steuertaktbusses CLKB2 nebeneinander angeordnet. So ist der Speicherchip U1 des Rank G1 neben dem Speicherchip U8 des Rank G2 und der Speicherchip U2 des Rank G1 neben dem Speicherchip U7 des Rank G2 angeordnet. Ebenso sind auch die auf der Unterseite der Modulplatine angeordneten Speicherchips U10 und U11 des Rank G3 nicht mehr nebeneinander entlang des Steuertaktbusses CLKB2 angeordnet, sondern sind jeweils neben den Speicherchips U16 und U17 des Rank G4 angeordnet. Entsprechend sind auch alle weiteren Speicherchips auf der Ober- und Unterseite der Modulplatine ebenfalls nicht mehr gruppenweise (rankweise) in Reihen nebeneinander angeordnet. Stattdessen ist ein Speicherchip eines Ranks in einer Reihe neben einem Speicherchip eines anderen Ranks angeordnet.
Die Datentaktbusse sind weiterhin in einer One-Point-to-Four-Point-Topologie ausgeführt. Der Steuerchip SC ist an ein Ende EDB11 des Datentaktbusses DB1 angeschlossen. Der Datentaktbus DB1 verbindet an zwei weiteren seiner Enden EDB12 und EDB13 den Speicherchip U1 des Rank G1 und den Speicherchip U8 des Rank G2 mit dem Steuerchip SC. Ebenso verbindet der Datentaktbus DB1 auf der Unterseite der Modulplatine an zwei seiner Enden den Speicherchip U10 des Rank G3 und den Speicherchip U17 des Rank G4 über das Kontaktierungsloch VD1 mit dem Steuerchip SC auf der Oberseite der Platine. Der Datentaktbus DB2 verbindet auf der Oberseite der Modulplatine an zwei seiner Ende den Speicherchip U2 des Rank G1 und den Speicherchip U7 des Rank G2 mit dem Steuerchip SC. Auf der Unterseite der Modulplatine verbindet der Datentaktbus DB2 an zwei seiner Enden den Speicherchip U11 des Rank G3 sowie den Speicherchip U16 des Rank G4 über das Kontaktierungsloch VD2 mit dem Steuerchip SC.
Bei einem Zugriff auf das Halbleiterspeichermodul greift der Steuerchip auf alle Speicherchips eines Ranks gleichzeitig zu. Da die Buslänge des Steuertaktbusses CLKB1 zwischen dem Steuerchip und dem Speicherchip U1 des Ranks G1 sowie zwischen dem Steuerchip und dem Speicherchip U8 des Ranks G2 ungefähr gleich lang ist, erreicht das Steuertaktsignal CLK1 nun Speicherchips, die unterschiedlichen Ranken angehören nahezu zur gleichen Zeit. Ein geringer Laufzeitunterschied von 400 ps, der daher rührt, dass das Steuertaktsignal CLK1 den Speicherchip U8 geringfügig vor dem Speicherchip U1 erreicht, kann noch ohne Integritätseinbußen toleriert werden.
Das Datentaktsignal DQS1 auf dem Datentaktbus DB1 erreicht aufgrund der gleichen Entfernung zwischen dem Steuerchip SC und den Speicherchips U1 und U8 die Speicherchips U1 und U8 zur gleichen Zeit. Ebenso erreicht das Datentaktsignal DQS2 auch auf dem Datentaktbus DB2 die Speicherchips U2 und U7 zur gleichen Zeit, da die Buslänge des Datentaktbusses DB2 zwischen dem Steuerchip SC und dem Speicherchip U2 genauso lang wie die Buslänge des Datentaktbusses DB2 zwischen dem Steuerchip SC und dem Speicherchip U7 ist.
Auf der Unterseite der Modulplatine erreicht das Steuertaktsignal CLK2 die nebeneinander angeordneten Speicherchips U11 und U16 nahezu zur gleichen Zeit. Die nebeneinander angeordneten Speicherchips U17 und U10 werden etwas später aber ebenfalls nahezu zur gleichen Zeit von dem Steuertaktsignal CLK2 angesprochen. Ebenso werden die Speicherchips U10 und U17 über den Datentaktbus DB1 und die Speicherchips U11 und U16 über den Datentaktbus DB2 zur gleichen Zeit angesprochen.
Wie eingangs erläutert, soll der Versatz zwischen einem Datentaktsignal DQS und einem Steuertaktsignal CLK nicht größer als 400 ps sein. Die dazu notwendigen Maßnahmen werden im folgenden am Beispiel der Speicherchips U1 und U8 erläutert, lassen sich aber ebenso auch auf andere Paare von nebeneinander angeordneten Speicherchips, die verschiedenen Ranken angehören, übertragen.
Da das Datentaktsignal DQS1 von dem Steuerchip SC zu den Speicherchips U1 und U8 die gleiche Laufzeit hat und das Steuertaktsignal CLK1 auf dem Steuertaktbus CLKB1 zwischen dem Steuerchip SC und den beiden Speicherchips U1 und U8 ebenfalls ungefähr die gleiche Laufzeit hat, lässt es sich ermöglichen, dass das Datentaktsignal DQS1 und das Steuertaktsignal CLK1 die Speicherchips U1 und U8 annähernd zur gleichen Zeit erreicht.
Eine Möglichkeit, wie dies zu erreichen ist, besteht darin, die Länge des Datentaktbusses DB1 zwischen dem Steuerchip SC und den Speicherchips U1 und U8 so an die Länge des Steuertaktbusses CLKB1 zwischen dem Steuerchip SC und den Speicherchips U1 und U8 anzupassen, dass das Steuertaktsignal CLK1 auf dem Steuertaktbus CLKB1 von dem Steuerchip SC bis zu den Speicherchips U1 und U8 die gleiche Laufzeit wie das Datentaktsignal DQS1 auf dem Datentaktbus DB1 zwischen dem Steuerchip SC und den beiden Speicherchips U1 und U8 aufweist. Da Signale sich im Allgemeinen auf einem Bus mit einer Loop Fly-By-Topologie langsamer ausbreiten als auf einem Bus einer Point-To-Point-Topologie, müsste daher der Datentaktbus DB1 etwas länger ausgebildet sein, als die Länge des Steuertaktbusses CLKB1 zwischen den Speicherchips U1 und U8 beträgt.
Falls dies auf Grund eines mangelhaft zur Verfügung stehenden Platzes jedoch nicht möglich ist, wird gemäß einer anderen Variante der Steuerchip SC als ein intelligenter Hubchip ausgebildet. Dieser sendet im Beispiel der 5 das Datentaktsignal DQS1 zeitlich verzögert zu dem Steuertaktsignal CLK1 aus. Wenn das Steuertaktsignal CLK1 auf dem Steuertaktbus CLKB1 von dem Steuerchip SC zu den Speicherchips U1 und U8 beispielsweise eine Laufzeit von 1,5 ns hat und das Datentaktsignal DQS1 auf dem Datentaktbus DB1 zwischen dem Steuerchip SC und den Speicherchips U1 und U8 eine Laufzeit von zirka 0,4 ns hat, so erzeugt der intelligente Hubchip das Datentaktsignal DQS1 zirka 1,1 ns nach dem Aussenden des Steuertaktsignals CLK1. Dadurch wird gewährleistet, dass das Steuertaktsignal CLK1 und das Datentaktsignal DQS1 die beiden Speicherchips U1 und U8 nahezu gleichzeitig erreicht. Ein geringer zeitlicher Versatz der beiden Signale von zirka 400ps kann ohne Signalintegritätseinbußen in Kauf genommen werden.
Neben dem Steuertaktbussen CLKB und dem Datentaktbussen DB sind die Speicherchips eines Halbleiterspeichermoduls im All gemeinen noch über einen Steuerbus CTRLB und einen Adressbus CAB mit dem Steuerchip verbunden. Auf dem Steuerbus CTRLB werden Steuersignale CTRL, wie beispielsweise ein Chip-Select Signal zur Auswahl eines Speicherchips für einen Speicherzugriff, übertragen. Während an einen der Steuertaktbusse CLKB Speicherchips verschiedener Ranke angeschlossen sind, so werden an den Steuerbus CTRLB jeweils Speicherchips des gleichen Ranks angeschlossen. Der Steuerbus CTRLB ist also rankspezifisch ausgeführt. Im Falle einer Modulkonfiguration von 4 Ranken existieren also 4 verschiedene Steuerbusse.
Die 6 und 7 zeigen die auf der Oberseite der Modulplatine nebeneinander angeordneten Speicherchips U1 und U8 sowie U2 und U7 der beiden Ranke G1 und G2. Die Speicherchips U1 und U8 sind an den Datentaktbus DB1 angeschlossen. Die Speicherchips U2 und U7 sind an den Datentaktbus DB2 angeschlossen. Die zu dem Rank G1 gehörenden Speicherchips U1 und U2 sind gemäß 6 an den Steuerbus CTRLB1 zur Übertragung des Steuersignals CTRL1 angeschlossen, wohingegen die zu dem Rank G2 gehörenden Speicherchips U7 und U8 gemäß 7 an den Steuerbus CTRLB2 zur Übertragung des Steuersignals CTRL2 angeschlossen sind. Die Steuerbusse CTRLB1 und CTRLB2 sind an ihren jeweiligen Enden ECTRLB12 und ECTRLB22 jeweils von einem Terminierungswiderstand T abgeschlossen.
In den 8 und 9 ist die Verbindung der Speicherchips U1, ..., U8 auf der Oberseite der Modulplatine sowie der Speicherchips U10, ... U18 auf der Unterseite der Modulplatine mit dem Steuerbus CAB dargestellt. Der Steuerbus CAB ist wie die Steuertaktbusse CLKB1 und CLKB2 gemäß einer Loop Fly-By-Topologie ausgebildet. Während jedoch die Speicherchips U1, ..., U18 auf der linken Seite der Modulplatine über zwei Steuertaktbusse mit dem Steuerchip SC verbunden sind, ist zur Verbindung der Speicherchips U1, ..., U18 auf der linken Seite der Modulplatine mit dem Steuerchip SC nur ein Adressbus CAB vorgesehen. Die Speicherchips U1, ..., U18 sind entlang des Adressbusses CAB angeordnet. Der Adressbus ist an einem Ende ECAB1 mit dem Steuerchip SC verbunden und an einem Ende ECAB2 mit dem Terminierungswiderstand T abgeschlossen. Über den Adressbus CAB werden Adresssignale CA, über die sich einzelnen Speicherzellen innerhalb des Speicherzellenfeldes oder Speicherbänke adressieren lassen, übertragen.
Die für die auf der linken Seite der Modulplatine gemachten Ausführungen lassen sich aufgrund des symmetrischen Aufbaus eines Halbleiterspeichermoduls auch auf die Speicherchips auf der rechten Seite der Modulplatine übertragen. Die erfindungsgemäße Ausgestaltung der Steuer- und Datentaktbusse als auch der Adress- und Steuerbusse sowie die entsprechende Anordnung der Speicherchips, die verschiedenen Ranken angehören, auf einer Modulplatine lässt sich insbesondere für ein FBDIMM (Fully Buffered Dual In Line Memory Modul) der Modulkonfiguration 4Rx8 und 8Rx8 verwenden.

MP: Modulplatine
L: Layer
FBGA: Fine Pitch Ball Grid Array Gehäuse
SB: Steuerbaustein
CB: Speicherbaustein
U: Speicherchip
SC: Steuerchip
MC: Memory Controller
B: externer Zugriffsbus
SZF: Speicherzellenfeld
BL: Bitleitung
WL: Wortleitung
AT: Auswahltransistor
SC: Speicherkondensator
SZ: Speicherzelle
DB: Datentaktbus
DQS: Datentaktsignal
CLKB: Steuertaktbus
CAB: Adressbus
CLK: Steuertaktsignal
CA: Adresssignal
VD, VC: Durchkontaktierungsloch
CTRLB: Steuerbus
CTRL: Steuersignal

Claims

Halbleiterspeichermodul mit Busarchitektur – mit einer Modulplatine (MP), – mit mehreren Speicherchips (U1, ..., U8), die auf der Modulplatine (MP) angeordnet sind, wobei erste der Speicherchips (U1, ..., U4) einer ersten Gruppe (G1) von Speicherchips angehören und zweite der Speicherchips (U5, ..., U8) einer zweiten Gruppe (G2) von Speicherchips angehören, – mit einem Steuerchip (SC), der auf der Modulplatine (MP) angeordnet ist, – bei dem der Steuerchip (SC) derart ausgebildet ist, dass er bei einem Lese- und Schreibzugriff auf das Halbleiterspeichermodul gleichzeitig auf die ersten der Speicherchips (U1, ..., U4) oder die zweiten der Speicherchips (U5, ..., U8) zugreift, – mit einem ersten Bus (CLKB1) zur Übertragung eines ersten Steuersignals (CLK1), wobei der erste Bus ein erstes Ende (ECLKB11) und ein zweites Ende (ECLKB12) aufweist, – mit einem zweiten Bus (DB1) zur Übertragung eines zweiten Steuersignals (DQS1), wobei der zweite Bus ein erstes Ende (EDB11) und mindestens zwei zweite Enden (EDB12, EDB13) aufweist, – bei dem der Steuerchip (SC) an das erste Ende (ECLKB11) des ersten Busses (CLKB1) angeschlossen ist und die mehreren Speicherchips (U1, ..., U8) entlang des ersten Busses zwischen dem ersten Ende (ECLKB11) und dem zweiten Ende (ECLKB12) des ersten Busses an den ersten Bus angeschlossen sind, wobei jeweils einer der ersten der Speicherchips (U1) neben jeweils einem der zweiten der Speicherchips (U8) an den ersten Bus angeschlossen ist, – wobei der Steuerchip (SC) an das erste Ende (EDB11) des zweiten Busses (DB1) angeschlossen ist und einer der ersten der Speicherchips (U1) an eines der zweiten Enden (EDB12) und einer der zweiten der Speicherchips (U8) an ein anderes der zweiten Enden (EDB13) des zweiten Busses (DB1) angeschlossen ist.
Halbleiterspeichermodul nach Anspruch 1, – bei dem der erste Bus (CLKB1) als ein Steuertaktbus zur Übertragung eines Steuertaktsignals (CLK1) ausgebildet ist, – bei dem ein Lese- und Schreibzugriff auf die ersten und zweiten der Speicherchips (U1, ..., U4, U5, ..., U8) synchron zu dem Steuertaktsignal (CLK1) ausgeführt wird.
Halbleiterspeichermodul nach einem der Ansprüche 1 oder 2, – bei dem der zweite Bus (DB1) als ein Datentaktbus zur Übertragung eines Datentaktsignals (DQS1) ausgebildet ist, – bei dem bei einem Lesezugriff auf die ersten und zweiten der Speicherchips (U1, ..., U4, U5, ..., U8) Daten synchron zu dem Datentaktsignal (DQS1) aus den ersten und zweiten der Speicherchips ausgelesen werden, – bei dem bei einem Schreibzugriff auf die ersten und zweiten der Speicherchips (U1, ..., U4, U5, ..., U8) Daten synchron zu dem Datentaktsignal (DQS1) in die ersten und zweiten der Speicherchips eingeschrieben werden.
Halbleiterspeichermodul nach einem der Ansprüche 1 bis 3, – mit einem dritten Bus (CAB) zur Übertragung eines dritten Steuersignals (CA), wobei der dritte Bus ein erstes Ende (ECAB1) und ein zweites Ende (ECAB2) aufweist, – wobei der Steuerchip (SC) an das erste Ende (ECAB1) des dritten Busses (CAB) angeschlossen ist und die mehreren Speicherchips (U1, ..., U8) entlang des dritten Busses zwischen dem ersten Ende (ECAB1) und dem zweiten Ende (ECAB2) des dritten Busses an den dritten Bus angeschlossen sind, wobei jeweils einer der ersten der Speicherchips (U1) neben einem der zweiten der Speicherchips (U8) an den dritten Bus angeschlossen ist.
Halbleiterspeichermodul nach Anspruch 4, bei dem der dritte Bus (CAB) als ein Adressbus zur Übertragung eines Adresssignals (CA) ausgebildet ist.
Halbleiterspeichermodul nach einem der Ansprüche 1 bis 5, – mit einem vierten Bus (CTRLB1) zur Übertragung eines vierten Steuersignals (CTRL1), wobei der vierte Bus ein erstes Ende (ECTRLB11) und ein zweites Ende (ECTRLB12) aufweist, – wobei der Steuerchip (SC) an das erste Ende (ECTRLB11) des vierten Busses angeschlossen ist und die ersten der Speicherchips (U1, ..., U4) entlang des vierten Busses zwischen dem ersten Ende (ECTRLB11) und dem zweiten Ende (ECTRLB12) des vierten Busses an den vierten Bus angeschlossen sind, – wobei die ersten der Speicherchips (U1, ..., U4) entlang des vierten Bus nebeneinander angeordnet sind.
Halbleiterspeichermodul nach Anspruch 6, – mit einem weiteren vierten Bus (CTRLB2) zur Übertragung eines weiteren vierten Steuersignals (CTRL2), wobei der weitere vierte Bus ein erstes Ende (ECTRLB21) und ein zweites Ende (ECTRLB22) aufweist, – wobei der Steuerchip (SC) an das erste Ende (ECTRLB21) des weiteren vierten Busses angeschlossen ist und die zweiten der Speicherchips (U5, ..., U8) entlang des weiteren vierten Busses zwischen dem ersten Ende (ECTRLB21) und dem zweiten Ende (ECTRLB22) des weiteren vierten Busses an den vierten Bus angeschlossen sind, – wobei die zweiten der Speicherchips (U5, ..., U8) entlang des weiteren vierten Bus nebeneinander angeordnet sind.
Halbleiterspeichermodul nach Anspruch 7, bei dem der vierte Bus (CTRLB1) und der weitere vierte Bus (CTRLB2) jeweils als ein Steuerbus zur Aktivierung der ersten und zweiten der Speicherchips (U1, ..., U4, U5, ..., U8) für einen Lese- und Schreibzugriff ausgebildet sind.
Halbleiterspeichermodul nach Anspruch 8, bei dem das jeweilige zweite Ende (ECLKB12, ECAB2, ECTRLB12, ECTRLB22) des ersten Busses (CLKB1), des dritten Busses (CAB), des vierten Busses (CTRLB1) und des weiteren vierten Busses (CTRLB2) mit einem Terminierungswiderstand (T) abgeschlossen ist.
Halbleiterspeichermodul nach einem der Ansprüche 1 bis 9, – bei dem die ersten und zweiten der Speicherchips (U1, ..., U4, U5, ..., U8) auf einer Oberfläche (O) der Modulplatine (MP) in mindestens einer Reihe (R1) angeordnet sind, – bei dem innerhalb der Reihe (R1) jeweils einer der ersten der Speicherchips (U1) neben jeweils einem der zweiten der Speicherchips (U8) angeordnet ist.
Halbleiterspeichermodul nach einem der Ansprüche 1 bis 10, bei dem die Speicherchips jeweils ein Speicherzellenfeld (SZF) mit dynamischen Speicherzellen (SZ) vom wahlfreien Zugriffstyp enthalten.
Halbleiterspeichermodul nach einem der Ansprüche 1 bis 11, bei dem der Steuerchip als ein Hubchip (SC) ausgebildet ist.
Halbleiterspeichermodul nach Anspruch 12, bei dem der Hubchip (SC) derart ausgebildet ist, dass er das Datentaktsignal (DQS1) verzögert gegenüber dem Steuertaktsignal (CLK1) aussendet.
Halbleiterspeichermodul nach einem der Ansprüche 1 bis 13, bei dem die Modulplatine (MP) als eine mehrlagige Modulplatine ausgebildet ist.
Halbleiterspeichermodul nach einem der Ansprüche 1 bis 14, bei dem jeder der Busse (CLKB, CAB, DB, CTRLB) in einer der Lagen (L1, ..., Ln) der Modulplatine (MP) verläuft.
Halbleiterspeichermodul nach einem der Ansprüche 1 bis 15, bei dem die Speicherchips (U1, ..., U8) und der Steuerchip (SC) jeweils in einem Fine Pitch Ball Grid Array Gehäuse (FBGA) angeordnet sind.
Halbleiterspeichermodul nach einem der Ansprüche 1 bis 16, – bei dem der Steuerchip (SC) über einen Zugriffsbus (B) einer Datenbreite von einem Steuerbaustein (MC) angesteuert wird, – bei dem die Speicherchips (U1, ..., U8) eine gleiche Organisationsform aufweisen, – bei dem jede der ersten und zweiten Gruppe (G1) von Speicherchips eine gleiche Anzahl von Speicherchips (U1, ..., U4) umfasst, – bei dem die Anzahl der zu einer der Gruppen von Speicherchips (G1, G2) gehörenden Speicherchips von der Datenbreite des Zugriffsbusses (B) und der Organisationsform der Speicherchips abhängig ist.
Halbleiterspeichermodul nach Anspruch 17, bei dem die zu der ersten und zweiten Gruppe (G1, G2) gehörenden Speicherchips (U1, ..., U4, U5, ..., U8) jeweils einen Rank (G1, G2) bilden.
Halbleiterspeichermodul nach einem der Ansprüche 1 bis 18, bei dem das Halbleiterspeichermodul eine Konfiguration 4Rx8 aufweist.
Halbleiterspeichermodul nach einem der Ansprüche 1 bis 19, bei dem das Halbleiterspeichermodul eine Konfiguration 8Rx8 aufweist.
Halbleiterspeichermodul nach einem der Ansprüche 1 bis 20, das als ein Dual In Line Memory Module ausgebildet ist.