JP5473317B2 - メモリモジュールおよびそのレイアウト方法 - Google Patents

Description

本発明は、メモリモジュールとその構成部品、配線のレイアウト方法に関する。

近年、メモリモジュールの大容量製品の高速化が困難になってきている。メモリコントローラからＤＲＡＭまでの配線長に対し、大容量品では一度にドライブを行うＤＲＡＭの負荷容量が大きすぎて高速にドライブできないという問題があり、メモリシステムの大容量品の高速化に歯止めがかかっており、メモリモジュールの大容量、高速化に新たな技術が求められている。

ＪＥＤＥＣ（Joint Electron Device Engineering Council）半導体技術協会（以下、ＪＥＤＥＣと称する）では、大容量・高速化のために、ＬＲ−ＤＩＭＭ（Load Reduce Dual Inline Memory Module）という方式についての議論が行われている。ＬＲ−ＤＩＭＭは従来のＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）を搭載したＲＤＩＭＭ（Registered Dual Inline Memory Module）のコネクタＰｉｎ配置を踏襲している。

ＤＤＲ３−ＳＤＲＡＭを搭載したＲＤＩＭＭを一般にＤＤＲ３−ＲＤＩＭＭ又はＤＤＲ３−Ｒｅｇ．ＤＩＭＭ等と呼ぶ。又、以降ＤＤＲ３−ＳＤＲＡＭのことを単にＤＲＡＭと略す。

ＬＲ−ＤＩＭＭには３０ｍｍ高さのＬＰ（Low Profile）−ＲＤＩＭＭなるＪＥＤＥＣ標準外形の他に、ＶＬＰ（Very Low Profile）−ＲＤＩＭＭなる１８．７５ｍｍ高さの標準外形のＲＤＩＭＭがある。

ＶＬＰ−ＲＤＩＭＭでは基板高さが低い為、ＬＰ−ＲＤＩＭＭに比べて部品配置スペースが少なく、又、基板内の配線スペースも少ないことから新方式のＬＲ−ＤＩＭＭにおいて、ＬＰ−ＲＤＩＭＭとは異なった高度な高密度配線技術が必要となる。

ＬＲ−ＤＩＭＭを説明する上で、ＲＤＩＭＭの構造を示す図８を参照してＤＤＲ３−ＲＤＩＭＭについて簡単に説明を行う。以降ＤＤＲ３−ＲＤＩＭＭをＲＤＩＭＭと略す。

図８（ａ），（ｂ）のそれぞれは、ＲＤＩＭＭを第１面、第１面と反対側となる第２面を見た平面図である。ＲＤＩＭＭは、ＰＣＢ（Printed Circuit Board）である基板１上に、ＤＲＡＭ１０〜２７と、レジスタ（バッファデバイス）２８、コネクタ２〜６、終端抵抗７及び８が設けられたものである。

レジスタ２８は、コマンド、アドレス、コントロール信号及びクロック信号のリドライブを行う機能を有するものであり、図８に示す例では１つ設けられた例が示されているが、２つ設けられることもある。基板１の両端に設けられた終端抵抗７及び８は、リドライブされたレジスタ２８の信号の終端を担う。

図８において、ＤＲＡＭ（１０〜２７）及びレジスタ（２８）の数は、ＤＲＡＭの積層構造、及び、Ｉ／Ｏ構成にて決定される。図８に示される例は、Ｉ／Ｏ×４構成のＤＲＡＭが１８個搭載され、レジスタ２８が１搭載された、ＤＩＭＭ Ｉ／Ｏ×７２構成の１Ｒａｎｋ ＲＤＩＭＭである。

１Ｒａｎｋとは当該ＲＤＩＭＭが、メモリシステムからのチップセレクト信号（ＣＳ信号）１本で制御されることを示す。２本のＣＳ信号で制御される場合、２Ｒａｎｋとなる。４本のＣＳ信号で制御される場合は４Ｒａｎｋとなる。

本発明においてコネクタの構造は重要な意味を持つため、コネクタの構造について簡単に説明を行う。ＲＤＩＭＭのコネクタは２４０Ｐｉｎを有する。基板を第１面から見て左端のＰｉｎを１ｐｉｎとして右端に向かって１２０ｐｉｎ、第２面の１ｐｉｎの裏となるＰｉｎが２４０ｐｉｎとなっている。

コネクタはＤａｔａ部（ＤＱ部）となるコネクタ２〜５、コマンド、アドレス、コントロール信号およびクロック部（ＣＡ部）となるコネクタ６、その他、図示していないＶＳＳ、ＶＤＤ、ＶＴＴ、ＶＲＥＦＤＱ，ＶＲＥＦＣＡに大別できる。

図９及び図１０は、ＲＤＩＭＭの配線構造を示す平面図である。

基板１を第１面から見て、コネクタ６（ＣＡ部）の左側の表裏のコネクタ２，３に、ＤＱ［３１：０］、ＣＢ［７：０］及び図示されていないＤａｔａ Ｓｔｒｏｂｅ信号（ＤＱＳ）ＤＱＳ［３：０］、ＤＱＳ［１２：９］、ＤＱＳ８及びＤＱＳ１７のＴｒｕｅ／Ｂａｒがあり、併せて２０本の計６０本の信号がある。

基板１を第１面から見て、コネクタ６（ＣＡ部）の右側の表裏のコネクタ端子４，５に、ＤＱ［６３：３２］の３２本、図示されていないＤＱＳ［７：４］、ＤＱＳ［１６：１３］のＴｒｕｅ／Ｂａｒがあり、併せて１６本の計４８本がある。左右合計１０８本のＤＱ及びＤＱＳ信号がある。ＣＡ信号はＡ［１５：０］、ＢＡ［２：０］、＃ＲＡＳ、＃ＣＡＳ、＃ＷＥ、ＣＫＥ［１：０］、ＯＤＴ［１：０］、＃ＣＳ［ｎ：０］（ｎ＝３ｏｒ７）、ＣＬＫ、＃ＣＬＫ、Ｐａｒｉｔｙ＿ｉｎ、＃ＲＥＳＥＴの計２９＋４ｏｒ８本の信号がある。ＤＱの並びは基板の表側の左端をＤＱ０として右端に向かってＤＱ６３まで推移してゆく。基板中央付近のコネクタ６の左側付近にＣＢ［７：０］がある。

ＲＤＩＭＭはコネクタの構造に合わせ、レジスタ２８がコネクタ６（ＣＡ）の上部（近傍）に位置し、その両側にＤＲＡＭ１０〜２７が配置されている。ＤＲＡＭは左右で数が不均等であり、特に左側にはＥＣＣ（Error Check Correct）の為のＣＢ［７：０］を受け取るＤＲＡＭ１４及び２３が基板中央部に配置されている。又、ＤＲＡＭが受け取るＤＱは、コネクタ２〜５のＤＱの推移に合わせて左からＤＱの若い順に割振られてゆく。

ＲＤＩＭＭの配線構造を図９及び図１０を参照して説明する。まず、図９を参照してＣＡ信号の配線構造について説明する。

レジスタ２８に入力されたＣＡ信号２９は、一旦レジスタ２８にリドライブされて出力される。出力された信号３０及び３１はＤＲＡＭをデイジーチェイン（通称：Fly-by）しながら各ＤＲＡＭを数珠繋ぎに伝送して終端抵抗７、８を介して終端電位（ＶＴＴ：図示なし）に終端される。

図９はＤＲＡＭの数ある接続方法の一部である。

次に、図１０を参照してＤＱ信号の配線構造について説明する。図１０において、コネクタ２，３と４，５と各ＤＲＡＭ１０〜２７との間には双方向のＤＱ信号３３〜４１が伝送している。ＤＱ信号３３〜４１は、ＤＱが双方向の高速Ｉ／Ｏインターフェースである。ここで、ＤＱ信号３３はＤＱ８本＋ＤＱＳ２本＋／ＤＱＳ２本の接続状況を示す（／は反転入力を示す）。

本例のＲＤＩＭＭは×４Ｉ／Ｏ構成の１Ｒａｎｋ ＲＤＩＭＭであり、ＤＲＡＭ１０にはＤＱ［３：０］、ＤＱＳ０及び／ＤＱＳ０が接続され、ＤＲＡＭ１９にはＤＱ「７：４」、ＤＱＳ９及び／ＤＱＳ９が接続されている。ＤＱ信号３４〜４１についても同様に４本のＤＱ＋１本のＤＱＳ＋１本の／ＤＱＳがそれぞれ接続されてゆく。

コネクタ２及び３からはＤＱ群３２で示すＤＱ４０本＋ＤＱＳ１０本及び／ＤＱＳ１０本がＤＲＡＭに接続されている。コネクタ４及び５からはＤＱ群３３で示すＤＱ３２本＋ＤＱＳ８本及び／ＤＱＳ８本がＤＲＡＭ接続されている。ＲＤＩＭＭの配線構造の概略は上記の通りである。

続いて図１１を用いてＶＬＰタイプのＬＲ−ＤＩＭＭについて説明する。図８（ａ），（ｂ）のそれぞれは、ＶＬＰタイプのＬＲ−ＤＩＭＭを第１面、第１面と反対側となる第２面から見た平面図である。

そもそもＬＲ−ＤＩＭＭとは、ＣＡ部と共にＤＱについてもリドライブする機能を有するＬＲバッファを搭載しており、システムからのＤＱ信号をリドライブすることにより大容量ＤＩＭＭを高速にドライブすることを目的としている。図１１に示すＬＲ−ＤＩＭＭはＩ／Ｏ×４構成の積層ＤＲＡＭを搭載した２Ｒａｎｋ ＤＩＭＭである。

図１１に示すＬＲ−ＤＩＭＭにおいてコネクタ形状はＲＤＩＭＭと同一である。ＬＲ−ＤＩＭＭはＤＱ及びＣＡをリドライブするＬＲバッファ６９及び７０を有している。ＬＲ−ＤＩＭＭにおいてＬＲバッファはそのＰＫＧ構造の制限により、一度に１０８本のＤＱ及びＤＱＳ信号を入力することができない。

ＬＲバッファ６９及び７０のそれぞれは、４０本のＤＱ信号及び２０本のＤＱＳ信号を入力可能な構成となっている。ＣＡ信号は各ＬＲバッファは全信号入力可能となっている。ＬＲバッファ６９、７０は、リドライブした信号を、入力に対して１対１の関係で出力する。図１１ではＬＲバッファが基板１の左右の位置に表裏に１個ずつ搭載され、その周りに１８個のＤＲＡＭ５１〜６８が搭載されている。

図１１の基板内部の配線構造を図１２及び図１３を参照して説明する。まず、図１２を参照してＣＡ信号の配線構造について説明する。

コネクタ６からのＣＡ信号７１は、ＬＲバッファ７０に一旦分配された後、ＬＲバッファ６９に入力される。これによりＬＲバッファ６９及び７０に到達するＣＡ信号にタイミングずれが生じる。

ＬＲバッファ６９、７０に入力されたＣＡ信号７１は、ＲＤＩＭＭと同様に各ＤＲＡＭを数珠繋ぎに伝送して終端抵抗７ないし８にて終端電位（ＶＴＴ：図示なし）に終端される。図１２には、ＬＲバッファ６９及び７０から出力されたＣＡ信号７２及び７３がＤＲＡＭを伝送する様子が示されている。

ＬＲバッファ６９を通ったＣＡ信号７３は一旦基板１の端まで行き、折り返してＤＲＡＭ５１＆６０→５１＆６１→６２→５３＆６３→５４＆６４→５５を経て終端抵抗８で終端される。同様に、ＬＲバッファ７０を通ったＣＡ信号７２も一旦基板１の端まで行き、折り返してＤＲＡＭ５９＆６８→５８＆６７→５７→５６＆６６→６５を経て終端抵抗７で終端される。ＤＲＡＭ５１〜６８の接続の状況から見て分かるようにＣＡ信号７２及び７３の負荷が距離と共に均一ではない。

次に、図１３を参照してＤＱ信号の配線構造を示す。コネクタ２〜５からのＤＱ及びＤＱＳ信号を伝送するインターフェース７４及び７５は、ＲＤＩＭＭ同様、双方向の高速Ｉ／Ｏインターフェースである。ＲＤＩＭＭとは異なり、コネクタからのＤＱ及びＤＱＳ信号７４及び７５は直接ＤＲＡＭへは接続されず、一旦ＬＲバッファ６９及び７０を介し、各ＤＲＡＭへ４本のＤＱ、１本のＤＱＳ及び１本の／ＤＱＳずつ分配される。

ＤＱ信号はＤＱ［３１：０］、ＣＢ［７：０］及びＤＱＳ［３：０］、ＤＱＳ［１２：９］、ＤＱＳ８及びＤＱＳ１７はＬＲバッファ６９へ入力され、ＤＱ［３２：６３］及びＤＱＳ［７：４］、ＤＱＳ［１６：１３］はＬＲバッファ７０に入力される。コネクタ２及び３からはＤＱ群７４で示すＤＱ４０本＋ＤＱＳ１０本及び／ＤＱＳ１０本がＬＲバッファ６９に接続されている。コネクタ４及び５からはＤＱ群７５で示すＤＱ３２本＋ＤＱＳ８本及び／ＤＱＳ８本がＬＲバッファ７０接続されている。

以上説明したＬＲ−ＤＩＭＭには以下のような問題点がある。

１．ＬＲバッファのＣＡ信号の出力の配線の引き回しが長い。ＬＲバッファ出力後の総配線が長い場合、一般的に遠端のＤＲＡＭで発生するリングバックが大きくなることが知られており、これも伝送品質の信頼性を下げる要因となりえる。

２．ＬＲバッファのＣＡ信号の出力にぶら下がる負荷（ＤＲＡＭ）の配分が不均一。負荷の不連続は実行特性インピーダンス（元々配線が持つ特性インピーダンスＺｏに配線上に配置される容量性負荷の影響を考慮したインピーダンス。一般的に容量性の負荷により配線自体が持つインピーダンスよりも値が低下することが知られている。）の不連続にもなり、伝送品質の信頼性を下げる要因となりえる。

３．終端抵抗が基板の中央に位置していることにより配線の引き回しに不利が生じる。一般的にこの位置はコネクタから引き上げてくるＣＡ配線やＬＲバッファのＣＡの出力信号及びＤＱの出力信号等の配線が混み合う場所である。表層にはＤＲＡＭ配置の為のＰａｄや受動部品等が配置されるために配線スペースはなく、一般的にバス形態である左記信号は表層を通ることが出来ないため、内層を通る。又、内層を走るＣＡ信号は最終的に終端抵抗へと到達する為にＴＶＨ（Thru Via Hole）ないしＢＶＨ（Blind Via Hole）を介し一旦表層へ到ることとなる。

このＴＶＨ及びＢＶＨの群は配線をする上では所謂“壁”となってしまうため、通常、配線が混雑する場所にＴＶＨ及びＢＶＨは多く配置されるべきではないが、ＬＲ−ＤＩＭＭでは、まさに配線が混雑する場所に終端抵抗が配置されている。狭間隔での配線の混雑は一般的にクロストークの影響を受けることが知られている為、伝送品質向上の為には配線の混雑は避けるべきである。

４．ＬＲバッファの出力の引き回し方法（Topology）に制限がある。ＬＲ−ＤＩＭＭではＬＲバッファの配置の関係上、伝送品質の向上の為に配線構造を変えようとしても図１２で示したような負荷が不連続となる配線構造しか選べない。

５．ＬＲバッファの出力周辺はＣＡ信号とＤＱ信号の入出力が混在する為に、配線が混雑する。図１２及び図１３から明らかなようにＬＲ−ＤＩＭＭではＬＲバッファの出力周辺のＣＡの入出力信号のバスの行き来、及び、放射状に広がるＤＱの入出力信号の影響で配線が非常に混雑する。配線の混雑は上記で述べた通り、避けるべきである。

本発明は現在ＪＥＤＥＣにて提案されているＬＲ−ＤＩＭＭ方式のＶＬＰタイプのＬＲ−ＤＩＭＭ、およびその新規の配線方法を提案するものである。

本発明のメモリモジュールは、複数のＤＲＡＭと、データを入力する２つのコネクタと、該２つのコネクタに入力されたデータをリドライブして前記複数のＤＲＡＭへ供給するバッファデバイスとが基板上に搭載されており、
前記バッファデバイスは前記２つのコネクタが両側に置かれる前記基板の中央付近に配置され、各コネクタからのデータを逆側に配置されたＤＲＡＭへ供給することを特徴とする。

この場合、バッファデバイスが基板の表裏に２個搭載されていることとしてもよい。

また、２個のバッファデバイスが基板の略中央に搭載されていることとしてもよい。

また、バッファデバイスが基板の中央付近に１個搭載されていることとしてもよい。

また、コネクタからのＤＱ［３１：０］、ＣＢ［７：０］、ＤＱＳ［３：０］、ＤＱＳ［１２：９］、ＤＱＳ８及びＤＱＳ１７及び／ＤＱＳ［３：０］、ＤＱＳ［１２：９］、ＤＱＳ８及びＤＱＳ１７とＤＱ［６３：３２］、ＤＱＳ［７：４］、ＤＱＳ［１６：１３］及び／ＤＱＳ［７：４］、ＤＱＳ［１６：１３］をそれぞれ２個のバッファデバイスで入力を分担することとしてもよい。

また、コネクタからのＤＱ［３１：０］、ＣＢ［７：０］、ＤＱＳ［３：０］、ＤＱＳ［１２：９］、ＤＱＳ８及びＤＱＳ１７及び／ＤＱＳ［３：０］、ＤＱＳ［１２：９］、ＤＱＳ８及びＤＱＳ１７とＤＱ［６３：３２］、ＤＱＳ［７：４］、ＤＱＳ［１６：１３］及び／ＤＱＳ［７：４］、ＤＱＳ［１６：１３］を１個のバッファデバイスで入出力を担うこととしてもよい。

また、基板の表面から見てバッファデバイスの左側にＤＱ［６３：３２］、ＤＱＳ［７：４］、ＤＱＳ［１６：１３］及び／ＤＱＳ［７：４］、ＤＱＳ［１６：１３］を受けるＤＲＡＭ、バッファデバイスの右側にＤＱ［３１：０］、ＣＢ［７：０］、ＤＱＳ［３：０］、ＤＱＳ［１２：９］、ＤＱＳ８及びＤＱＳ１７及び／ＤＱＳ［３：０］、ＤＱＳ［１２：９］、ＤＱＳ８及びＤＱＳ１７を受けるＤＲＡＭが配置されていることとしてもよい。

また、基板の表面から見てバッファデバイスの左側にＤＱ［６３：３２］、ＤＱＳ［７：４］、ＤＱＳ［１６：１３］及び／ＤＱＳ［７：４］、ＤＱＳ［１６：１３］を受けるＤＲＡＭ、バッファデバイスの背面とその右側にＤＱ［３１：０］、ＣＢ［７：０］、ＤＱＳ［３：０］、ＤＱＳ［１２：９］、ＤＱＳ８及びＤＱＳ１７及び／ＤＱＳ［３：０］、ＤＱＳ［１２：９］、ＤＱＳ８及びＤＱＳ１７を受けるＤＲＡＭが配置されていることとしてもよい。

また、基板が多層配線基板であるとしてもよい。

本発明のメモリモジュールのレイアウト方法は、複数のＤＲＡＭと、データを入力する２つのコネクタと、該２つのコネクタに入力されたデータをリドライブして前記複数のＤＲＡＭへ供給するバッファデバイスとが基板上に搭載されたメモリモジュールのレイアウト方法であって、
前記バッファデバイスを前記２つのコネクタが両側に置かれる前記基板の中央付近に配置し、各コネクタからのデータを逆側に配置されたＤＲＡＭへ供給するように配線することを特徴とする。

配線密度が均一化され、伝送品質が向上する。

次に、本発明の実施例について図面を参照して説明する。
［第一の実施例］
図１（ａ），（ｂ）のそれぞれは、本発明によるＬＲ−ＤＩＭＭ方式のＶＬＰタイプのＬＲ−ＤＩＭＭの第一の実施例を第１面、第１面と反対側となる第２面を見た平面図、図２および図３はその配線構造を示す図である。

本実施例のＲＤＩＭＭは、ＰＣＢである基板２１１上に、ＤＲＡＭ８１〜９８と、ＬＲバッファ９９，１００、コネクタ２１２〜２１６、終端抵抗２１７及び２１８が設けられたものである。

ＬＲバッファ９９及び１００は基板２１１の中央部で表裏ほぼ同位置に配置されている。この時、第１面に設けられるＬＲバッファ９９は、出力が基板２１１の第１面から見て右側へ出力される。

又、第２面に設けられたＬＲバッファ１００は、出力が基板２１１の第２面から見て左側へ出力されている。結果、表裏のＬＲバッファ９９，１００の出力の向きは表裏でそれぞれ左右を向くように配置されている。ＬＲバッファ９９，１００は、出力の一部が表裏でオーバラップしている。

コネクタ２１２及び２１３からはＤＱ群１０４で示すＤＱ４０本＋ＤＱＳ１０本及び／ＤＱＳ１０本がＬＲバッファ９９に接続されている。コネクタ２１４及び２１５からはＤＱ群１０５で示すＤＱ３２本＋ＤＱＳ８本及び／ＤＱＳ８本がＬＲバッファ１００接続されている。本実施例では下記のような効果がある。

１．Ｐｏｓｔ−ＣＡの総配線長の短化及び一定の負荷配分。

図２に本発明の第一の実施例のＣＡ配線の構造を示す。コネクタからのＣＡ信号１０１は基板２１１の中央付近で表裏のＬＲバッファ９９，１００にごく短い距離で入力される。ＬＲバッファ９９に入力されたＣＡ信号は基板２１１の第１面から見て右側のＤＲＡＭ８５〜８９、９４〜９８を経て終端抵抗２１８で終端される。ＬＲバッファ１００に入力されたＣＡ信号は、基板を第１面から見て左側のＤＲＡＭ８４〜８１、９３〜９０を経て終端抵抗７で終端される。

上記のように、本実施例においては配線がごく単純化され、総配線長を短縮化、及び、一定配分の負荷とする配置を実現できる。

２．ＬＲバッファ周辺の配線混雑の回避。

本実施例によれば、図２及び図３よりそれぞれのＬＲバッファから出力された信号の方向が左右で被ることが無いこと、ＣＡ信号の配線の折り返し等がないこと、コネクタからのＤＱの入力信号とＣＡの出力信号が被ることがないことなどから配線の引き回しを容易に行うことができ、配線の混雑をさけることができる。

３．Ｐｏｓｔ−ＣＡの配線構造の単純化（Ｔｏｐｏｌｏｇｙにバリエーションを持たせられる）
図２に示すＣＡ信号の構造に示す通り、本実施例によればＬＲバッファのＣＡ信号の出力の配線構造を単純化出来る。又、図８に示した例や図１に示される本実施例のようなＤＲＡＭの配置の場合、レジスタ２８、ＬＲバッファ９９，１００から出力されたＣＡ信号は、ＴＶＨないしＢＶＨ等で第１面のみのＤＲＡＭを接続するバスと第２面のＤＲＡＭのみを接続するバスとに２分岐するレイアウトが可能となる。このような配線構造をＹ−トポロジーと呼ぶこともあるが、上記のようなことから本実施例ではＦｌｙ−ｂｙ及びＹ−トポロジーという配線構造の選択が可能となる。

上記は本実施例について付随的に得られる効果であって、本発明の本質としては第１面のＬＲバッファ９９に入力される基板２１１の左側のＤＱ［３１：０］、ＣＢ［７：０］、ＤＱＳ［３：０］、ＤＱＳ［１２：９］、ＤＱＳ８、ＤＱＳ１７、／ＤＱＳ［３：０］、／ＤＱＳ［１２：９］、／ＤＱＳ８、／ＤＱＳ１７の計６０本を基板２１１の右側へ出力することと、第１面のＬＲバッファ１００に入力される基板２１１の右側のＤＱ［３２：６３］、ＤＱＳ［７：４］、ＤＱＳ［１６：１３］、／ＤＱＳ［７：４］、／ＤＱＳ［１６：１３］の計４８本の出力を基板２１１の左側に出力することにある。

図８に示したＤＤＲ３−ＲＤＩＭＭ及び図１１に示したＬＲ―ＤＩＭＭにおいて、通常、第１面から見て“基板左側”のＤＱは“基板左側”のＤＲＡＭへ接続され、“基板右側”のＤＱは“基板右側”に接続される。

しかし、本発明では、第１面から見て“基板左側”のコネクタ２１２、２１３からのＤＱは“基板右側”のＤＲＡＭ８５〜８９、９４〜９８へ接続され、基板右側のコネクタ２１４、２１５からのＤＱは“基板左側“のＤＲＡＭ８４〜８１、９３〜９０に接続される。

本発明の効果として基板左側に注目する。コネクタ２１２、２１３からＬＲバッファ９９に入力されるＤＱ６０本に対し、ＬＲバッファ１００から出力されるＤＱの本数は基板右側から入力されたＤＱ４８本である。逆に基板右側ではコネクタ２１４、２１５からＬＲバッファ１００に入力されるＤＱ４８本に対し、ＬＲバッファ９９から出力されるＤＱの本数は基板右側から入力されたＤＱ６０本である。これは基板２１１の左右で配線されるバスの数が左右で同じであることを意味し、配線密度が均一化され、配線スペースの有効活用が行われていることを示す。図８に示した例では、基板左側から得られたＤＱ配線を基板左側に展開すると入力６０本＋出力６０本＝計１２０本の配線を引き回すことになる。逆に右側では９６本の配線の引き回しが行われることになり、配線密度が不均一となる。

本実施例によれば、配線密度の均一化によりレイアウトの自由度を確保しつつ、ＬＲバッファの出力周辺の配線の混雑を避け、ＣＡ配線構造の単純化を行うことが出来、結果、配線密集の影響を大きく受けるクロストーク等の影響を最小限に抑えることになり、高速化へのマージン確保に繋がるものと考えられる。（従来技術のＬＲ−ＤＩＭＭはＤＱ信号及びＤＱＳ信号の高速化を狙い、ＬＲバッファをコネクタ近くに配置した狙いがあるが、副作用の影響を考えた場合、ＣＡ信号及びＤＱ信号のトータルとしての伝送品質の信頼性は低くなるものと考えられる。）
［第二の実施例］
図４（ａ），（ｂ）のそれぞれは、本発明によるＬＲ−ＤＩＭＭ方式のＶＬＰタイプのＬＲ−ＤＩＭＭの第二の実施例を第１面、第１面と反対側となる第２面を見た平面図ある。

本実施例は、第一の実施例で２個使われていたＬＲバッファを１個としたものである。ＬＲバッファ１１０は第一の実施例で使用しているＰＫＧサイズより大きい為、一度に１０８本のＤＱ及びＤＱＳ信号が入力可能である。本実施例によれば、ＬＲバッファ１１０にはＤＱ［６３：０］、ＤＱＳ［１７：０］及び／ＤＱＳ［１７：０］が入力され、基板の表面から見てＬＲバッファ１１０の右側にＤＱ［３１：０］、ＣＢ［７：０］、ＤＱＳ［３：０］、ＤＱＳ［１２：９］、ＤＱＳ８及びＤＱＳ１７及び／ＤＱＳ［３：０］、ＤＱＳ［１２：９］、ＤＱＳ８及びＤＱＳ１７を出力し、ＬＲバッファ１１０の左側にＤＱ［６３：３２］、ＤＱＳ［７：４］、ＤＱＳ［１６：１３］及び／ＤＱＳ［７：４］、ＤＱＳ［１６：１３］を出力することが考えられる。ここでＬＲバッファ１１０は第１面に搭載されていてもよいし、第２面に搭載されていてもよい。
［第三の実施例］
図５（ａ），（ｂ）のそれぞれは、本発明によるＬＲ−ＤＩＭＭ方式のＶＬＰタイプのＬＲ−ＤＩＭＭの第三の実施例を第１面、第１面と反対側となる第２面を見た平面図ある。

本実施例は第二の実施例のＤＲＡＭ８５及び９４をＬＲバッファ１１１の裏面に配置した例である。ＬＲバッファ１１１の出力のＤＱの結線は第二の実施例を引き継いでいるが、変わっていても良い。ここでＬＲバッファ１１１は第１面に搭載されていてもよいし、第２面に搭載されていてもよい。
［第四の実施例］
図６（ａ），（ｂ）のそれぞれは、本発明によるＬＲ−ＤＩＭＭ方式のＬＰタイプのＬＲ−ＤＩＭＭの第四の実施例を第１面、第１面と反対側となる第２面を見た平面図ある。

本実施例は標準外形をＶＬＰからＬＰへと発展させた場合である。本実施例ではＬＲバッファ１１２及び１１３が第１面に縦に並置され、複数のＤＲＡＭ１１４も同様に２列に並置されている。本実施例においても、第一の実施例のように、いずれかのＬＲバッファがコネクタ（不図示）からのＤＱ［３１：０］、ＣＢ［７：０］、ＤＱＳ［３：０］、ＤＱＳ［１２：９］、ＤＱＳ８、ＤＱＳ１７及び／ＤＱＳ［３：０］、／ＤＱＳ［１２：９］、／ＤＱＳ８及び／ＤＱＳ１７の入力を受け、それを基板の第１面の右側のＤＲＡＭへ、コネクタからＤＱ［６３：３２］、ＤＱＳ［７：４］、ＤＱＳ［１６：１３］及び／ＤＱＳ［７：４］、／ＤＱＳ［１６：１３］の入力を受けたＬＲバッファは基板の表面から見て左側のＤＲＡＭへＤＱを結線すればよい。

ＬＲバッファ１１２及び１１３は基板の第１面に２個搭載されていてもよいし、２個とも第２面でも良い。又、１個は第１面に搭載され、もう１個は第２面に搭載されていても良い。ＬＲバッファは第二の実施例で示した１個のタイプでもよい。
［第五の実施例］
図７（ａ），（ｂ）のそれぞれは、本発明によるＬＲ−ＤＩＭＭ方式のＬＰタイプのＬＲ−ＤＩＭＭの第五の実施例を第１面、第１面と反対側となる第２面を見た平面図ある。

本実施例は第二の実施例と同様な機能を持つＬＲバッファ１１９の裏側に、第四の実施例で示したＤＲＡＭ１１５及び１１６が配置された場合である。
結線の情報はそのまま引き継いでもよいし、変わってもよい。

（ａ），（ｂ）のそれぞれは、本発明の第一の実施例の平面図である。 図１に示した実施例の配線構造を示す図である。 図１に示した実施例の配線構造を示す図である。 （ａ），（ｂ）のそれぞれは、本発明の第二の実施例の平面図である。 （ａ），（ｂ）のそれぞれは、本発明の第三の実施例の平面図である。 （ａ），（ｂ）のそれぞれは、本発明の第四の実施例の平面図である。 （ａ），（ｂ）のそれぞれは、本発明の第五の実施例の平面図である。 （ａ），（ｂ）のそれぞれは、ＲＤＩＭＭの平面図である。 図８に示したＲＤＩＭＭの配線構造を示す図である。 図８に示したＲＤＩＭＭの配線構造を示す図である。 （ａ），（ｂ）のそれぞれは、ＶＬＰタイプのＬＲ−ＤＩＭＭの平面図である。 図９に示したＶＬＰタイプのＬＲ−ＲＤＩＭＭの配線構造を示す図である。 図９に示したＶＬＰタイプのＬＲ−ＲＤＩＭＭの配線構造を示す図である。

符号の説明

２１１ 基板
２１２〜１５ コネクタ（ＤＱ部）
２１６ コネクタ（ＣＡ部）
２１７、２１８ 終端抵抗
８１〜９８、１１４〜１１８ ＤＲＡＭ
６９、７０、９９、１００、１１２、１１３、１１９ ＬＲバッファ

Claims (10)

1. 複数のＤＲＡＭと、データを入力する２つのコネクタと、該２つのコネクタに入力されたデータをリドライブして前記複数のＤＲＡＭへ供給するバッファデバイスとが基板上に搭載されており、
   前記バッファデバイスは前記２つのコネクタが両側に置かれる前記基板の中央付近に配置され、各コネクタからのデータを逆側に配置されたＤＲＡＭへ供給することを特徴とするメモリモジュール。
2. 請求項１に記載のメモリモジュールにおいて、
   バッファデバイスが基板の表裏に２個搭載されていることを特徴とするメモリモジュール。
3. 請求項２に記載のメモリモジュールにおいて、
   ２個のバッファデバイスが基板の略中央に搭載されていることを特徴とするメモリモジュール。
4. 請求項１に記載のメモリモジュールにおいて、
   バッファデバイスが基板の中央付近に１個搭載されていることを特徴とするメモリモジュール。
5. 請求項１ないし請求項４のいずれかに記載のメモリモジュールにおいて、
   コネクタからのＤＱ［３１：０］、ＣＢ［７：０］、ＤＱＳ［３：０］、ＤＱＳ［１２：９］、ＤＱＳ８及びＤＱＳ１７及び／ＤＱＳ［３：０］、ＤＱＳ［１２：９］、ＤＱＳ８及びＤＱＳ１７とＤＱ［６３：３２］、ＤＱＳ［７：４］、ＤＱＳ［１６：１３］及び／ＤＱＳ［７：４］、ＤＱＳ［１６：１３］をそれぞれ２個のバッファデバイスで入力を分担することを特徴とするメモリモジュール。
6. 請求項１ないし請求項４のいずれかに記載のメモリモジュールにおいて、
   コネクタからのＤＱ［３１：０］、ＣＢ［７：０］、ＤＱＳ［３：０］、ＤＱＳ［１２：９］、ＤＱＳ８及びＤＱＳ１７及び／ＤＱＳ［３：０］、ＤＱＳ［１２：９］、ＤＱＳ８及びＤＱＳ１７とＤＱ［６３：３２］、ＤＱＳ［７：４］、ＤＱＳ［１６：１３］及び／ＤＱＳ［７：４］、ＤＱＳ［１６：１３］を１個のバッファデバイスで入出力を担うことを特徴とするメモリモジュール。
7. 請求項５または請求項６に記載のメモリモジュールにおいて、
   基板の表面から見てバッファデバイスの左側にＤＱ［６３：３２］、ＤＱＳ［７：４］、ＤＱＳ［１６：１３］及び／ＤＱＳ［７：４］、ＤＱＳ［１６：１３］を受けるＤＲＡＭ、バッファデバイスの右側にＤＱ［３１：０］、ＣＢ［７：０］、ＤＱＳ［３：０］、ＤＱＳ［１２：９］、ＤＱＳ８及びＤＱＳ１７及び／ＤＱＳ［３：０］、ＤＱＳ［１２：９］、ＤＱＳ８及びＤＱＳ１７を受けるＤＲＡＭが配置されていることを特徴とするモジュール。
8. 請求項５または請求項６に記載のメモリモジュールにおいて、
   基板の表面から見てバッファデバイスの左側にＤＱ［６３：３２］、ＤＱＳ［７：４］、ＤＱＳ［１６：１３］及び／ＤＱＳ［７：４］、ＤＱＳ［１６：１３］を受けるＤＲＡＭ、バッファデバイスの背面とその右側にＤＱ［３１：０］、ＣＢ［７：０］、ＤＱＳ［３：０］、ＤＱＳ［１２：９］、ＤＱＳ８及びＤＱＳ１７及び／ＤＱＳ［３：０］、ＤＱＳ［１２：９］、ＤＱＳ８及びＤＱＳ１７を受けるＤＲＡＭが配置されていることを特徴とするモジュール。
9. 請求項１ないし請求項８のいずれかに記載のメモリモジュールにおいて、
   基板が多層配線基板であることを特徴とするメモリモジュール。
10. 複数のＤＲＡＭと、データを入力する２つのコネクタと、該２つのコネクタに入力されたデータをリドライブして前記複数のＤＲＡＭへ供給するバッファデバイスとが基板上に搭載されたメモリモジュールのレイアウト方法であって、
    前記バッファデバイスを前記２つのコネクタが両側に置かれる前記基板の中央付近に配置し、各コネクタからのデータを逆側に配置されたＤＲＡＭへ供給するように配線することを特徴とするメモリモジュールのレイアウト方法。

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