JP2013134792A - 半導体装置 - Google Patents

Abstract

【課題】データ信号とデータストローブ信号との入力タイミングがオフセットしている場合であっても、正しくＯＤＴ動作を行う。
【解決手段】データストローブ端子１７ａ，１７ｂと、データストローブ端子１７ａ，１７ｂにそれぞれ接続された出力ドライバ２１８，２１９と、データ端子１６−０〜１６−７と、データ端子１６−０〜１６−７にそれぞれ接続された出力ドライバ２１０〜２１７と、ＯＤＴ制御コマンドＯＤＴｃｏｎｔＡに応答して、出力ドライバ２１８，２１９と出力ドライバ２１０〜２１７を互いに異なるタイミングで終端抵抗として機能させるデータ制御回路１００とを備える。本発明によれば、ライト動作時におけるデータ信号ＤＱとデータストローブ信号ＤＱＳの受信タイミングがオフセットしている場合であっても、データ信号ＤＱの受信中に終端抵抗の値が変化することがない。
【選択図】図３

Description

本発明は半導体装置に関し、特に、出力ドライバを終端抵抗として機能させることが可能な半導体装置に関する。

従来のメモリモジュールにおいては、信号の反射を抑えるためモジュール基板上にディスクリート部品からなる終端抵抗器が搭載されていた。しかしながら、近年においては、部品点数の削減や終端抵抗値の動的な切り替えを目的として、出力ドライバを終端抵抗として機能させるＯＤＴ（On Die Termination）機能を持った半導体装置が用いられている。例えば、特許文献１に記載された半導体装置では、制御信号ＯＤＴＯＮが活性化すると、ＤＱピンに接続される出力ドライバ及びＤＱＳピンに接続される出力ドライバが終端抵抗として機能する。

特開２００８−２１０３０７号公報

しかしながら、半導体装置のライト動作時にコントローラが半導体装置にデータ信号ＤＱ及びデータストローブ信号ＤＱＳを出力するタイミングは同時とは限らず、例えば、データストローブ信号ＤＱＳの出力タイミングに対して、データ信号ＤＱの出力タイミングが所定時間だけ遅延されることがある。このような場合、特許文献１のように各出力ドライバの出力インピーダンスを同時に切り替えてしまうと、データ信号ＤＱの受信中に終端抵抗の値が変化する可能性があり、正しいライト動作が行えなくなってしまう。このような問題を解決するためには、データ信号ＤＱの受信が終了するまで終端抵抗の値が保持されるよう制御すればよいが、この場合、次のライト動作又はリード動作の開始を遅延させる必要があり、アクセス効率が低下してしまう。

本発明の一側面による半導体装置は、データストローブ端子と、前記データストローブ端子に接続された第１の出力ドライバと、データ端子と、前記データ端子に接続された第２の出力ドライバと、ＯＤＴ制御コマンドに応答して、前記第１及び第２の出力ドライバを互いに異なるタイミングで終端抵抗として機能させるデータ制御回路と、を備えることを特徴とする。

本発明の他の側面による半導体装置は、データストローブ端子と、データ端子と、前記データストローブ端子に接続された第１の出力ドライバ及び第１の入力レシーバと、前記データ端子に接続された第２の出力ドライバ及び第２の入力レシーバと、を備え、前記第２の入力レシーバは、前記データストローブ端子を介して前記第１の入力レシーバに外部データストローブ信号が供給されてから、所定の遅延時間が経過した後に活性化され、前記第２の出力ドライバの出力インピーダンスは、前記第１の出力ドライバの出力インピーダンスが第１の値から第２の値に変化してから、前記所定の遅延時間が経過した後に、前記第１の値から前記第２の値に変化することを特徴とする。

本発明によれば、ライト動作時におけるデータ信号とデータストローブ信号の受信タイミングがオフセットしている場合であっても、データ信号の受信中に終端抵抗の値が変化することがない。また、次のライト動作又はリード動作の開始を遅延させる必要も生じないため、アクセス効率を低下させることもない。

本発明の第１の実施形態による半導体装置１０の構成を示すブロック図である。 半導体装置１０を用いたメモリモジュール５０の構成を示す模式図である。 データ制御回路１００及びデータ入出力回路２００の主要部の構成を示す回路図である。 選択回路１２０〜１２９の機能を説明するためのイメージ図である。 選択回路１２０及び出力ドライバ２１０の詳細なブロック図である。 入力レシーバ２２０〜２２８の回路図である。 半導体装置１０の動作を説明するためのタイミング図である。 一般的な入力レシーバ２２０〜２２８の回路図である。 図８に示した一般的な入力レシーバ２２０〜２２８を用いた場合の動作を示すタイミング図である。 本発明者が発明に至る過程で考えたプロトタイプによるタイミング図である。 一般的なライトレベリング動作を説明するためのタイミング図である。 ライトレベリング回路３００の回路図である。 第２の実施形態の効果を説明するためのタイミング図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。

本実施形態による半導体装置１０は１個のシリコンチップに集積されたＤＲＡＭ（Dynamic Random Access Memory）であり、図１に示すように、外部端子としてバンクアドレス端子１１、アドレス端子１２、コマンド端子１３、ＯＤＴ端子１４、クロック端子１５ａ，１５ｂ、データ端子１６−０〜１６−７、データストローブ端子１７ａ，１７ｂ、電源端子１９ａ，１９ｂを備えている。

バンクアドレス端子１１、アドレス端子１２及びコマンド端子１３は、それぞれバンクアドレス信号ＢＡ、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤが供給される端子である。これらの信号は、入力初段回路２１を介してコマンドアドレスデコーダ２２に供給される。コマンドアドレスデコーダ２２は、これらの信号に基づいて内部アドレス信号ＩＡＤＤ及び内部コマンド信号ＩＣＭＤを生成し、これらをＸデコーダ２３、Ｙデコーダ２４及びモードレジスタ回路２５に供給する。

具体的には、コマンド信号ＣＭＤがロウアクセスを示している場合、内部コマンド信号ＩＣＭＤはＸデコーダ２３を活性化させる。活性化されたＸデコーダ２３は、バンクアドレス信号ＢＡ及びアドレス信号ＡＤＤより生成された内部アドレス信号ＩＡＤＤに基づき、メモリセルアレイ３０に含まれるいずれかのワード線ＷＬを選択する。選択されたワード線ＷＬに接続されたページサイズ数分のメモリセルからは各々のビット線へメモリ情報が送られ、さらに、各々のビット線に対応したセンスアンプＳＡで増幅され、データとして保持される。メモリセルアレイ３０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路２６に含まれる対応するセンスアンプＳＡに接続されている。

また、コマンド信号ＣＭＤがカラムアクセスを示している場合、内部コマンド信号ＩＣＭＤはＹデコーダ２４を活性化させる。活性化されたＹデコーダ２４は、バンクアドレス信号ＢＡ及びアドレス信号ＡＤＤより生成された内部アドレス信号ＩＡＤＤに基づき、センス回路２６に含まれるいずれかのセンスアンプＳＡを選択する。Ｙデコーダ２４によって選択されたセンスアンプＳＡは、リードライトアンプ２７に接続される。リードライトアンプ２７は、リード動作時においてはセンス回路２６によって保持された内部リードデータＤａｔａ０〜Ｄａｔａ７をさらに増幅し、これをデータ制御回路１００に供給する。一方、ライト動作時においては、データ制御回路１００から供給される内部ライトデータＤａｔａ０〜Ｄａｔａ７を増幅し、これをセンス回路２６に供給する。図１に示すように、データ制御回路１００には、内部コマンド信号ＩＣＭＤ、設定値ＭＲ及びＯＤＴ制御コマンドＯＤＴｃｏｎｔも供給される。ＯＤＴ制御コマンドＯＤＴｃｏｎｔは、ＯＤＴ端子１４を介して供給される信号である。データ制御回路１００の詳細については後述する。

さらに、コマンド信号ＣＭＤがモードレジスタセットを示している場合、内部コマンド信号ＩＣＭＤはモードレジスタ回路２５を活性化させる。これにより、内部アドレス信号ＩＡＤＤを用いてモードレジスタ回路２５の設定値を上書きすることが可能となる。モードレジスタ回路２５の設定値のうち、データ入出力に関連した設定値ＭＲはデータ制御回路１００に供給される。

クロック端子１５ａ，１５ｂは、それぞれ外部クロック信号ＣＫ，ＣＫＢが供給される端子である。外部クロック信号ＣＫ，ＣＫＢはクロック入力回路３２０に供給され、クロック入力回路３２０によって内部クロック信号ＩＣＬＫに変換される。内部クロック信号ＩＣＬＫは、Ｘデコーダ２３、Ｙデコーダ２４、データ制御回路１００など、半導体装置１０を構成する各種回路ブロックの動作タイミングを規定するタイミング信号として用いられる。

データ端子１６−０〜１６−７は、それぞれリードデータＤＱ０〜ＤＱ７の出力及びライトデータＤＱ０〜ＤＱ７の入力を行うための端子である。また、データストローブ端子１７ａ，１７ｂは、それぞれ外部データストローブ信号ＤＱＳ，ＤＱＳＢの入出力を行うための端子である。これら端子１６−０〜１６−７，１７ａ，１７ｂは、データ入出力回路２００に接続されている。データ入出力回路２００は、リード動作時においてはデータ制御回路１００を介して供給される内部リードデータＤａｔａ０〜Ｄａｔａ７に基づいてリードデータＤＱ０〜ＤＱ７の出力を行うとともに、ライト動作時においては外部から供給されるライトデータＤＱ０〜ＤＱ７を受け、これをデータ制御回路１００に供給する役割を果たす。データ入出力回路２００の詳細についても後述する。また、データ入出力回路２００にはライトレベリング回路３００が含まれているが、これについては第２の実施形態において説明する。

電源端子１９ａ，１９ｂは、それぞれ電源電位ＶＤＤ及び接地電位ＶＳＳが供給される端子である。これらの電位は、内部電圧発生回路２８を含む各種回路ブロックに供給される。内部電圧発生回路２８は、内部電位ＶＰＥＲＩ、ＶＡＲＹ、Ｖｒｅｆなどを生成する回路である。内部電位ＶＰＥＲＩは、コマンドアドレスデコーダ２２やデータ制御回路１００など大多数の回路ブロックにて使用される動作電位である。また、内部電位ＶＡＲＹは、主にセンス回路２６にて使用される動作電位である。基準電位Ｖｒｅｆは、データ入出力回路２００内の後述する入力レシーバで使用されるリファレンス電圧である。

図２は、本実施形態による半導体装置１０を用いたメモリモジュール５０の構成を示す模式図である。

図２に示すメモリモジュール５０は、モジュール基板５１の表面に複数（図２に示す例では１８個）の半導体装置１０及び１個のレジスタバッファ６０が搭載された構成を有している。レジスタバッファ６０は、モジュール基板５１に設けられたコマンドアドレスコネクタ５２を介してメモリコントローラ７０から供給されるバンクアドレス信号ＢＡ、アドレス信号ＡＤＤ、コマンド信号ＣＭＤ、外部クロック信号ＣＫ，ＣＫＢ、ＯＤＴ制御コマンドＯＤＴｃｏｎｔを受け、これをバッファリングして各半導体装置１０に共通に供給する。但し、コマンド信号ＣＭＤに含まれるチップ選択信号（ＣＳ）及びについては、ランク０に属する９個の半導体装置１０と、ランク１に属する９個の半導体装置１０に対して個別に供給される。これにより、ランク０に属する９個の半導体装置１０と、ランク１に属する９個の半導体装置１０は、排他的に活性化されることになる。同様に、ＯＤＴ制御コマンドＯＤＴｃｏｎｔについても、レジスタバッファ６０を介してランクごとに供給される。

一方、モジュール基板５１に設けられたデータコネクタ５３は、各ランクに属する９個の半導体装置１０に対して個別に接続されている。ランク間における接続は共通である。データコネクタ５３は、データ端子１６−０〜１６−７及びデータストローブ端子１７ａ，１７ｂに接続されており、これにより、チップ選択信号（ＣＳ）により選択されたランクに属する９個の半導体装置１０は、リードデータの出力又はライトデータの入力を並列に実行することができる。

図３は、データ制御回路１００及びデータ入出力回路２００の主要部の構成を示す回路図である。

図３に示すように、データ制御回路１００は、モードレジスタ回路２５の設定値ＭＲをデコードすることによってＯＤＴ選択信号ＯＤＴＳＥＬを生成するデコーダ１１０と、ＯＤＴ選択信号ＯＤＴＳＥＬを共通に受ける複数の選択回路１２０〜１２９を含む。ＯＤＴ選択信号ＯＤＴＳＥＬは、インピーダンス指定信号ＲＴＴ＿ＷＲ、ＲＴＴ＿ＰＡＲＫ及びＲＴＴ＿ＮＯＭを含んでいる。インピーダンス指定信号ＲＴＴ＿ＷＲはライト動作における終端抵抗値を指定する信号であり、インピーダンス指定信号ＲＴＴ＿ＰＡＲＫはＯＤＴ制御コマンドＯＤＴｃｏｎｔがローレベルである場合の終端抵抗値を指定する信号であり、インピーダンス指定信号ＲＴＴ＿ＮＯＭはＯＤＴ制御コマンドＯＤＴｃｏｎｔがハイレベルである場合の終端抵抗値を指定する信号である。また、選択回路１２０〜１２７はそれぞれデータ端子１６−０〜１６−７に対応する回路であり、選択回路１２８，１２９はそれぞれデータストローブ端子１７ａ，１７ｂに対応する回路である。

さらに、データ制御回路１００は、ＯＤＴ制御コマンドＯＤＴｃｏｎｔ及び内部コマンド信号ＩＣＭＤを所定のレイテンシだけ遅延させるレイテンシカウンタ１４０を備えている。図３に示すように、内部コマンド信号ＩＣＭＤは、ライト動作時に活性化するライト信号Ｗｒｉｔｅとリード動作時に活性化するリード信号Ｒｅａｄを含んでいる。レイテンシカウンタ１４０は、モードレジスタ回路２５の設定値ＭＲに基づくクロックサイクルだけＯＤＴ制御コマンドＯＤＴｃｏｎｔ、ライト信号Ｗｒｉｔｅ及びリード信号Ｒｅａｄを遅延させ、それぞれＯＤＴ制御コマンドＯＤＴｃｏｎｔＡ、ライト信号ＷｒｉｔｅＡ及びリード信号ＲｅａｄＡとして出力する。ＯＤＴ制御コマンドＯＤＴｃｏｎｔＡ、ライト信号ＷｒｉｔｅＡ及びリード信号ＲｅａｄＡは、選択回路１２８，１２９に直接供給されるとともに、遅延回路１５０を介して選択回路１２０〜１２７に供給される。

図３に示すように、選択回路１２０〜１２７には内部リードデータＤａｔａ０〜Ｄａｔａ７がそれぞれ供給され、選択回路１２８，１２９には内部データストローブ信号ＩＤＱＳ，ＩＤＱＳＢがそれぞれ供給される。選択回路１２０〜１２９の機能については後述する。

また、データ入出力回路２００には、出力ドライバ２１０〜２１９と、入力レシーバ２２０〜２２８が含まれている。このうち、出力ドライバ２１０〜２１７はデータ端子１６−０〜１６−７にそれぞれ接続され、出力ドライバ２１８，２１９はデータストローブ端子１７ａ，１７ｂにそれぞれ接続されている。また、入力レシーバ２２０〜２２７はデータ端子１６−０〜１６−７にそれぞれ接続され、入力レシーバ２２８はデータストローブ端子１７ａ，１７ｂに接続されている。これにより、リード動作時においては出力ドライバ２１０〜２１９が活性化され、データ端子１６−０〜１６−７からは内部リードデータＤａｔａ０〜Ｄａｔａ７に基づいたリードデータＤＱ０〜ＤＱ７が出力されるとともに、データストローブ端子１７ａ，１７ｂからは、外部データストローブ信号ＤＱＳ，ＤＱＳＢが出力される。一方、ライト動作時においては、データ端子１６−０〜１６−７から入力されるライトデータＤＱ０〜ＤＱ７がそれぞれ入力レシーバ２２０〜２２７に供給され、データストローブ端子１７ａ，１７ｂから入力される外部データストローブ信号ＤＱＳ，ＤＱＳＢが入力レシーバ２２８に供給される。

さらに、出力ドライバ２１０〜２１９は、リード動作時のみならずＯＤＴ動作時においても活性化される。出力ドライバ２１０〜２１９の活性状態は、それぞれ対応する選択回路１２０〜１２９によって指定される。

図４は、選択回路１２０〜１２９の機能を説明するためのイメージ図である。

図４に示すように、選択回路１２０〜１２９には３つのスイッチＳＷ１〜ＳＷ３が含まれている。これらスイッチＳＷ１〜ＳＷ３には優先順位があり、出力ノードＮ０に最も近いスイッチＳＷ１の優先順位が最も高く、出力ノードＮ０から最も遠いスイッチＳＷ３の優先順位が最も低い。

スイッチＳＷ１は、ノードＮ１，Ｎ２のいずれか一方を出力ノードＮ０に接続するスイッチであり、その制御はリード信号ＲｅａｄＡに基づいて行われる。具体的には、リード信号ＲｅａｄＡが活性化している場合にはノードＮ１が選択され、これにより出力ノードＮ０からは対応する内部リードデータＤａｔａが出力される。これに対し、リード信号ＲｅａｄＡが活性化していない場合にはノードＮ２が選択され、これにより出力ノードＮ０から出力される信号は、スイッチＳＷ２，ＳＷ３の制御によって決まる。

スイッチＳＷ２は、ノードＮ３，Ｎ４のいずれか一方をスイッチＳＷ１のノードＮ２に接続するスイッチであり、その制御はライト信号ＷｒｉｔｅＡに基づいて行われる。具体的には、ライト信号ＷｒｉｔｅＡが活性化している場合にはノードＮ３が選択され、これにより出力ノードＮ０からはインピーダンス指定信号ＲＴＴ＿ＷＲが出力される。これに対し、ライト信号ＷＲが活性化していない場合にはノードＮ４が選択され、これにより出力ノードＮ０から出力される信号は、スイッチＳＷ３の制御によって決まる。

スイッチＳＷ３は、ノードＮ５，Ｎ６のいずれか一方をスイッチＳＷ２のノードＮ４に接続するスイッチであり、その制御はＯＤＴ制御コマンドＯＤＴｃｏｎｔＡに基づいて行われる。具体的には、ＯＤＴ制御コマンドＯＤＴｃｏｎｔＡがローレベルである場合にはノードＮ５が選択され、これにより出力ノードＮ０からはインピーダンス指定信号ＲＴＴ＿ＰＡＲＫが出力される。これに対し、ＯＤＴ制御コマンドＯＤＴｃｏｎｔＡがハイレベルである場合にはノードＮ６が選択され、これにより出力ノードＮ０からはインピーダンス指定信号ＲＴＴ＿ＮＯＭが出力される。

選択回路１２０〜１２９の出力ノードＮ０は、それぞれ対応する出力ドライバ２１０〜２１９に接続される。これにより、リード動作時においては内部リードデータＤａｔａ０〜Ｄａｔａ７に基づいて出力ドライバ２１０〜２１７が駆動され、ハイレベル又はローレベルのリードデータＤＱ０〜ＤＱ７が出力される。また、出力ドライバ２１８，２１９は内部データストローブ信号ＩＤＱＳ，ＩＤＱＳＢに基づいて駆動され、相補の外部データストローブ信号ＤＱＳ，ＤＱＳＢを出力する。生成される外部データストローブ信号ＤＱＳ，ＤＱＳＢの周波数は外部クロック信号ＣＫ，ＣＫＢの周波数と同一である。

一方、リード動作時以外の状態においては、出力ドライバ２１０〜２１９はＯＤＴ選択信号ＯＤＴＳＥＬに基づき終端抵抗として機能する。具体的には、ライト動作時においてはライト信号ＷｒｉｔｅＡが活性化するため、出力ドライバ２１０〜２１９の出力インピーダンスは、インピーダンス指定信号ＲＴＴ＿ＷＲに対応する値に制御される。また、リード動作もライト動作も行っていない期間においては、ＯＤＴ制御コマンドＯＤＴｃｏｎｔＡに基づき、インピーダンス指定信号ＲＴＴ＿ＰＡＲＫに対応する値又はインピーダンス指定信号ＲＴＴ＿ＮＯＭに対応する値に制御される。具体的なインピーダンス値については、モードレジスタ回路２５の設定値ＭＲによって切り替えることが可能である。

図３に戻って、データ端子１６−０〜１６−７に接続された入力レシーバ２２０〜２２７は、ライトストローブ信号ＩＤＱＳａによって活性化される。ライトストローブ信号ＩＤＱＳａは、入力レシーバ２２８から出力されるライトストローブ信号ＩＤＱＳをバッファ回路２３０によって駆動、分配させた信号である。これにより、入力レシーバ２２８がライトストローブ信号ＩＤＱＳを活性化させた後、バッファ回路２３０による所定の遅延時間が経過した後、入力レシーバ２２０〜２２７が活性化される。

データ制御回路１００に含まれる遅延回路１５０は、データ入出力回路２００に含まれる入力レシーバ２２８及びバッファ回路２３０のレプリカ回路である。つまり、遅延回路１５０の遅延量は、入力レシーバ２２８による遅延量とバッファ回路２３０による遅延量の和に相当する。このことは、選択回路１２８，１２９の動作によって出力ドライバ２１８，２１９のインピーダンスが切り替えられた後、選択回路１２０〜１２７の動作によって出力ドライバ２１０〜２１７のインピーダンスが切り替えられるまでのタイムラグは、外部データストローブ信号ＤＱＳ，ＤＱＳＢがデータストローブ端子１７ａ，１７ｂに入力されてから、入力レシーバ２２０〜２２７が活性化されるまでのタイムラグと実質的に等しい。尚、遅延回路１５０に含まれるシンボルマークに符号２２８Ｒ、２３０Ｒと付されているのは、それぞれ入力レシーバ２２８及びバッファ回路２３０のレプリカ回路であることを意味している。

図５は、図３に示した選択回路１２０及び出力ドライバ２１０をより具体的に示したブロック図である。他の選択回路１２１〜１２９及び他の出力ドライバ２１１〜２１９も同様の構成である。

図５に示すように、出力ドライバ２１０は、並列に設けられた複数のバッファ２１０−０〜２１０−３を有する。図３に示すデコーダ１１０は、複数のバッファ２１０−０〜２１０−３に其々対応する複数のインピーダンス指定信号ＲＴＴ＿ＷＲ、ＲＴＴ＿ＰＡＲＫ、ＲＴＴ＿ＮＯＭを選択回路１２０に出力している。また、内部リードデータＤａｔａも複数のバッファ２１０−０〜２１０−３に其々対応する複数の信号から成るものである。リード動作時においては、選択回路１２０により内部リードデータＤａｔａが選択されて、該内部リードデータＤａｔａが各バッファ２１０−０〜２１０−３に其々入力されることによって、バッファ２１０−０〜２１０−３の全てが活性化され、データ信号がデータ端子１６−０に出力される。

一方、出力ドライバ２１０が終端抵抗として機能するときは、活性化されるバッファの数によって終端抵抗値が制御される。つまり、出力ドライバ２１０が終端抵抗として機能するときは、インピーダンス指定信号ＲＴＴ＿ＷＲ、ＲＴＴ＿ＰＡＲＫ、ＲＴＴ＿ＮＯＭのうち、選択回路１２０によって選択されたインピーダンス指定信号に応じて、活性化されるバッファの数が決まり、終端抵抗値が確定する。例えば、インピーダンス指定信号ＲＴＴ＿ＷＲが選択された時は、３個のバッファが活性化し、インピーダンス指定信号ＲＴＴ＿ＰＡＲＫが選択された時には、２個のバッファが活性化し、インピーダンス指定信号ＲＴＴ＿ＮＯＭが選択されて時には、１個のバッファが活性化することによって、終端抵抗値を制御する。但し、本発明における出力ドライバ２１０に設けられたバッファの数はこれに限るものではなく、例えば８個のバッファを並列に設けても良いものである。

図６は、入力レシーバ２２０〜２２８の回路図である。

図６に示すように、入力レシーバ２２０〜２２７はラッチ回路を備える差動増幅器であり、入力レシーバ２２８は通常の差動増幅器である。具体的に説明すると、入力レシーバ２２０〜２２７は、ノードＮ１１，Ｎ１２にクロスカップルされたＰチャンネル型ＭＯＳトランジスタｐ１，ｐ２及びＮチャンネル型ＭＯＳトランジスタｎ１，ｎ２を備えている。つまり、これらトランジスタｐ１，ｐ２，ｎ１，ｎ２はフリップフロップ回路を構成しており、ノードＮ１１とノードＮ１２には互いに異なる論理レベルが保持される。ノードＮ１２からは、ラッチされたライトデータＤａｔａが出力される。

トランジスタｎ１，ｎ２のソースは、それぞれＮチャンネル型ＭＯＳトランジスタｎ３，ｎ４のドレインに接続されている。トランジスタｎ３のゲート電極には、対応するデータ端子１６−０〜１６−７を介してライトデータＤＱ０〜ＤＱ７が供給される。また、トランジスタｎ４のゲート電極には、ファレンス電圧Ｖｒｅｆが供給される。トランジスタｎ３，ｎ４のソースは、Ｎチャンネル型ＭＯＳトランジスタｎ５を介して接地されている。

また、入力レシーバ２２０〜２２７は、トランジスタｐ１，ｐ２にそれぞれ並列接続されたＰチャンネル型ＭＯＳトランジスタｐ３，ｐ４を備えている。これらトランジスタｐ１〜ｐ４のソースは電源電位に接続されている。さらに、トランジスタｎ３のドレインとトランジスタｎ４のドレインとの間には、Ｎチャンネル型ＭＯＳトランジスタｎ６が接続されている。トランジスタｎ６のゲート電極には、電源電位ＶＤＤが供給される。

一方、入力レシーバ２２８は、ゲート電極が共通接続されたＰチャンネル型ＭＯＳトランジスタｐ５，ｐ６と、これらトランジスタｐ５，ｐ６にそれぞれ直列接続されたＮチャンネル型ＭＯＳトランジスタｎ７，ｎ８を備えている。トランジスタｎ７のドレインはトランジスタｐ５，ｐ６のゲート電極に接続されており、トランジスタｎ８のドレインからはライトストローブ信号ＩＤＱＳが取り出される。トランジスタｎ７，ｎ８のソースは、Ｎチャンネル型ＭＯＳトランジスタｎ９を介して接地されている。トランジスタｎ９のゲート電極には、イネーブル信号ＥＮが供給される。イネーブル信号ＥＮは、ライトコマンドに応じて活性化する信号であり、ライト動作期間中は活性化している。

トランジスタｎ７のゲート電極には、データストローブ端子１７ｂを介して外部データストローブ信号ＤＱＳＢが供給される。一方、トランジスタｎ８のゲート電極には、データストローブ端子１７ａを介して外部データストローブ信号ＤＱＳが供給される。これにより、イネーブル信号ＥＮがハイレベルである期間において、外部データストローブ信号ＤＱＳ，ＤＱＳＢがそれぞれハイレベル及びローレベルであると、ライトストローブ信号ＩＤＱＳはローレベルとなる。逆に、イネーブル信号ＥＮがハイレベルである期間において、外部データストローブ信号ＤＱＳ，ＤＱＳＢがそれぞれローレベル及びハイレベルであると、ライトストローブ信号ＩＤＱＳはハイレベルとなる。

このようにして生成されるライトストローブ信号ＩＤＱＳは、バッファ回路２３０ａ及びインバーター回路２３０ｂを介して、入力レシーバ２２０〜２２７に含まれるトランジスタｎ５，ｐ３，ｐ４のゲート電極に供給される。これにより、入力レシーバ２２０〜２２７は、バッファ回路２３０を通過したライトストローブ信号ＩＤＱＳａがハイレベルになると活性化され、ライトデータＤＱ０〜ＤＱ７のレベルとリファレンス電圧Ｖｒｅｆとを比較し、その結果をラッチする。一方、バッファ回路２３０を通過したライトストローブ信号ＩＤＱＳａがローレベルになると、トランジスタｐ３，ｐ４がオンするため、入力レシーバ２２０〜２２７にラッチされていたライトデータＤＱ０〜ＤＱ７はリセットされる。ここで、イネーブル信号ＥＮが非活性状態である場合には、トランジスタｎ９がオフ状態になるため、トランジスタｐ５，ｐ６が抵抗素子として機能してＩＤＱＳをハイレベルに持ち上げる。従って、ＩＤＱＳａがローレベルになり、トランジスタｎ５もオフ状態になる。一方、ＩＤＱＳａがローレベルであるため、トランジスタｐ３，ｐ４はオン状態になるため、ライトデータＤａｔａがハイレベルに固定される。

このように、本実施形態においては、バッファ回路２３０を通過したライトストローブ信号ＩＤＱＳａによって入力レシーバ２２０〜２２７が制御されることから、外部データストローブ信号ＤＱＳ，ＤＱＳＢの入力タイミングと、ライトデータＤＱ０〜ＤＱ７の入力タイミングとの間に、入力レシーバ２２８及びバッファ回路２３０の遅延量に応じた時間差△ｔ１を設ける必要がある。かかる時間差△ｔ１は、入力レシーバ２２８及びバッファ回路２３０の遅延量によって決まることから、外部クロック信号ＣＫ，ＣＫＢの周波数とは無関係である。

図７は、本実施形態による半導体装置１０の動作を説明するためのタイミング図である。

図７に示すタイミング図は、図２に示したメモリモジュール５０に含まれる２つの半導体装置１０の動作を示している。これら２つの半導体装置１０は、それぞれランク０及びランク１に属しており、したがって排他的にアクセスされる。図７に示す例では、時刻Ｔ０においてランク０に属する半導体装置１０に対してライトコマンドが発行されており、時刻Ｔ５においてランク１に属する半導体装置１０に対してリードコマンドが発行されている。つまり、異なるランク間におけるライトｔｏリード動作を示している。

本例ではライトレイテンシ（ＷＬ）が１０クロックサイクルに設定されており、したがって時刻Ｔ１０の外部データストローブ信号ＤＱＳ，ＤＱＳＢを基準としてライトデータＤＱのバースト入力が開始される。尚、実際には時刻Ｔ１０よりも１クロックサイクル前の時刻Ｔ９から外部データストローブ信号ＤＱＳ，ＤＱＳＢの入力が開始される。時刻Ｔ９から時刻Ｔ１０までの期間は、いわゆるプリアンブル期間である。また、ランク０に属する半導体装置１０のライト信号ＷｒｉｔｅＡは、外部データストローブ信号ＤＱＳ，ＤＱＳＢの入力が開始される時刻Ｔ９の直前に活性化されるため（図示せず）、それに応じて出力ドライバ２１８，２１９のＯＤＴ動作が切り替えられ、その出力インピーダンスはインピーダンス指定信号ＲＴＴ＿ＰＡＲＫ又はＲＴＴ＿ＮＯＭに対応する値から、インピーダンス指定信号ＲＴＴ＿ＷＲに対応する値に切り替えられる。ランク０に属する半導体装置１０のライト信号ＷｒｉｔｅＡは、外部データストローブ信号ＤＱＳ，ＤＱＳＢの入力が終了する時刻Ｔ１４の直後まで活性化される。

本実施形態では、図６を用いて説明したように、外部データストローブ信号ＤＱＳ，ＤＱＳＢの入力タイミングと、ライトデータＤＱの入力タイミングとの間に、入力レシーバ２２８及びバッファ回路２３０の遅延量に応じた時間差△ｔ１を設ける必要がある。本例では、時間差△ｔ１が約１クロックサイクルに相当しており、したがって、ライトデータＤＱの入力は時刻Ｔ１０からではなく、１クロックサイクル遅れた時刻Ｔ１１において開始されている。同様に、出力ドライバ２１０〜２１７のＯＤＴ動作の切り替えも、出力ドライバ２１８，２１９のＯＤＴ動作の切り替えよりも時間差△ｔ１だけ、つまり約１クロックサイクル遅れて実行される。出力ドライバ２１０〜２１７の出力インピーダンスについても、インピーダンス指定信号ＲＴＴ＿ＰＡＲＫ又はＲＴＴ＿ＮＯＭに対応する値から、インピーダンス指定信号ＲＴＴ＿ＷＲに対応する値に切り替えられる。

外部データストローブ信号ＤＱＳ，ＤＱＳＢの入力は、時刻Ｔ１４において終了し、その後、出力ドライバ２１８，２１９のＯＤＴ動作も切り替えられる。本例では、時刻Ｔ１４の直後において、その出力インピーダンスがインピーダンス指定信号ＲＴＴ＿ＷＲに対応する値から、インピーダンス指定信号ＲＴＴ＿ＰＡＲＫ又はＲＴＴ＿ＮＯＭに対応する値に切り替えられる。この時点では、ライトデータＤＱはまだバースト入力中である。

そして、最後の外部データストローブ信号ＤＱＳ，ＤＱＳＢから時間差△ｔ１が経過したタイミングで最後のライトデータＤＱが入力され、その後、出力ドライバ２１０〜２１７のＯＤＴ動作も切り替えられる。つまり、インピーダンス指定信号ＲＴＴ＿ＷＲに対応する値から、インピーダンス指定信号ＲＴＴ＿ＰＡＲＫ又はＲＴＴ＿ＮＯＭに対応する値に切り替えられる。これは、ＯＤＴ動作の切り替えを制御しているライト信号ＷｒｉｔｅＡが遅延回路１５０を介して選択回路１２０〜１２７に入力されるためである。このように、本実施形態では、ＯＤＴ動作の切り替えタイミングについても、データストローブ端子１７ａ，１７ｂとデータ端子１６−０〜１６−７とで時間差△ｔ１が設けられている。

一方、本例ではリードレイテンシ（ＣＬ）が１１クロックサイクルに設定されており、したがって時刻Ｔ１６の外部データストローブ信号ＤＱＳ，ＤＱＳＢに同期して、ランク１に属する半導体装置１０からリードデータＤＱのバースト出力が開始される。尚、実際には時刻Ｔ１６よりも１クロックサイクル前の時刻Ｔ１５から外部データストローブ信号ＤＱＳ，ＤＱＳＢの出力が開始される。本実施形態では、ランク１に属する半導体装置１０の出力ドライバ２１８，２１９は、リード信号ＲｅａｄＡが活性化される時刻Ｔ１５の直前において出力インピーダンスがインピーダンス指定信号ＲＴＴ＿ＰＡＲＫ又はＲＴＴ＿ＮＯＭに対応する値からＨｉ−Ｚに切り替えられている。同様に、ランク１に属する半導体装置１０の出力ドライバ２１０〜２１７は、時刻Ｔ１６の直前において出力インピーダンスがインピーダンス指定信号ＲＴＴ＿ＰＡＲＫ又はＲＴＴ＿ＮＯＭに対応する値からＨｉ−Ｚに切り替えられている。これにより、正しくＯＤＴ動作が行われる。リード信号ＲｅａｄＡは、外部データストローブ信号ＤＱＳ，ＤＱＳＢ及びリードデータＤＱの出力が完了するまで活性化される。

このように、本実施形態による半導体装置１０は、ＯＤＴ動作についても時間差△ｔ１を持って切り替えられていることから、正しいＯＤＴ動作が可能となる。

図８は、一般的な入力レシーバ２２０〜２２８の回路図である。

図８に示す入力レシーバ２２０〜２２８は互いに同じ回路構成を有しており、いずれも通常の差動増幅器である。入力レシーバ２２０〜２２７からの出力信号は遅延回路２４１を介してラッチ回路２４３の入力ノードに供給され、入力レシーバ２２８からの出力信号はバッファ回路２４２を介してラッチ回路２４３のクロックノードに供給される。遅延回路２４１、バッファ回路２４２の遅延量は互いに一致するよう設計されている。このような回路構成を有する入力レシーバ２２０〜２２８を用いる場合、外部データストローブ信号ＤＱＳ，ＤＱＳＢの入力タイミングとライトデータＤＱ０〜ＤＱ７の入力タイミングは一致することから、ＯＤＴ動作の切り替えタイミングに時間差を設ける必要はない。

図９は、図８に示した一般的な入力レシーバ２２０〜２２８を用いた場合の動作を示すタイミング図である。

図９に示すように、図８に示した一般的な入力レシーバ２２０〜２２８を用いた場合、外部データストローブ信号ＤＱＳ，ＤＱＳＢの入力タイミングとライトデータＤＱ０〜ＤＱ７の入力タイミングが一致していることから、出力ドライバ２１０〜２１９のＯＤＴ動作は、同時に切り替えればよい。図９に示す例では、時刻Ｔ８の直後に出力ドライバ２１０〜２１９の出力インピーダンスがインピーダンス指定信号ＲＴＴ＿ＷＲに対応する値に切り替えられ、時刻Ｔ１４の直後に出力ドライバ２１０〜２１９の出力インピーダンスがインピーダンス指定信号ＲＴＴ＿ＰＡＲＫ又はＲＴＴ＿ＮＯＭに対応する値に切り替えられている。

しかしながら、図６に示した入力レシーバ２２０〜２２９を用いた場合、このような制御をそのまま適用すると、ＯＤＴ制御を正しく実行することができなくなる。つまり、図６に示した入力レシーバ２２０〜２２９を用いた場合、図９に示した入力レシーバ２２０〜２２９を用いた場合と比べ、ライトデータＤＱの入力開始タイミングが時間差△ｔ１だけ遅れるため、図９の破線Ａで囲った部分に示すように、ライトデータＤＱの入力終了タイミングも時間差△ｔ１だけ遅れる。具体的には、時刻１５の直前において最後のライトデータＤＱが入力されている。このようなタイミングでライトデータＤＱが入力される場合、時刻Ｔ１４の直後に出力ドライバ２１０〜２１９の出力インピーダンスをインピーダンス指定信号ＲＴＴ＿ＰＡＲＫ又はＲＴＴ＿ＮＯＭに対応する値に切り替えると、ライトデータＤＱのバースト入力中に出力ドライバ２１０〜２１７の出力インピーダンスが変化してしまい、正しいＯＤＴ動作が行えないという問題が生じる。

このような問題は、図１０に示すように、出力ドライバ２１０〜２１９の出力インピーダンスがインピーダンス指定信号ＲＴＴ＿ＰＡＲＫ又はＲＴＴ＿ＮＯＭに対応する値に切り替わるタイミングを時間差△ｔ１以上遅らせれば解決される。これによれば、ライトデータＤＱのバースト入力中に出力ドライバ２１０〜２１７の出力インピーダンスが切り替わることがないため、正しいＯＤＴ動作を行うことができる。しかしながら、この場合、次のリード動作を開始するタイミングも時間差△ｔ１以上、本例では１クロックサイクルだけ遅らせる必要があり、コマンドの発行効率が低下してしまう。図１０に示す例では、時刻Ｔ０においてランク０に属する半導体装置１０に対してライトコマンドが発行され、時刻Ｔ６においてランク１に属する半導体装置１０に対してリードコマンドが発行されている。つまり、図９に示した例と比べ、リードコマンドの発行タイミングを１クロックサイクル遅らせる必要が生じる。これにより、図１０に示す例では時刻Ｔ１５と時刻Ｔ１６の間にデータの転送不可期間Ｂが生じている。

これに対し、上述した本実施形態による半導体装置１０では、出力ドライバ２１０〜２１７に対するＯＤＴ動作の切り替えタイミングと、出力ドライバ２１８，２１９に対するＯＤＴ動作の切り替えタイミングとの間に時間差△ｔ１を設けていることから、コマンドの発行効率を低下させることなく、正しいＯＤＴ動作を実行することが可能となる。

次に、本発明の好ましい第２の実施形態について説明する。

第２の実施形態による半導体装置は、データ入出力回路２００に含まれるライトレベリング回路３００に特徴を有している。ライトレベリング回路とは、コントローラから供給される外部クロック信号ＣＫ，ＣＫＢが半導体装置１０に到達するタイミングに基づいて、ライト動作時における外部データストローブ信号ＤＱＳ，ＤＱＳＢの入力タイミングを調整するためライトレベリング動作を行う回路である。このような調整が必要であるのは、図２に示したように、メモリモジュール５０においては複数の半導体装置１０に対して外部クロック信号ＣＫ，ＣＫＢが共通に供給されるため、モジュール基板５１上における搭載位置によって外部クロック信号ＣＫ，ＣＫＢの到達タイミングが異なるからである。

図１１は、一般的なライトレベリング動作を説明するためのタイミング図である。

図１１に示す例では、内部データストローブ信号ＩＤＱＳの立ち上がりエッジが現れる時刻Ｔ３０，Ｔ３１においては、内部クロック信号ＩＣＬＫがローレベルであり、この場合、レベリング結果ＤＱはローレベルとなる。一方、内部データストローブ信号ＩＤＱＳの立ち上がりエッジが現れる時刻Ｔ３２においては、内部クロック信号ＩＣＬＫがハイレベルであり、この場合、レベリング結果ＤＱはハイレベルとなる。レベリング結果ＤＱは、データ端子１６−０〜１６−７のいずれかを介してコントローラに供給される。したがって、外部データストローブ信号ＤＱＳ，ＤＱＳＢの出力タイミングと外部クロック信号ＣＫ，ＣＫＢの出力タイミングを徐々にずらせば、両者の位相が一致した状態を境としてレベリング結果ＤＱが反転することになる。このため、コントローラはレベリング結果ＤＱが反転した際のタイミング差を記憶し、ライト動作時においてはこれに基づくタイミングで外部データストローブ信号ＤＱＳ，ＤＱＳＢを供給する。

図１２は、本実施形態において使用するライトレベリング回路３００の回路図である。

図１２に示すライトレベリング回路３００は、内部クロック信号ＩＣＬＫと内部データストローブ信号ＩＤＱＳの位相を比較する位相比較器３１０を備えている。位相比較器３１０の動作は図１１を用いて説明したとおりである。内部クロック信号ＩＣＬＫは、クロック端子１５ａ，１５ｂを介して入力される相補の外部クロック信号ＣＫ，ＣＫＢに基づき、クロック入力回路３２０によって生成される。一方、内部データストローブ信号ＩＤＱＳは、データストローブ端子１７ａ，１７ｂを介して入力される相補の外部データストローブ信号ＤＱＳ，ＤＱＳＢに基づき、入力レシーバ２２８によって生成される。

クロック入力回路３２０から出力される内部クロック信号ＩＣＬＫは、いくつかのバッファ回路３３０を経由することによる所定の遅延を持って位相比較器３１０に供給される。一方、入力レシーバ２２８から出力される内部データストローブ信号ＩＤＱＳは、いくつかのバッファ回路３４０を経由するとともに、遅延回路３５０を経由して位相比較器３１０に供給される。このため、外部クロック信号ＣＫ，ＣＫＢが入力されるタイミングと、外部データストローブ信号ＤＱＳ，ＤＱＳＢが入力されるタイミングが同時であれば、位相比較器３１０に内部データストローブ信号ＩＤＱＳが到達するタイミングは、位相比較器３１０に内部クロック信号ＩＣＬＫが到達するタイミングよりも遅延回路３５０の持つ遅延量に応じた時間差△ｔ２だけ遅れることになる。

このことは、外部データストローブ信号ＤＱＳ，ＤＱＳＢが入力されるタイミングが、外部クロック信号ＣＫ，ＣＫＢが入力されるタイミングよりも時間差△ｔ２だけ早い場合、位相比較器３１０は位相の一致を検出することを意味する。つまり、図１２に示すライトレベリング回路３００を用いれば、外部データストローブ信号ＤＱＳ，ＤＱＳＢの入力タイミングが、外部クロック信号ＣＫ，ＣＫＢの入力タイミングよりも時間差△ｔ２だけ早い状態でレベリング動作が完了する。

図１３は、本実施形態の効果を説明するためのタイミング図である。

図１３に示す動作は、図７を用いて説明した動作と基本的と同じであるが、外部クロック信号ＣＫ，ＣＫＢの周波数が約１．５倍に高められている点において相違する。既に説明したとおり、バッファ回路２３０による時間差△ｔ１は外部クロック信号ＣＫ，ＣＫＢの周波数とは無関係であることから、外部クロック信号ＣＫ，ＣＫＢの周波数が高くなると、クロックサイクルに対して時間差△ｔ１が相対的に長くなる。本例では、外部クロック信号ＣＫ，ＣＫＢの周波数が約１．５倍に高められていることから、時間差△ｔ１が約１．５クロックサイクルに相当している。つまり、外部データストローブ信号ＤＱＳ，ＤＱＳＢの入力タイミングと、ライトデータＤＱの入力タイミングとの間に約１．５クロックサイクルの時間差を設ける必要が生じる。

このことは、外部クロック信号ＣＫ，ＣＫＢの周波数が高くなると、ライトｔｏリード動作が困難になることを意味する。これは、外部クロック信号ＣＫ，ＣＫＢの周波数が高くなるにつれて、ライトデータＤＱの入力終了タイミングと、次のリードデータＤＱの出力開始タイミングとの間の時間が短くなってしまうからである。実際には、ライトデータＤＱの入力終了タイミングとリードデータＤＱの出力開始タイミングとの間に１クロックサイクル以上の時間が必要であるが、外部クロック信号ＣＫ，ＣＫＢの周波数が所定以上になると、これらの間に１クロックサイクル以上の時間を確保することができなくなってしまう。

しかしながら、本実施形態においては、外部データストローブ信号ＤＱＳ，ＤＱＳＢの入力タイミングが時間差△ｔ２だけオフセットされていることから、ライト動作時における外部データストローブ信号ＤＱＳ，ＤＱＳＢの入力タイミング及びライトデータＤＱの入力タイミングが全体的に時間差△ｔ２だけ前倒しされる。その結果、図１３に示す例では、ライトデータＤＱの入力開始タイミングを図７に示した例と同じ時刻Ｔ１１とすることができ、正しくライトｔｏリード動作を行うことが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１０ 半導体装置
１１ バンクアドレス端子
１２ アドレス端子
１３ コマンド端子
１４ ＯＤＴ端子
１５ａ，１５ｂ クロック端子
１６−０〜１６−７ データ端子
１７ａ，１７ｂ データストローブ端子
１９ａ，１９ｂ 電源端子
２１ 入力初段回路
２２ コマンドアドレスデコーダ
２３ Ｘデコーダ
２４ Ｙデコーダ
２５ モードレジスタ回路
２６ センス回路
２７ リードライトアンプ
２８ 内部電圧発生回路
３０ メモリセルアレイ
５０ メモリモジュール
５１ モジュール基板
５２ コマンドアドレスコネクタ
５３ データコネクタ
６０ レジスタバッファ
７０ メモリコントローラ
１００ データ制御回路
１１０ デコーダ
１２０〜１２９ 選択回路
１４０ レイテンシカウンタ
１５０ 遅延回路
２００ データ入出力回路
２１０〜２１９ 出力ドライバ
２２０〜２２９ 入力レシーバ
２３０，２４２ バッファ回路
２４１ 遅延回路
２４３ ラッチ回路
３００ ライトレベリング回路
３１０ 位相比較器
３２０ クロック入力回路
３３０，３４０ バッファ回路
３５０ 遅延回路

Claims (14)

1. データストローブ端子と、
   前記データストローブ端子に接続された第１の出力ドライバと、
   データ端子と、
   前記データ端子に接続された第２の出力ドライバと、
   所定のコマンドに応答して、前記第１及び第２の出力ドライバを互いに異なるタイミングで終端抵抗として機能させるデータ制御回路と、を備えることを特徴とする半導体装置。
2. 前記データ制御回路は、前記所定のコマンドに応答して前記第１の出力ドライバを終端抵抗として機能させ、その後、前記第２の出力ドライバを終端抵抗として機能させることを特徴とする請求項１に記載の半導体装置。
3. 前記所定のコマンドは、ＯＤＴ制御コマンド及びライトコマンドの少なくとも一方を含むことを特徴とする請求項２に記載の半導体装置。
4. 前記データ制御回路は、リードコマンドに応答して前記第２の出力ドライバに内部データ信号を供給し、
   前記第２の出力ドライバは、前記内部リードデータに基づいて前記データ端子をハイレベル又はローレベルに駆動することを特徴とする請求項２又は３に記載の半導体装置。
5. 前記データストローブ端子に接続された第１の入力レシーバと、前記データ端子に接続された第２の入力レシーバとをさらに備えることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
6. 前記第２の入力レシーバは、前記第１の入力レシーバに外部データストローブ信号が供給されてから所定の遅延時間が経過した後に活性化されることを特徴とする請求項５に記載の半導体装置。
7. 前記データ制御回路は、前記所定のコマンドに応答して前記第１の出力ドライバを終端抵抗として機能させてから、前記所定の遅延時間が経過した後、前記第２の出力ドライバを終端抵抗として機能させることを特徴とする請求項６に記載の半導体装置。
8. 外部クロック信号が供給されるクロック端子と、
   前記データストローブ端子に前記外部データストローブ信号が供給されるタイミングと、前記クロック端子に前記外部クロック信号が供給されるタイミングとの差を検出するライトレベリング回路と、をさらに備えることを特徴とする請求項６又は７に記載の半導体装置。
9. 前記ライトレベリング回路は、前記クロック端子に前記外部クロック信号が供給されるタイミングよりも、前記データストローブ端子に前記外部データストローブ信号が供給されるタイミングの方が所定時間だけ早いか否かを検出することを特徴とする請求項８に記載の半導体装置。
10. 前記所定の遅延時間は、前記外部クロック信号のクロックサイクルに関わらず一定であることを特徴とする請求項８又は９に記載の半導体装置。
11. データストローブ端子と、
    データ端子と、
    前記データストローブ端子に接続された第１の出力ドライバ及び第１の入力レシーバと、
    前記データ端子に接続された第２の出力ドライバ及び第２の入力レシーバと、を備え、
    前記第２の入力レシーバは、前記データストローブ端子を介して前記第１の入力レシーバに外部データストローブ信号が供給されてから、所定の遅延時間が経過した後に活性化され、
    前記第２の出力ドライバの出力インピーダンスは、前記第１の出力ドライバの出力インピーダンスが第１の値から第２の値に変化してから、前記所定の遅延時間が経過した後に、前記第１の値から前記第２の値に変化する、ことを特徴とする半導体装置。
12. 前記第１の入力レシーバは、前記第１の出力ドライバの出力インピーダンスが前記第２の値である期間に、前記データストローブ端子を介して前記外部データストローブ信号を受信し、
    前記第２の入力レシーバは、前記第２の出力ドライバの出力インピーダンスが前記第２の値である期間に、前記データ端子を介してデータ信号を受信する、ことを特徴とする請求項１１に記載の半導体装置。
13. 前記第２の出力ドライバの出力インピーダンスは、前記第１の出力ドライバの出力インピーダンスが前記第２の値から前記第１の値に変化してから、前記所定の遅延時間が経過した後に、前記第２の値から前記第１の値に変化する、ことを特徴とする請求項１１又は１２に記載の半導体装置。
14. 前記外部データストローブ信号と同じ周波数を有する外部クロック信号が供給されるクロック端子をさらに備え、
    前記所定の遅延時間は、前記外部クロック信号のクロックサイクルに関わらず一定であることを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体装置。

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