JP2009294864A - メモリモジュール及びその使用方法、並びにメモリシステム - Google Patents

メモリモジュール及びその使用方法、並びにメモリシステム Download PDF

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Abstract

【課題】データ入出力パッド１３の終端抵抗と終端抵抗のオンオフを制御する信号を入力するための終端抵抗制御パッド１４とを備えた同期式メモリチップを多ランク搭載した多ランクメモリモジュールにおいて、メモリモジュールに設けた終端抵抗制御（ＯＤＴ）端子の数より、ランクの数のほうが大きい場合においても、内蔵終端抵抗を用いて、高速動作を可能にする。
【解決手段】モジュール基板８上のデータバス１９とデータ入出力パッド１３との配線の長さが長いメモリチップ１２の終端抵抗制御パッド１４を、終端抵抗制御配線１８、２１に接続し、ＯＤＴ端子から終端抵抗のオンオフを制御し、モジュール基板上のデータバス１９とデータ入出力パッド１３との配線の長さが短いメモリチップ１１の終端抵抗制御パッドについて終端抵抗をオンさせるように固定電位２０に接続する。
【選択図】図２

Description

本発明は、メモリモジュールに関し、特に、終端抵抗を内蔵し、その終端抵抗のオンオフについて外部から制御できるメモリチップを実装したメモリモジュールに関する。
従来、サーバやパーソナルコンピュータなどでは、ダイナミックＲＡＭ等の大容量半導体メモリが多量に使用される。このようなメモリを多量に使用するシステムでは、メモリの増設、交換を容易にするため、複数のメモリチップを一旦メモリモジュールに実装し、そのメモリモジュールをシステムに設けたモジュールソケットに実装することが多い。このメモリモジュールにおいても、高速化、かつ、大容量化の市場の要求は強い。
メモリモジュールの高速化のためには、メモリとＣＰＵ等の情報処理装置との間のデータ転送を高速化するため同期式メモリを用いたメモリモジュールが用いられるようになってきている。同期式メモリでは、情報処理装置の側に同期式メモリをコントロールするメモリコントローラが用いられる。同期式メモリは、メモリコントローラからクロックに同期して読み出しや書き込みのコマンドが与えられ、そのコマンドに基づいて、データの読み出し、書き込みが行われる。また、同期式メモリの内部はパイプライン化され、メモリコントローラから順次与えられた複数のコマンドが並列して実行される。この同期式メモリを用いたメモリモジュールにおいて、半導体メモリチップに終端抵抗を内蔵し、終端抵抗のオンオフを制御することにより信号の反射を低減し、データ転送の高速化を図るシステムが現れてきている。たとえば、ＤＤＲ２−ＳＤＲＡＭ（Double Data Rate 2-Synchoronous DRAM）やＤＤＲ３−ＳＤＲＡＭ（Double Data Rate 3-Synchoronous DRAM）では、ＤＱ（データ入出力）端子やＤＱＳ（データストローブ）端子に終端抵抗を内蔵し、さらに内蔵した終端抵抗のオンオフを外部から制御する終端抵抗制御端子（On Die Termination端子または略してＯＤＴ端子）が設けられている。このＯＤＴ端子を用いれば、メモリコントローラから、終端抵抗の制御を行い、転送レートの高速化を図ることができる。
また、メモリモジュールの大容量化のためには、一つのメモリモジュールに複数のランクのメモリチップを搭載する多ランクメモリモジュールの開発が行われている。このランクとは、メモリコントローラの側から独立してコマンドを与えることができる単位である。たとえば、６４ビットのデータビットと８ビットのＥＣＣビットとからなる７２ビットのデータバスに接続するメモリモジュールを考えた場合、この７２ビットのデータバスに同時に入出力するためには、メモリチップが４ビット構成であれば、７２／４＝１８個のメモリチップが必要になる。１ランクのメモリモジュールには、この１８個のメモリチップが搭載されるが、２ランクのメモリモジュールでは、この倍の３６個のメモリチップが搭載される。メモリモジュールが１ランク構成であろうと２ランク以上の多ランク構成であろうと、メモリコントローラからは、ランクを単位として書き込み、読み出し等のコマンドが与えられる。また、メモリコントローラの側からランクを指定してコマンドを与える際には、チップセレクト信号により複数のランクのメモリチップから、コマンドを与えるランクのメモリチップを選択してコマンドが与えられる。
上述した終端抵抗を内蔵した半導体メモリ装置、また、終端抵抗を内蔵した半導体メモリ装置を用いたメモリモジュールやメモリシステムが特許文献１、特許文献２に記載されている。また、大容量化、高速化に対応したメモリシステムにおけるメモリモジュールの接続方法が、特許文献３、特許文献４に記載されている。
また、特許文献５には、２ランクのメモリモジュールを用いたメモリシステムにおいて、動的に内蔵終端抵抗の値を切り替えるメモリシステムが開示されている。
特開２００６−１２９４２３号公報 特開２００８−４６７９７号公報 特開２００５−３４６６２５号公報 特開２００７−１５６４７８７号公報 米国特許第７３４２４１１号明細書
大容量化のため、メモリモジュールのランク数を増やそうとした場合、メモリモジュールにあらかじめ設けられている終端抵抗制御端子（ＯＤＴ端子）の数では、足りなくなる場合がある。メモリモジュールのＯＤＴ端子の数を増やすことは、メモリモジュールの仕様変更となり、従来のメモリモジュールとは互換性が失われるため、簡単にはできない。
また、複数のランクでＯＤＴ端子を共用することは好ましくない。最適な終端抵抗制御ができなくなるからである。
また、内蔵終端抵抗の使用をやめてしまったのでは、信号の反射を抑制することができず、高速なデータ転送が実現できない。
メモリモジュールにあらかじめ設けられている終端抵抗制御端子（ＯＤＴ端子）の数を超える数のランクのメモリチップを搭載し、かつ、高速なデータ転送が可能な多ランクメモリモジュールの開発が望まれている。
本発明の１つのアスペクト（側面）に係る多ランクメモリモジュールは、モジュール基板と、前記モジュール基板に設けられたデータバスと、前記データバスに接続配線を介して接続されたデータ入出力パッドと前記データバスへの接続を終端するための内蔵終端抵抗と前記内蔵終端抵抗のオンオフを制御する信号を入力するための終端抵抗制御パッドとを備え外部から独立にコマンドを与えることができる単位であるランク毎に設けられた複数の同期式メモリチップと、前記ランクの数より少ない数の終端抵抗制御端子と、前記終端抵抗制御端子にそれぞれ対応して前記モジュール基板上に設けられた終端抵抗制御配線と、を備えたメモリモジュールであって、前記複数のメモリチップのうち、前記接続配線の長さが短いチップの終端抵抗制御パッドが、前記内蔵終端抵抗をオンさせるように固定電位に接続され、前記複数のメモリチップのうち、前記接続配線の長さが長いチップの終端抵抗制御パッドが、前記終端抵抗制御配線に接続される。
また、本発明の別なアスペクトに係る多ランクメモリモジュールは、モジュール基板と、前記モジュール基板に設けられたデータバスと、前記データバスに接続されたデータ入出力パッドと前記データバスへの接続を終端するための内蔵終端抵抗と前記内蔵終端抵抗のオンオフを制御する信号を入力するための終端抵抗制御パッドとを備え外部から独立にコマンドを与えることができる単位であるランク毎に設けられ前記モジュール基板に積層して搭載された複数の同期式メモリチップと、前記ランクの数より少ない数の終端抵抗制御端子と、前記終端抵抗制御端子にそれぞれ対応して前記モジュール基板上に設けられた終端抵抗制御配線と、を備えたメモリモジュールであって、前記複数のメモリチップのうち、前記モジュール基板に近い下層に積層されたメモリチップの終端抵抗制御パッドが、前記終端抵抗をオンさせるように固定電位に接続され、前記複数のメモリチップのうち、上層に積層されたメモリチップの終端抵抗制御パッドが、前記終端抵抗制御配線に接続される。
さらに、本発明の他のアスペクトに係るメモリモジュールの使用方法は、前記複数のメモリチップがそれぞれ書き込みコマンド実行時の前記内蔵終端抵抗の終端抵抗値と前記書き込みコマンド実行時以外のときの終端抵抗値とを設定するモードレジスタをさらに備えたメモリチップであって、前記終端抵抗制御パッドが固定電位に接続された前記メモリチップに対してあらかじめ書き込みコマンド実行時以外のときの終端抵抗値を無限大、書き込みコマンド実行時の終端抵抗値を前記無限大より小さい第一の値になるように前記モードレジスタに値を設定し、前記終端抵抗値を書き込みコマンド実行時に前記第一の値、書き込みコマンド実行時以外のときに無限大にして使用する。
さらに、本発明の他のアスペクトに係るメモリシステムは、配線基板と、前記配線基板に実装された情報処理装置であってメモリコントローラを含む情報処理装置と、前記メモリモジュールを実装可能なように構成された複数のメモリモジュール用ソケットであって前記複数のメモリモジュール用ソケットのうち少なくともひとつのソケットに前記多ランクメモリモジュールが実装されたメモリモジュール用ソケットと、を含むメモリシステムであって、前記配線基板が、前記メモリコントローラから配線された共通データバスと前記共通データバスの末端から前記複数のメモリモジュール用ソケットのデータバス接続端子へと配線された複数の分岐データバスとを備え、前記複数の分岐データバスの配線長が互いに等しくなるように配置配線される。
本発明によれば、メモリモジュールにあらかじめ設けられている終端抵抗制御端子（ＯＤＴ端子）の数を超える数のランクのメモリチップを搭載し、かつ、高速なデータ転送が実現できる。
本発明の実施形態について、必要に応じ図面を参照して説明する。図２、図３、図２１に示すように、本発明の一実施形態の多ランクメモリモジュールは、モジュール基板（８）と、そのモジュール基板に設けられたデータバス（１９）と、そのデータバスに接続配線（１５）を介して接続されたデータ入出力パッド（１３）と上記データバスへの接続を終端するための内蔵終端抵抗（Ｒ）とその内蔵終端抵抗のオンオフを制御する信号を入力するための終端抵抗制御パッド（１４）とを備え外部から独立にコマンドを与えることができる単位であるランク毎に設けられた複数の同期式メモリチップ（Ｄ０、Ｄ１８、Ｄ５４、Ｄ３６）と、上記ランクの数より少ない数の終端抵抗制御端子（ＯＤＴ０、ＯＤＴ１）と、その終端抵抗制御端子にそれぞれ対応して上記モジュール基板上に設けられた終端抵抗制御配線（ＲＯＤＴ０、ＲＯＤＴ１）と、を備えたメモリモジュールであって、上記複数のメモリチップのうち、接続配線の長さが短いチップ（１１）の終端抵抗制御パッドが、内蔵終端抵抗をオンさせるように固定電位（ＶＤＤ）に接続され、複数のメモリチップのうち、接続配線の長さが長いチップ（１２）の終端抵抗制御パッド（１４）が、終端抵抗制御配線（１８、２１）に接続される。
または、図２に示すように、同期式メモリチップ（Ｄ０とＤ１８、または、Ｄ５４とＤ３６）が積層してモジュール基板（８）に搭載され、複数のメモリチップのうち、モジュール基板に近い下層に積層されたメモリチップ（Ｄ１８、Ｄ５４）の終端抵抗制御パッドが、終端抵抗をオンさせるように固定電位（ＶＤＤ）に接続され、複数のメモリチップのうち、上層に積層されたメモリチップの終端抵抗制御パッド（１４）が、終端抵抗制御配線（１８、２１）に接続される。
また、一実施形態の多ランクメモリモジュールは、図２に示すように、複数のメモリチップ(１１、１２）が、モジュール基板（８）の表面と裏面にそれぞれ積層して搭載され、表面と裏面のそれぞれ下層に積層されたメモリチップ（１１）の終端抵抗制御パッド（１４）が固定電位（２０）に接続され、表面と裏面のそれぞれ上層に積層されたメモリチップ（１２）の終端抵抗制御パッド（１４）がそれぞれ対応する終端抵抗制御配線（１８と２１）に接続された構成とすることができる。
また、図２に示すように、一実施形態の多ランクメモリモジュールは、積層された複数のメモリチップ（１１、１２）がパッケージ（１６）に実装された状態で基板（８）に搭載され、データ入出力パッド（１３）がパッケージ（１６）のデータ入出力端子に接続され、パッケージの入出力端子を介して、データバス（１９）に接続された構成とすることができる。
また、一実施形態の多ランクメモリモジュールは、図３に示すように、複数のメモリチップ（Ｄ０、Ｄ１８、Ｄ３６、Ｄ５４等）が、それぞれ、チップセレクト端子（／ＣＳ）を備え、メモリモジュールが、外部から入力されたチップセレクト信号（ＣＳ０〜ＣＳ３）を受けて、複数のメモリチップ（Ｄ０、Ｄ１８、Ｄ３６、Ｄ５４）の中からコマンドを与えるメモリチップのチップセレクト端子（／ＣＳ）を選択するように構成することができる。
また、一実施形態の多ランクメモリモジュールは、図３に示すように、外部から入力したアドレスとコマンドを含む信号（ＣＫ、ＣＭＤ、ＡＤＲ、ＯＤＴ０、ＯＤＴ１、ＣＳ０、ＣＳ１、ＣＳ２、ＣＳ３）を格納するレジスタ（３１）と、レジスタ（３１）に格納された信号についてタイミングを調整して複数のメモリチップに与えるための位相同期回路（３１）と、を備え、終端抵抗制御端子（ＯＤＴ０、ＯＤＴ１）が、レジスタ（３１）を介して終端抵抗制御配線（ＲＯＤＴ０、ＲＯＤＴ１）に接続された構成とすることができる。
また、一実施形態の多ランクメモリモジュールは、表１、表２、表４、表５のいずれかのように、終端抵抗値を設定して使用することができる。
さらに、一実施形態のメモリシステムは、図１３に示すように、配線基板（３）と、配線基板（３）に実装された情報処理装置（２）であってメモリコントローラ（１）を含む情報処理装置（２）と、メモリモジュール（７）を実装可能なように構成された複数のメモリモジュール用ソケット（５）であって複数のメモリモジュール用ソケット（５）のうち少なくともひとつのソケットに多ランクメモリモジュール（７）が実装されたメモリモジュール用ソケット（５）と、を含むメモリシステムであって、配線基板（３）が、メモリコントローラ（１）から配線された共通データバス（４１）と、共通データバスの末端（４４）から複数のメモリモジュール用ソケット（５）のデータバス接続端子へと配線された複数の分岐データバス（４２、４３）と、を備え、前記複数の分岐データバス（４２、４３）の配線長が互いに等しくなるように配置配線された構成とすることが好ましい。
また、一実施形態のメモリシステムは、図２２に示すように、初期設定部（５１）と、終端抵抗制御部（５２）を設けることができる。
以下、さらに具体的に実施の形態について、図面を参照して詳しく説明する。
［実施形態１］
図１は、メモリシステム全体の構成図である。図１のメモリシステムは、サーバやパーソナルコンピュータ等のコンピュータシステムの主記憶装置と主記憶装置を制御する部分に用いられる。マザーボート３には、情報処理装置２の一部であるメモリコントローラ１と、メモリモジュール７を実装するためのメモリモジュール用ソケット５が複数実装される。複数設けられたメモリモジュール用ソケット５の少なくとも１つには、メモリモジュール７が実装される。メモリモジュール７は特に限定されないが、好ましくは、DIMM（Dual Inline Memory Module）規格のメモリモジュールである。メモリモジュール７には、複数のメモリチップ６が実装されている。
なお、好ましくは、図１のように、マザーボード３には、複数のメモリモジュール用ソケット５が実装されるが、システムによっては、メモリモジュール用ソケット５は１つであってもよい。また、メモリモジュール７は、メモリモジュール用ソケット５を介さずに直接マザーボードに半田付け等により実装されてもよい。なお、この図１では、DIMM0、DIMM1の２つのメモリモジュール用ソケット５が実装され、メモリコントローラ１から各メモリモジュール用ソケット５へのＤＱ系信号４の配線は、DIMM0用ソケットを経由してDIMM1用ソケットに配線されるいわゆるフライバイ(Fly-by)方式で配線されている。
図２２は、情報処理装置２のブロック図である。図２２では、情報処理装置２の構成のうち、特にメモリモジュール７の制御に関連する部分のみを記載している。メモリコントローラ１は、メモリモジュール７を直接制御し、情報処理装置２は、メモリコントローラ１を介して、メモリモジュール７とデータの読み出し、書き込みを行う。また、情報処理装置２は、メモリモジュールに搭載するメモリチップのモードレジスタの初期設定データを生成する初期設定部５１と、メモリモジュール７の終端抵抗値を制御する終端抵抗制御部５２を備えている。この初期設定部５１と終端抵抗制御部５２は、メモリコントローラ１の中に組み込まれていてもよい。さらに、情報処理装置２に含まれるＣＰＵ（図示せず）がメモリモジュール７とは別に設けられたメモリ（図示せず）に格納したファームウェアプログラムを実行することにより、ＣＰＵが、初期設定部５１と終端抵抗制御部５２の機能を果たすものであってもよい。情報処理装置２のメモリコントローラ１は、マザーボード３に実装されることが好ましいが、情報処理装置２の他の部分は、マザーボードに直接実装されなくてもよい。
図２は、本発明の実施形態の多ランクメモリモジュールの主要部断面図である。図２に示すように、モジュール基板８の両面には、それぞれメモリパッケージ１６が実装されている。メモリパッケージ１６の中には、下層メモリチップ１１と上層メモリチップ１２が積層されて実装されている。下層メモリチップ１１と上層メモリチップ１２は、同一のメモリチップである。また、下層メモリチップ１１と上層メモリチップ１２の各パッドは、ワイヤボンディングによりパッケージ内のチップ搭載基板の配線に接続され、チップ搭載基板の配線は、導電性ボール１７を介してモジュール基板８に設けられた配線パターンに接続される。特に、下層メモリチップ１１と上層メモリチップ１２のデータ入出力パッド１３は、データ引き出し配線１５を介してデータバス１９に接続される。なお、下層メモリチップ１１と上層メモリチップ１２とでは、データ入出力パッド１３からデータバス１９までの接続配線の長さは、上層メモリチップの方が長い。
なお、上層メモリチップ１２と下層メモリチップ１１は、パッケージを介さずに直接モジュール基板８に実装されてもよい。この場合、下層メモリチップのデータ入出力パッド１３とデータバス１９は導電性ボール１７を介すだけで直接接続されてもよい。さらには、超音波溶接等により導電性ボール１７も介さずにデータ入出力パッド１３とデータバス１９を直接接続できる場合は、それでもよい。その場合は、データ入出力パッド１３とデータバス１９との接合面の表面が、データ入出力パッド１３とデータバス１９とを接続する接続配線になる。
図２１は、本発明の一実施形態におけるデータバスのメモリチップ内部への接続図である。図２１は、データバスＤＱ０が接続される４つのメモリチップ（Ｄ１８、Ｄ０、Ｄ５４、Ｄ３６）のうち、モジュール基板８の片面に搭載されるメモリチップＤ０とＤ１８だけを代表して図示している。Ｄ０、Ｄ１８の２つのメモリチップとも、データバスＤＱ０に接続されたデータ入出力パッド１３が、メモリチップの内部でＤＱ０入出力バッファと、内蔵終端抵抗Ｒに接続される。内蔵終端抵抗Ｒの他端は、スイッチを介して電源電圧ＶＤＤとグランド電位ＧＮＤ（０Ｖ）の中間電位である（１／２）＊ＶＤＤに接続される。
さらに、この内蔵終端抵抗Ｒの抵抗値はメモリチップの内部に設けられるモードレジスタの設定により設定することができる。また、スイッチＳＷのオンオフは図２に示す終端抵抗制御パッド１４に与える信号の電圧レベルと書き込みコマンド（Write command）によって外部から制御することができる。終端抵抗制御パッド１４に与える電圧がＶＤＤレベル（highレベル）で書き込みコマンド（Write command）が来ない場合はRtt_Nomという値になり、パッド１４に与える電圧がＶＤＤレベル（highレベル）で書き込みコマンド（Write command）が来た場合はRtt_WRという値になり得る。又、パッド１４に与える信号がＧＮＤレベル（Lowレベル）のときは、無限大（∞）になる。モードレジスタの設定によってはRtt_Nomを無限大にも設定できる。
図２に示すようにＤ０とＤ３６の２つの上層メモリチップ１２の終端抵抗制御パッド１４は、それぞれ、終端抵抗制御配線１８、２１に接続される。終端抵抗制御配線１８、２１の電圧は、メモリコントローラが出力する終端抵抗制御信号によって決まる。したがって、上層メモリチップ１２の内蔵終端抵抗Ｒの抵抗値は、メモリコントローラから終端抵抗制御信号と書き込みコマンド（Write command）によって制御することができる。
一方、下層メモリチップの終端抵抗制御パッド１４は、ＶＤＤに固定されている。したがって、下層メモリチップの終端抵抗Ｒの抵抗値は、メモリコントローラからの書き込みコマンド（Write command）によって制御される。
図３は、実施形態１の多ランクメモリモジュール全体のシステム構成図である。図３を用いて、実施形態１の多ランクメモリモジュール全体の構成について説明する。図３のメモリモジュールは、ＰＬＬ／レジスタ３１と、Ｄ０〜Ｄ７１からなる７２個の４ビット構成のメモリチップにより構成されるいわゆるRegistered DIMM構成のメモリモジュールである。ＰＬＬ／レジスタ３１は、ＰＬＬとメモリコントローラ（図示せず）から送られてくるクロック信号ＣＫ、３ビットのコマンド信号ＣＭＤ、１７ビットのアドレス信号ＡＤＲ、終端抵抗制御信号ＯＤＴ０、ＯＤＴ１、チップセレクト信号ＣＳ０、ＣＳ１、ＣＳ２、ＣＳ３を一時的に保持するレジスタを備え、それらの信号をリドライブ（re-drive）する。
レジスタに一時的に保持された信号は、ＰＬＬでスキューが調整された上、メモリチップＤ０〜Ｄ７１へ出力される。なお、ＰＣＫ０、ＰＣＫ１、ＰＣＫ２、ＰＣＫ３は、タイミングが調整されたクロック信号であり、ＲＣＭＤ、ＲＡＤＲ、ＲＯＤＴ０、ＲＯＤＴ１、／ＲＣＳ０、／ＲＣＳ１、／ＲＣＳ２、／ＲＣＳ３はそれぞれ、タイミングが調整されたコマンド信号ＣＭＤ、アドレス信号ＡＤＲ、終端抵抗制御信号ＯＤＴ０、ＯＤＴ１、チップセレクト信号ＣＳ０、ＣＳ１、ＣＳ２、ＣＳ３である。なお、３ビットのコマンド信号ＣＭＤは、ロウアドレスストローブ信号／ＲＡＳ、カラムストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥで構成される。
７２個のメモリチップは、図３の点線で示すように２チップずつパッケージ１６に封入されてメモリモジュールに実装される。また、データバスＤＱの一つのビットには、２つのパッケージに含まれる合計４つのメモリチップのデータ入出力パッド１３が接続される。また、この４つのメモリチップには、共通のデータストローブ信号ＤＱＳがメモリコントローラから与えられる。図３では一部省略しているが、データバスは、ＤＱ０〜ＤＱ６３の６４ビットのデータと、ＣＢ０〜ＣＢ７の８ビットのＥＣＣビットからなり、合計で７２ビットのバスがソケットを介してマザーボードのデータバスに接続される。
ここで、チップセレクト信号／ＲＣＳ０、／ＲＣＳ１、／ＲＣＳ２、／ＲＣＳ３のうち、いずれかのチップセレクト信号が共通に入力される１８個ずつのメモリチップはそれぞれ１つのランクを構成する。メモリチップＤ０〜Ｄ１７がランク０、メモリチップＤ１８〜Ｄ３５がランク１、メモリチップＤ３６〜Ｄ５３がランク２、メモリチップＤ５４〜Ｄ７１がランク３のメモリチップになり、それぞれ対応するチップセレクト信号／ＲＣＳ０、／ＲＣＳ１、／ＲＣＳ２、／ＲＣＳ３が活性化しているときに入力されたコマンドだけが有効になる。チップセレクト信号が活性化されていないランクのメモリチップは、読み出しコマンドや書き込みコマンドが入力されても読み出し、書き込みは行われない。また、ランク０、ランク２のメモリチップのＯＤＴ端子には、それぞれ対応するＯＤＴ信号が与えられるが、ランク１、ランク３のメモリチップのＯＤＴ端子は、ＶＤＤに固定されている。なお、図３では、メモリチップが４ビット構成である例を示したので、１ランクのメモリチップは、１８個必要であったが、８ビット構成のメモリチップを用いれば、１ランクのメモリチップはその半分の９個で十分である。なお、ＥＣＣビットを用いない場合には、４ビット構成のメモリチップ１６個で、１ランクが構成できる。
次に、内蔵終端抵抗の具体的な設定について、実施例に基づいて説明する。
表１は、上述した実施形態１のメモリモジュールをDDR3 4 Rank Registered DIMMに適用し、書き込みコマンドを実行する場合に好適な内蔵終端抵抗の設定を示す実施例である。表１では、図１のようにマザーボード３のDIMM1に本発明のメモリモジュールを実装する場合を想定している。また、図２に記載したモジュール基板８の表面と裏面のうち、一方の面にランク１とランク０のメモリチップを積層したメモリパッケージを実装し、他方の面にランク２とランク３のメモリチップを積層したメモリパッケージを実装している。ランク０とランク２のメモリチップを上層に、ランク１とランク３のメモリチップを下層に実装している。したがって、すでに説明したように、ランク０とランク２、すなわち上層に積層したデータバスへの接続配線の長いメモリチップについては、メモリコントローラからＯＤＴ端子（終端抵抗制御パッド１４）と書き込みコマンド（Write command）を制御することにより、メモリコントローラから動的に内蔵終端抵抗の値を制御できる。一方、ランク１とランク３、すなわち下層に積層したデータバスへの接続配線の短いメモリチップについては、ＯＤＴ端子（終端抵抗制御パッド１４）が、ＶＤＤ電位に固定されているので、メモリコントローラの側からは、書き込みコマンド（Write command）によって内蔵終端抵抗の値を動的に制御することができる。
Figure 2009294864
 （注）Rank0、2のRtt_Nom=40Ω、Rank1、3のRtt_Nom=無限大、Rtt_WRはいずれも120Ωに設定
この表１で、MCH ODTはメモリコントローラ１の内蔵終端抵抗の値である。また、表１の設定では、DDR3 SDRAMの機能の一つであるダイナミックＯＤＴの機能を使用している。このダイナミックＯＤＴとは、ＯＤＴ信号が入力された状態でモードレジスタの設定により、書き込みコマンド実行時の内蔵終端抵抗値（Rtt_WR value）と、書き込みコマンド実行時以外のときの終端抵抗値（Rtt_Nom value)を異なる値に設定できる機能である。このダイナミックＯＤＴについては、すでに引用した特許文献５に詳しく説明されている。
この実施例では、モードレジスタの初期設定により、ランク０〜ランク３のいずれのメモリチップもダイナミックＯＤＴの機能を使用するように設定している。ランク０〜ランク３のいずれのメモリチップも書き込みコマンド実行時の内蔵抵抗と書き込みコマンド実行時以外のときの終端抵抗値を異なる値に設定している。具体的には、書き込みコマンド実行時の内蔵終端抵抗の値（Rtt_WR value）はランク０〜ランク３のいずれのメモリチップも１２０Ωである。また、書き込みコマンド実行時以外のときの内蔵終端抵抗値（Rtt_Nom value)は、ランク０、ランク２を４０Ω、ランク１、ランク３を無限大に設定している。したがって、ＯＤＴ端子がＶＤＤに固定されているランク１、ランク３のメモリチップの内蔵終端抵抗値は、自己のランクに対する書き込みコマンドを実行するとき１２０Ω、それ以外のときは、無限大になる。
一方、ランク０、ランク２のメモリチップは、内蔵終端抵抗の抵抗値がモードレジスタで設定したとおりの値になるか否かは、メモリコントローラがＯＤＴ端子に与える電圧レベルによって決まる。たとえば、ランク０のメモリチップに対して、メモリコントローラは、ランク１に対する書き込みコマンド実行時に内蔵抵抗がオフし、ランク０、２、３に対する書き込みコマンド実行時に内蔵抵抗がオンするように制御している。したがって、表１のとおり、ランク０の終端抵抗値は、ランク０に対する書き込みコマンド実行時１２０Ω（Rtt_WRの設定値）、ランク１に対する書き込みコマンド実行時ＯＦＦ、ランク２、３に対する書き込みコマンド実行時４０Ω（Rtt_Nomの設定値）となる。同様に、ランク２のメモリチップの内蔵抵抗がランク３に対する書き込みコマンド実行時にオフしているのは、メモリコントローラがオフするように制御しているためである。
この表１のとおりに、内蔵終端抵抗を制御したメモリチップのデータ入出力パッドの信号波形をシミュレーションで求めた結果を図４に示す。図４では、１３３３Ｍｂｐｓのデータレートで書き込みを行った結果である。（１）下層メモリチップに対する書き込みコマンド実行時の波形と、（２）上層メモリチップに対する書き込みコマンド実行時の波形と、を示す。いずれも信号の反射が十分抑制され振幅も十分であり、波形のばらつきも少ない。実用上問題のないアイパターン(波形の立ち上がりと立ち下がりの間で、かつ、波形のハイレベルとローレベルの間の波形が重ならない部分の目の大きさ)が得られていることが確認できた。
（比較例１）
次に、上記実施例１に対して、ＯＤＴ信号の制御法に関して上層メモリチップと下層メモリチップとを入れ替えた比較例について示す。この比較例では、図２３に示すように、データバスへの接続配線の長い上層メモリチップ１２の終端抵抗制御パッド１４がＶＤＤに固定され、データバスへの接続配線の短い下層メモリチップ１１の終端抵抗制御パッドが終端抵抗制御配線１８、２１に接続されている。ランク１とランク３のメモリチップを上層に、ランク０とランク２のメモリチップを下層に実装することになる。終端抵抗の設定は表１をそのまま用い、そのほかの条件も図４と同一の条件で、シミュレーションした結果を図５に示す。図５を図４と比較すると、信号の反射の影響をより強く受け、アイパターンも狭い。すなわち、上層のメモリチップの終端抵抗制御パッドをＶＤＤ（固定電位）に接続するよりも、下層のメモリチップの終端抵抗制御パッドをＶＤＤ（固定電位）に接続する方が、書き込みコマンド実行時の信号の反射をより低減できることがわかる。
これは、上層チップの方が、下層チップより、データ入出力パッドからデータバスまでの接続配線の長さが長く、他のランクに対する書き込みコマンド実行時の内蔵終端抵抗値を無限大とすると反射を低減することができないためであると考えられる。
実施例２は、読み出しコマンドを実行する場合に好適な内蔵終端抵抗の設定を示す実施例である。表２に、具体的な内蔵終端抵抗の設定の例を示す。
Figure 2009294864
 （注）Rank0、2のRtt_Nom=40Ω、Rank1、3のRtt_Nom=無限大、Rtt_WRはいずれも120Ωに設定
実施例２では、特に記載しない限り、モードレジスタの設定も含め実施例１と条件はすべて同一である。実施例１と相違するのは、メモリコントローラの内蔵終端抵抗値ＭＣＨＯＤＴを６０Ωに設定している点が異なる。メモリコントローラの内蔵終端抵抗は、メモリコントローラ自身が動的にオンオフを制御することができ、書き込みコマンド実行時にはオフしていたメモリコントローラの内蔵終端抵抗を読み出しコマンド実行時には、オンさせている。また、実施例１で説明したとおり、ランク０、ランク２のメモリチップの内蔵終端抵抗は、４０Ωに初期設定されている。しかし、表２に示すとおり、読み出しコマンド実行時には、いずれのランクのメモリチップに対する読み出しであっても、メモリコントローラがランク０、ランク１のメモリチップに対してＯＤＴ端子（終端抵抗制御パッド１４）にグランド電位（Lowレベル電位、以下同様）を与え、内蔵終端抵抗をオフさせている。
この表２のとおりに、内蔵終端抵抗を制御し、メモリコントローラのデータ入出力端子の信号波形をシミュレーションで求めた結果を図６に示す。データレートは実施例１と同じ、１３３３Ｍｂｐｓである。（１）下層メモリチップに対する読み出しコマンド実行時の波形と、（２）上層メモリチップに対する読み出しコマンド実行時の波形と、を示す。いずれも信号の反射が十分抑制され振幅も十分であり、広いアイパターンが得られており、実用上問題のないレベルであることが確認できた。
（参考例１）
参考として、メモリコントローラが、各メモリチップのモードレジスタにあらかじめ初期設定する書き込みコマンド実行時の内蔵終端抵抗の値（Rtt_WR value）、書き込みコマンド実行時以外のときの内蔵終端抵抗値（Rtt_Nom value)は、実施例１、実施例２と同一であるが、メモリチップのＯＤＴ端子（終端抵抗制御パッド１４）に対する動的なオンオフの制御が異なる例を示す。表３は、参考例１の終端抵抗の設定を示す表である。
Figure 2009294864
 （注）Rank0、2のRtt_Nom=40Ω、Rank1、3のRtt_Nom=無限大、Rtt_WRはいずれも120Ωに設定
実施例２とは異なりランク２、ランク３のメモリチップからの読み出しコマンドを実行するときに、ランク０のＯＤＴ端子（終端抵抗制御パッド１４）の電位は、ＶＤＤ（Highレベル電位、以下同様）である。したがって、このとき、ランク０の終端抵抗はRtt_Nomの抵抗値４０Ωになる。同様に、ランク０、ランク１のメモリチップからの読み出しコマンドを実行するときのランク２の終端抵抗もオンするようにＯＤＴ端子の電位を制御するので、Rtt_Nomの抵抗値４０Ωになる。
この参考例１におけるメモリコントローラのデータ入出力端子の信号波形をシミュレーションで求めた結果を図７に示す。実施例２の図６と比較すると信号波形の振幅が十分得られておらず、アイパターンも狭い。この図７からも、読み出しコマンド実行時には、メモリコントローラからＯＤＴ端子を動的に制御し、終端抵抗をオフにすることが望ましいことが理解できる。
［実施形態２］
ここまでの説明は、すべて、マザーボードの同一のデータバスにひとつのメモリモジュールしか、実装していない場合の説明であった。次に、マザーボードの同一のデータバスに複数のメモリモジュールを実装する場合の実施の形態について説明する。
図８は、メモリモジュールを２スロット実装した場合のメモリシステム全体の構成図である。図１では、DIMM1のソケットにしか、メモリモジュールを実装していなかったが、図８では、DIMM0のソケットにもメモリモジュールを実装している。DIMM0、DIMM1いずれのメモリモジュールもメモリモジュールそのものの構成は、実施の形態１と同一である。また、マザーボード３のＤＱ系信号４（データバス他）の配線についても、実施形態１と同様にいわゆるフライバイ（Fly-by）方式で配線されている。
実施例３は、実施の形態２のメモリシステム、メモリモジュールを、DDR3 4 Rank Registered DIMMに適用し、メモリチップに対して書き込みを行うときの終端抵抗の設定を示す実施例である。特に明記しない限り、DIMM0、DIMM1のメモリモジュールそのものの構成は、実施例１と同一である。表４に、書き込みコマンド実行時のDIMM0、DIMM1の各メモリチップに対する内蔵抵抗値の設定を示す。
Figure 2009294864
 （注）DIMM0、DIMM1共に、Rank0、2のRtt_Nom=40Ω、Rank1、3のRtt_Nom=無限大、Rtt_WRはいずれも120Ωに設定
モードレジスタの設定では、DIMM0、DIMM1いずれのメモリチップに対しても、書き込みコマンド実行時の内蔵終端抵抗の値（Rtt_WR value）は１２０Ωである。また、書き込みコマンド実行時以外のときの内蔵終端抵抗の値（Rtt_Nom value)は、ランク０、ランク２を４０Ω、ランク１、ランク３を無限大に設定している。
さらに、メモリコントローラは、ランク０、ランク２のメモリチップに対しては、ＯＤＴ端子を以下のように制御する。制御対象となるＯＤＴ端子に対して、制御対象となるDIMMの制御対象となるランクに対する書き込みコマンドを実行する場合、または、他のDIMMへ書き込みコマンドを実行する場合、にＶＤＤレベルを与える。一方、制御対象となるDIMMの他のランクへの書き込みコマンドを実行する場合にＧＮＤレベルを与える。たとえば、DIMM0-Rank0（DIMM0のランク０）のＯＤＴ端子は、DIMM0-Rank0またはDIMM1のいずれかのランクに対して書き込みコマンドを実行する場合にＶＤＤレベルが与えられ、DIMM0-Rank1〜DIMM0-Rank3に対して書き込みコマンドを実行する場合にＧＮＤレベルが与えられる。したがって、内蔵終端抵抗の抵抗値は、メモリコントローラによるＯＤＴ端子によるオンオフ制御と、書き込みコマンド（Write command）の有無とあらかじめモードレジスタによって設定された抵抗値により、表４のとおりに設定できる。
図９と、図１０は、このときのメモリチップのデータ入出力パッドの信号波形をシミュレーションで求めた波形図である。図９と図１０では、１０６６Ｍｂｐｓのデータレートで書き込みを行っている。図９は、DIMM0の上層メモリチップ（ランク０またはランク２）に書き込みコマンドを実行したときの書き込み対象となるメモリチップのデータ入出力パッドの信号波形である。また、図１０は、DIMM1の上層メモリチップ（ランク０またはランク２）に書き込みコマンドを実行したときの書き込み対象となるメモリチップのデータ入出力パッドの信号波形である。図９と図１０を比較すると、図９のDIMM0のメモリチップに対する波形は問題ないが、図１０のDIMM1のメモリチップに対する信号波形が若干劣化していることが確認できる。
次に、読み出しを行なうときの終端抵抗の設定について実施例を示す。特に明記しない限り、メモリシステム、メモリモジュールの構成、データレート、モードレジスタによる終端抵抗値の初期設定値は、実施例３と同一である。表５に、読み出しコマンド実行時のDIMM0、DIMM1の各メモリチップに対する内蔵抵抗値の設定を示す。
Figure 2009294864
 （注）DIMM0、DIMM1共に、Rank0、2のRtt_Nom=40Ω、Rank1、3のRtt_Nom=無限大、Rtt_WRはいずれも120Ωに設定
DIMM0、DIMM1のいずれのランク０、ランク２もモードレジスタによって設定される書き込みコマンド実行時以外の終端抵抗値（Rtt_Nom）は４０Ωである。また、メモリコントローラは自己の内蔵終端抵抗値ＭＣＨＯＤＴを６０Ωに設定して読み出しを行っている。メモリコントローラは、制御対象となるＯＤＴ端子に対して、他のDIMMからの読み出しコマンド実行時には、ＶＤＤレベルを与え、制御対象となるDIMMからの読み出しコマンド実行時にはＧＮＤレベルを与える。したがって、内蔵終端抵抗の抵抗値は、メモリコントローラによるＯＤＴ端子によるオンオフ制御と、あらかじめモードレジスタによって設定された抵抗値により、表５のとおりに設定できる。
図１１と、図１２は、このときのメモリコントローラのデータ入出力端子の信号波形をシミュレーションで求めた波形図である。図１１と図１２では、１０６６Ｍｂｐｓのデータレートで読み出しを行っている。データレートは、実施例３と同一である。図１１は、DIMM0の下層メモリチップ（ランク１またはランク３）からデータ読み出しを実行したときの信号波形である。また、図１２は、DIMM1の下層メモリチップ（ランク１またはランク３）からデータ読み出しを実行したときの信号波形である。図１１と図１２を比較すると、図１１のDIMM0のメモリチップに対する波形は問題ないが、図１２のDIMM1のメモリチップに対する信号波形がやや劣化していることが確認できる。
［実施形態３］
実施形態２に基づく実施例３と実施例４では、データレートを一定の周波数以下に抑えれば、問題ない。しかし、データレートを上げてさらに高速動作を実現しようとすると、メモリコントローラ１からＤＱ系信号配線（データバス）の配線長が長くなるDIMM1に対する書き込み、読み出しを安定して行うことが困難になる。実施形態３は、DIMM1に対する書き込み、読み出しも高速に安定してできるメモリシステムを開示する。
図１３は、実施形態３のメモリシステム全体の構成図である。メモリモジュール７の構成は、実施形態１、２と同一である。図８に示す実施形態２のメモリシステムとは、メモリコントローラ１からDIMM0、DIMM1のソケットへのデータバスの配線長が等しくなるように配線されている点が異なっている。図８に示すマザーボートのデータバスの配線がいわゆるフライバイ(Fly-by)方式で配線されていたのに対して、図１３では、ティーブランチ（T-branch）方式で配線されている。マザーボート３上のデータバスの配線は、メモリコントローラ１から配線された共通データバス４１と、共通データバスの末端（分岐点４４）からそれぞれDIMM0、DIMM1のソケットのデータバス接続端子へと配線された分岐データバス４２、４３によって構成される。また、分岐データバス４２、４３の配線長、配線容量、配線インダクタンスは互いに等しくなるようにマザーボート３の部品配置及びマザーボート３の配線が行われている。また、後で述べるように、DIMM0、DIMM1の片方にしかメモリモジュールを実装しない場合のスタブ（終端されていない分岐配線による反射）を防ぐため、分岐データバス４２、４３は極力短く配線することが望ましい。
実施例５は、実施形態３のメモリシステム、メモリモジュールを、DDR3 4 Rank Registered DIMMに適用し、メモリチップに対して書き込みを行った実施例である。終端抵抗の設定は、表４に示す実施例３と同一である。実施例３との違いは、マザーボードのデータバスがフライバイ(Fly-by)方式で配線されているか、ティーブランチ（T-branch）方式で配線されているかの違いだけである。
図１４に実施例５における信号波形をシミュレーションで求めた波形図を示す。図１４には、上層メモリチップに対する書き込みコマンドを実行したときの書き込み対象となるメモリチップのデータ入出力パッドの信号波形を示す。図１４では、シミュレーションの条件も実施例３と同一である。なお、実施例５では、マザーボードのデータバスがティーブランチ（T-branch）方式で配線されているので、実施例３のようにDIMM0とDIMM1で信号波形に差異は生じない。図１４と実施例３におけるDIMM1に対する書き込み波形である図１０を比較すると、実施例５のほうが広いアイパターンが確保できていることが確認できる。
実施例６は、実施形態３のメモリシステム、メモリモジュールを、DDR3 4 Rank Registered DIMMに適用し、メモリチップから読み出しを行った実施例である。終端抵抗の設定は、表５に示す実施例４と同一である。実施例４との違いは、マザーボードのデータバスがフライバイ(Fly-by)方式で配線されているか、ティーブランチ（T-branch）方式で配線されているかの違いだけである。
図１５に実施例６における信号波形をシミュレーションで求めた波形図を示す。図１５には、下層メモリチップに対する読み出しコマンドを実行したときのメモリコントローラのデータ入出力端子の信号波形を示す。なお、実施例６では、マザーボードのデータバスがティーブランチ（T-branch）方式で配線されているので、実施例４のようにDIMM0から読み出しを行うか、DIMM1から読み出しを行うかによって信号波形に差異は生じない。図１５と実施例４におけるDIMM1からの読み出し波形である図１２を比較すると、実施例６のほうが広いアイパターンが確保できていることが確認できる。
［実施形態４］
実施例５、６で示したようにマザーボードの同一のメモリバス上に複数のメモリモジュール用ソケット５を実装し、そのすべてにメモリモジュール７を実装した場合には、フライバイ(Fly-by)方式で配線するよりもティーブランチ（T-branch）方式で配線する方が、高速動作には効果があることがわかった。
しかし、ティーブランチ（T-branch）方式で配線する場合に、メモリモジュール用ソケット５にメモリモジュール７を実装しない、いわゆる空スロットが生じる場合に未終端配線（スタブまたはstub）が生じることが懸念される。図１６は、ティーブランチ（T-branch）方式で配線されたマザーボートの１スロットのみにメモリモジュールを実装した場合のメモリシステム全体の構成図である。図１６では、DIMM1ソケットのみにメモリモジュール７を実装し、DIMM0ソケットには、メモリモジュール７を実装していない。この場合、分岐点４４からDIMM0ソケットまでの分岐データバスの終端はオープンであるので、未終端配線（スタブ）４５が生じる。そこで、ティーブランチ（T-branch）方式で配線されたマザーボードのメモリモジュール用ソケット５に空スロットが存在する場合について、信号波形をシミュレーションで求め問題ないか確認した。
実施例７は、実施例１と同一の条件で書き込みを行った実施例である。書き込みの条件は、実施例１とすべて同一である。実施例１との違いは、マザーボードのデータバスがフライバイ(Fly-by)方式で配線されているか、ティーブランチ（T-branch）方式で配線されているかの違いだけである。実施例１の図４と同一条件で書き込みを行った波形を図１７に示す。未終端配線（スタブ）４５の影響は見えておらず、問題のないことが確認できた。
実施例８は、実施例２と同一の条件で読み出しを行った実施例である。読み出しの条件は、実施例２とすべて同一である。実施例２との違いは、マザーボードのデータバスがフライバイ(Fly-by)方式で配線されているか、ティーブランチ（T-branch）方式で配線されているかの違いだけである。実施例２の図６と同一条件で読み出しを行った波形を図１８に示す。未終端配線（スタブ）４５の影響は見えておらず、問題のないことが確認できた。
以上、実施例７、実施例８より、ティーブランチ（T-branch）方式で配線されたマザーボードを用い、マザーボートの１スロットのみにメモリモジュールを実装した場合でも、スタブの悪影響が見られないことが確認できた。なお、スタブ長は７ｍｍ程度であるが、４ランクで負荷が重く、信号のtR/tFが400ps以上あるので影響は小さい。
（比較例２）
なお、参考に、ティーブランチ（T-branch）方式で配線されたマザーボードを用い、比較例１と同一のメモリモジュールに書き込みを行った場合のシミュレーション波形を図１９に示す。すなわち、メモリモジュールは、図２３のとおり、データバスへの接続配線の長い上層メモリチップ１２の終端抵抗制御パッド１４がＶＤＤに固定され、データバスへの接続配線の短い下層メモリチップ１１の終端抵抗制御パッドが終端抵抗制御配線１８、２１に接続されている。シミュレーションの条件は、実施例７の図１７と同一である。図１９を図１７と比較するとアイパターンは狭い。すなわち、ティーブランチ（T-branch）方式で配線されたマザーボードを用いた場合も、図２のとおり、データバスへの接続配線の短い下層メモリチップ１１の終端抵抗制御パッド１４をＶＤＤに固定し、データバスへの接続配線の長い上層メモリチップ１２の終端抵抗制御パッドを終端抵抗制御配線１８、２１に接続した方がよいことが確認できた。
（参考例２）
また、ティーブランチ（T-branch）方式で配線されたマザーボードを用い、参考例１と同じ内蔵終端抵抗の設定を行った上、読み出しを行った場合のシミュレーション波形を図２０に示す。その他のシミュレーションの条件は、実施例８の図１８と同一である。図２０を実施例８の図１８と比較すると、図１８の方が波形がよいことが確認できた。
なお、上記各実施例では、４ランクのメモリモジュールに対してメモリモジュールのＯＤＴ端子が２つしかない場合について説明したが、本発明はこの場合に限られるものではない。ランク数に対してＯＤＴ端子（終端抵抗制御端子）の数が足りない場合は、モジュール基板のデータバスからメモリチップのデータ入出力パッドまでの接続配線の長いランクのメモリチップから順にＯＤＴ端子を割り当て、ＯＤＴ端子が割り当てられないランクのメモリチップの終端抵抗制御パッド（ＯＤＴパッド）について終端抵抗をオンさせるように固定電位に接続すればよい。さらに、メモリチップをモジュール基板に３段以上積層して搭載する場合は、上層に積層するメモリチップから順にＯＤＴ端子を割り当てればよい。
また、上記実施の形態では、ＯＤＴパッドにＶＤＤレベルの電圧を与えると内蔵終端抵抗がオンし、ＧＮＤレベルの電圧を与えるとオフする仕様であるメモリチップを前提に説明したが、たとえば、それとは逆にＧＮＤレベルの電圧を与えると内蔵終端抵抗がオンし、ＶＤＤレベルの電圧を与えるとオフする仕様であっても本発明を適用することができる。また、各実施例で示した抵抗値は一例であり、メモリシステムやメモリモジュールの仕様に合わせて最適な抵抗値にすればよいことは言うまでもない。
以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
メモリシステム全体の構成図である。 本発明の一実施形態の多ランクメモリモジュールの主要部断面図である。 本発明の一実施形態の多ランクメモリモジュール全体のシステム構成図である。 本発明の実施例１における書き込みコマンド実行時の波形図である。 比較例１における書き込みコマンド実行時の波形図である。 本発明の実施例２における読み出しコマンド実行時の波形図である。 多ランクメモリモジュール使用方法の参考例１における読み出しコマンド実行時の波形図である。 本発明の一実施形態のメモリモジュールを２スロット実装した場合のメモリシステム全体の構成図である。 本発明の実施例３における書き込み動作時の波形図である。 本発明の実施例３における別なスロットに対する書き込み動作時の波形図である。 本発明の実施例４における読み出し動作時の波形図である。 本発明の実施例４における別なスロットに対する読み出し動作時の波形図である。 本発明の別な実施形態[ティーブランチ（T-branch）方式]におけるメモリシステム全体の構成図である。 本発明の実施例５における書き込み動作時の波形図である。 本発明の実施例６における読み出し動作時の波形図である。 本発明の別な実施形態[ティーブランチ（T-branch）方式]において１スロットのみにメモリモジュールを実装した場合のメモリシステム全体の構成図である。 本発明の実施例７における書き込み動作時の波形図である。 本発明の実施例８における読み出し動作時の波形図である。 比較例２における書き込み動作時の波形図である。 多ランクメモリモジュール使用方法の参考例２における読み出し動作時の波形図である。 本発明の一実施形態におけるデータバスのメモリチップ内部への接続図である。 本発明の一実施形態における情報処理装置のブロック図である。 比較例の多ランクメモリモジュールの主要部断面図である。
符号の説明
１ メモリコントローラ
２ 情報処理装置
３ マザーボード（配線基板）
４ ＤＱ系信号
５ メモリモジュール用ソケット
６ メモリチップ
７ メモリモジュール
８ モジュール基板
１１ 下層メモリチップ
１２ 上層メモリチップ
１３ データ入出力パッド
１４ 終端抵抗制御パッド（ＯＤＴパッド）
１５ データ引き出し配線
１６ メモリパッケージ（ＦＢＧＡパッケージ）
１７ ボール（導電性ボール）
１８ 終端抵抗制御配線１（ＲＯＤＴ０）
１９ データバス（ＤＱＸ）
２０ ＶＤＤ（固定電位）配線
２１ 終端抵抗制御配線２（ＲＯＤＴ１）
３１ ＰＬＬ／レジスタ
４１ 共通データバス
４２、４３ 分岐データバス
４４ 分岐点
４５ 未終端配線（スタブまたはstub）
５１ 初期設定部
５２ 終端抵抗制御部

Claims (11)

  1. モジュール基板と、
    前記モジュール基板に設けられたデータバスと、
    前記データバスに接続配線を介して接続されたデータ入出力パッドと、前記データバスへの接続を終端するための内蔵終端抵抗と、前記内蔵終端抵抗のオンオフを制御する信号を入力するための終端抵抗制御パッドと、を備え、外部から独立にコマンドを与えることができる単位であるランク毎に設けられた複数の同期式メモリチップと、
    前記ランクの数より少ない数の終端抵抗制御端子と、
    前記終端抵抗制御端子にそれぞれ対応して前記モジュール基板上に設けられた終端抵抗制御配線と、
    を備えたメモリモジュールであって、
    前記複数のメモリチップのうち、前記接続配線の長さが短いチップの終端抵抗制御パッドが、前記内蔵終端抵抗をオンさせるように固定電位に接続され、
    前記複数のメモリチップのうち、前記接続配線の長さが長いチップの終端抵抗制御パッドが、前記終端抵抗制御配線に接続された
    多ランクメモリモジュール。
  2. モジュール基板と、
    前記モジュール基板に設けられたデータバスと、
    前記データバスに接続されたデータ入出力パッドと、前記データバスへの接続を終端するための内蔵終端抵抗と、前記内蔵終端抵抗のオンオフを制御する信号を入力するための終端抵抗制御パッドと、を備え、外部から独立にコマンドを与えることができる単位であるランク毎に設けられ前記モジュール基板に積層して搭載された複数の同期式メモリチップと、
    前記ランクの数より少ない数の終端抵抗制御端子と、
    前記終端抵抗制御端子にそれぞれ対応して前記モジュール基板上に設けられた終端抵抗制御配線と、
    を備えたメモリモジュールであって、
    前記複数のメモリチップのうち、前記モジュール基板に近い下層に積層されたメモリチップの終端抵抗制御パッドが、前記終端抵抗をオンさせるように固定電位に接続され、
    前記複数のメモリチップのうち、上層に積層されたメモリチップの終端抵抗制御パッドが、前記終端抵抗制御配線に接続された
    多ランクメモリモジュール。
  3. 前記複数のメモリチップが、前記モジュール基板の表面と裏面にそれぞれ積層して搭載され、前記表面と裏面のそれぞれ下層に積層されたメモリチップの前記終端抵抗制御パッドが前記固定電位に接続され、前記表面と裏面のそれぞれ上層に積層されたメモリチップの前記終端抵抗制御パッドがそれぞれ対応する前記終端抵抗制御配線に接続された請求項２記載の多ランクメモリモジュール。
  4. 前記積層された複数のメモリチップがパッケージに実装された状態で前記基板に搭載され、前記データ入出力パッドが前記パッケージのデータ入出力端子に接続され、前記パッケージの入出力端子を介して、前記データバスに接続された請求項２又は３記載の多ランクメモリモジュール。
  5. 前記複数のメモリチップが、それぞれ、チップセレクト端子を備え、
    前記メモリモジュールが、外部から入力されたチップセレクト信号を受けて、前記複数のメモリチップの中からコマンドを与えるメモリチップのチップセレクト端子を選択するように構成された請求項１乃至４いずれか１項記載の多ランクメモリモジュール。
  6. 外部から入力したアドレスとコマンドを含む信号を格納するレジスタと、前記レジスタに格納された信号についてタイミングを調整して前記複数のメモリチップに与えるための位相同期回路と、を備え、
    前記終端抵抗制御端子が、前記レジスタを介して前記終端抵抗制御配線に接続された請求項１乃至５いずれか１項記載の多ランクメモリモジュール。
  7. 前記複数のメモリチップが、それぞれ、書き込みコマンド実行時の前記内蔵終端抵抗の終端抵抗値と、前記書き込みコマンド実行時以外のときの終端抵抗値と、を設定するモードレジスタをさらに備えたメモリチップであって、
    前記終端抵抗制御パッドが固定電位に接続されたメモリチップに対して、あらかじめ、書き込みコマンド実行時以外のときの終端抵抗値を無限大、書き込みコマンド実行時の終端抵抗値を前記無限大より小さい第一の値になるように前記モードレジスタに値を設定し、前記終端抵抗値を、書き込みコマンド実行時に前記第一の値、書き込みコマンド実行時以外のときに無限大にして使用する請求項１乃至６いずれか１項記載の多ランクメモリモジュールの使用方法。
  8. 前記終端抵抗制御パッドが終端抵抗制御配線に接続されたメモリチップに対して、あらかじめ、書き込み動作時以外のときの終端抵抗値を前記第一の値より小さな第二の値、書き込み動作時の終端抵抗値を前記第一の値になるように前記モードレジスタに値を設定し、
    当該メモリモジュールのいずれかのランクに対する読み出しコマンド実行時には、前記内蔵終端抵抗をオフするように前記終端抵抗制御端子を制御して用いる請求項７記載の多ランクメモリモジュールの使用方法。
  9. 配線基板と、
    前記配線基板に実装された情報処理装置であって、メモリコントローラを含む情報処理装置と、
    前記メモリモジュールを実装可能なように構成された複数のメモリモジュール用ソケットであって、前記複数のメモリモジュール用ソケットのうち、少なくともひとつのソケットに請求項１乃至６いずれか１項記載の多ランクメモリモジュールが実装されたメモリモジュール用ソケットと、
    を含むメモリシステムであって、
    前記配線基板が、前記メモリコントローラから配線された共通データバスと、前記共通データバスの末端から前記複数のメモリモジュール用ソケットのデータバス接続端子へと配線された複数の分岐データバスと、を備え、前記複数の分岐データバスの配線長が互いに等しくなるように配置配線されたメモリシステム。
  10. 前記複数のメモリチップが、それぞれ、メモリに対する書き込みコマンド実行時の前記内蔵終端抵抗の終端抵抗値、及び、前記書き込みコマンド実行時以外のときの終端抵抗値を設定するモードレジスタをさらに備えたメモリチップであって、
    前記情報処理装置が、前記メモリシステムの初期設定時に、前記モードレジスタに内蔵終端抵抗の抵抗値を設定する初期設定部を備え、
    前記初期設定部が、前記終端抵抗制御パッドが固定電位に接続されたメモリチップに対して、書き込みコマンド実行時以外のときの終端抵抗値を無限大、書き込みコマンド実行時の終端抵抗値を前記無限大より小さい第一の値になるように前記モードレジスタを初期設定する請求項９記載のメモリシステム。
  11. 前記初期設定部は、さらに、前記終端抵抗制御パッドが前記メモリモジュールの終端抵抗制御配線に接続された前記メモリチップの前記モードレジスタに対して、書き込み動作時以外のときの終端抵抗値を前記第一の値より小さな第二の値、書き込み動作時の終端抵抗値を前記第一の値になるように初期設定する初期設定部であり、
    前記情報処理装置は、前記メモリモジュールの終端制御端子を、当該メモリモジュールのいずれかのランクに対する読み出しコマンド実行時には、前記内蔵終端抵抗をオフするように制御する終端抵抗制御部をさらに含む請求項１０記載のメモリシステム。
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