JP2009294864A - メモリモジュール及びその使用方法、並びにメモリシステム - Google Patents

メモリモジュール及びその使用方法、並びにメモリシステム Download PDF

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Abstract

【課題】データ入出力パッド13の終端抵抗と終端抵抗のオンオフを制御する信号を入力するための終端抵抗制御パッド14とを備えた同期式メモリチップを多ランク搭載した多ランクメモリモジュールにおいて、メモリモジュールに設けた終端抵抗制御(ODT)端子の数より、ランクの数のほうが大きい場合においても、内蔵終端抵抗を用いて、高速動作を可能にする。
【解決手段】モジュール基板8上のデータバス19とデータ入出力パッド13との配線の長さが長いメモリチップ12の終端抵抗制御パッド14を、終端抵抗制御配線18、21に接続し、ODT端子から終端抵抗のオンオフを制御し、モジュール基板上のデータバス19とデータ入出力パッド13との配線の長さが短いメモリチップ11の終端抵抗制御パッドについて終端抵抗をオンさせるように固定電位20に接続する。
【選択図】図2

Description

本発明は、メモリモジュールに関し、特に、終端抵抗を内蔵し、その終端抵抗のオンオフについて外部から制御できるメモリチップを実装したメモリモジュールに関する。
従来、サーバやパーソナルコンピュータなどでは、ダイナミックRAM等の大容量半導体メモリが多量に使用される。このようなメモリを多量に使用するシステムでは、メモリの増設、交換を容易にするため、複数のメモリチップを一旦メモリモジュールに実装し、そのメモリモジュールをシステムに設けたモジュールソケットに実装することが多い。このメモリモジュールにおいても、高速化、かつ、大容量化の市場の要求は強い。
メモリモジュールの高速化のためには、メモリとCPU等の情報処理装置との間のデータ転送を高速化するため同期式メモリを用いたメモリモジュールが用いられるようになってきている。同期式メモリでは、情報処理装置の側に同期式メモリをコントロールするメモリコントローラが用いられる。同期式メモリは、メモリコントローラからクロックに同期して読み出しや書き込みのコマンドが与えられ、そのコマンドに基づいて、データの読み出し、書き込みが行われる。また、同期式メモリの内部はパイプライン化され、メモリコントローラから順次与えられた複数のコマンドが並列して実行される。この同期式メモリを用いたメモリモジュールにおいて、半導体メモリチップに終端抵抗を内蔵し、終端抵抗のオンオフを制御することにより信号の反射を低減し、データ転送の高速化を図るシステムが現れてきている。たとえば、DDR2−SDRAM(Double Data Rate 2-Synchoronous DRAM)やDDR3−SDRAM(Double Data Rate 3-Synchoronous DRAM)では、DQ(データ入出力)端子やDQS(データストローブ)端子に終端抵抗を内蔵し、さらに内蔵した終端抵抗のオンオフを外部から制御する終端抵抗制御端子(On Die Termination端子または略してODT端子)が設けられている。このODT端子を用いれば、メモリコントローラから、終端抵抗の制御を行い、転送レートの高速化を図ることができる。
また、メモリモジュールの大容量化のためには、一つのメモリモジュールに複数のランクのメモリチップを搭載する多ランクメモリモジュールの開発が行われている。このランクとは、メモリコントローラの側から独立してコマンドを与えることができる単位である。たとえば、64ビットのデータビットと8ビットのECCビットとからなる72ビットのデータバスに接続するメモリモジュールを考えた場合、この72ビットのデータバスに同時に入出力するためには、メモリチップが4ビット構成であれば、72/4=18個のメモリチップが必要になる。1ランクのメモリモジュールには、この18個のメモリチップが搭載されるが、2ランクのメモリモジュールでは、この倍の36個のメモリチップが搭載される。メモリモジュールが1ランク構成であろうと2ランク以上の多ランク構成であろうと、メモリコントローラからは、ランクを単位として書き込み、読み出し等のコマンドが与えられる。また、メモリコントローラの側からランクを指定してコマンドを与える際には、チップセレクト信号により複数のランクのメモリチップから、コマンドを与えるランクのメモリチップを選択してコマンドが与えられる。
上述した終端抵抗を内蔵した半導体メモリ装置、また、終端抵抗を内蔵した半導体メモリ装置を用いたメモリモジュールやメモリシステムが特許文献1、特許文献2に記載されている。また、大容量化、高速化に対応したメモリシステムにおけるメモリモジュールの接続方法が、特許文献3、特許文献4に記載されている。
また、特許文献5には、2ランクのメモリモジュールを用いたメモリシステムにおいて、動的に内蔵終端抵抗の値を切り替えるメモリシステムが開示されている。
特開2006−129423号公報 特開2008−46797号公報 特開2005−346625号公報 特開2007−1564787号公報 米国特許第7342411号明細書
大容量化のため、メモリモジュールのランク数を増やそうとした場合、メモリモジュールにあらかじめ設けられている終端抵抗制御端子(ODT端子)の数では、足りなくなる場合がある。メモリモジュールのODT端子の数を増やすことは、メモリモジュールの仕様変更となり、従来のメモリモジュールとは互換性が失われるため、簡単にはできない。
また、複数のランクでODT端子を共用することは好ましくない。最適な終端抵抗制御ができなくなるからである。
また、内蔵終端抵抗の使用をやめてしまったのでは、信号の反射を抑制することができず、高速なデータ転送が実現できない。
メモリモジュールにあらかじめ設けられている終端抵抗制御端子(ODT端子)の数を超える数のランクのメモリチップを搭載し、かつ、高速なデータ転送が可能な多ランクメモリモジュールの開発が望まれている。
本発明の1つのアスペクト(側面)に係る多ランクメモリモジュールは、モジュール基板と、前記モジュール基板に設けられたデータバスと、前記データバスに接続配線を介して接続されたデータ入出力パッドと前記データバスへの接続を終端するための内蔵終端抵抗と前記内蔵終端抵抗のオンオフを制御する信号を入力するための終端抵抗制御パッドとを備え外部から独立にコマンドを与えることができる単位であるランク毎に設けられた複数の同期式メモリチップと、前記ランクの数より少ない数の終端抵抗制御端子と、前記終端抵抗制御端子にそれぞれ対応して前記モジュール基板上に設けられた終端抵抗制御配線と、を備えたメモリモジュールであって、前記複数のメモリチップのうち、前記接続配線の長さが短いチップの終端抵抗制御パッドが、前記内蔵終端抵抗をオンさせるように固定電位に接続され、前記複数のメモリチップのうち、前記接続配線の長さが長いチップの終端抵抗制御パッドが、前記終端抵抗制御配線に接続される。
また、本発明の別なアスペクトに係る多ランクメモリモジュールは、モジュール基板と、前記モジュール基板に設けられたデータバスと、前記データバスに接続されたデータ入出力パッドと前記データバスへの接続を終端するための内蔵終端抵抗と前記内蔵終端抵抗のオンオフを制御する信号を入力するための終端抵抗制御パッドとを備え外部から独立にコマンドを与えることができる単位であるランク毎に設けられ前記モジュール基板に積層して搭載された複数の同期式メモリチップと、前記ランクの数より少ない数の終端抵抗制御端子と、前記終端抵抗制御端子にそれぞれ対応して前記モジュール基板上に設けられた終端抵抗制御配線と、を備えたメモリモジュールであって、前記複数のメモリチップのうち、前記モジュール基板に近い下層に積層されたメモリチップの終端抵抗制御パッドが、前記終端抵抗をオンさせるように固定電位に接続され、前記複数のメモリチップのうち、上層に積層されたメモリチップの終端抵抗制御パッドが、前記終端抵抗制御配線に接続される。
さらに、本発明の他のアスペクトに係るメモリモジュールの使用方法は、前記複数のメモリチップがそれぞれ書き込みコマンド実行時の前記内蔵終端抵抗の終端抵抗値と前記書き込みコマンド実行時以外のときの終端抵抗値とを設定するモードレジスタをさらに備えたメモリチップであって、前記終端抵抗制御パッドが固定電位に接続された前記メモリチップに対してあらかじめ書き込みコマンド実行時以外のときの終端抵抗値を無限大、書き込みコマンド実行時の終端抵抗値を前記無限大より小さい第一の値になるように前記モードレジスタに値を設定し、前記終端抵抗値を書き込みコマンド実行時に前記第一の値、書き込みコマンド実行時以外のときに無限大にして使用する。
さらに、本発明の他のアスペクトに係るメモリシステムは、配線基板と、前記配線基板に実装された情報処理装置であってメモリコントローラを含む情報処理装置と、前記メモリモジュールを実装可能なように構成された複数のメモリモジュール用ソケットであって前記複数のメモリモジュール用ソケットのうち少なくともひとつのソケットに前記多ランクメモリモジュールが実装されたメモリモジュール用ソケットと、を含むメモリシステムであって、前記配線基板が、前記メモリコントローラから配線された共通データバスと前記共通データバスの末端から前記複数のメモリモジュール用ソケットのデータバス接続端子へと配線された複数の分岐データバスとを備え、前記複数の分岐データバスの配線長が互いに等しくなるように配置配線される。
本発明によれば、メモリモジュールにあらかじめ設けられている終端抵抗制御端子(ODT端子)の数を超える数のランクのメモリチップを搭載し、かつ、高速なデータ転送が実現できる。
本発明の実施形態について、必要に応じ図面を参照して説明する。図2、図3、図21に示すように、本発明の一実施形態の多ランクメモリモジュールは、モジュール基板(8)と、そのモジュール基板に設けられたデータバス(19)と、そのデータバスに接続配線(15)を介して接続されたデータ入出力パッド(13)と上記データバスへの接続を終端するための内蔵終端抵抗(R)とその内蔵終端抵抗のオンオフを制御する信号を入力するための終端抵抗制御パッド(14)とを備え外部から独立にコマンドを与えることができる単位であるランク毎に設けられた複数の同期式メモリチップ(D0、D18、D54、D36)と、上記ランクの数より少ない数の終端抵抗制御端子(ODT0、ODT1)と、その終端抵抗制御端子にそれぞれ対応して上記モジュール基板上に設けられた終端抵抗制御配線(RODT0、RODT1)と、を備えたメモリモジュールであって、上記複数のメモリチップのうち、接続配線の長さが短いチップ(11)の終端抵抗制御パッドが、内蔵終端抵抗をオンさせるように固定電位(VDD)に接続され、複数のメモリチップのうち、接続配線の長さが長いチップ(12)の終端抵抗制御パッド(14)が、終端抵抗制御配線(18、21)に接続される。
または、図2に示すように、同期式メモリチップ(D0とD18、または、D54とD36)が積層してモジュール基板(8)に搭載され、複数のメモリチップのうち、モジュール基板に近い下層に積層されたメモリチップ(D18、D54)の終端抵抗制御パッドが、終端抵抗をオンさせるように固定電位(VDD)に接続され、複数のメモリチップのうち、上層に積層されたメモリチップの終端抵抗制御パッド(14)が、終端抵抗制御配線(18、21)に接続される。
また、一実施形態の多ランクメモリモジュールは、図2に示すように、複数のメモリチップ(11、12)が、モジュール基板(8)の表面と裏面にそれぞれ積層して搭載され、表面と裏面のそれぞれ下層に積層されたメモリチップ(11)の終端抵抗制御パッド(14)が固定電位(20)に接続され、表面と裏面のそれぞれ上層に積層されたメモリチップ(12)の終端抵抗制御パッド(14)がそれぞれ対応する終端抵抗制御配線(18と21)に接続された構成とすることができる。
また、図2に示すように、一実施形態の多ランクメモリモジュールは、積層された複数のメモリチップ(11、12)がパッケージ(16)に実装された状態で基板(8)に搭載され、データ入出力パッド(13)がパッケージ(16)のデータ入出力端子に接続され、パッケージの入出力端子を介して、データバス(19)に接続された構成とすることができる。
また、一実施形態の多ランクメモリモジュールは、図3に示すように、複数のメモリチップ(D0、D18、D36、D54等)が、それぞれ、チップセレクト端子(/CS)を備え、メモリモジュールが、外部から入力されたチップセレクト信号(CS0〜CS3)を受けて、複数のメモリチップ(D0、D18、D36、D54)の中からコマンドを与えるメモリチップのチップセレクト端子(/CS)を選択するように構成することができる。
また、一実施形態の多ランクメモリモジュールは、図3に示すように、外部から入力したアドレスとコマンドを含む信号(CK、CMD、ADR、ODT0、ODT1、CS0、CS1、CS2、CS3)を格納するレジスタ(31)と、レジスタ(31)に格納された信号についてタイミングを調整して複数のメモリチップに与えるための位相同期回路(31)と、を備え、終端抵抗制御端子(ODT0、ODT1)が、レジスタ(31)を介して終端抵抗制御配線(RODT0、RODT1)に接続された構成とすることができる。
また、一実施形態の多ランクメモリモジュールは、表1、表2、表4、表5のいずれかのように、終端抵抗値を設定して使用することができる。
さらに、一実施形態のメモリシステムは、図13に示すように、配線基板(3)と、配線基板(3)に実装された情報処理装置(2)であってメモリコントローラ(1)を含む情報処理装置(2)と、メモリモジュール(7)を実装可能なように構成された複数のメモリモジュール用ソケット(5)であって複数のメモリモジュール用ソケット(5)のうち少なくともひとつのソケットに多ランクメモリモジュール(7)が実装されたメモリモジュール用ソケット(5)と、を含むメモリシステムであって、配線基板(3)が、メモリコントローラ(1)から配線された共通データバス(41)と、共通データバスの末端(44)から複数のメモリモジュール用ソケット(5)のデータバス接続端子へと配線された複数の分岐データバス(42、43)と、を備え、前記複数の分岐データバス(42、43)の配線長が互いに等しくなるように配置配線された構成とすることが好ましい。
また、一実施形態のメモリシステムは、図22に示すように、初期設定部(51)と、終端抵抗制御部(52)を設けることができる。
以下、さらに具体的に実施の形態について、図面を参照して詳しく説明する。
[実施形態1]
図1は、メモリシステム全体の構成図である。図1のメモリシステムは、サーバやパーソナルコンピュータ等のコンピュータシステムの主記憶装置と主記憶装置を制御する部分に用いられる。マザーボート3には、情報処理装置2の一部であるメモリコントローラ1と、メモリモジュール7を実装するためのメモリモジュール用ソケット5が複数実装される。複数設けられたメモリモジュール用ソケット5の少なくとも1つには、メモリモジュール7が実装される。メモリモジュール7は特に限定されないが、好ましくは、DIMM(Dual Inline Memory Module)規格のメモリモジュールである。メモリモジュール7には、複数のメモリチップ6が実装されている。
なお、好ましくは、図1のように、マザーボード3には、複数のメモリモジュール用ソケット5が実装されるが、システムによっては、メモリモジュール用ソケット5は1つであってもよい。また、メモリモジュール7は、メモリモジュール用ソケット5を介さずに直接マザーボードに半田付け等により実装されてもよい。なお、この図1では、DIMM0、DIMM1の2つのメモリモジュール用ソケット5が実装され、メモリコントローラ1から各メモリモジュール用ソケット5へのDQ系信号4の配線は、DIMM0用ソケットを経由してDIMM1用ソケットに配線されるいわゆるフライバイ(Fly-by)方式で配線されている。
図22は、情報処理装置2のブロック図である。図22では、情報処理装置2の構成のうち、特にメモリモジュール7の制御に関連する部分のみを記載している。メモリコントローラ1は、メモリモジュール7を直接制御し、情報処理装置2は、メモリコントローラ1を介して、メモリモジュール7とデータの読み出し、書き込みを行う。また、情報処理装置2は、メモリモジュールに搭載するメモリチップのモードレジスタの初期設定データを生成する初期設定部51と、メモリモジュール7の終端抵抗値を制御する終端抵抗制御部52を備えている。この初期設定部51と終端抵抗制御部52は、メモリコントローラ1の中に組み込まれていてもよい。さらに、情報処理装置2に含まれるCPU(図示せず)がメモリモジュール7とは別に設けられたメモリ(図示せず)に格納したファームウェアプログラムを実行することにより、CPUが、初期設定部51と終端抵抗制御部52の機能を果たすものであってもよい。情報処理装置2のメモリコントローラ1は、マザーボード3に実装されることが好ましいが、情報処理装置2の他の部分は、マザーボードに直接実装されなくてもよい。
図2は、本発明の実施形態の多ランクメモリモジュールの主要部断面図である。図2に示すように、モジュール基板8の両面には、それぞれメモリパッケージ16が実装されている。メモリパッケージ16の中には、下層メモリチップ11と上層メモリチップ12が積層されて実装されている。下層メモリチップ11と上層メモリチップ12は、同一のメモリチップである。また、下層メモリチップ11と上層メモリチップ12の各パッドは、ワイヤボンディングによりパッケージ内のチップ搭載基板の配線に接続され、チップ搭載基板の配線は、導電性ボール17を介してモジュール基板8に設けられた配線パターンに接続される。特に、下層メモリチップ11と上層メモリチップ12のデータ入出力パッド13は、データ引き出し配線15を介してデータバス19に接続される。なお、下層メモリチップ11と上層メモリチップ12とでは、データ入出力パッド13からデータバス19までの接続配線の長さは、上層メモリチップの方が長い。
なお、上層メモリチップ12と下層メモリチップ11は、パッケージを介さずに直接モジュール基板8に実装されてもよい。この場合、下層メモリチップのデータ入出力パッド13とデータバス19は導電性ボール17を介すだけで直接接続されてもよい。さらには、超音波溶接等により導電性ボール17も介さずにデータ入出力パッド13とデータバス19を直接接続できる場合は、それでもよい。その場合は、データ入出力パッド13とデータバス19との接合面の表面が、データ入出力パッド13とデータバス19とを接続する接続配線になる。
図21は、本発明の一実施形態におけるデータバスのメモリチップ内部への接続図である。図21は、データバスDQ0が接続される4つのメモリチップ(D18、D0、D54、D36)のうち、モジュール基板8の片面に搭載されるメモリチップD0とD18だけを代表して図示している。D0、D18の2つのメモリチップとも、データバスDQ0に接続されたデータ入出力パッド13が、メモリチップの内部でDQ0入出力バッファと、内蔵終端抵抗Rに接続される。内蔵終端抵抗Rの他端は、スイッチを介して電源電圧VDDとグランド電位GND(0V)の中間電位である(1/2)*VDDに接続される。
さらに、この内蔵終端抵抗Rの抵抗値はメモリチップの内部に設けられるモードレジスタの設定により設定することができる。また、スイッチSWのオンオフは図2に示す終端抵抗制御パッド14に与える信号の電圧レベルと書き込みコマンド(Write command)によって外部から制御することができる。終端抵抗制御パッド14に与える電圧がVDDレベル(highレベル)で書き込みコマンド(Write command)が来ない場合はRtt_Nomという値になり、パッド14に与える電圧がVDDレベル(highレベル)で書き込みコマンド(Write command)が来た場合はRtt_WRという値になり得る。又、パッド14に与える信号がGNDレベル(Lowレベル)のときは、無限大(∞)になる。モードレジスタの設定によってはRtt_Nomを無限大にも設定できる。
図2に示すようにD0とD36の2つの上層メモリチップ12の終端抵抗制御パッド14は、それぞれ、終端抵抗制御配線18、21に接続される。終端抵抗制御配線18、21の電圧は、メモリコントローラが出力する終端抵抗制御信号によって決まる。したがって、上層メモリチップ12の内蔵終端抵抗Rの抵抗値は、メモリコントローラから終端抵抗制御信号と書き込みコマンド(Write command)によって制御することができる。
一方、下層メモリチップの終端抵抗制御パッド14は、VDDに固定されている。したがって、下層メモリチップの終端抵抗Rの抵抗値は、メモリコントローラからの書き込みコマンド(Write command)によって制御される。
図3は、実施形態1の多ランクメモリモジュール全体のシステム構成図である。図3を用いて、実施形態1の多ランクメモリモジュール全体の構成について説明する。図3のメモリモジュールは、PLL/レジスタ31と、D0〜D71からなる72個の4ビット構成のメモリチップにより構成されるいわゆるRegistered DIMM構成のメモリモジュールである。PLL/レジスタ31は、PLLとメモリコントローラ(図示せず)から送られてくるクロック信号CK、3ビットのコマンド信号CMD、17ビットのアドレス信号ADR、終端抵抗制御信号ODT0、ODT1、チップセレクト信号CS0、CS1、CS2、CS3を一時的に保持するレジスタを備え、それらの信号をリドライブ(re-drive)する。
レジスタに一時的に保持された信号は、PLLでスキューが調整された上、メモリチップD0〜D71へ出力される。なお、PCK0、PCK1、PCK2、PCK3は、タイミングが調整されたクロック信号であり、RCMD、RADR、RODT0、RODT1、/RCS0、/RCS1、/RCS2、/RCS3はそれぞれ、タイミングが調整されたコマンド信号CMD、アドレス信号ADR、終端抵抗制御信号ODT0、ODT1、チップセレクト信号CS0、CS1、CS2、CS3である。なお、3ビットのコマンド信号CMDは、ロウアドレスストローブ信号/RAS、カラムストローブ信号/CAS、ライトイネーブル信号/WEで構成される。
72個のメモリチップは、図3の点線で示すように2チップずつパッケージ16に封入されてメモリモジュールに実装される。また、データバスDQの一つのビットには、2つのパッケージに含まれる合計4つのメモリチップのデータ入出力パッド13が接続される。また、この4つのメモリチップには、共通のデータストローブ信号DQSがメモリコントローラから与えられる。図3では一部省略しているが、データバスは、DQ0〜DQ63の64ビットのデータと、CB0〜CB7の8ビットのECCビットからなり、合計で72ビットのバスがソケットを介してマザーボードのデータバスに接続される。
ここで、チップセレクト信号/RCS0、/RCS1、/RCS2、/RCS3のうち、いずれかのチップセレクト信号が共通に入力される18個ずつのメモリチップはそれぞれ1つのランクを構成する。メモリチップD0〜D17がランク0、メモリチップD18〜D35がランク1、メモリチップD36〜D53がランク2、メモリチップD54〜D71がランク3のメモリチップになり、それぞれ対応するチップセレクト信号/RCS0、/RCS1、/RCS2、/RCS3が活性化しているときに入力されたコマンドだけが有効になる。チップセレクト信号が活性化されていないランクのメモリチップは、読み出しコマンドや書き込みコマンドが入力されても読み出し、書き込みは行われない。また、ランク0、ランク2のメモリチップのODT端子には、それぞれ対応するODT信号が与えられるが、ランク1、ランク3のメモリチップのODT端子は、VDDに固定されている。なお、図3では、メモリチップが4ビット構成である例を示したので、1ランクのメモリチップは、18個必要であったが、8ビット構成のメモリチップを用いれば、1ランクのメモリチップはその半分の9個で十分である。なお、ECCビットを用いない場合には、4ビット構成のメモリチップ16個で、1ランクが構成できる。
次に、内蔵終端抵抗の具体的な設定について、実施例に基づいて説明する。
表1は、上述した実施形態1のメモリモジュールをDDR3 4 Rank Registered DIMMに適用し、書き込みコマンドを実行する場合に好適な内蔵終端抵抗の設定を示す実施例である。表1では、図1のようにマザーボード3のDIMM1に本発明のメモリモジュールを実装する場合を想定している。また、図2に記載したモジュール基板8の表面と裏面のうち、一方の面にランク1とランク0のメモリチップを積層したメモリパッケージを実装し、他方の面にランク2とランク3のメモリチップを積層したメモリパッケージを実装している。ランク0とランク2のメモリチップを上層に、ランク1とランク3のメモリチップを下層に実装している。したがって、すでに説明したように、ランク0とランク2、すなわち上層に積層したデータバスへの接続配線の長いメモリチップについては、メモリコントローラからODT端子(終端抵抗制御パッド14)と書き込みコマンド(Write command)を制御することにより、メモリコントローラから動的に内蔵終端抵抗の値を制御できる。一方、ランク1とランク3、すなわち下層に積層したデータバスへの接続配線の短いメモリチップについては、ODT端子(終端抵抗制御パッド14)が、VDD電位に固定されているので、メモリコントローラの側からは、書き込みコマンド(Write command)によって内蔵終端抵抗の値を動的に制御することができる。
Figure 2009294864
(注)Rank0、2のRtt_Nom=40Ω、Rank1、3のRtt_Nom=無限大、Rtt_WRはいずれも120Ωに設定
この表1で、MCH ODTはメモリコントローラ1の内蔵終端抵抗の値である。また、表1の設定では、DDR3 SDRAMの機能の一つであるダイナミックODTの機能を使用している。このダイナミックODTとは、ODT信号が入力された状態でモードレジスタの設定により、書き込みコマンド実行時の内蔵終端抵抗値(Rtt_WR value)と、書き込みコマンド実行時以外のときの終端抵抗値(Rtt_Nom value)を異なる値に設定できる機能である。このダイナミックODTについては、すでに引用した特許文献5に詳しく説明されている。
この実施例では、モードレジスタの初期設定により、ランク0〜ランク3のいずれのメモリチップもダイナミックODTの機能を使用するように設定している。ランク0〜ランク3のいずれのメモリチップも書き込みコマンド実行時の内蔵抵抗と書き込みコマンド実行時以外のときの終端抵抗値を異なる値に設定している。具体的には、書き込みコマンド実行時の内蔵終端抵抗の値(Rtt_WR value)はランク0〜ランク3のいずれのメモリチップも120Ωである。また、書き込みコマンド実行時以外のときの内蔵終端抵抗値(Rtt_Nom value)は、ランク0、ランク2を40Ω、ランク1、ランク3を無限大に設定している。したがって、ODT端子がVDDに固定されているランク1、ランク3のメモリチップの内蔵終端抵抗値は、自己のランクに対する書き込みコマンドを実行するとき120Ω、それ以外のときは、無限大になる。
一方、ランク0、ランク2のメモリチップは、内蔵終端抵抗の抵抗値がモードレジスタで設定したとおりの値になるか否かは、メモリコントローラがODT端子に与える電圧レベルによって決まる。たとえば、ランク0のメモリチップに対して、メモリコントローラは、ランク1に対する書き込みコマンド実行時に内蔵抵抗がオフし、ランク0、2、3に対する書き込みコマンド実行時に内蔵抵抗がオンするように制御している。したがって、表1のとおり、ランク0の終端抵抗値は、ランク0に対する書き込みコマンド実行時120Ω(Rtt_WRの設定値)、ランク1に対する書き込みコマンド実行時OFF、ランク2、3に対する書き込みコマンド実行時40Ω(Rtt_Nomの設定値)となる。同様に、ランク2のメモリチップの内蔵抵抗がランク3に対する書き込みコマンド実行時にオフしているのは、メモリコントローラがオフするように制御しているためである。
この表1のとおりに、内蔵終端抵抗を制御したメモリチップのデータ入出力パッドの信号波形をシミュレーションで求めた結果を図4に示す。図4では、1333Mbpsのデータレートで書き込みを行った結果である。(1)下層メモリチップに対する書き込みコマンド実行時の波形と、(2)上層メモリチップに対する書き込みコマンド実行時の波形と、を示す。いずれも信号の反射が十分抑制され振幅も十分であり、波形のばらつきも少ない。実用上問題のないアイパターン(波形の立ち上がりと立ち下がりの間で、かつ、波形のハイレベルとローレベルの間の波形が重ならない部分の目の大きさ)が得られていることが確認できた。
(比較例1)
次に、上記実施例1に対して、ODT信号の制御法に関して上層メモリチップと下層メモリチップとを入れ替えた比較例について示す。この比較例では、図23に示すように、データバスへの接続配線の長い上層メモリチップ12の終端抵抗制御パッド14がVDDに固定され、データバスへの接続配線の短い下層メモリチップ11の終端抵抗制御パッドが終端抵抗制御配線18、21に接続されている。ランク1とランク3のメモリチップを上層に、ランク0とランク2のメモリチップを下層に実装することになる。終端抵抗の設定は表1をそのまま用い、そのほかの条件も図4と同一の条件で、シミュレーションした結果を図5に示す。図5を図4と比較すると、信号の反射の影響をより強く受け、アイパターンも狭い。すなわち、上層のメモリチップの終端抵抗制御パッドをVDD(固定電位)に接続するよりも、下層のメモリチップの終端抵抗制御パッドをVDD(固定電位)に接続する方が、書き込みコマンド実行時の信号の反射をより低減できることがわかる。
これは、上層チップの方が、下層チップより、データ入出力パッドからデータバスまでの接続配線の長さが長く、他のランクに対する書き込みコマンド実行時の内蔵終端抵抗値を無限大とすると反射を低減することができないためであると考えられる。
実施例2は、読み出しコマンドを実行する場合に好適な内蔵終端抵抗の設定を示す実施例である。表2に、具体的な内蔵終端抵抗の設定の例を示す。
Figure 2009294864
(注)Rank0、2のRtt_Nom=40Ω、Rank1、3のRtt_Nom=無限大、Rtt_WRはいずれも120Ωに設定
実施例2では、特に記載しない限り、モードレジスタの設定も含め実施例1と条件はすべて同一である。実施例1と相違するのは、メモリコントローラの内蔵終端抵抗値MCHODTを60Ωに設定している点が異なる。メモリコントローラの内蔵終端抵抗は、メモリコントローラ自身が動的にオンオフを制御することができ、書き込みコマンド実行時にはオフしていたメモリコントローラの内蔵終端抵抗を読み出しコマンド実行時には、オンさせている。また、実施例1で説明したとおり、ランク0、ランク2のメモリチップの内蔵終端抵抗は、40Ωに初期設定されている。しかし、表2に示すとおり、読み出しコマンド実行時には、いずれのランクのメモリチップに対する読み出しであっても、メモリコントローラがランク0、ランク1のメモリチップに対してODT端子(終端抵抗制御パッド14)にグランド電位(Lowレベル電位、以下同様)を与え、内蔵終端抵抗をオフさせている。
この表2のとおりに、内蔵終端抵抗を制御し、メモリコントローラのデータ入出力端子の信号波形をシミュレーションで求めた結果を図6に示す。データレートは実施例1と同じ、1333Mbpsである。(1)下層メモリチップに対する読み出しコマンド実行時の波形と、(2)上層メモリチップに対する読み出しコマンド実行時の波形と、を示す。いずれも信号の反射が十分抑制され振幅も十分であり、広いアイパターンが得られており、実用上問題のないレベルであることが確認できた。
(参考例1)
参考として、メモリコントローラが、各メモリチップのモードレジスタにあらかじめ初期設定する書き込みコマンド実行時の内蔵終端抵抗の値(Rtt_WR value)、書き込みコマンド実行時以外のときの内蔵終端抵抗値(Rtt_Nom value)は、実施例1、実施例2と同一であるが、メモリチップのODT端子(終端抵抗制御パッド14)に対する動的なオンオフの制御が異なる例を示す。表3は、参考例1の終端抵抗の設定を示す表である。
Figure 2009294864
(注)Rank0、2のRtt_Nom=40Ω、Rank1、3のRtt_Nom=無限大、Rtt_WRはいずれも120Ωに設定
実施例2とは異なりランク2、ランク3のメモリチップからの読み出しコマンドを実行するときに、ランク0のODT端子(終端抵抗制御パッド14)の電位は、VDD(Highレベル電位、以下同様)である。したがって、このとき、ランク0の終端抵抗はRtt_Nomの抵抗値40Ωになる。同様に、ランク0、ランク1のメモリチップからの読み出しコマンドを実行するときのランク2の終端抵抗もオンするようにODT端子の電位を制御するので、Rtt_Nomの抵抗値40Ωになる。
この参考例1におけるメモリコントローラのデータ入出力端子の信号波形をシミュレーションで求めた結果を図7に示す。実施例2の図6と比較すると信号波形の振幅が十分得られておらず、アイパターンも狭い。この図7からも、読み出しコマンド実行時には、メモリコントローラからODT端子を動的に制御し、終端抵抗をオフにすることが望ましいことが理解できる。
[実施形態2]
ここまでの説明は、すべて、マザーボードの同一のデータバスにひとつのメモリモジュールしか、実装していない場合の説明であった。次に、マザーボードの同一のデータバスに複数のメモリモジュールを実装する場合の実施の形態について説明する。
図8は、メモリモジュールを2スロット実装した場合のメモリシステム全体の構成図である。図1では、DIMM1のソケットにしか、メモリモジュールを実装していなかったが、図8では、DIMM0のソケットにもメモリモジュールを実装している。DIMM0、DIMM1いずれのメモリモジュールもメモリモジュールそのものの構成は、実施の形態1と同一である。また、マザーボード3のDQ系信号4(データバス他)の配線についても、実施形態1と同様にいわゆるフライバイ(Fly-by)方式で配線されている。
実施例3は、実施の形態2のメモリシステム、メモリモジュールを、DDR3 4 Rank Registered DIMMに適用し、メモリチップに対して書き込みを行うときの終端抵抗の設定を示す実施例である。特に明記しない限り、DIMM0、DIMM1のメモリモジュールそのものの構成は、実施例1と同一である。表4に、書き込みコマンド実行時のDIMM0、DIMM1の各メモリチップに対する内蔵抵抗値の設定を示す。
Figure 2009294864
(注)DIMM0、DIMM1共に、Rank0、2のRtt_Nom=40Ω、Rank1、3のRtt_Nom=無限大、Rtt_WRはいずれも120Ωに設定
モードレジスタの設定では、DIMM0、DIMM1いずれのメモリチップに対しても、書き込みコマンド実行時の内蔵終端抵抗の値(Rtt_WR value)は120Ωである。また、書き込みコマンド実行時以外のときの内蔵終端抵抗の値(Rtt_Nom value)は、ランク0、ランク2を40Ω、ランク1、ランク3を無限大に設定している。
さらに、メモリコントローラは、ランク0、ランク2のメモリチップに対しては、ODT端子を以下のように制御する。制御対象となるODT端子に対して、制御対象となるDIMMの制御対象となるランクに対する書き込みコマンドを実行する場合、または、他のDIMMへ書き込みコマンドを実行する場合、にVDDレベルを与える。一方、制御対象となるDIMMの他のランクへの書き込みコマンドを実行する場合にGNDレベルを与える。たとえば、DIMM0-Rank0(DIMM0のランク0)のODT端子は、DIMM0-Rank0またはDIMM1のいずれかのランクに対して書き込みコマンドを実行する場合にVDDレベルが与えられ、DIMM0-Rank1〜DIMM0-Rank3に対して書き込みコマンドを実行する場合にGNDレベルが与えられる。したがって、内蔵終端抵抗の抵抗値は、メモリコントローラによるODT端子によるオンオフ制御と、書き込みコマンド(Write command)の有無とあらかじめモードレジスタによって設定された抵抗値により、表4のとおりに設定できる。
図9と、図10は、このときのメモリチップのデータ入出力パッドの信号波形をシミュレーションで求めた波形図である。図9と図10では、1066Mbpsのデータレートで書き込みを行っている。図9は、DIMM0の上層メモリチップ(ランク0またはランク2)に書き込みコマンドを実行したときの書き込み対象となるメモリチップのデータ入出力パッドの信号波形である。また、図10は、DIMM1の上層メモリチップ(ランク0またはランク2)に書き込みコマンドを実行したときの書き込み対象となるメモリチップのデータ入出力パッドの信号波形である。図9と図10を比較すると、図9のDIMM0のメモリチップに対する波形は問題ないが、図10のDIMM1のメモリチップに対する信号波形が若干劣化していることが確認できる。
次に、読み出しを行なうときの終端抵抗の設定について実施例を示す。特に明記しない限り、メモリシステム、メモリモジュールの構成、データレート、モードレジスタによる終端抵抗値の初期設定値は、実施例3と同一である。表5に、読み出しコマンド実行時のDIMM0、DIMM1の各メモリチップに対する内蔵抵抗値の設定を示す。
Figure 2009294864
(注)DIMM0、DIMM1共に、Rank0、2のRtt_Nom=40Ω、Rank1、3のRtt_Nom=無限大、Rtt_WRはいずれも120Ωに設定
DIMM0、DIMM1のいずれのランク0、ランク2もモードレジスタによって設定される書き込みコマンド実行時以外の終端抵抗値(Rtt_Nom)は40Ωである。また、メモリコントローラは自己の内蔵終端抵抗値MCHODTを60Ωに設定して読み出しを行っている。メモリコントローラは、制御対象となるODT端子に対して、他のDIMMからの読み出しコマンド実行時には、VDDレベルを与え、制御対象となるDIMMからの読み出しコマンド実行時にはGNDレベルを与える。したがって、内蔵終端抵抗の抵抗値は、メモリコントローラによるODT端子によるオンオフ制御と、あらかじめモードレジスタによって設定された抵抗値により、表5のとおりに設定できる。
図11と、図12は、このときのメモリコントローラのデータ入出力端子の信号波形をシミュレーションで求めた波形図である。図11と図12では、1066Mbpsのデータレートで読み出しを行っている。データレートは、実施例3と同一である。図11は、DIMM0の下層メモリチップ(ランク1またはランク3)からデータ読み出しを実行したときの信号波形である。また、図12は、DIMM1の下層メモリチップ(ランク1またはランク3)からデータ読み出しを実行したときの信号波形である。図11と図12を比較すると、図11のDIMM0のメモリチップに対する波形は問題ないが、図12のDIMM1のメモリチップに対する信号波形がやや劣化していることが確認できる。
[実施形態3]
実施形態2に基づく実施例3と実施例4では、データレートを一定の周波数以下に抑えれば、問題ない。しかし、データレートを上げてさらに高速動作を実現しようとすると、メモリコントローラ1からDQ系信号配線(データバス)の配線長が長くなるDIMM1に対する書き込み、読み出しを安定して行うことが困難になる。実施形態3は、DIMM1に対する書き込み、読み出しも高速に安定してできるメモリシステムを開示する。
図13は、実施形態3のメモリシステム全体の構成図である。メモリモジュール7の構成は、実施形態1、2と同一である。図8に示す実施形態2のメモリシステムとは、メモリコントローラ1からDIMM0、DIMM1のソケットへのデータバスの配線長が等しくなるように配線されている点が異なっている。図8に示すマザーボートのデータバスの配線がいわゆるフライバイ(Fly-by)方式で配線されていたのに対して、図13では、ティーブランチ(T-branch)方式で配線されている。マザーボート3上のデータバスの配線は、メモリコントローラ1から配線された共通データバス41と、共通データバスの末端(分岐点44)からそれぞれDIMM0、DIMM1のソケットのデータバス接続端子へと配線された分岐データバス42、43によって構成される。また、分岐データバス42、43の配線長、配線容量、配線インダクタンスは互いに等しくなるようにマザーボート3の部品配置及びマザーボート3の配線が行われている。また、後で述べるように、DIMM0、DIMM1の片方にしかメモリモジュールを実装しない場合のスタブ(終端されていない分岐配線による反射)を防ぐため、分岐データバス42、43は極力短く配線することが望ましい。
実施例5は、実施形態3のメモリシステム、メモリモジュールを、DDR3 4 Rank Registered DIMMに適用し、メモリチップに対して書き込みを行った実施例である。終端抵抗の設定は、表4に示す実施例3と同一である。実施例3との違いは、マザーボードのデータバスがフライバイ(Fly-by)方式で配線されているか、ティーブランチ(T-branch)方式で配線されているかの違いだけである。
図14に実施例5における信号波形をシミュレーションで求めた波形図を示す。図14には、上層メモリチップに対する書き込みコマンドを実行したときの書き込み対象となるメモリチップのデータ入出力パッドの信号波形を示す。図14では、シミュレーションの条件も実施例3と同一である。なお、実施例5では、マザーボードのデータバスがティーブランチ(T-branch)方式で配線されているので、実施例3のようにDIMM0とDIMM1で信号波形に差異は生じない。図14と実施例3におけるDIMM1に対する書き込み波形である図10を比較すると、実施例5のほうが広いアイパターンが確保できていることが確認できる。
実施例6は、実施形態3のメモリシステム、メモリモジュールを、DDR3 4 Rank Registered DIMMに適用し、メモリチップから読み出しを行った実施例である。終端抵抗の設定は、表5に示す実施例4と同一である。実施例4との違いは、マザーボードのデータバスがフライバイ(Fly-by)方式で配線されているか、ティーブランチ(T-branch)方式で配線されているかの違いだけである。
図15に実施例6における信号波形をシミュレーションで求めた波形図を示す。図15には、下層メモリチップに対する読み出しコマンドを実行したときのメモリコントローラのデータ入出力端子の信号波形を示す。なお、実施例6では、マザーボードのデータバスがティーブランチ(T-branch)方式で配線されているので、実施例4のようにDIMM0から読み出しを行うか、DIMM1から読み出しを行うかによって信号波形に差異は生じない。図15と実施例4におけるDIMM1からの読み出し波形である図12を比較すると、実施例6のほうが広いアイパターンが確保できていることが確認できる。
[実施形態4]
実施例5、6で示したようにマザーボードの同一のメモリバス上に複数のメモリモジュール用ソケット5を実装し、そのすべてにメモリモジュール7を実装した場合には、フライバイ(Fly-by)方式で配線するよりもティーブランチ(T-branch)方式で配線する方が、高速動作には効果があることがわかった。
しかし、ティーブランチ(T-branch)方式で配線する場合に、メモリモジュール用ソケット5にメモリモジュール7を実装しない、いわゆる空スロットが生じる場合に未終端配線(スタブまたはstub)が生じることが懸念される。図16は、ティーブランチ(T-branch)方式で配線されたマザーボートの1スロットのみにメモリモジュールを実装した場合のメモリシステム全体の構成図である。図16では、DIMM1ソケットのみにメモリモジュール7を実装し、DIMM0ソケットには、メモリモジュール7を実装していない。この場合、分岐点44からDIMM0ソケットまでの分岐データバスの終端はオープンであるので、未終端配線(スタブ)45が生じる。そこで、ティーブランチ(T-branch)方式で配線されたマザーボードのメモリモジュール用ソケット5に空スロットが存在する場合について、信号波形をシミュレーションで求め問題ないか確認した。
実施例7は、実施例1と同一の条件で書き込みを行った実施例である。書き込みの条件は、実施例1とすべて同一である。実施例1との違いは、マザーボードのデータバスがフライバイ(Fly-by)方式で配線されているか、ティーブランチ(T-branch)方式で配線されているかの違いだけである。実施例1の図4と同一条件で書き込みを行った波形を図17に示す。未終端配線(スタブ)45の影響は見えておらず、問題のないことが確認できた。
実施例8は、実施例2と同一の条件で読み出しを行った実施例である。読み出しの条件は、実施例2とすべて同一である。実施例2との違いは、マザーボードのデータバスがフライバイ(Fly-by)方式で配線されているか、ティーブランチ(T-branch)方式で配線されているかの違いだけである。実施例2の図6と同一条件で読み出しを行った波形を図18に示す。未終端配線(スタブ)45の影響は見えておらず、問題のないことが確認できた。
以上、実施例7、実施例8より、ティーブランチ(T-branch)方式で配線されたマザーボードを用い、マザーボートの1スロットのみにメモリモジュールを実装した場合でも、スタブの悪影響が見られないことが確認できた。なお、スタブ長は7mm程度であるが、4ランクで負荷が重く、信号のtR/tFが400ps以上あるので影響は小さい。
(比較例2)
なお、参考に、ティーブランチ(T-branch)方式で配線されたマザーボードを用い、比較例1と同一のメモリモジュールに書き込みを行った場合のシミュレーション波形を図19に示す。すなわち、メモリモジュールは、図23のとおり、データバスへの接続配線の長い上層メモリチップ12の終端抵抗制御パッド14がVDDに固定され、データバスへの接続配線の短い下層メモリチップ11の終端抵抗制御パッドが終端抵抗制御配線18、21に接続されている。シミュレーションの条件は、実施例7の図17と同一である。図19を図17と比較するとアイパターンは狭い。すなわち、ティーブランチ(T-branch)方式で配線されたマザーボードを用いた場合も、図2のとおり、データバスへの接続配線の短い下層メモリチップ11の終端抵抗制御パッド14をVDDに固定し、データバスへの接続配線の長い上層メモリチップ12の終端抵抗制御パッドを終端抵抗制御配線18、21に接続した方がよいことが確認できた。
(参考例2)
また、ティーブランチ(T-branch)方式で配線されたマザーボードを用い、参考例1と同じ内蔵終端抵抗の設定を行った上、読み出しを行った場合のシミュレーション波形を図20に示す。その他のシミュレーションの条件は、実施例8の図18と同一である。図20を実施例8の図18と比較すると、図18の方が波形がよいことが確認できた。
なお、上記各実施例では、4ランクのメモリモジュールに対してメモリモジュールのODT端子が2つしかない場合について説明したが、本発明はこの場合に限られるものではない。ランク数に対してODT端子(終端抵抗制御端子)の数が足りない場合は、モジュール基板のデータバスからメモリチップのデータ入出力パッドまでの接続配線の長いランクのメモリチップから順にODT端子を割り当て、ODT端子が割り当てられないランクのメモリチップの終端抵抗制御パッド(ODTパッド)について終端抵抗をオンさせるように固定電位に接続すればよい。さらに、メモリチップをモジュール基板に3段以上積層して搭載する場合は、上層に積層するメモリチップから順にODT端子を割り当てればよい。
また、上記実施の形態では、ODTパッドにVDDレベルの電圧を与えると内蔵終端抵抗がオンし、GNDレベルの電圧を与えるとオフする仕様であるメモリチップを前提に説明したが、たとえば、それとは逆にGNDレベルの電圧を与えると内蔵終端抵抗がオンし、VDDレベルの電圧を与えるとオフする仕様であっても本発明を適用することができる。また、各実施例で示した抵抗値は一例であり、メモリシステムやメモリモジュールの仕様に合わせて最適な抵抗値にすればよいことは言うまでもない。
以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
メモリシステム全体の構成図である。 本発明の一実施形態の多ランクメモリモジュールの主要部断面図である。 本発明の一実施形態の多ランクメモリモジュール全体のシステム構成図である。 本発明の実施例1における書き込みコマンド実行時の波形図である。 比較例1における書き込みコマンド実行時の波形図である。 本発明の実施例2における読み出しコマンド実行時の波形図である。 多ランクメモリモジュール使用方法の参考例1における読み出しコマンド実行時の波形図である。 本発明の一実施形態のメモリモジュールを2スロット実装した場合のメモリシステム全体の構成図である。 本発明の実施例3における書き込み動作時の波形図である。 本発明の実施例3における別なスロットに対する書き込み動作時の波形図である。 本発明の実施例4における読み出し動作時の波形図である。 本発明の実施例4における別なスロットに対する読み出し動作時の波形図である。 本発明の別な実施形態[ティーブランチ(T-branch)方式]におけるメモリシステム全体の構成図である。 本発明の実施例5における書き込み動作時の波形図である。 本発明の実施例6における読み出し動作時の波形図である。 本発明の別な実施形態[ティーブランチ(T-branch)方式]において1スロットのみにメモリモジュールを実装した場合のメモリシステム全体の構成図である。 本発明の実施例7における書き込み動作時の波形図である。 本発明の実施例8における読み出し動作時の波形図である。 比較例2における書き込み動作時の波形図である。 多ランクメモリモジュール使用方法の参考例2における読み出し動作時の波形図である。 本発明の一実施形態におけるデータバスのメモリチップ内部への接続図である。 本発明の一実施形態における情報処理装置のブロック図である。 比較例の多ランクメモリモジュールの主要部断面図である。
符号の説明
1 メモリコントローラ
2 情報処理装置
3 マザーボード(配線基板)
4 DQ系信号
5 メモリモジュール用ソケット
6 メモリチップ
7 メモリモジュール
8 モジュール基板
11 下層メモリチップ
12 上層メモリチップ
13 データ入出力パッド
14 終端抵抗制御パッド(ODTパッド)
15 データ引き出し配線
16 メモリパッケージ(FBGAパッケージ)
17 ボール(導電性ボール)
18 終端抵抗制御配線1(RODT0)
19 データバス(DQX)
20 VDD(固定電位)配線
21 終端抵抗制御配線2(RODT1)
31 PLL/レジスタ
41 共通データバス
42、43 分岐データバス
44 分岐点
45 未終端配線(スタブまたはstub)
51 初期設定部
52 終端抵抗制御部

Claims (11)

  1. モジュール基板と、
    前記モジュール基板に設けられたデータバスと、
    前記データバスに接続配線を介して接続されたデータ入出力パッドと、前記データバスへの接続を終端するための内蔵終端抵抗と、前記内蔵終端抵抗のオンオフを制御する信号を入力するための終端抵抗制御パッドと、を備え、外部から独立にコマンドを与えることができる単位であるランク毎に設けられた複数の同期式メモリチップと、
    前記ランクの数より少ない数の終端抵抗制御端子と、
    前記終端抵抗制御端子にそれぞれ対応して前記モジュール基板上に設けられた終端抵抗制御配線と、
    を備えたメモリモジュールであって、
    前記複数のメモリチップのうち、前記接続配線の長さが短いチップの終端抵抗制御パッドが、前記内蔵終端抵抗をオンさせるように固定電位に接続され、
    前記複数のメモリチップのうち、前記接続配線の長さが長いチップの終端抵抗制御パッドが、前記終端抵抗制御配線に接続された
    多ランクメモリモジュール。
  2. モジュール基板と、
    前記モジュール基板に設けられたデータバスと、
    前記データバスに接続されたデータ入出力パッドと、前記データバスへの接続を終端するための内蔵終端抵抗と、前記内蔵終端抵抗のオンオフを制御する信号を入力するための終端抵抗制御パッドと、を備え、外部から独立にコマンドを与えることができる単位であるランク毎に設けられ前記モジュール基板に積層して搭載された複数の同期式メモリチップと、
    前記ランクの数より少ない数の終端抵抗制御端子と、
    前記終端抵抗制御端子にそれぞれ対応して前記モジュール基板上に設けられた終端抵抗制御配線と、
    を備えたメモリモジュールであって、
    前記複数のメモリチップのうち、前記モジュール基板に近い下層に積層されたメモリチップの終端抵抗制御パッドが、前記終端抵抗をオンさせるように固定電位に接続され、
    前記複数のメモリチップのうち、上層に積層されたメモリチップの終端抵抗制御パッドが、前記終端抵抗制御配線に接続された
    多ランクメモリモジュール。
  3. 前記複数のメモリチップが、前記モジュール基板の表面と裏面にそれぞれ積層して搭載され、前記表面と裏面のそれぞれ下層に積層されたメモリチップの前記終端抵抗制御パッドが前記固定電位に接続され、前記表面と裏面のそれぞれ上層に積層されたメモリチップの前記終端抵抗制御パッドがそれぞれ対応する前記終端抵抗制御配線に接続された請求項2記載の多ランクメモリモジュール。
  4. 前記積層された複数のメモリチップがパッケージに実装された状態で前記基板に搭載され、前記データ入出力パッドが前記パッケージのデータ入出力端子に接続され、前記パッケージの入出力端子を介して、前記データバスに接続された請求項2又は3記載の多ランクメモリモジュール。
  5. 前記複数のメモリチップが、それぞれ、チップセレクト端子を備え、
    前記メモリモジュールが、外部から入力されたチップセレクト信号を受けて、前記複数のメモリチップの中からコマンドを与えるメモリチップのチップセレクト端子を選択するように構成された請求項1乃至4いずれか1項記載の多ランクメモリモジュール。
  6. 外部から入力したアドレスとコマンドを含む信号を格納するレジスタと、前記レジスタに格納された信号についてタイミングを調整して前記複数のメモリチップに与えるための位相同期回路と、を備え、
    前記終端抵抗制御端子が、前記レジスタを介して前記終端抵抗制御配線に接続された請求項1乃至5いずれか1項記載の多ランクメモリモジュール。
  7. 前記複数のメモリチップが、それぞれ、書き込みコマンド実行時の前記内蔵終端抵抗の終端抵抗値と、前記書き込みコマンド実行時以外のときの終端抵抗値と、を設定するモードレジスタをさらに備えたメモリチップであって、
    前記終端抵抗制御パッドが固定電位に接続されたメモリチップに対して、あらかじめ、書き込みコマンド実行時以外のときの終端抵抗値を無限大、書き込みコマンド実行時の終端抵抗値を前記無限大より小さい第一の値になるように前記モードレジスタに値を設定し、前記終端抵抗値を、書き込みコマンド実行時に前記第一の値、書き込みコマンド実行時以外のときに無限大にして使用する請求項1乃至6いずれか1項記載の多ランクメモリモジュールの使用方法。
  8. 前記終端抵抗制御パッドが終端抵抗制御配線に接続されたメモリチップに対して、あらかじめ、書き込み動作時以外のときの終端抵抗値を前記第一の値より小さな第二の値、書き込み動作時の終端抵抗値を前記第一の値になるように前記モードレジスタに値を設定し、
    当該メモリモジュールのいずれかのランクに対する読み出しコマンド実行時には、前記内蔵終端抵抗をオフするように前記終端抵抗制御端子を制御して用いる請求項7記載の多ランクメモリモジュールの使用方法。
  9. 配線基板と、
    前記配線基板に実装された情報処理装置であって、メモリコントローラを含む情報処理装置と、
    前記メモリモジュールを実装可能なように構成された複数のメモリモジュール用ソケットであって、前記複数のメモリモジュール用ソケットのうち、少なくともひとつのソケットに請求項1乃至6いずれか1項記載の多ランクメモリモジュールが実装されたメモリモジュール用ソケットと、
    を含むメモリシステムであって、
    前記配線基板が、前記メモリコントローラから配線された共通データバスと、前記共通データバスの末端から前記複数のメモリモジュール用ソケットのデータバス接続端子へと配線された複数の分岐データバスと、を備え、前記複数の分岐データバスの配線長が互いに等しくなるように配置配線されたメモリシステム。
  10. 前記複数のメモリチップが、それぞれ、メモリに対する書き込みコマンド実行時の前記内蔵終端抵抗の終端抵抗値、及び、前記書き込みコマンド実行時以外のときの終端抵抗値を設定するモードレジスタをさらに備えたメモリチップであって、
    前記情報処理装置が、前記メモリシステムの初期設定時に、前記モードレジスタに内蔵終端抵抗の抵抗値を設定する初期設定部を備え、
    前記初期設定部が、前記終端抵抗制御パッドが固定電位に接続されたメモリチップに対して、書き込みコマンド実行時以外のときの終端抵抗値を無限大、書き込みコマンド実行時の終端抵抗値を前記無限大より小さい第一の値になるように前記モードレジスタを初期設定する請求項9記載のメモリシステム。
  11. 前記初期設定部は、さらに、前記終端抵抗制御パッドが前記メモリモジュールの終端抵抗制御配線に接続された前記メモリチップの前記モードレジスタに対して、書き込み動作時以外のときの終端抵抗値を前記第一の値より小さな第二の値、書き込み動作時の終端抵抗値を前記第一の値になるように初期設定する初期設定部であり、
    前記情報処理装置は、前記メモリモジュールの終端制御端子を、当該メモリモジュールのいずれかのランクに対する読み出しコマンド実行時には、前記内蔵終端抵抗をオフするように制御する終端抵抗制御部をさらに含む請求項10記載のメモリシステム。
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