JP2009294864A - メモリモジュール及びその使用方法、並びにメモリシステム - Google Patents
メモリモジュール及びその使用方法、並びにメモリシステム Download PDFInfo
- Publication number
- JP2009294864A JP2009294864A JP2008147150A JP2008147150A JP2009294864A JP 2009294864 A JP2009294864 A JP 2009294864A JP 2008147150 A JP2008147150 A JP 2008147150A JP 2008147150 A JP2008147150 A JP 2008147150A JP 2009294864 A JP2009294864 A JP 2009294864A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- termination resistance
- termination
- rank
- resistance control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 20
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 230000001360 synchronised effect Effects 0.000 claims abstract description 13
- 230000010365 information processing Effects 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 31
- 238000004088 simulation Methods 0.000 description 10
- 230000000052 comparative effect Effects 0.000 description 8
- 102100037354 Ectodysplasin-A Human genes 0.000 description 5
- 101000880080 Homo sapiens Ectodysplasin-A Proteins 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 101001074602 Homo sapiens Protein PIMREG Proteins 0.000 description 3
- 101100330288 Oryza sativa subsp. japonica RCS3 gene Proteins 0.000 description 3
- 102100036258 Protein PIMREG Human genes 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- -1 CS0 Proteins 0.000 description 1
- 101000734579 Homo sapiens Phosphoenolpyruvate carboxykinase [GTP], mitochondrial Proteins 0.000 description 1
- 101000734572 Homo sapiens Phosphoenolpyruvate carboxykinase, cytosolic [GTP] Proteins 0.000 description 1
- 102100034792 Phosphoenolpyruvate carboxykinase [GTP], mitochondrial Human genes 0.000 description 1
- 102100034796 Phosphoenolpyruvate carboxykinase, cytosolic [GTP] Human genes 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000013075 data extraction Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 206010067959 refractory cytopenia with multilineage dysplasia Diseases 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4086—Bus impedance matching, e.g. termination
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0613—Square or rectangular array
- H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
- H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Memory System (AREA)
- Dram (AREA)
Abstract
【解決手段】モジュール基板8上のデータバス19とデータ入出力パッド13との配線の長さが長いメモリチップ12の終端抵抗制御パッド14を、終端抵抗制御配線18、21に接続し、ODT端子から終端抵抗のオンオフを制御し、モジュール基板上のデータバス19とデータ入出力パッド13との配線の長さが短いメモリチップ11の終端抵抗制御パッドについて終端抵抗をオンさせるように固定電位20に接続する。
【選択図】図2
Description
図1は、メモリシステム全体の構成図である。図1のメモリシステムは、サーバやパーソナルコンピュータ等のコンピュータシステムの主記憶装置と主記憶装置を制御する部分に用いられる。マザーボート3には、情報処理装置2の一部であるメモリコントローラ1と、メモリモジュール7を実装するためのメモリモジュール用ソケット5が複数実装される。複数設けられたメモリモジュール用ソケット5の少なくとも1つには、メモリモジュール7が実装される。メモリモジュール7は特に限定されないが、好ましくは、DIMM(Dual Inline Memory Module)規格のメモリモジュールである。メモリモジュール7には、複数のメモリチップ6が実装されている。
次に、上記実施例1に対して、ODT信号の制御法に関して上層メモリチップと下層メモリチップとを入れ替えた比較例について示す。この比較例では、図23に示すように、データバスへの接続配線の長い上層メモリチップ12の終端抵抗制御パッド14がVDDに固定され、データバスへの接続配線の短い下層メモリチップ11の終端抵抗制御パッドが終端抵抗制御配線18、21に接続されている。ランク1とランク3のメモリチップを上層に、ランク0とランク2のメモリチップを下層に実装することになる。終端抵抗の設定は表1をそのまま用い、そのほかの条件も図4と同一の条件で、シミュレーションした結果を図5に示す。図5を図4と比較すると、信号の反射の影響をより強く受け、アイパターンも狭い。すなわち、上層のメモリチップの終端抵抗制御パッドをVDD(固定電位)に接続するよりも、下層のメモリチップの終端抵抗制御パッドをVDD(固定電位)に接続する方が、書き込みコマンド実行時の信号の反射をより低減できることがわかる。
参考として、メモリコントローラが、各メモリチップのモードレジスタにあらかじめ初期設定する書き込みコマンド実行時の内蔵終端抵抗の値(Rtt_WR value)、書き込みコマンド実行時以外のときの内蔵終端抵抗値(Rtt_Nom value)は、実施例1、実施例2と同一であるが、メモリチップのODT端子(終端抵抗制御パッド14)に対する動的なオンオフの制御が異なる例を示す。表3は、参考例1の終端抵抗の設定を示す表である。
ここまでの説明は、すべて、マザーボードの同一のデータバスにひとつのメモリモジュールしか、実装していない場合の説明であった。次に、マザーボードの同一のデータバスに複数のメモリモジュールを実装する場合の実施の形態について説明する。
実施形態2に基づく実施例3と実施例4では、データレートを一定の周波数以下に抑えれば、問題ない。しかし、データレートを上げてさらに高速動作を実現しようとすると、メモリコントローラ1からDQ系信号配線(データバス)の配線長が長くなるDIMM1に対する書き込み、読み出しを安定して行うことが困難になる。実施形態3は、DIMM1に対する書き込み、読み出しも高速に安定してできるメモリシステムを開示する。
実施例5、6で示したようにマザーボードの同一のメモリバス上に複数のメモリモジュール用ソケット5を実装し、そのすべてにメモリモジュール7を実装した場合には、フライバイ(Fly-by)方式で配線するよりもティーブランチ(T-branch)方式で配線する方が、高速動作には効果があることがわかった。
なお、参考に、ティーブランチ(T-branch)方式で配線されたマザーボードを用い、比較例1と同一のメモリモジュールに書き込みを行った場合のシミュレーション波形を図19に示す。すなわち、メモリモジュールは、図23のとおり、データバスへの接続配線の長い上層メモリチップ12の終端抵抗制御パッド14がVDDに固定され、データバスへの接続配線の短い下層メモリチップ11の終端抵抗制御パッドが終端抵抗制御配線18、21に接続されている。シミュレーションの条件は、実施例7の図17と同一である。図19を図17と比較するとアイパターンは狭い。すなわち、ティーブランチ(T-branch)方式で配線されたマザーボードを用いた場合も、図2のとおり、データバスへの接続配線の短い下層メモリチップ11の終端抵抗制御パッド14をVDDに固定し、データバスへの接続配線の長い上層メモリチップ12の終端抵抗制御パッドを終端抵抗制御配線18、21に接続した方がよいことが確認できた。
また、ティーブランチ(T-branch)方式で配線されたマザーボードを用い、参考例1と同じ内蔵終端抵抗の設定を行った上、読み出しを行った場合のシミュレーション波形を図20に示す。その他のシミュレーションの条件は、実施例8の図18と同一である。図20を実施例8の図18と比較すると、図18の方が波形がよいことが確認できた。
2 情報処理装置
3 マザーボード(配線基板)
4 DQ系信号
5 メモリモジュール用ソケット
6 メモリチップ
7 メモリモジュール
8 モジュール基板
11 下層メモリチップ
12 上層メモリチップ
13 データ入出力パッド
14 終端抵抗制御パッド(ODTパッド)
15 データ引き出し配線
16 メモリパッケージ(FBGAパッケージ)
17 ボール(導電性ボール)
18 終端抵抗制御配線1(RODT0)
19 データバス(DQX)
20 VDD(固定電位)配線
21 終端抵抗制御配線2(RODT1)
31 PLL/レジスタ
41 共通データバス
42、43 分岐データバス
44 分岐点
45 未終端配線(スタブまたはstub)
51 初期設定部
52 終端抵抗制御部
Claims (11)
- モジュール基板と、
前記モジュール基板に設けられたデータバスと、
前記データバスに接続配線を介して接続されたデータ入出力パッドと、前記データバスへの接続を終端するための内蔵終端抵抗と、前記内蔵終端抵抗のオンオフを制御する信号を入力するための終端抵抗制御パッドと、を備え、外部から独立にコマンドを与えることができる単位であるランク毎に設けられた複数の同期式メモリチップと、
前記ランクの数より少ない数の終端抵抗制御端子と、
前記終端抵抗制御端子にそれぞれ対応して前記モジュール基板上に設けられた終端抵抗制御配線と、
を備えたメモリモジュールであって、
前記複数のメモリチップのうち、前記接続配線の長さが短いチップの終端抵抗制御パッドが、前記内蔵終端抵抗をオンさせるように固定電位に接続され、
前記複数のメモリチップのうち、前記接続配線の長さが長いチップの終端抵抗制御パッドが、前記終端抵抗制御配線に接続された
多ランクメモリモジュール。 - モジュール基板と、
前記モジュール基板に設けられたデータバスと、
前記データバスに接続されたデータ入出力パッドと、前記データバスへの接続を終端するための内蔵終端抵抗と、前記内蔵終端抵抗のオンオフを制御する信号を入力するための終端抵抗制御パッドと、を備え、外部から独立にコマンドを与えることができる単位であるランク毎に設けられ前記モジュール基板に積層して搭載された複数の同期式メモリチップと、
前記ランクの数より少ない数の終端抵抗制御端子と、
前記終端抵抗制御端子にそれぞれ対応して前記モジュール基板上に設けられた終端抵抗制御配線と、
を備えたメモリモジュールであって、
前記複数のメモリチップのうち、前記モジュール基板に近い下層に積層されたメモリチップの終端抵抗制御パッドが、前記終端抵抗をオンさせるように固定電位に接続され、
前記複数のメモリチップのうち、上層に積層されたメモリチップの終端抵抗制御パッドが、前記終端抵抗制御配線に接続された
多ランクメモリモジュール。 - 前記複数のメモリチップが、前記モジュール基板の表面と裏面にそれぞれ積層して搭載され、前記表面と裏面のそれぞれ下層に積層されたメモリチップの前記終端抵抗制御パッドが前記固定電位に接続され、前記表面と裏面のそれぞれ上層に積層されたメモリチップの前記終端抵抗制御パッドがそれぞれ対応する前記終端抵抗制御配線に接続された請求項2記載の多ランクメモリモジュール。
- 前記積層された複数のメモリチップがパッケージに実装された状態で前記基板に搭載され、前記データ入出力パッドが前記パッケージのデータ入出力端子に接続され、前記パッケージの入出力端子を介して、前記データバスに接続された請求項2又は3記載の多ランクメモリモジュール。
- 前記複数のメモリチップが、それぞれ、チップセレクト端子を備え、
前記メモリモジュールが、外部から入力されたチップセレクト信号を受けて、前記複数のメモリチップの中からコマンドを与えるメモリチップのチップセレクト端子を選択するように構成された請求項1乃至4いずれか1項記載の多ランクメモリモジュール。 - 外部から入力したアドレスとコマンドを含む信号を格納するレジスタと、前記レジスタに格納された信号についてタイミングを調整して前記複数のメモリチップに与えるための位相同期回路と、を備え、
前記終端抵抗制御端子が、前記レジスタを介して前記終端抵抗制御配線に接続された請求項1乃至5いずれか1項記載の多ランクメモリモジュール。 - 前記複数のメモリチップが、それぞれ、書き込みコマンド実行時の前記内蔵終端抵抗の終端抵抗値と、前記書き込みコマンド実行時以外のときの終端抵抗値と、を設定するモードレジスタをさらに備えたメモリチップであって、
前記終端抵抗制御パッドが固定電位に接続されたメモリチップに対して、あらかじめ、書き込みコマンド実行時以外のときの終端抵抗値を無限大、書き込みコマンド実行時の終端抵抗値を前記無限大より小さい第一の値になるように前記モードレジスタに値を設定し、前記終端抵抗値を、書き込みコマンド実行時に前記第一の値、書き込みコマンド実行時以外のときに無限大にして使用する請求項1乃至6いずれか1項記載の多ランクメモリモジュールの使用方法。 - 前記終端抵抗制御パッドが終端抵抗制御配線に接続されたメモリチップに対して、あらかじめ、書き込み動作時以外のときの終端抵抗値を前記第一の値より小さな第二の値、書き込み動作時の終端抵抗値を前記第一の値になるように前記モードレジスタに値を設定し、
当該メモリモジュールのいずれかのランクに対する読み出しコマンド実行時には、前記内蔵終端抵抗をオフするように前記終端抵抗制御端子を制御して用いる請求項7記載の多ランクメモリモジュールの使用方法。 - 配線基板と、
前記配線基板に実装された情報処理装置であって、メモリコントローラを含む情報処理装置と、
前記メモリモジュールを実装可能なように構成された複数のメモリモジュール用ソケットであって、前記複数のメモリモジュール用ソケットのうち、少なくともひとつのソケットに請求項1乃至6いずれか1項記載の多ランクメモリモジュールが実装されたメモリモジュール用ソケットと、
を含むメモリシステムであって、
前記配線基板が、前記メモリコントローラから配線された共通データバスと、前記共通データバスの末端から前記複数のメモリモジュール用ソケットのデータバス接続端子へと配線された複数の分岐データバスと、を備え、前記複数の分岐データバスの配線長が互いに等しくなるように配置配線されたメモリシステム。 - 前記複数のメモリチップが、それぞれ、メモリに対する書き込みコマンド実行時の前記内蔵終端抵抗の終端抵抗値、及び、前記書き込みコマンド実行時以外のときの終端抵抗値を設定するモードレジスタをさらに備えたメモリチップであって、
前記情報処理装置が、前記メモリシステムの初期設定時に、前記モードレジスタに内蔵終端抵抗の抵抗値を設定する初期設定部を備え、
前記初期設定部が、前記終端抵抗制御パッドが固定電位に接続されたメモリチップに対して、書き込みコマンド実行時以外のときの終端抵抗値を無限大、書き込みコマンド実行時の終端抵抗値を前記無限大より小さい第一の値になるように前記モードレジスタを初期設定する請求項9記載のメモリシステム。 - 前記初期設定部は、さらに、前記終端抵抗制御パッドが前記メモリモジュールの終端抵抗制御配線に接続された前記メモリチップの前記モードレジスタに対して、書き込み動作時以外のときの終端抵抗値を前記第一の値より小さな第二の値、書き込み動作時の終端抵抗値を前記第一の値になるように初期設定する初期設定部であり、
前記情報処理装置は、前記メモリモジュールの終端制御端子を、当該メモリモジュールのいずれかのランクに対する読み出しコマンド実行時には、前記内蔵終端抵抗をオフするように制御する終端抵抗制御部をさらに含む請求項10記載のメモリシステム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008147150A JP5430880B2 (ja) | 2008-06-04 | 2008-06-04 | メモリモジュール及びその使用方法、並びにメモリシステム |
US12/477,501 US8064236B2 (en) | 2008-06-04 | 2009-06-03 | Memory module, method for using same and memory system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008147150A JP5430880B2 (ja) | 2008-06-04 | 2008-06-04 | メモリモジュール及びその使用方法、並びにメモリシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009294864A true JP2009294864A (ja) | 2009-12-17 |
JP5430880B2 JP5430880B2 (ja) | 2014-03-05 |
Family
ID=41400163
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008147150A Expired - Fee Related JP5430880B2 (ja) | 2008-06-04 | 2008-06-04 | メモリモジュール及びその使用方法、並びにメモリシステム |
Country Status (2)
Country | Link |
---|---|
US (1) | US8064236B2 (ja) |
JP (1) | JP5430880B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012008920A (ja) * | 2010-06-28 | 2012-01-12 | Renesas Electronics Corp | 電子機器 |
JP2013113803A (ja) * | 2011-11-30 | 2013-06-10 | Sumitomo Electric Ind Ltd | 対象検出装置および対象検出方法 |
JP2013534014A (ja) * | 2010-06-28 | 2013-08-29 | インテル コーポレイション | 動的なメモリ終端の方法及び装置 |
US8581621B2 (en) | 2011-06-30 | 2013-11-12 | Samsung Electronics Co., Ltd. | Semiconductor memory device, memory controller and memory system having on die termination and on die termination controlling method |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9153296B2 (en) | 2010-06-28 | 2015-10-06 | Intel Corporation | Methods and apparatuses for dynamic memory termination |
WO2012106131A1 (en) | 2011-02-02 | 2012-08-09 | Rambus Inc. | On-die termination |
US8653646B2 (en) * | 2011-10-03 | 2014-02-18 | Invensas Corporation | Stub minimization using duplicate sets of terminals for wirebond assemblies without windows |
US8659143B2 (en) | 2011-10-03 | 2014-02-25 | Invensas Corporation | Stub minimization for wirebond assemblies without windows |
KR20130096947A (ko) | 2012-02-23 | 2013-09-02 | 삼성전자주식회사 | 위치에 따라 스터브 저항이 삽입되는 메모리 모듈 및 그것의 온-다이 터미네이션 설정 방법 |
WO2014062543A2 (en) | 2012-10-15 | 2014-04-24 | Rambus Inc. | Memory rank and odt configuration in a memory system |
US9123555B2 (en) * | 2013-10-25 | 2015-09-01 | Invensas Corporation | Co-support for XFD packaging |
KR102646905B1 (ko) * | 2016-07-21 | 2024-03-12 | 삼성전자주식회사 | 온 다이 터미네이션 회로, 이를 구비하는 메모리 장치 및 메모리 시스템 |
US11302645B2 (en) * | 2020-06-30 | 2022-04-12 | Western Digital Technologies, Inc. | Printed circuit board compensation structure for high bandwidth and high die-count memory stacks |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004152131A (ja) * | 2002-10-31 | 2004-05-27 | Elpida Memory Inc | メモリモジュール、メモリチップ、及びメモリシステム |
JP2007233589A (ja) * | 2006-02-28 | 2007-09-13 | Fuji Xerox Co Ltd | メモリシステム |
JP2008102706A (ja) * | 2006-10-18 | 2008-05-01 | Canon Inc | メモリ制御回路 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6924660B2 (en) * | 2003-09-08 | 2005-08-02 | Rambus Inc. | Calibration methods and circuits for optimized on-die termination |
JP4610235B2 (ja) | 2004-06-07 | 2011-01-12 | ルネサスエレクトロニクス株式会社 | 階層型モジュール |
KR100670702B1 (ko) | 2004-10-30 | 2007-01-17 | 주식회사 하이닉스반도체 | 온다이 터미네이션 회로를 구비한 반도체 메모리 장치 |
US7342411B2 (en) * | 2005-12-07 | 2008-03-11 | Intel Corporation | Dynamic on-die termination launch latency reduction |
JP5165233B2 (ja) | 2005-12-09 | 2013-03-21 | 三星電子株式会社 | メモリシステム |
JP2008046797A (ja) | 2006-08-14 | 2008-02-28 | Renesas Technology Corp | データ転送システム |
US7847626B2 (en) * | 2008-03-04 | 2010-12-07 | Micron Technology, Inc. | Structure and method for coupling signals to and/or from stacked semiconductor dies |
-
2008
- 2008-06-04 JP JP2008147150A patent/JP5430880B2/ja not_active Expired - Fee Related
-
2009
- 2009-06-03 US US12/477,501 patent/US8064236B2/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004152131A (ja) * | 2002-10-31 | 2004-05-27 | Elpida Memory Inc | メモリモジュール、メモリチップ、及びメモリシステム |
JP2007233589A (ja) * | 2006-02-28 | 2007-09-13 | Fuji Xerox Co Ltd | メモリシステム |
JP2008102706A (ja) * | 2006-10-18 | 2008-05-01 | Canon Inc | メモリ制御回路 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012008920A (ja) * | 2010-06-28 | 2012-01-12 | Renesas Electronics Corp | 電子機器 |
JP2013534014A (ja) * | 2010-06-28 | 2013-08-29 | インテル コーポレイション | 動的なメモリ終端の方法及び装置 |
US8581621B2 (en) | 2011-06-30 | 2013-11-12 | Samsung Electronics Co., Ltd. | Semiconductor memory device, memory controller and memory system having on die termination and on die termination controlling method |
JP2013113803A (ja) * | 2011-11-30 | 2013-06-10 | Sumitomo Electric Ind Ltd | 対象検出装置および対象検出方法 |
Also Published As
Publication number | Publication date |
---|---|
US8064236B2 (en) | 2011-11-22 |
US20090303768A1 (en) | 2009-12-10 |
JP5430880B2 (ja) | 2014-03-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5430880B2 (ja) | メモリモジュール及びその使用方法、並びにメモリシステム | |
US11994982B2 (en) | Memory module with distributed data buffers | |
US11093417B2 (en) | Memory module with data buffering | |
US8756364B1 (en) | Multirank DDR memory modual with load reduction | |
US7266639B2 (en) | Memory rank decoder for a multi-rank Dual Inline Memory Module (DIMM) | |
US7200021B2 (en) | Stacked DRAM memory chip for a dual inline memory module (DIMM) | |
US7881150B2 (en) | Circuit providing load isolation and memory domain translation for memory module | |
KR101404926B1 (ko) | 메모리 회로 시스템 및 방법 | |
US8417870B2 (en) | System and method of increasing addressable memory space on a memory board | |
JP5669175B2 (ja) | 電子機器 | |
JP2010123203A (ja) | 半導体装置及びモジュールデバイス |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110406 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130730 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131030 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131112 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131204 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |