JP2010123203A - 半導体装置及びモジュールデバイス - Google Patents

Abstract

【課題】アクセスデータレートが１Ｇｂｐｓを超えるような高速メモリアクセスに必要なクロック同期のタイミングマージンを充足し易くする技術を提供する。
【解決手段】メモリ制御用チップ（２）がメモリに向けて出力するクロック信号の負荷とデータストローブ信号の負荷を同等とし、同じくクロック信号の負荷とチップセレクト信号のような他のアクセスストローブ信号の負荷を同等するように、チップのパッド配置、チップのパッドとパッケージの外部接続用ランドとの配線形態等を決定する。アクセスストローブ信号用のパッド（ＣＴＲＬ０、ＣＴＲＬ１）はコマンド・アドレス信号用のパッド（ＣＭＤ・ＡＤＲ）よりもクロック信号用のパッドの近くに配置して、クロック信号の負荷とアクセスストローブ信号の負荷を同等にし易いようにする。また、クロック信号用パッド及びアクセスストローブ信号用パッドの夫々は同一信号機能毎に複数個設ける。
【選択図】図１

Description

本発明は、メモリインタフェース制御機能を備えたＳＯＣ（System On Chip）のような半導体装置、更にはそのような半導体装置とそれによってアクセス制御されるメモリとを搭載してモジュール化したＳＩＰ（System In Package）のようなモジュールデバイスに関する。

データ処理の高速化の観点によりマイクロコンピュータのようなデータ処理デバイスはもとよりＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）のようなメモリデバイスの動作も高速化される傾向にある。例えばＳＤＲＡＭはＤＤＲ２からＤＤＲ３へとそのアクセスデータレートが１Ｇｂｐｓ（Gigabit per second）を超えるまでになっている。従って、そのような高速のメモリデバイスをアクセス制御するためのメモリインタフェースについても、アドレス、データ、及びコマンド等に対するタイミング設計が厳しくなる。厳しいタイミング設計の下では各信号の動作マージンが小さくなり、その要求を実現するには、チップのタイミング設計だけでは足りず、パッケージに対するチップの実装形態、チップの端子配列形態、パッケージの配線レイアウト、そのパッケージを実装するマザーボード配線レイアウト等について考慮することが必要になる。例えば、特許文献１，２では、一つの半導体コントローラと複数の半導体メモリを搭載してモジュールデバイスを構成する場合に、半導体コントローラと複数の半導体メモリの各データビットのデータ信号配線の等長化、データストローブ系信号配線の等長化、等長化し易い端子レイアウトなどの技術を採用する。

特開２００６−２３７３８５号公報 特開２００７−２１３３７５号公報

しかしながら、メモリが複数ある場合、コマンド・アドレス系信号とクロック信号のタイミング制約により、コマンド・アドレス系に合せてクロック信号のディレイを大きくする必要があるため、アクセスデータレートが１Ｇｂｐｓを超えると、上述の技術を適用しただけでは、クロック信号に対するデータストローブ信号の位相差（ｔＤＱＳＳ）はクロックサイクル時間の１／４（1/4ｔＣＫ）以内、というような制約を達成することが難しくなってくる。また、コマンド・アドレス信号のビット時間をクロック信号の２サイクル時間分とすることが許容される場合であっても、チップセレクト信号やクロックイネーブル信号やオンダイターミネーション信号のアクセスストローブ信号のビット時間にはクロック信号の１サイクル時間分の精度が要求され、クロック信号に対してセットアップとホールド時間が等しくなるようなタイミング設計が必要になる。

ＤＤＲ３−ＳＤＲＡＭに関するＪＥＤＥＣ標準では、上記高速アクセスの要求に対応できない場合を想定してライトレベリング機能と称する新たな動作モードを策定し、上記1/4Tckの制約を緩和した動作モードの選択が可能にされている。しかしながら、ＤＤＲ２からＤＤＲ３への移行に際しての経過措置的な対策として上記制約の緩和を把握すれば、そのような動作モードに依存する開発に力点をおくことは得策では無い。

本発明の目的は、アクセス制御用チップの端子配列形態、パッケージの配線レイアウト、パッケージに対するアクセス制御用チップやメモリチップの実装形態等、マザーボードの観点より、アクセスデータレートが１Ｇｂｐｓを超えるような高速メモリアクセスに必要なクロック同期のタイミングマージンを充足し易くする技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、メモリ制御用チップがメモリに向けて出力するクロック信号の負荷によるディレイとデータストローブ信号の負荷によるディレイを同等とし、同じくクロック信号の負荷によるディレイとチップセレクト信号のような他のアクセスストローブ信号の負荷によるディレイを同等するように、チップのパッド配置、チップのパッドとパッケージの外部接続用ランドとの配線形態等を決定する。例えば、アクセスストローブ信号用のパッドはコマンド・アドレス信号用のパッドよりもクロック信号用のパッドの近くに配置して、クロック信号の負荷によるディレイとアクセスストローブ信号の負荷によるディレイを同等にし易いようにする。また、クロック信号用パッド及びアクセスストローブ信号用パッドの夫々は同一信号機能毎に複数個設け、1本のアクセスストローブ信号の負荷によるディレイを1本のクロック信号の負荷によるディレイと同等にし易いようにする。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、アクセス制御用チップの端子配列形態等の観点より、アクセスデータレートが１Ｇｂｐｓを超えるような高速メモリアクセスに必要なクロック同期のタイミングマージンを充足し易くすることができる。

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明に係る半導体装置（１）は、一面、前記一面に形成された複数のボンディングリード、前記一面とは反対側の他面、及び前記他面に形成された複数のランドを有する配線基板（３）と、主面、前記主面に形成された回路素子、及び前記主面に形成され、前記回路素子と電気的に接続された複数のパッドを有し、前記配線基板の前記一面上に搭載された半導体チップ（２）と、前記半導体チップの前記複数のパッドと前記配線基板の前記複数のボンディングリードとをそれぞれ電気的に接続する複数の接続部材（４０）とを含む。前記複数のパッド（２０）は、クロック信号に同期してメモリ（４，５）をアクセス制御するためのメモリ制御用パッドとして、クロック信号用パッド（２０；ＣＬＫ）、データ信号用パッド（２０；ＤＡＴＡ）、データストローブ信号用パッド（２０；ＤＡＴＡ）、コマンド・アドレス信号用パッド（２０；ＣＭＤ・ＡＤＲ）、及びアクセスストローブ信号用パッド（２０；ＣＴＲＬ）を含む。前記アクセスストローブ信号用パッドは前記コマンド・アドレス信号用パッドよりも前記クロック信号用パッドの近くに配置されている。

配線の負荷並びにそれに接続するメモリの負荷を同等にすべき信号のパッド（アクセスストローブ信号用パッド、クロック信号用パッド）が近くに配置されるから、半導体装置内部においてクロック信号の伝播経路の負荷によるディレイとアクセスストローブ信号の伝播経路の負荷によるディレイを同等にし易くなり、これにより、アクセスストローブ信号に必要なクロック同期のタイミングマージンを充足し易くなる。

〔２〕項１の半導体装置において、前記データ信号用パッド、データストローブ信号用パッドは前記コマンド・アドレス信号用パッドよりも前記クロック信号用パッドの近くに配置されている。配線並びにそれに接続するメモリの負荷を同等にすべき信号のパッド（クロック信号用パッド、データストローブ信号用パッド）が近くに配置されるから、半導体装置内部においてクロック信号の伝播経路の負荷によるディレイとデータストローブ信号の伝播経路の負荷によるディレイを同等にし易くなり、これにより、データストローブ信号に必要なクロック同期のタイミングマージンを充足し易くなる。

〔３〕項１の半導体装置において、アクセスストローブ信号用パッドを介して出力される信号のビット時間（当該信号の単位ビットにおける変化のサイクル時間を意味する）は前記クロック信号用パッドから出力されるクロック信号のサイクル時間と同じである。コマンド・アドレス信号用パッドを介して出力される信号のビット時間は前記クロック信号用パッドから出力されるクロック信号のサイクル時間の２倍分である。アクセスストローブ信号に対して必要なタイミング制約を満足させれば、コマンド・アドレス信号用パッドを介して出力される信号に対してはビット時間が長い分、タイミング制約を課すことを要しないからである。

〔４〕項３の半導体装置において、前記メモリはシンクロナスＤＲＡＭである。

〔５〕項１の半導体装置において、前記メモリ制御用パッドは、ｎ（ｎは２以上の整数）個のメモリチップにより構成される１階層のメモリ装置が接続可能とされ、前記アクセスストローブ信号用パッドは、同一信号機能毎にｎ個設けられている。複数個のメモリチップから１階層のメモリ装置が構成される場合に、チイプセレクト等のアクセスストローブ機能という観点からは前記アクセスストローブ信号用パッドは１個あれば足りるが、それをｎ個設けることにより、クロック信号の伝播経路の負荷によるディレイとアクセスストローブ信号の伝播経路の負荷によるディレイを同等にすることが著しく容易になる。

〔６〕項１の半導体装置において、前記クロック信号用パッド及びアクセスストローブ信号用パッドの夫々は、同一信号機能毎にｍ個（ｍは２以上の整数）設けられる。前記コマンド・アドレス信号用パッドは、信号毎に１個設けられている。同一信号機能とは信号ソースが同一な信号を意味する。前記クロック信号用パッド及びアクセスストローブ信号用パッドの夫々が、同一信号機能毎に同じ数であるｍ個ずつ設けられることにより、１本のアクセスストローブ信号の伝播経路の負荷によるディレイを１本のクロック信号の伝播経路の負荷によるディレイと同等にすることが著しく容易になり、クロック信号との関係においてアクセスストローブ信号対して厳しいタイミング制約を満足させることが容易になる。コマンド・アドレス信号用パッドを介して出力される信号に対してはアクセスストローブ系と同様の厳しいタイミング制約を課すことを要しない。

〔７〕項１の半導体装置において、前記半導体チップは平面形状が四角形をなし、当該四角形の第１の辺の中央部に前記クロック信号用パッドが配置され、その両側にデータ信号用パッド、及びデータストローブ信号用パッドが配置される。

〔８〕項７の半導体装置において、前記四角形における前記第１の辺に隣接する第２の辺に前記コマンド・アドレス信号用パッドが配置される。

〔９〕項２の半導体装置において、前記配線基板のランドは、前記クロック信号用パッドに前記接続要素を介して接続するクロック信号用ランド（３１；ＭＣＬＫ０，ＭＣＬＫ１）、前記データ信号用パッドに前記接続要素を介して接続するデータ信号用ランド（３１；ＭＤＡＴＡ０〜ＭＤＡＴＡ３）、前記データストローブ信号用パッドに前記接続要素を介して接続するデータストローブ信号用ランド（３１；ＭＤＡＴＡ０〜ＭＤＡＴＡ３）、前記コマンド・アドレス信号用パッドに前記接続要素を介して接続するコマンド・アドレス信号用ランド（３１；ＭＣＭＤ・ＭＡＤＲ）、及び前記アクセスストローブ信号用パッドに前記接続要素を介して接続するアクセスストローブ信号用ランド（３１；ＭＣＴＲＬ０、ＭＣＴＲＬ１）を含む。前記アクセスストローブ信号用ランドは前記コマンド・アドレス信号用ランドよりも前記クロック信号用ランドの近くに配置されている。パッド配置を規定すればそれと同等のランド配置を容易に実現でき、マザーボード若しくはモジュール基板上におけるメモリとの接続に関しても、半導体装置内部と同様に必要なクロック同期のタイミングマージンを満足し易くなる。

〔１０〕項９の半導体装置において、前記データ信号用ランド、データストローブ信号用ランドは前記コマンド・アドレス信号用ランドよりも前記クロック信号用ランドの近くに配置されている。

〔１１〕項１０の半導体装置において、前記配線基板は平面形状が四角形をなし、当該四角形の第１の辺の中央部に前記クロック信号用ランドが配置され、その両側にデータ信号用ランド、及びデータストローブ信号用ランドが配置される。

〔１２〕項１１の半導体装置において、前記四角形における前記第１の辺に隣接する第２の辺に前記コマンド・アドレス信号用ランドが配置される。

〔１３〕本発明の別の観点によるモジュールデバイス（６）は、モジュール基板（７）に、クロック信号に同期動作され1階層のメモリ装置を構成するｎ（ｎは２以上の整数）個の半導体メモリ（４，５）と、前記半導体メモリをアクセス制御可能な半導体コントローラ（２）と、が搭載されて成る。前記半導体コントローラは、前記半導体メモリをアクセス制御するためのメモリ制御用外部端子（２０）として、クロック信号の出力に用いられるクロック用コントローラ端子（２０；ＣＬＫ）、データ信号の入出力に用いられるデータ用コントローラ端子（２０；ＤＡＴＡ）、データストローブ信号の入出力に用いられるデータストローブ用コントローラ端子（２０；ＤＡＴＡ）、コマンド・アドレス信号の出力に用いられるコマンド・アドレス用コントローラ端子（２０；ＣＭＤ・ＡＤＲ）、及びアクセスストローブ信号の出力に用いられるアクセスストローブ用コントローラ端子（２０；ＣＴＲＬ）を含む。前記アクセスストローブ用コントローラ端子は前記コマンド・アドレス用コントローラ端子よりも前記クロック信号用コントローラ端子の近くに配置されている。

接続される負荷を同等にすべき信号のコントローラ端子（アクセスストローブ用コントローラ端子、クロック用コントローラ端子）が近くに配置されるから、モジュールデバイス内部においてクロック信号の伝播経路の負荷によるディレイとアクセスストローブ信号の伝播経路の負荷によるディレイを同等にし易くなり、これにより、アクセスストローブ信号に必要なクロック同期のタイミングマージンを満足し易くなる。

〔１４〕項１３のモジュールデバイスにおいて、前記アクセスストローブ信号は、所定のメモリ制御用信号の有効性を示す信号である。

〔１５〕項１３のモジュールデバイスにおいて、前記データ用コントローラ端子及びデータストローブ用コントローラ端子は前記コマンド・アドレス用コントローラ端子よりも前記クロック用コントローラ端子の近くに配置されている。

〔１６〕項１３のモジュールデバイスにおいて、前記半導体メモリはシンクロナスＤＲＡＭであり、前記半導体コントローラは、前記アクセスストローブ用コントローラ端子から出力する信号のビット時間を前記クロック用コントローラ端子から出力するクロック信号のサイクル時間と同じとし、前記コマンド・アドレス用コントローラ端子から出力する信号のビット時間を前記クロック信号のサイクル時間の２倍とする。

〔１７〕項１３のモジュールデバイスにおいて、前記アクセスストローブ用コントローラ端子は、対応する信号毎にｎ個設けられている。

〔１８〕項１７のモジュールデバイスにおいて、前記クロック用コントローラ端子およびデータ用コントローラ端子の夫々は、同一信号機能毎にｎ個設けられ、前記コマンド・アドレス用コントローラ端子は、信号毎に１個設けられている。同一信号機能とは信号ソースが同一な信号を意味する。前記クロック用コントローラ端子及びアクセスストローブ用コントローラ端子の夫々が、同一信号機能毎に同じ数であるｎ個ずつ設けられることにより、１本のアクセスストローブ信号の伝播経路の負荷によるディレイを１本のクロック信号の伝播経路の負荷によるディレイと同等にすることが著しく容易になり、クロック信号との関係においてアクセスストローブ信号に対して厳しいタイミング制約を満足させることが容易になる。コマンド・アドレス信号用パッドを介して出力される信号に対してはアクセスストローブ系と同様の厳しいタイミング制約を課すことを要しない。

〔１９〕項１３のモジュールデバイスにおいて、前記半導体メモリは平面形状が四角形をなし、当該四角形の第１の辺の中央部に前記クロック用コントローラ端子が配置され、その両側にデータ用コントローラ端子、及びデータストローブ用コントローラ端子が配置される。

〔２０〕項１９のモジュールデバイスにおいて、前記四角形における前記第１の辺に隣接する第２の辺に前記コマンド・アドレス用コントローラ端子が配置される。

２．実施の形態の詳細
実施の形態について更に詳述する。

《ＳＯＣ(System On Chip)としての半導体装置》
図２は本発明に係る半導体装置の一例を平面図で示し、図３は同じく本発明に係る半導体装置の一例を裏面図で示し、図４は本発明に係る半導体装置の一例を断面図で示す。半導体装置１は半導体チップ２とパッケージ基板としての配線基板３とから成る。特に制限されないが、ここではパッケージ形態としてＢＧＡ（Ball Grid Array）を想定する。

半導体チップ２は例えば相補型ＭＯＳ集積回路製造技術等によって単結晶シリコンのような１個の半導体基板に多数の回路素子（半導体素子）が集積されて、例えば中央処理装置、ＲＡＭ、ＲＯＭ、メモリコントローラ、アクセラレータ、入出力回路、及びその他の周辺回路が搭載されてマイクロコンピュータが実現されている。

半導体チップ２には外部接続用に複数のボンディングパッド等の電極（単にパッドと称する）２０が形成されている。この複数の電極２０は、配線（図示しない）を介して回路素子と電気的に接続されている。パッケージ基板（配線基板）３には、前記半導体チップ２を搭載するための複数の電極パッド又はパターン等の電極（単にリード、又はボンディングリードと称する）３０が一面に形成され、マザーボード等への搭載に用いられる外部接続用の複数のピンやバンプ等と電気的に接続される電極（単にランドと称する）３１が他面に形成され、ランドとリードはパッケージ基板のパターン３２や、パッケージ基板の一面（主面、上面）から、この一面とは反対側の他面（裏面、下面）に向かって形成されたビア（スルーホール）３３の内部に形成された配線（スルーホール配線）を介して接続されている。前記半導体チップ２のパッド２０と前記配線基板３のリード３０とは対応するもの同士でボンディングワイヤ又はバンプ等の導電性の部材で構成された接続部材によって接続される。図４に例示される接続要素４０はバンプとされる。図４においてパッケージ基板３は、コア層ＣＯＲの表裏にビルドアップ層ＢＬＤが形成され、そこに４層の配線層Ｌ１，Ｌ２，Ｌ３，Ｌ４で配線層３２_Ｌ１，３２＿Ｌ２，３２＿Ｌ３，３２＿Ｌ４が形成され、配線は所要の箇所でブラインドビア３３＿ＢＶ又はスルーホール３３＿ＴＨを介して接続される。

図１には半導体チップ２におけるパッド２０のうち特にクロック信号に同期してメモリをアクセス制御するためのメモリ制御用パッド（メモリ制御用コントローラ端子）の配置が例示される。ＣＭＤ・ＡＤＲはコマンド・アドレス信号用パッド（コマンド・アドレス用コントローラ端子）の配列、ＤＡＴＡ０，ＤＡＴＡ１，ＤＡＴＡ２，ＤＡＴＡ３はデータ信号用パッド（データ用コントローラ端子）及びデータストローブ信号用パッド（データストローブ用コントローラ端子）の配列、ＣＬＫ０，ＣＬＫ１はクロック信号用パッド（クロック用コントローラ端子）の配列、ＣＴＲＬ０，ＣＴＲＬ１はアクセスストローブ信号用パッド（アクセスストローブ用コントローラ端子）の配列である。図１の配列形態から明らかなように、四角形のチップの一辺の中央部にクロック信号用パッドの配列ＣＬＫ０，ＣＬＫ１があり、その両側にアクセスストローブ信号用パッドの配列ＣＴＲＬ０，ＣＴＲＬ１があり、その外側にデータ信号用パッド及びデータストローブ信号用パッドの配列ＤＡＴＡ０，ＤＡＴＡ１，ＤＡＴＡ２，ＤＡＴＡ３がある。前記コマンド・アドレス信号用パッドの配列ＣＭＤ・ＡＤＲは上記一辺に隣接する別の辺に沿って設けられている。ここで、半導体チップ２の主面の平面形状は、四角形から成る。また、クロック信号用パッドは、メモリチップが動作するときに、タイミングを取る（同期を取る）ための周期的な信号（クロック信号）を、半導体チップ２の一辺側に並べては配置されたメモリチップ（本実施の形態では、ＤＤＲ３−ＳＤＲＡＭ４，５）に向かって出力するためのパッドである。また、アクセスストローブ信号用パッド（コントロール信号用パッド）は、クロック信号に対して１サイクルで動作するアクセスストローブ信号（コントロール信号）をメモリチップに向かって出力するためのパッドである。また、コマンド・アドレス信号用パッドは、クロック信号に対して２サイクルで動作するコマンド・アドレス信号をメモリチップ（本実施の形態では、ＤＤＲ３−ＳＤＲＡＭ４，５）に向かって出力するためのパッドである。また、図９に示すように、本実施の形態では、１つの半導体チップ２が、２つのメモリチップを制御する構成となっており、厚さと交差する方向における平面形状が四角形から成る半導体チップ２の主面の辺（第1辺）に沿って配置されたクロック信号用パッドは、第1メモリチップ４と電気的に接続される第１クロック信号用パッドＣＬＫ０と、第２メモリチップ５と電気的に接続される第２クロック信号用パッドＣＬＫ１とを有する。また、クロック信号用パッドが配置された辺と同じ変に沿って配置されたアクセスストローブ用信号パッドも、第1メモリチップ４と電気的に接続される第１アクセスストローブ信号用パッドＣＴＲＬ０と、第２メモリチップ５と電気的に接続される第２アクセスストローブ信号用パッドＣＴＲＬ１とを有する。尚、本実施の形態では、図1に示すように、コマンド・アドレス信号用パッドＣＭＤ・ＡＤＲは、クロック信号用パッドＣＬＫ０，ＣＬＫ１及びアクセスストローブ信号用パッドＣＴＲＬ０，ＣＴＲＬ１が配置された辺（第1辺）とは異なる辺（第2辺）に配置している。これにより、データ信号用パッド（データ用コントローラ端子）及びデータストローブ信号用パッド（データストローブ用コントローラ端子）を、クロック信号用パッドが配置された辺と同じ辺に沿って配置することができる。

パッドの配列ＤＡＴＡ０，ＤＡＴＡ１，ＤＡＴＡ２，ＤＡＴＡ３の夫々は、バイト単位のデータ系パッドとしてバイトデータと差動のデータストローブ信号とデータマスク信号とに割当てられる。代表的にその詳細が示されたＤＡＴＡ１によれば、ＤＱ１＿１〜ＤＱ１＿８が第２バイトのデータ入出力パッド、ＤＭ１が第２バイトのデータマスク信号出力パッド、ＤＱＳ１とＤＱＳ１＃は第２バイトのデータストローブ信号とその反転信号である。第１バイト、第３バイト及び第４バイトも同様に構成される。

パッドの配列ＣＬＫ０は第１バイト及び第２バイト用のクロック信号に割当てられ、パッドの配列ＣＬＫ１は第３バイト及び第４バイト用のクロック信号に割当てられる。代表的にその詳細が示されたＣＬＫ０によれば、ＣＫ０がクロックの出力パッド、ＣＫ０＃が反転クロックの出力パッドである。

パッドの配列ＣＴＲＬ０は第１バイト及び第２バイト用のアクセスストローブ信号に割当てられ、パッドの配列ＣＴＲＬ１は第３バイト及び第４バイト用のアクセスストローブ信号に割当てられる。代表的にその詳細が示されたＣＴＲＬ０によれば、ＣＳ０はチップセレクト信号の出力パッドパッド、ＣＫＥ０はクロックイネーブル信号の出力パッド、ＯＤＴ０はオンダイターミネーション信号の出力パッドである。オンダイターミネーション信号はオンダイターミネーションが適用されたＤＤＲ−ＳＤＲＡＭに対してオンダイターミネーションの有効／無効を制御するための制御信号であり、ＤＤＲ−ＳＤＲＡＭに対する選択的な有効／無効をおこなうときそれに同期して変化される信号である。

パッドの配列ＣＭＤ・ＡＤＲは第１乃至第４バイトに共通のコマンド信号（ロウアドレスストローブ信号（ＲＡＳ信号）、カラムアドレスストローブ信号（ＣＡＳ信号）、ライトイネーブル信号（ＷＥ信号））、アドレスビットＡ０〜Ａｉのようなアドレス信号及びバンクアドレス信号（ＢＡ0〜ＢＡｉ）の出力に割当てられる。

上記メモリアクセス制御用のパッド２０に対しては、特に制限されないが、第１バイト及び第２バイトのデータ系、クロック系並びにアクセスストローブ系と、第３バイト及び第４バイトのデータ系、クロック系、並びにアクセスストローブ系との夫々に対応して１６ビットのＤＤＲ３−ＳＤＲＡＭを別々に接続し、双方のＤＤＲ３−ＳＤＲＡＭにコマンド・アドレス系を共通接続することによって、２個のＳＤＲＡＭによる３２ビット1階層のメモリ装置が接続可能にされる。

上記夫々のパッド２０はチップの周縁部に配置され、その内側には、対応するパッドの入出力機能に応じて入力バッファや出力バッファなどを備えたバッファ回路５０が接続され、夫々のバッファ回路５０には内部回路からインタフェース信号が与えられる。図1にはパッド配列ＤＡＴＡ１，ＣＴＲＬ０，ＣＬＫ０に対応するバッファ回路が例示される。バッファ回路はパッド２０毎に設けられているが、内部回路からバッファ回路に供給される信号ソースのほとんどはバッファ回路毎に独立しているが、クロック系はＣＬＫ０とＣＬＫ１の間で独立せず、また、アクセスストローブ系はＣＴＲＬ０とＣＴＲＬ１の間で独立しない。要するに、ＣＫ０とＣＫ１のバッファ回路への信号ソースは等しく、ＣＫ０＃とＣＫ１＃のバッファ回路への信号ソースは等しく、ＣＳ０とＣＳ１のバッファ回路への信号ソースは等しく、ＯＤＴ０とＯＤＴ１のバッファ回路への信号ソースは等しく、ＣＫＥ０とＣＫＥ１のバッファ回路への信号ソースは等しい。

前記メモリアクセス制御用パッドに接続する内部回路は、図５に例示されるように、ＣＰＵ制御に基づいてメモリプロトコル制御を行うメモリコントローラ（ＭＣＮＴ）６０と、ＤＤＲ３などのような特定のインタフェース仕様に対応するために必要なメモリインタフェースタイミングを形成するタイミング同期化回路（ＰＨＹ）６１とからなる。前記バッファ回路５０はタイミング同期化回路６１の出力段に配置されている。メモリコントローラ６０は内部バス６３を解して図示を省略するＣＰＵなどに接続する。

図６にはパッケージ３のランド３１の配列が例示される。図６は図１と同様に半導体装置の上面から見たランドの配置を部分的に示す。MＣＭＤ・MＡＤＲはコマンド・アドレス信号用ランドの配列、MＤＡＴＡ０，MＤＡＴＡ１，MＤＡＴＡ２，MＤＡＴＡ３はデータ信号用ランド及びデータストローブ信号用ランドの配列、MＣＬＫ０，MＣＬＫ１はクロック信号用ランドの配列、MＣＴＲＬ０，MＣＴＲＬ１はアクセスストローブ信号用ランドの配列である。各ランドの配列に含まれるランドには対応するパッドの参照符号の前に“M”を附して図示してある。例えばクロックの出力パッドＣＫ０に対応するランドはＭＣＫ０とし、反転クロックの出力パッドＣＫ０＃に対応するランドはＭＣＫ０＃とする。

図６の配列形態から明らかなように、ランドの配列形態は図１のパッドの配列形態と同様であり、四角形のパッケージの一辺の中央部にクロック信号用ランドの配列ＭＣＬＫ０，ＭＣＬＫ１があり、その両側にアクセスストローブ信号用ランドの配列ＭＣＴＲＬ０，ＭＣＴＲＬ１があり、その外側にデータ信号用ランド及びデータストローブ信号用ランドの配列ＭＤＡＴＡ０，ＭＤＡＴＡ１，ＭＤＡＴＡ２，ＭＤＡＴＡ３があり、更に、前記コマンド・アドレス信号用ランドの配列ＭＣＭＤ・ＭＡＤＲは上記一辺に隣接する別の辺に沿って設けられている。このような配列形態により、対応するパッドとランドを接続するパッケージ内配線は夫々最短経路を採り易く、また、塊っている機能単位毎の信号配線の配線長、配線負荷を等しくすることが容易である。例えば図７にはパッケージのＬ１配線層におけるクロック系配線ＬＣＬＫ０、ＬＣＬＫ１、アクセスストローブ系配線ＬＣＴＲＬ０，ＬＣＴＲＬ１、データ系配線ＬＤＡＴＡ１，ＬＤＡＴＡ２が例示され、図８にはパッケージのＬ４配線層におけるクロック信号用ランドの配列ＭＣＬＫ０，ＭＣＬＫ１、アクセスストローブ信号用ランドの配列ＭＣＴＲＬ０，ＭＣＴＲＬ１が例示される。

図９には半導体装置１とＤＤＲ３−ＳＤＲＡＭとの接続形態が模式的に例示される。ここではマザーボード上における接続形態を一例とする。ＤＤＲ３−ＳＤＲＡＭ４，５は、上位バイトのデータ系メモリ端子群７０、下位バイトのデータ系メモリ端子群７１、及びコマンド・アドレス・アクセスストローブ系メモリ端子群７２を有する。８０，８１はクロック系のランドＭＣＬＫ０，ＭＣＬＫ１とＤＤＲ３−ＳＤＲＡＭ４，５のクロック端子とを接続するボード上の差動クロック配線、８２，８３はアクセスストローブ系のランドＭＣＴＲＬ０，ＭＣＴＲＬ１とＤＤＲ３−ＳＤＲＡＭ４，５のアクセスストローブ系端子とを接続するボード上のコントロール配線、８４，８５はデータ系のランドＭＤＡＴＡ０〜ＭＤＡＴＡ３とＤＤＲ３−ＳＤＲＡＭ４，５のデータ系端子とを接続するボード上のデータ系配線、８６はコマンド・アドレス系のランドＭＣＭＤ／ＭＡＤＲとＤＤＲ３−ＳＤＲＡＭ４，５のコマンド・アドレス系端子とを接続するボード上のコマンド・アドレス系配線である。ＲＴが１／２Ｖｄｄ（ＶｄｄはＤＤＲ用電源電圧）に接続される終端抵抗、ＲＤは差動クロック信号線間に結合される差動終端抵抗、ＲＳはシリーズ抵抗である。

図１８にはマザーボードの断面構造の詳細が示される。９０_Ｌ１は信号配線層、９０＿Ｌ２はグランドプレーン層、９０＿Ｌ３は信号配線層、９０＿Ｌ４は電源配線層、９０＿Ｌ５は電源配線層、９０＿Ｌ６は信号配線層として、主な用途が割り振られている。図２０には半導体装置１とＤＤＲ３−ＳＤＲＡＭ４，５とを接続するクロック系配線トポロジが示される。図２１には半導体装置１とＤＤＲ３−ＳＤＲＡＭ４，５とを接続するデータ系配線トポロジが示される。図２２には半導体装置１とＤＤＲ３−ＳＤＲＡＭ４，５とを接続するアクセスストローブ系配線トポロジが示される。図２３には半導体装置１とＤＤＲ３−ＳＤＲＡＭ４，５とを接続するコマンド・アドレス系配線トポロジが示される。各図において配線経路に支援されたＬ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６はマザーボードの配線層を意味する。図２０より半導体装置１が出力するクロック信号１本の負荷は１個のＤＤＲ３−ＳＤＲＡＭの１個のクロック入力端子に対応される。図２１のように半導体装置１のデータ系信号１本の負荷もクロック負荷と同様に１個のＤＤＲ３−ＳＤＲＡＭの１個のデータ系端子に対応される。図２２のように半導体装置１が出力するアクセスストローブ信号１本の負荷もクロック負荷と同様に１個のＤＤＲ３−ＳＤＲＡＭの１個のアクセスストローブ入力端子に対応される。コマンド・アドレス系信号については図２３に示されるように、半導体装置１が出力する信号１本の負荷は２個のＤＤＲ３−ＳＤＲＡＭの夫々のアクセスストローブ入力端子に対応される。

ＤＤＲ３−ＳＤＲＡＭについては特に図示はしないが、アクセス最高速度やライトレベリング機能などを備える点を除けばＤＤＲ２−ＳＤＲＡＭと基本的に同じ構成を備え、クロックイネーブル信号ＣＫＥのアサートによってクロック信号ＣＫ、ＣＫ＃が有意とされ、クロック信号ＣＫ、ＣＫ＃のサイクル精度で外部へのデータの読出し及び書き込みが可能にされる。ＤＤＲ３−ＳＤＲＡＭに対するコマンド入力はチップセレクト信号（ＣＳ＃）がイネーブルレベルのときに有効とされ、コマンドはＲＡＳ信号、ＣＡＳ信号、ＷＥ信号のレベルの組合せ等によって指示される。コマンドにはアクティブコマンド（ＡＣＴ）、カラム系コマンドとしてのリードコマンド（ＲＤ）及びライトコマンド（ＷＲ）等がある。アクティブコマンドはローアドレスを指示してローアドレス系をアクティブにするためのコマンドである。リードコマンドは、ローアドレス系がアクティブにされた後にカラムアドレスを指示してカラム系をリード動作させるコマンドである。ライトコマンドはローアドレス系がアクティブにされた後にカラムアドレスを指示してカラム系をライト動作させるコマンドである。ライトコマンド及びリードコマンドで指示されるカラム系動作はバーストアクセス動作とされ、カラムアドレスで指示されたアドレスを基点にバースト数分のデータを連続的にリード又はライトする。ライトコマンド及びリードコマンドで指示されるカラム系動作によって最初の読出しデータが確定し、あるいは最初に書き込みデータを入力可能になるまでには、カラム系回路の動作が所定の状態に到達するのを待たなければならない。リード動作におけるそのような遅延時間をリードレイテンシ、ライト動作におけるそのような遅延時間をライトレイテンシと称し、回路構成上クロック信号ＣＫの複数周期分として予め決まる。

半導体装置１とＤＤＲ３−ＳＤＲＡＭ４，５との間でインタフェースされる信号の基本的なタイミング関係が図１０に例示される。データストローブ信号ＤＱＳはクロック信号ＣＫと同じサイクル時間であり、データ信号ＤＱのビット時間はデータストローブ信号ＤＱＳのサイクル時間の１／２とされる。チップセレクト信号ＣＳに代表されるコントロール信号（アクセスストローブ信号）はクロック信号ＣＫのサイクル時間と同じ時間でイネーブルレベルに制御される。チップセレクト信号ＣＳのハイレベル期間で有効にされるコマンド・アドレス信号はクロック信号の２サイクル単位で変化させることが許容される。ここではクロック信号の立ち上がりエッジに対してセットアップ時間とホールド時間が同じになるようなタイミングで２サイクルに表示してある。２サイクル化は上記リードレイテンシ、ライトレイテンシによる待ち時間があるから許容される。

図１１にはアドレス・コマンド信号のビット時間を１クロックサイクルとする場合のライト動作タイミングが例示され、図１２にはアドレス・コマンド信号のビット時間を２クロックサイクルとする場合のライト動作タイミングが例示される。何れの場合にもライトレイテンシ（ＷＬ）は５クロックサイクルとされ、また、カラム系コマンドの間は最小で３クロックサイクル分空けることが必要とされるものとする。図１１においてアドレス・コマンド信号のビット時間を１クロックサイクルとする場合、カラム系コマンドの間にはＡ部分で示されるように最低３クロックサイクル空く。この３クロックサイクルの空きに着目すると、図１２のようにアドレス・コマンド信号のビット時間を２クロックサイクルにしても書き込み動作のデータレートとタイミングは図１１と同じになる。

図１３にはアドレス・コマンド信号のビット時間を１クロックサイクルとする場合のリード動作タイミングが例示され、図１４にはアドレス・コマンド信号のビット時間を２クロックサイクルとする場合のリード動作タイミングが例示される。何れの場合にもリードレイテンシ（ＲＬ）は５クロックサイクルとされ、また、カラム系コマンドの間は最小で３クロックサイクル分空けることが必要とされるものとする。図１３においてアドレス・コマンド信号のビット時間を１クロックサイクルとする場合、カラム系コマンドの間にはＡ部分で示されるように最低３クロックサイクル空く。この３クロックサイクルの空きに着目すると、図１４のようにアドレス・コマンド信号のビット時間を２クロックサイクルにしても読み込み動作のデータレートとタイミングは図１３と同じになる。

図１１乃至図１４からも明らかなように、ＤＤＲ３−ＳＤＲＡＭのバースト動作とカラム系のレイテンシに起因してコマンド・アドレス信号のビット時間は２クロックサイクルの用にクロックサイクルよりも長いことが許容される場合、コマンド・アドレス系信号には、データストローブやアクセスストローブ系の信号に比べてクロック信号に対して大きな誤差を許容することができる。

以上説明した半導体装置１のパッド、リード、及びランドの配置によれば以下の作用効果を得ることができる。

〔１〕半導体チップ２におけるアクセスストローブ信号用パッド配列ＣＴＲＬ０，ＣＴＲＬ１が、コマンド・アドレス信号用パッドＣＭＤ・ＡＤＲよりもクロック信号用パッド配列ＣＬＫ０，ＣＬＫ１の近くに配置されるから、半導体装置１内部およびマザーボードにおいてクロック信号ＣＫ０（ＣＫ０＃），ＣＫ１（ＣＫ１＃）の伝播経路の負荷によるディレイと、アクセスストローブ信号（ＣＳ０，ＣＳ１，ＣＫＥ０，ＣＫＥ１，ＯＤＴ０，ＯＤＴ１）の伝播経路の負荷によるディレイとを同等にし易くなり、これにより、アクセスストローブ信号に必要なクロック同期のタイミングマージンを充足し易くなる。

特に、一つのアクセスストローブ信号用のパッドはクロック信号の差動対の数分だけ配置されている。すなわち、クロック信号の差動対はＣＫ０，ＣＫ０＃とＣＫ１，ＣＫ１＃とがあり、これに応じてチップセレクト信号についてはＣＳ０，ＣＳ２の２個、クロックイネーブル信号についてはＣＫＥ０，ＣＫＥ１の２個、オンダイターミネーション信号についてはＯＤＴ０、ＯＤＴ１の２個が設けられ、夫々ペアをなすアクセスストローブ信号の信号ソースは共通化されている。夫々ペアをなすアクセスストローブ信号のパッドを単一化しても論理機能は満足することができるが、そのようなパッドの単一化を行わないことによれば以下の作用効果がある。すなわち、1本のアクセスストローブ信号と1本のクロック信号の負荷を同等にすることが特に容易になる。この点においてもアクセスストローブ信号に必要なクロック同期のタイミングマージンを充足し易くなる。

〔２〕前記データ及びデータストローブ信号用パッドの配列ＤＡＴＡ０〜ＤＡＴＡ３は前記コマンド・アドレス信号用パッドの配列ＣＭＤ・ＡＤＲよりも前記クロック信号用パッドの配列ＣＬＫ０，ＣＬＫ１の近くに配置されクロック信号用パッドと、データストローブ信号用パッドが近くに配置されるから、半導体装置内部およびマザーボードにおいてクロック信号の伝播経路の負荷によるディレイとデータストローブ信号の伝播経路の負荷によるディレイを同等にし易くなり、これにより、データストローブ信号に必要なクロック同期のタイミングマージンを充足し易くなる。

〔３〕アクセスストローブ信号用パッドを介して出力される信号のビット時間は前記クロック信号用パッドから出力されるクロック信号のサイクル時間と同じ1クロックサイクルである。コマンド・アドレス信号用パッドを介して出力される信号のビット時間は前述のように前記クロック信号用パッドから出力されるクロック信号の２倍の２クロックサイクルである。アクセスストローブ信号に対して必要なタイミング制約を満足させれば、コマンド・アドレス信号用パッドを介して出力される信号に対しては厳しいタイミング制約を課すことを要しない。その意味で、コマンド・アドレス信号用パッドはクロック信号パッドからは離れた位置にあっても支障ない。

〔４〕ＣＫ０，ＣＫ０＃に代表されるクロック信号用パッド及びＣＳ０に代表されるアクセスストローブ信号用パッドの夫々は、同一信号機能毎に２個設けられる。前記コマンド・アドレス信号用パッドは、信号毎に１個設けられている。クロック信号用パッド及びアクセスストローブ信号用パッドの夫々が、同一信号機能毎に同じ数である２個ずつ設けられることにより、１本のアクセスストローブ信号の伝播経路の負荷によるディレイを１本のクロック信号の伝播経路の負荷によるディレイと同等にすることが著しく容易になり、クロック信号との関係においてアクセスストローブ信号に対して厳しいタイミング制約を満足させることが容易になる。コマンド・アドレス信号用パッドを介して出力される信号に対してはクロック系と同様の厳しいタイミング制約は必要ない。

《ＳＩＰ（System In Package）としてのモジュールデバイス》
図１５は本発明に係るモジュールデバイスの一例を平面図で示し、図１６は同じく本発明に係るモジュールデバイスの一例を裏面図で示し、図１７は本発明に係るモジュールデバイスの一例を断面図で示す。モジュールデバイス６は半導体コントローラとしての前記半導体チップ２、前記ＤＤＲ３−ＳＤＲＡＭ４，５、及びモジュール基板７とから成る。特に制限されないが、ここではモジュール基板７の底面はＢＧＡパッケージ形態と同様にされる。ＤＤＲ３−ＳＤＲＡＭ４，５は１階層のメモリ装置を構成し、半導体チップ２によりアクセス制御される。以下の説明では上記半導体装置１で説明した構成と同一の構成については同じ参照符号を附してその詳細な説明を省略する。モジュール基板７上における半導体チップ２とＤＤＲ３−ＳＤＲＡＭ４，５との接続形態は基本的に図９に示される接続形態と同じであり、それに付いて重ねて詳細な説明は行わない。特に図示はしないが、モジュール基板７の裏面に配置されたランド３１は、半導体チップ２におけるタイミング同期化回路６１とは別の周辺回路やバスをモジュールの外部に接続するためにインタフェース回路に結合される。

図１７においてモジュール基板７は、６層のプリント配線基板（ＰＣＢ）で構成され、６層の配線層８０_Ｌ１，８０＿Ｌ２，８０＿Ｌ３，８０＿Ｌ４，８０＿Ｌ５，８０＿Ｌ６を有し、配線は所要の箇所でブラインドビア８０＿ＢＶ又はスルーホール８０＿ＴＨを介して接続される。

図１５から明らかなように半導体チップ２の四角形のパッケージの一辺の中央部にクロック信号用パッドの配列ＣＬＫがあり、その両側にアクセスストローブ信号用パッドの配列ＣＴＲＬがあり、その外側にデータ信号用パッド及びデータストローブ信号用パッドの配列ＤＡＴＡがあり、更に、前記コマンド・アドレス信号用パッドの配列ＣＭＤ・ＡＤＲは上記一辺に隣接する別の辺に沿って設けられている。このような配列形態により、半導体チップのパッドとＤＤＲ３−ＳＤＲＡＭの外部端子を接続するモジュール基板７な内配線は夫々最短経路を採り易く、また、塊っている端子の機能単位毎の信号配線の配線長、配線負荷を等しくすることが容易である。例えば図１９に例示されるように、モジュール基板７のＬ１配線層におけるクロック系配線ＬＣＬＫ、アクセスストローブ系配線ＬＣＴＲＬ、データ系配線ＬＤＡＴＡが夫々機能毎に塊って、等長化し易くなっている。

モジュール基板での半導体チップ２とＤＤＲ３−ＳＤＲＡＭ４，５とを接続する配線トポロジは、前述ＳＯＣの形態でのマザーボードに実装する場合の配線トポロジと同様である。図15のように半導体チップ２が出力するクロック信号１本の負荷は１個のＤＤＲ３−ＳＤＲＡＭの１個のクロック入力端子に対応される。また、同様に半導体チップ２のデータ系信号１本の負荷もクロック負荷と同様に１個のＤＤＲ３−ＳＤＲＡＭの１個のデータ系端子に対応される。同様に半導体チップ２が出力するアクセスストローブ信号１本の負荷もクロック負荷と同様に１個のＤＤＲ３−ＳＤＲＡＭの１個のアクセスストローブ入力端子に対応される。コマンド・アドレス系信号については、半導体チップ２が出力する信号１本の負荷は２個のＤＤＲ３−ＳＤＲＡＭの夫々のアクセスストローブ入力端子に対応され、負荷が大きくなるが、コマンド・アドレス系信号のビット時間は２クロックサイクル分であるから、タイミング上の支障は生じ難い。

以上説明したモジュールデバイス６における半導体チップ２のメモリアクセス制御用コントローラ端子としてのメモリアクセス制御用パッドの配列形態によれば以下の作用効果を得る。

〔１〕半導体チップ２におけるアクセスストローブ信号用パッド配列ＣＴＲＬ０，ＣＴＲＬ１とクロック信号用パッド配列ＣＬＫ０，ＣＬＫ１が近くに配置されるから、モジュールデバイス内部においてＤＤＲ３−ＳＤＲＡＭ４，５へのクロック信号ＣＫ０（ＣＫ０＃），ＣＫ１（ＣＫ１＃）の伝播経路の負荷によるディレイと、アクセスストローブ信号（ＣＳ０，ＣＳ１，ＣＫＥ０，ＣＫＥ１，ＯＤＴ０，ＯＤＴ１）の伝播経路の負荷によるディレイとを同等にし易くなり、これにより、アクセスストローブ信号に必要なクロック同期のタイミングマージンを充足し易くなる。要するに、先の述べた通り、一つのアクセスストローブ信号用のパッドはクロック信号の差動対の数分だけ配置されており、配線トポロジからも明らかなように、半導体チップ２が出力するクロック信号１本の負荷は１個のＤＤＲ３−ＳＤＲＡＭの１個のクロック入力端子に対応され、半導体チップ２が出力するアクセスストローブ信号１本の負荷もクロック負荷と同様に１個のＤＤＲ３−ＳＤＲＡＭの１個のアクセスストローブ入力端子に対応される。これにより、アクセスストローブ信号に必要なクロック同期のタイミングマージンを充足し易くなる。

〔２〕前述の通り、前記データ及びデータストローブ信号用パッドの配列ＤＡＴＡ０〜ＤＡＴＡ３は前記コマンド・アドレス信号用パッドの配列ＣＭＤ・ＡＤＲよりも前記クロック信号用パッドの配列ＣＬＫ０，ＣＬＫ１の近くに配置されクロック信号用パッドと、データストローブ信号用パッドが近くに配置されるから、モジュールデバイス６の内部においてクロック信号の伝播経路の負荷によるディレイとデータストローブ信号の伝播経路の負荷によるディレイを同等にし易くなり、これにより、データストローブ信号に必要なクロック同期のタイミングマージンを充足し易くなる。要するに、配線トポロジからも明らかなように、半導体チップ２が出力するクロック信号１本の負荷は１個のＤＤＲ３−ＳＤＲＡＭの１個のクロック入力端子に対応され、半導体チップ２のデータ系信号１本の負荷もクロック負荷と同様に１個のＤＤＲ３−ＳＤＲＡＭの１個のデータ系端子に対応されるからである。

〔３〕上記半導体デバイスについて説明したのと同様に、アクセスストローブ信号用パッドを介して出力される信号のビット時間は前記クロック信号用パッドから出力されるクロック信号のサイクル時間と同じである。コマンド・アドレス信号用パッドを介して出力される信号のビット時間は前述のように前記クロック信号用パッドから出力されるクロック信号のサイクル時間の２倍である。アクセスストローブ信号に対して必要なタイミング制約を満足させれば、コマンド・アドレス信号用パッドを介して出力される信号に対しては厳しいタイミング制約を課すことを要しない。その意味で、コマンド・アドレス信号用パッドはクロック信号パッドからは離れた位置にあっても支障ない。

〔４〕上記半導体デバイスについて説明したのと同様に、ＣＫ０，ＣＫ０＃に代表されるクロック信号用パッド及びＣＳ０に代表されるアクセスストローブ信号用パッドの夫々は、同一信号機能毎に２個設けられる。前記コマンド・アドレス信号用パッドは、信号毎に１個設けられている。クロック信号用パッド及びアクセスストローブ信号用パッドの夫々が、同一信号機能毎に同じ数である２個ずつ設けられることにより、１本のアクセスストローブ信号の伝播経路の負荷によるディレイを１本のクロック信号の伝播経路の負荷によるディレイと同等にすることが著しく容易になり、クロック信号との関係においてアクセスストローブ信号に対して厳しいタイミング制約を満足させることが容易になる。コマンド・アドレス信号用パッドを介して出力される信号に対してはクロック系と同様の厳しいタイミング制約は必要ない。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、半導体チップ若しくは半導体コントローラにおけるメモリインタフェース用のデータ系端子群は４バイトのデータに対応するものに限定されず、例えば８バイト対応であてもよい。また、本発明の半導体装置が制御対象にするクロック同期型メモリがＤＤＲ３−ＳＤＲＡＭに限定されず、ＤＤＲ２−ＳＤＲＡＭ、あるいはシンクロナスＳＲＡＭ等、その他の記憶形式のメモリであってもよい。半導体装置のパッケージはＢＧＡに限定されずＱＦＰ等であってもよい。同様にモジュールデバイスの外部接続端子形態もＢＧＡに限定されず適宜変更可能である。パッケージ基板、モジュール基板の配線層数は上記説明に限定されず適宜変更可能である。モジュールデバイスに搭載する半導体メモリはＪＥＤＥＣ準拠のパッケージされたメモリに限定されず、ベアチップであってもよい。

図１は半導体チップにおけるパッドのうち特にクロック信号に同期してメモリをアクセス制御するためのメモリ制御用パッド（メモリ制御用コントローラ端子）の配置を例示する平面図である。 図２は本発明に係る半導体装置の一例を示す平面図である。 図３は本発明に係る半導体装置の一例を示す裏面図である。 図４は本発明に係る半導体装置の一例を示す断面図である。 図５はメモリアクセス制御用パッドに接続する内部回路の一例を示すブロック図である。 図６はパッケージのランドの配列を例示する平面図である。 図７はパッケージのＬ１配線層におけるクロック系配線ＬＣＬＫ０、ＬＣＬＫ１、アクセスストローブ系配線ＬＣＴＲＬ０，ＬＣＴＲＬ１、データ系配線ＬＤＡＴＡ１，ＬＤＡＴＡ２のパターンを例示する平面図である。 図８はパッケージのＬ４配線層におけるクロック信号用ランドの配列ＭＣＬＫ０，ＭＣＬＫ１、アクセスストローブ信号用ランドの配列ＭＣＴＲＬ０，ＭＣＴＲＬ１のパターンを例示する平面図である。 図９は半導体装置１とＤＤＲ３−ＳＤＲＡＭとの接続形態を模式的に例示する平面図である。 図１０は半導体装置１とＤＤＲ３−ＳＤＲＡＭ４，５との間でインタフェースされる信号の基本的なタイミング関係を例示するタイミング図である。 図１１はアドレス・コマンド信号のビット時間を１クロックサイクルとする場合のライト動作タイミングを例示するタイミングチャートである。 図１２はアドレス・コマンド信号のビット時間を２クロックサイクルとする場合のライト動作タイミングを例示するタイミングチャートである。 図１３はアドレス・コマンド信号のビット時間を１クロックサイクルとする場合のリード動作タイミングを例示するタイミングチャートである。 図１４はアドレス・コマンド信号のビット時間を２クロックサイクルとする場合のリード動作タイミングを例示するタイミングチャートである。 図１５は本発明に係るモジュールデバイスの一例を示す平面図である。 図１６は本発明に係るモジュールデバイスの一例を示す裏面図である。 図１７は本発明に係るモジュールデバイスの一例を示す断面図である。 図１８はマザーボードの断面構造の詳細を例示する断面図である。 図１９はモジュール基板のＬ１配線層におけるクロック系配線ＬＣＬＫ、アクセスストローブ系配線ＬＣＴＲＬ、データ系配線ＬＤＡＴＡが夫々機能毎に塊って等長化し易くなっている様子を例示する平面図である。 図２０は半導体装置１とＤＤＲ３−ＳＤＲＡＭ４，５とを接続するクロック系配線トポロジを例示する構成図である。 図２１は半導体装置１とＤＤＲ３−ＳＤＲＡＭ４，５とを接続するデータ系配線トポロジを例示する構成図である。 図２２は半導体装置１とＤＤＲ３−ＳＤＲＡＭ４，５とを接続するアクセスストローブ系配線トポロジを例示する構成図である。 図２３は半導体装置１とＤＤＲ３−ＳＤＲＡＭ４，５とを接続するコマンド・アドレス系配線トポロジを例示する構成図である。

符号の説明

１…半導体装置
２…半導体チップ
３…配線基板
４，５ ＤＤＲ３−ＳＤＲＡＭ
２０…電極（パッド）
３０…電極（リード）
３１…電極（ランド）
３２…パターン
３３…ビア（スルーホール）
４０…バンプ（接続要素）
３２_Ｌ１，３２＿Ｌ２，３２＿Ｌ３，３２＿Ｌ４…４層の配線層
３３＿ＢＶ…ブラインドビア
３３＿ＴＨ…スルーホール
ＣＭＤ・ＡＤＲ…コマンド・アドレス信号用パッド（コマンド・アドレス用コントローラ端子）の配列
ＤＡＴＡ０，ＤＡＴＡ１，ＤＡＴＡ２，ＤＡＴＡ３…データ信号用パッド（データ用コントローラ端子）及びデータストローブ信号用パッド（データストローブ用コントローラ端子）の配列
ＣＬＫ０，ＣＬＫ１…クロック信号用パッド（クロック用コントローラ端子）の配列
ＣＴＲＬ０，ＣＴＲＬ１…アクセスストローブ信号用パッド（アクセスストローブ用コントローラ端子）の配列
ＤＱ１＿１〜ＤＱ１＿８…第２バイトのデータ入出力パッド
ＤＭ１…第２バイトのデータマスク信号出力パッド
ＤＱＳ１とＤＱＳ１＃…第２バイトのデータストローブ信号とその反転信号
ＣＫ０…クロックの出力パッド
ＣＫ０＃…反転クロックの出力パッド
ＣＳ０…チップセレクト信号の出力パッドパッド
ＣＫＥ０…クロックイネーブル信号の出力パッド
ＯＤＴ０…オンダイターミネーション信号の出力パッド
５０…バッファ回路
６０…メモリコントローラ（ＭＣＮＴ）
６１…タイミング同期化回路（ＰＨＹ）
MＣＭＤ・MＡＤＲ…コマンド・アドレス信号用ランドの配列
MＤＡＴＡ０，MＤＡＴＡ１，MＤＡＴＡ２，MＤＡＴＡ３…データ信号用ランド及びデータストローブ信号用ランドの配列
MＣＬＫ０，MＣＬＫ１…クロック信号用ランドの配列
MＣＴＲＬ０，MＣＴＲＬ１…アクセスストローブ信号用ランドの配列
８０，８１…クロック系のランドＭＣＬＫ０，ＭＣＬＫ１とＤＤＲ３−ＳＤＲＡＭ４，５のクロック端子とを接続するボード上の差動クロック配線
８２，８３…アクセスストローブ系のランドＭＣＴＲＬ０，ＭＣＴＲＬ１とＤＤＲ３−ＳＤＲＡＭ４，５のアクセスストローブ系端子とを接続するボード上のコントロール配線
８４，８５…データ系のランドＭＤＡＴＡ０〜ＭＤＡＴＡ３とＤＤＲ３−ＳＤＲＡＭ４，５のデータ系端子とを接続するボード上のデータ系配線
８６…コマンド・アドレス系のランドＭＣＭＤ／ＭＡＤＲとＤＤＲ３−ＳＤＲＡＭ４，５のコマンド・アドレス系端子とを接続するボード上のコマンド・アドレス系配線
６…モジュールデバイス
７…モジュール基板
９０_Ｌ１，９０＿Ｌ２，９０＿Ｌ３，９０＿Ｌ４，９０＿Ｌ５，９０＿Ｌ６…６層の配線層

Claims (20)

1. 一面、前記一面に形成された複数のボンディングリード、前記一面とは反対側の他面、及び前記他面に形成された複数のランドを有する配線基板と、
   主面、前記主面に形成された回路素子、及び前記主面に形成され、前記回路素子と電気的に接続された複数のパッドを有し、前記配線基板の前記一面上に搭載された半導体チップと、
   前記半導体チップの前記複数のパッドと前記配線基板の前記複数のボンディングリードとをそれぞれ電気的に接続する複数の接続部材と、を含み、
   前記複数のパッドは、クロック信号に同期してメモリをアクセス制御するためのメモリ制御用パッドとして、クロック信号用パッド、データ信号用パッド、データストローブ信号用パッド、コマンド・アドレス信号用パッド、及びアクセスストローブ信号用パッドを含み、
   前記アクセスストローブ信号用パッドは前記コマンド・アドレス信号用パッドよりも前記クロック信号用パッドの近くに配置されている、半導体装置。
2. 前記データ信号用パッド、データストローブ信号用パッドは前記コマンド・アドレス信号用パッドよりも前記クロック信号用パッドの近くに配置されている、請求項１記載の半導体装置。
3. アクセスストローブ信号用パッドを介して出力される信号のビット時間は前記クロック信号用パッドから出力されるクロック信号のサイクル時間と同じであり、
   コマンド・アドレス信号用パッドを介して出力される信号のビット時間は前記クロック信号用パッドから出力されるクロック信号のサイクル時間の２倍分時間である、請求項１記載の半導体装置。
4. 前記メモリはシンクロナスＤＲＡＭである、請求項３記載の半導体装置。
5. 前記メモリ制御用パッドは、ｎ（ｎは２以上の整数）個のメモリチップにより構成される１階層のメモリ装置が接続可能とされ、前記アクセスストローブ信号用パッドは同一信号機能毎にｎ個設けられている、請求項１記載の半導体装置。
6. 前記クロック信号用パッド及びアクセスストローブ信号用パッドの夫々は、同一信号機能毎にｍ（ｍは２以上の整数）個設けられ、
   前記コマンド・アドレス信号用パッドは、信号毎に１個設けられている、請求項１記載の半導体装置。
7. 前記半導体チップは平面形状が四角形をなし、当該四角形の第１の辺の中央部に前記クロック信号用パッドが配置され、その両側にデータ信号用パッド、及びデータストローブ信号用パッドが配置される、請求項１記載の半導体装置。
8. 前記四角形における前記第１の辺に隣接する第２の辺に前記コマンド・アドレス信号用パッドが配置される、請求項７記載の半導体装置。
9. 前記配線基板のランドは、前記クロック信号用パッドに前記接続要素を介して接続するクロック信号用ランド、前記データ信号用パッドに前記接続要素を介して接続するデータ信号用ランド、前記データストローブ信号用パッドに前記接続要素を介して接続するデータストローブ信号用ランド、前記コマンド・アドレス信号用パッドに前記接続要素を介して接続するコマンド・アドレス信号用ランド、及び前記アクセスストローブ信号用パッドに前記接続要素を介して接続するアクセスストローブ信号用ランドを含み、
   前記アクセスストローブ信号用ランドは前記コマンド・アドレス信号用ランドよりも前記クロック信号用ランドの近くに配置されている、請求項２記載の半導体装置。
10. 前記データ信号用ランド、データストローブ信号用ランドは前記コマンド・アドレス信号用ランドよりも前記クロック信号用ランドの近くに配置されている、請求項９記載の半導体装置。
11. 前記配線基板は平面形状が四角形をなし、当該四角形の第１の辺の中央部に前記クロック信号用ランドが配置され、その両側にデータ信号用ランド、及びデータストローブ信号用ランドが配置される、請求項１０記載の半導体装置。
12. 前記四角形における前記第１の辺に隣接する第２の辺に前記コマンド・アドレス信号用ランドが配置される、請求項１１記載の半導体装置。
13. モジュール基板に、クロック信号に同期動作され1階層のメモリ装置を構成するｎ（ｎは２以上の整数）個の半導体メモリと、前記半導体メモリをアクセス制御可能な半導体コントローラと、が搭載されたモジュールデバイスであって、
    前記半導体コントローラは、前記半導体メモリをアクセス制御するためのメモリ制御用外部端子として、クロック信号の出力に用いられるクロック用コントローラ端子、データ信号の入出力に用いられるデータ用コントローラ端子、データストローブ信号の入出力に用いられるデータストローブ用コントローラ端子、コマンド・アドレス信号の出力に用いられるコマンド・アドレス用コントローラ端子、及びアクセスストローブ信号の出力に用いられるアクセスストローブ用コントローラ端子を含み、
    前記アクセスストローブ用コントローラ端子は前記コマンド・アドレス用コントローラ端子よりも前記クロック信号用コントローラ端子の近くに配置されている、モジュールデバイス。
14. 前記アクセスストローブ信号は、所定のメモリ制御用信号の有効性を示す信号である、請求項１３記載のモジュールデバイス。
15. 前記データ用コントローラ端子及びデータストローブ用コントローラ端子は前記コマンド・アドレス用コントローラ端子よりも前記クロック用コントローラ端子の近くに配置されている、請求項１３記載のモジュールデバイス。
16. 前記半導体メモリはシンクロナスＤＲＡＭであり、
    前記半導体コントローラは、前記アクセスストローブ用コントローラ端子から出力する信号のビット時間を前記クロック用コントローラ端子から出力するクロック信号のサイクル時間と同じ時間とし、前記コマンド・アドレス用コントローラ端子から出力する信号のビット時間を前記クロック信号の２倍分時間とする、請求項１３記載のモジュールデバイス。
17. 前記アクセスストローブ用コントローラ端子は対応する信号毎にｎ個設けられている、請求項１３記載のモジュールデバイス。
18. 前記クロック用コントローラ端子及びアクセスストローブ用コントローラ端子の夫々は、同一信号機能毎にｎ個設けられ、
    前記コマンド・アドレス用コントローラ端子は、信号毎に１個設けられている、請求項１３記載のモジュールデバイス。
19. 前記半導体メモリは平面形状が四角形をなし、当該四角形の第１の辺の中央部に前記クロック用コントローラ端子が配置され、その両側にデータ用コントローラ端子、及びデータストローブ用コントローラ端子が配置される、請求項１３記載のモジュールデバイス。
20. 前記四角形における前記第１の辺に隣接する第２の辺に前記コマンド・アドレス用コントローラ端子が配置される、請求項１９記載のモジュールデバイス。

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