JP2014078281A - メモリモジュールおよびそのレイアウト方法 - Google Patents
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Abstract
する。
【解決手段】複数のDRAMと、データを入力する2つのコネクタと、該2つのコネク
タに入力されたデータをリドライブして前記複数のDRAMへ供給するバッファデバイス
とが基板上に搭載されており、
前記バッファデバイスは前記2つのコネクタが両側に置かれる前記基板の中央付近に配
置され、各コネクタからのデータを逆側に配置されたDRAMへ供給する。
【選択図】図1
Description
ローラからDRAMまでの配線長に対し、大容量品では一度にドライブを行うDRAMの
負荷容量が大きすぎて高速にドライブできないという問題があり、メモリシステムの大容
量品の高速化に歯止めがかかっており、メモリモジュールの大容量、高速化に新たな技術
が求められている。
JEDECと称する)では、大容量・高速化のために、LR−DIMM(Load Reduce Du
al Inline Memory Module)という方式についての議論が行われている。LR−DIMM
は従来のDDR−SDRAM(Double Data Rate Synchronous Dynamic Random Access M
emory)を搭載したRDIMM(Registered Dual Inline Memory Module)のコネクタP
in配置を踏襲している。
3−Reg.DIMM等と呼ぶ。又、以降DDR3−SDRAMのことを単にDRAMと
略す。
標準外形の他に、VLP(Very Low Profile)−RDIMMなる18.75mm高さの標
準外形のRDIMMがある。
スが少なく、又、基板内の配線スペースも少ないことから新方式のLR−DIMMにおい
て、LP−RDIMMとは異なった高度な高密度配線技術が必要となる。
DIMMについて簡単に説明を行う。以降DDR3−RDIMMをRDIMMと略す。
を見た平面図である。RDIMMは、PCB(Printed Circuit Board)である基板1上
に、DRAM10〜27と、レジスタ(バッファデバイス)28、コネクタ2〜6、終端
抵抗7及び8が設けられたものである。
ブを行う機能を有するものであり、図8に示す例では1つ設けられた例が示されているが
、2つ設けられることもある。基板1の両端に設けられた終端抵抗7及び8は、リドライ
ブされたレジスタ28の信号の終端を担う。
構造、及び、I/O構成にて決定される。図8に示される例は、I/O×4構成のDRA
Mが18個搭載され、レジスタ28が1搭載された、DIMM I/O×72構成の1R
ank RDIMMである。
号)1本で制御されることを示す。2本のCS信号で制御される場合、2Rankとなる
。4本のCS信号で制御される場合は4Rankとなる。
に説明を行う。RDIMMのコネクタは240Pinを有する。基板を第1面から見て左
端のPinを1pinとして右端に向かって120pin、第2面の1pinの裏となる
Pinが240pinとなっている。
ロール信号およびクロック部(CA部)となるコネクタ6、その他、図示していないVS
S、VDD、VTT、VREFDQ,VREFCAに大別できる。
Q[31:0]、CB[7:0]及び図示されていないData Strobe信号(D
QS)DQS[3:0]、DQS[12:9]、DQS8及びDQS17のTrue/B
arがあり、併せて20本の計60本の信号がある。
、DQ[63:32]の32本、図示されていないDQS[7:4]、DQS[16:1
3]のTrue/Barがあり、併せて16本の計48本がある。左右合計108本のD
Q及びDQS信号がある。CA信号はA[15:0]、BA[2:0]、#RAS、#C
AS、#WE、CKE[1:0]、ODT[1:0]、#CS[n:0](n=3or7
)、CLK、#CLK、Parity_in、#RESETの計29+4or8本の信号
がある。DQの並びは基板の表側の左端をDQ0として右端に向かってDQ63まで推移
してゆく。基板中央付近のコネクタ6の左側付近にCB[7:0]がある。
傍)に位置し、その両側にDRAM10〜27が配置されている。DRAMは左右で数が
不均等であり、特に左側にはECC(Error Check Correct)の為のCB[7:0]を受
け取るDRAM14及び23が基板中央部に配置されている。又、DRAMが受け取るD
Qは、コネクタ2〜5のDQの推移に合わせて左からDQの若い順に割振られてゆく。
A信号の配線構造について説明する。
される。出力された信号30及び31はDRAMをデイジーチェイン(通称:Fly-by)し
ながら各DRAMを数珠繋ぎに伝送して終端抵抗7、8を介して終端電位(VTT:図示
なし)に終端される。
クタ2,3と4,5と各DRAM10〜27との間には双方向のDQ信号33〜41が伝
送している。DQ信号33〜41は、DQが双方向の高速I/Oインターフェースである
。ここで、DQ信号33はDQ8本+DQS2本+/DQS2本の接続状況を示す(/は
反転入力を示す)。
はDQ[3:0]、DQS0及び/DQS0が接続され、DRAM19にはDQ「7:4
」、DQS9及び/DQS9が接続されている。DQ信号34〜41についても同様に4
本のDQ+1本のDQS+1本の/DQSがそれぞれ接続されてゆく。
本がDRAMに接続されている。コネクタ4及び5からはDQ群33で示すDQ32本+
DQS8本及び/DQS8本がDRAM接続されている。RDIMMの配線構造の概略は
上記の通りである。
(b)のそれぞれは、VLPタイプのLR−DIMMを第1面、第1面と反対側となる第
2面から見た平面図である。
るLRバッファを搭載しており、システムからのDQ信号をリドライブすることにより大
容量DIMMを高速にドライブすることを目的としている。図11に示すLR−DIMM
はI/O×4構成の積層DRAMを搭載した2Rank DIMMである。
DIMMはDQ及びCAをリドライブするLRバッファ69及び70を有している。LR
−DIMMにおいてLRバッファはそのPKG構造の制限により、一度に108本のDQ
及びDQS信号を入力することができない。
入力可能な構成となっている。CA信号は各LRバッファは全信号入力可能となっている
。LRバッファ69、70は、リドライブした信号を、入力に対して1対1の関係で出力
する。図11ではLRバッファが基板1の左右の位置に表裏に1個ずつ搭載され、その周
りに18個のDRAM51〜68が搭載されている。
参照してCA信号の配線構造について説明する。
ァ69に入力される。これによりLRバッファ69及び70に到達するCA信号にタイミ
ングずれが生じる。
を数珠繋ぎに伝送して終端抵抗7ないし8にて終端電位(VTT:図示なし)に終端され
る。図12には、LRバッファ69及び70から出力されたCA信号72及び73がDR
AMを伝送する様子が示されている。
M51&60→51&61→62→53&63→54&64→55を経て終端抵抗8で終
端される。同様に、LRバッファ70を通ったCA信号72も一旦基板1の端まで行き、
折り返してDRAM59&68→58&67→57→56&66→65を経て終端抵抗7
で終端される。DRAM51〜68の接続の状況から見て分かるようにCA信号72及び
73の負荷が距離と共に均一ではない。
QS信号を伝送するインターフェース74及び75は、RDIMM同様、双方向の高速I
/Oインターフェースである。RDIMMとは異なり、コネクタからのDQ及びDQS信
号74及び75は直接DRAMへは接続されず、一旦LRバッファ69及び70を介し、
各DRAMへ4本のDQ、1本のDQS及び1本の/DQSずつ分配される。
9]、DQS8及びDQS17はLRバッファ69へ入力され、DQ[32:63]及び
DQS[7:4]、DQS[16:13]はLRバッファ70に入力される。コネクタ2
及び3からはDQ群74で示すDQ40本+DQS10本及び/DQS10本がLRバッ
ファ69に接続されている。コネクタ4及び5からはDQ群75で示すDQ32本+DQ
S8本及び/DQS8本がLRバッファ70接続されている。
配線が長い場合、一般的に遠端のDRAMで発生するリングバックが大きくなることが知
られており、これも伝送品質の信頼性を下げる要因となりえる。
荷の不連続は実行特性インピーダンス(元々配線が持つ特性インピーダンスZoに配線上
に配置される容量性負荷の影響を考慮したインピーダンス。一般的に容量性の負荷により
配線自体が持つインピーダンスよりも値が低下することが知られている。)の不連続にも
なり、伝送品質の信頼性を下げる要因となりえる。
一般的にこの位置はコネクタから引き上げてくるCA配線やLRバッファのCAの出力信
号及びDQの出力信号等の配線が混み合う場所である。表層にはDRAM配置の為のPa
dや受動部品等が配置されるために配線スペースはなく、一般的にバス形態である左記信
号は表層を通ることが出来ないため、内層を通る。又、内層を走るCA信号は最終的に終
端抵抗へと到達する為にTVH(Thru Via Hole)ないしBVH(Blind Via Hole)を介
し一旦表層へ到ることとなる。
配線が混雑する場所にTVH及びBVHは多く配置されるべきではないが、LR−DIM
Mでは、まさに配線が混雑する場所に終端抵抗が配置されている。狭間隔での配線の混雑
は一般的にクロストークの影響を受けることが知られている為、伝送品質向上の為には配
線の混雑は避けるべきである。
はLRバッファの配置の関係上、伝送品質の向上の為に配線構造を変えようとしても図1
2で示したような負荷が不連続となる配線構造しか選べない。
雑する。図12及び図13から明らかなようにLR−DIMMではLRバッファの出力周
辺のCAの入出力信号のバスの行き来、及び、放射状に広がるDQの入出力信号の影響で
配線が非常に混雑する。配線の混雑は上記で述べた通り、避けるべきである。
−DIMM、およびその新規の配線方法を提案するものである。
、該2つのコネクタに入力されたデータをリドライブして前記複数のDRAMへ供給する
バッファデバイスとが基板上に搭載されており、
前記バッファデバイスは前記2つのコネクタが両側に置かれる前記基板の中央付近に配
置され、各コネクタからのデータを逆側に配置されたDRAMへ供給することを特徴とす
る。
[12:9]、DQS8及びDQS17及び/DQS[3:0]、DQS[12:9]、
DQS8及びDQS17とDQ[63:32]、DQS[7:4]、DQS[16:13
]及び/DQS[7:4]、DQS[16:13]をそれぞれ2個のバッファデバイスで
入力を分担することとしてもよい。
[12:9]、DQS8及びDQS17及び/DQS[3:0]、DQS[12:9]、
DQS8及びDQS17とDQ[63:32]、DQS[7:4]、DQS[16:13
]及び/DQS[7:4]、DQS[16:13]を1個のバッファデバイスで入出力を
担うこととしてもよい。
:4]、DQS[16:13]及び/DQS[7:4]、DQS[16:13]を受ける
DRAM、バッファデバイスの右側にDQ[31:0]、CB[7:0]、DQS[3:
0]、DQS[12:9]、DQS8及びDQS17及び/DQS[3:0]、DQS[
12:9]、DQS8及びDQS17を受けるDRAMが配置されていることとしてもよ
い。
:4]、DQS[16:13]及び/DQS[7:4]、DQS[16:13]を受ける
DRAM、バッファデバイスの背面とその右側にDQ[31:0]、CB[7:0]、D
QS[3:0]、DQS[12:9]、DQS8及びDQS17及び/DQS[3:0]
、DQS[12:9]、DQS8及びDQS17を受けるDRAMが配置されていること
としてもよい。
2つのコネクタと、該2つのコネクタに入力されたデータをリドライブして前記複数のD
RAMへ供給するバッファデバイスとが基板上に搭載されたメモリモジュールのレイアウ
ト方法であって、
前記バッファデバイスを前記2つのコネクタが両側に置かれる前記基板の中央付近に配
置し、各コネクタからのデータを逆側に配置されたDRAMへ供給するように配線するこ
とを特徴とする。
[第一の実施例]
図1(a),(b)のそれぞれは、本発明によるLR−DIMM方式のVLPタイプの
LR−DIMMの第一の実施例を第1面、第1面と反対側となる第2面を見た平面図、図
2および図3はその配線構造を示す図である。
バッファ99,100、コネクタ212〜216、終端抵抗217及び218が設けられ
たものである。
。この時、第1面に設けられるLRバッファ99は、出力が基板211の第1面から見て
右側へ出力される。
側へ出力されている。結果、表裏のLRバッファ99,100の出力の向きは表裏でそれ
ぞれ左右を向くように配置されている。LRバッファ99,100は、出力の一部が表裏
でオーバラップしている。
DQS10本がLRバッファ99に接続されている。コネクタ214及び215からはD
Q群105で示すDQ32本+DQS8本及び/DQS8本がLRバッファ100接続さ
れている。本実施例では下記のような効果がある。
は基板211の中央付近で表裏のLRバッファ99,100にごく短い距離で入力される
。LRバッファ99に入力されたCA信号は基板211の第1面から見て右側のDRAM
85〜89、94〜98を経て終端抵抗218で終端される。LRバッファ100に入力
されたCA信号は、基板を第1面から見て左側のDRAM84〜81、93〜90を経て
終端抵抗7で終端される。
一定配分の負荷とする配置を実現できる。
向が左右で被ることが無いこと、CA信号の配線の折り返し等がないこと、コネクタから
のDQの入力信号とCAの出力信号が被ることがないことなどから配線の引き回しを容易
に行うことができ、配線の混雑をさけることができる。
られる)
図2に示すCA信号の構造に示す通り、本実施例によればLRバッファのCA信号の出
力の配線構造を単純化出来る。又、図8に示した例や図1に示される本実施例のようなD
RAMの配置の場合、レジスタ28、LRバッファ99,100から出力されたCA信号
は、TVHないしBVH等で第1面のみのDRAMを接続するバスと第2面のDRAMの
みを接続するバスとに2分岐するレイアウトが可能となる。このような配線構造をY−ト
ポロジーと呼ぶこともあるが、上記のようなことから本実施例ではFly−by及びY−
トポロジーという配線構造の選択が可能となる。
のLRバッファ99に入力される基板211の左側のDQ[31:0]、CB[7:0]
、DQS[3:0]、DQS[12:9]、DQS8、DQS17、/DQS[3:0]
、/DQS[12:9]、/DQS8、/DQS17の計60本を基板211の右側へ出
力することと、第1面のLRバッファ100に入力される基板211の右側のDQ[32
:63]、DQS[7:4]、DQS[16:13]、/DQS[7:4]、/DQS[
16:13]の計48本の出力を基板211の左側に出力することにある。
、第1面から見て“基板左側”のDQは“基板左側”のDRAMへ接続され、“基板右側
”のDQは“基板右側”に接続される。
Qは“基板右側”のDRAM85〜89、94〜98へ接続され、基板右側のコネクタ2
14、215からのDQは“基板左側“のDRAM84〜81、93〜90に接続される
。
9に入力されるDQ60本に対し、LRバッファ100から出力されるDQの本数は基板
右側から入力されたDQ48本である。逆に基板右側ではコネクタ214、215からL
Rバッファ100に入力されるDQ48本に対し、LRバッファ99から出力されるDQ
の本数は基板右側から入力されたDQ60本である。これは基板211の左右で配線され
るバスの数が左右で同じであることを意味し、配線密度が均一化され、配線スペースの有
効活用が行われていることを示す。図8に示した例では、基板左側から得られたDQ配線
を基板左側に展開すると入力60本+出力60本=計120本の配線を引き回すことにな
る。逆に右側では96本の配線の引き回しが行われることになり、配線密度が不均一とな
る。
ッファの出力周辺の配線の混雑を避け、CA配線構造の単純化を行うことが出来、結果、
配線密集の影響を大きく受けるクロストーク等の影響を最小限に抑えることになり、高速
化へのマージン確保に繋がるものと考えられる。(従来技術のLR−DIMMはDQ信号
及びDQS信号の高速化を狙い、LRバッファをコネクタ近くに配置した狙いがあるが、
副作用の影響を考えた場合、CA信号及びDQ信号のトータルとしての伝送品質の信頼性
は低くなるものと考えられる。)
[第二の実施例]
図4(a),(b)のそれぞれは、本発明によるLR−DIMM方式のVLPタイプの
LR−DIMMの第二の実施例を第1面、第1面と反対側となる第2面を見た平面図ある
。
LRバッファ110は第一の実施例で使用しているPKGサイズより大きい為、一度に1
08本のDQ及びDQS信号が入力可能である。本実施例によれば、LRバッファ110
にはDQ[63:0]、DQS[17:0]及び/DQS[17:0]が入力され、基板
の表面から見てLRバッファ110の右側にDQ[31:0]、CB[7:0]、DQS
[3:0]、DQS[12:9]、DQS8及びDQS17及び/DQS[3:0]、D
QS[12:9]、DQS8及びDQS17を出力し、LRバッファ110の左側にDQ
[63:32]、DQS[7:4]、DQS[16:13]及び/DQS[7:4]、D
QS[16:13]を出力することが考えられる。ここでLRバッファ110は第1面に
搭載されていてもよいし、第2面に搭載されていてもよい。
[第三の実施例]
図5(a),(b)のそれぞれは、本発明によるLR−DIMM方式のVLPタイプの
LR−DIMMの第三の実施例を第1面、第1面と反対側となる第2面を見た平面図ある
。
た例である。LRバッファ111の出力のDQの結線は第二の実施例を引き継いでいるが
、変わっていても良い。ここでLRバッファ111は第1面に搭載されていてもよいし、
第2面に搭載されていてもよい。
[第四の実施例]
図6(a),(b)のそれぞれは、本発明によるLR−DIMM方式のLPタイプのL
R−DIMMの第四の実施例を第1面、第1面と反対側となる第2面を見た平面図ある。
ッファ112及び113が第1面に縦に並置され、複数のDRAM114も同様に2列に
並置されている。本実施例においても、第一の実施例のように、いずれかのLRバッファ
がコネクタ(不図示)からのDQ[31:0]、CB[7:0]、DQS[3:0]、D
QS[12:9]、DQS8、DQS17及び/DQS[3:0]、/DQS[12:9
]、/DQS8及び/DQS17の入力を受け、それを基板の第1面の右側のDRAMへ
、コネクタからDQ[63:32]、DQS[7:4]、DQS[16:13]及び/D
QS[7:4]、/DQS[16:13]の入力を受けたLRバッファは基板の表面から
見て左側のDRAMへDQを結線すればよい。
も第2面でも良い。又、1個は第1面に搭載され、もう1個は第2面に搭載されていても
良い。LRバッファは第二の実施例で示した1個のタイプでもよい。
[第五の実施例]
図7(a),(b)のそれぞれは、本発明によるLR−DIMM方式のLPタイプのL
R−DIMMの第五の実施例を第1面、第1面と反対側となる第2面を見た平面図ある。
例で示したDRAM115及び116が配置された場合である。
結線の情報はそのまま引き継いでもよいし、変わってもよい。
212〜15 コネクタ(DQ部)
216 コネクタ(CA部)
217、218 終端抵抗
81〜98、114〜118 DRAM
69、70、99、100、112、113、119 LRバッファ
Claims (10)
- 複数のDRAMと、データを入力する2つのコネクタと、該2つのコネクタに入力された
データをリドライブして前記複数のDRAMへ供給するバッファデバイスとが基板上に搭
載されており、
前記バッファデバイスは前記2つのコネクタが両側に置かれる前記基板の中央付近に配
置され、各コネクタからのデータを逆側に配置されたDRAMへ供給することを特徴とす
るメモリモジュール。 - 請求項1に記載のメモリモジュールにおいて、
バッファデバイスが基板の表裏に2個搭載されていることを特徴とするメモリモジュー
ル。 - 請求項2に記載のメモリモジュールにおいて、
2個のバッファデバイスが基板の略中央に搭載されていることを特徴とするメモリモジ
ュール。 - 請求項1に記載のメモリモジュールにおいて、
バッファデバイスが基板の中央付近に1個搭載されていることを特徴とするメモリモジ
ュール。 - 請求項1ないし請求項4のいずれかに記載のメモリモジュールにおいて、
コネクタからのDQ[31:0]、CB[7:0]、DQS[3:0]、DQS[12
:9]、DQS8及びDQS17及び/DQS[3:0]、DQS[12:9]、DQS
8及びDQS17とDQ[63:32]、DQS[7:4]、DQS[16:13]及び
/DQS[7:4]、DQS[16:13]をそれぞれ2個のバッファデバイスで入力を
分担することを特徴とするメモリモジュール。 - 請求項1ないし請求項4のいずれかに記載のメモリモジュールにおいて、
コネクタからのDQ[31:0]、CB[7:0]、DQS[3:0]、DQS[12
:9]、DQS8及びDQS17及び/DQS[3:0]、DQS[12:9]、DQS
8及びDQS17とDQ[63:32]、DQS[7:4]、DQS[16:13]及び
/DQS[7:4]、DQS[16:13]を1個のバッファデバイスで入出力を担うこ
とを特徴とするメモリモジュール。 - 請求項5または請求項6に記載のメモリモジュールにおいて、
基板の表面から見てバッファデバイスの左側にDQ[63:32]、DQS[7:4]
、DQS[16:13]及び/DQS[7:4]、DQS[16:13]を受けるDRA
M、バッファデバイスの右側にDQ[31:0]、CB[7:0]、DQS[3:0]、
DQS[12:9]、DQS8及びDQS17及び/DQS[3:0]、DQS[12:
9]、DQS8及びDQS17を受けるDRAMが配置されていることを特徴とするモジ
ュール。 - 請求項5または請求項6に記載のメモリモジュールにおいて、
基板の表面から見てバッファデバイスの左側にDQ[63:32]、DQS[7:4]
、DQS[16:13]及び/DQS[7:4]、DQS[16:13]を受けるDRA
M、バッファデバイスの背面とその右側にDQ[31:0]、CB[7:0]、DQS[
3:0]、DQS[12:9]、DQS8及びDQS17及び/DQS[3:0]、DQ
S[12:9]、DQS8及びDQS17を受けるDRAMが配置されていることを特徴
とするモジュール。 - 請求項1ないし請求項8のいずれかに記載のメモリモジュールにおいて、
基板が多層配線基板であることを特徴とするメモリモジュール。 - 複数のDRAMと、データを入力する2つのコネクタと、該2つのコネクタに入力された
データをリドライブして前記複数のDRAMへ供給するバッファデバイスとが基板上に搭
載されたメモリモジュールのレイアウト方法であって、
前記バッファデバイスを前記2つのコネクタが両側に置かれる前記基板の中央付近に配
置し、各コネクタからのデータを逆側に配置されたDRAMへ供給するように配線するこ
とを特徴とするメモリモジュールのレイアウト方法。
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050044305A1 (en) * | 2003-07-08 | 2005-02-24 | Infineon Technologies Ag | Semiconductor memory module |
JP2005141747A (ja) * | 2003-10-31 | 2005-06-02 | Samsung Electronics Co Ltd | 改善されたレジスター配置構造を有するメモリモジュール |
JP2006048690A (ja) * | 2004-07-30 | 2006-02-16 | Internatl Business Mach Corp <Ibm> | バス速度を増倍するためのシステム、方法、およびプログラム |
-
2014
- 2014-02-04 JP JP2014019306A patent/JP2014078281A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050044305A1 (en) * | 2003-07-08 | 2005-02-24 | Infineon Technologies Ag | Semiconductor memory module |
JP2005141747A (ja) * | 2003-10-31 | 2005-06-02 | Samsung Electronics Co Ltd | 改善されたレジスター配置構造を有するメモリモジュール |
JP2006048690A (ja) * | 2004-07-30 | 2006-02-16 | Internatl Business Mach Corp <Ibm> | バス速度を増倍するためのシステム、方法、およびプログラム |
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