JP2005141747A - 改善されたレジスター配置構造を有するメモリモジュール - Google Patents

Abstract

【課題】改善されたレジスター配置構造を有するメモリモジュールを提供する。
【解決手段】表面及び裏面にそれぞれメモリチップ装着するメモリモジュールにおいて、第１レジスター対及び第２レジスター対を備えるメモリモジュールである。第１レジスター対は、メモリモジュールの中央部に配置されてメモリモジュールの表面及び裏面の相互対応する位置に配置される。第２レジスター対は、第１レジスター対に隣接して配置されてメモリモジュールの表面及び裏面の相互対応する位置に配置される。第１レジスター対は、受信された信号を分岐せずに直列に第２レジスター対に伝送する。第１レジスター対及び第２レジスター対は、高さ方向に相互ずらして配置され、出力される一方の信号は、第１レジスター対または第２レジスター対の左側に位置したメモリチップに印加され、他方の信号は第１レジスター対または第２レジスター対の右側に位置したメモリチップに印加される。
【選択図】図５

Description

本発明はメモリモジュールに係り、特にレジスターを備えるメモリモジュールにおいてレジスターを効率的に配置したメモリモジュールに関する。

メモリモジュールは、外部から印加される信号を受信してメモリモジュールに装着されたメモリチップに印加するためにレジスターを備える。レジスターが信号を印加するメモリチップの数が多い場合、多数個のレジスターを装着したメモリモジュールを構成することが一般的である。
このように多数個のレジスターを使用してメモリモジュールを構成すれば、レジスターの各出力ピンが担当せねばならないメモリチップの数が減る。したがって、レジスターからメモリチップに印加される信号の信号忠実度の改善が可能である。

しかし、多数個のレジスターを装着するための空間がメモリモジュールに必要となり、メモリコントローラが多数個のレジスターに信号を印加せねばならないので、メモリコントローラの側面で負荷が増加して、新たな信号忠実度の問題が発生する。
図１は、２個のレジスターを使用した一般的なメモリモジュールを説明する図面である。
図２は、図１のメモリモジュールのレジスターとメモリチップ間の信号連結関係を説明する図面である。

図１を参照すれば、メモリモジュール１００の表面ＲＡＮＫ０にレジスターＲＦが装着され、裏面ＲＡＮＫ１にもレジスターＲＲが装着される。レジスターＲＦ、ＲＲは１：２レジスターである。１：２レジスターは、１個の入力信号をバッファリングして２個の同一信号として出力するレジスターである。
１：２レジスターは、２個の１：１レジスターの役割を代替しうる。したがって、１：２レジスターを使用すれば実装面積及びコストを減らせる。しかし、図１で分かるように、図１の１：２レジスターＲＦ、ＲＲは入出力ピンの数が１：１レジスターより多く、したがって、ピン配線の問題によって２つのレジスターＲＲ、ＲＦをメモリモジュール１００の表面及び裏面に対向する形態で装着することが不可能である。

メモリモジュール１００に印加される信号ＩＮＳがｎビットであれば、ｎビットの信号はレジスターＲＦ、ＲＲにそれぞれ印加される。
レジスターＲＦは、メモリモジュール１００の表面ＲＡＮＫ０のメモリチップＭＬＤ０、ＭＬＵ０とメモリモジュール１００の裏面ＲＡＮＫ１のメモリチップＭＬＤ１、ＭＬＵ１とに信号ＩＮＳを同時に印加する。
ＭＬＤ０、ＭＬＵ０、ＭＬＤ１、ＭＬＵ１は少なくとも１つのメモリチップを備えるバンクを意味しうる。ＭＬＤ０、ＭＬＵ０、ＭＬＤ１、ＭＬＵ１はレジスターＲＦの左側に配置される。

レジスターＲＲは、メモリモジュール１００の表面ＲＡＮＫ０のメモリチップＭＲＤ０、ＭＲＵ０とメモリモジュール１００の裏面ＲＡＮＫ１のメモリチップＭＲＤ１およびＭＲＵ１とに信号ＩＮＳを同時に印加する。
ＭＲＤ０、ＭＲＵ０、ＭＲＤ１、ＭＲＵ１は、少なくとも１つのメモリチップを備えるバンクを意味しうる。ＭＲＤ０、ＭＲＵ０、ＭＲＤ１、ＭＲＵ１は、レジスターＲＲの右側に配置される。

図１には示されていないが、信号ＩＮＳは、メモリモジュール１００のランクをイネーブルさせるランク制御信号（図示せず）を備える。ランク制御信号（図示せず）は対応するランクにのみ印加される。
メモリモジュール１００の表面ＲＡＮＫ０及び裏面ＲＡＮＫ１がそれぞれ第１ランク及び第２ランクを形成する。したがって、メモリモジュール１００の第１ランクをイネーブルさせるランク制御信号（図示せず）は、レジスターＲＦを経てメモリモジュール１００の表面ＲＡＮＫ０のメモリチップＭＬＤ０、ＭＬＵ０に印加され、レジスターＲＲを経てメモリモジュール１００の表面ＲＡＮＫ０のメモリチップＭＲＤ０、ＭＲＵ０に印加される。

メモリモジュール１００の第２ランクをイネーブルさせるランク制御信号（図示せず）は、レジスターＲＦを経てメモリモジュール１００の裏面ＲＡＮＫ１のメモリチップＭＬＤ１、ＭＬＵ１に印加され、レジスターＲＲを経てメモリモジュール１００の裏面ＲＡＮＫ１のメモリチップＭＲＤ１、ＭＲＵ１に印加される。
図１及び２の入出力ピンの数が多い１：２レジスターを使用するメモリモジュール１００、２００は、１：２レジスターのピン配線問題によって２個のレジスターＲＲ、ＲＦに対向する形態でメモリモジュール１００に装着することが不可能であり、相互重ならないように並べて配置して使用する。

したがって、１：２レジスター２つをメモリモジュールに装着させるのに必要な実際の面積は、１：１レジスター４つを２つずつ対向する（Ｂａｃｋ−ｔｏ−ｂａｃｋ）形態で装着するのに必要な面積より、かえって大きくなる。
また、レジスターＲＦ、ＲＲのピン数が増加すれば、各ピンに対する配線が益々複雑になり、これによって追加的な空間が必要となる。したがって、図１及び図２のメモリモジュールで１：２レジスターを利用して得る利点はそれほど大きくない。

図３は、４個のレジスターを使用した一般的なメモリモジュールを説明する図面である。
図４は、図３のメモリモジュールのレジスターとメモリチップ間の信号連結関係を説明する図面である。
図３及び図４のメモリモジュール３００は、図１及び図２の入出力ピン数が多い１：２レジスターＲＦ、ＲＲ２個を使用する代わり、入出力ピン数が少ない４個の１：２レジスターＲＦ１、ＲＲ１、ＲＦ２、ＲＲ２が使われる。

そして、２つのレジスターＲＦ１、ＲＲ１が相互対向するように装着し、２つのレジスターＲＦ２、ＲＲ２が相互対向するように装着する。
また、レジスターＲＦ１、ＲＲ１、ＲＦ２、ＲＲ２の個数増加によってコントローラ４１０からレジスターＲＦ１、ＲＲ１、ＲＦ２、ＲＲ２に印加される信号ＩＮＳの負荷が増加する問題を解決するために、レジスターＲＦ１、ＲＲ１、ＲＦ２、ＲＲ２に印加される信号ＩＮＳを分離する。

すなわち、入力される信号ＩＮＳがｎビットであれば、表面ＲＡＮＫ０のレジスターＲＦ１、ＲＦ２にｍビットの信号ＩＮＳを印加し、裏面ＲＡＮＫ１のレジスターＲＲ１、ＲＲ２に（ｎ−ｍ）ビットの信号ＩＮＳを印加する。それにより、コントローラ４１０からレジスターＲＥ１、ＲＥ２、ＲＲ１、ＲＲ２に印加される信号ＩＮＳの負荷を減らせる。

図３を参照すれば、メモリモジュール３００の表面ＲＡＮＫ０のレジスターＲＦ１に印加されたｍビットの信号ＩＮＳ及びメモリモジュール３００の裏面ＲＡＮＫ１のレジスターＲＲ１に印加された（ｎ−ｍ）ビットの信号ＩＮＳは、メモリチップＭＬＤ０、ＭＬＵ０及びメモリチップＭＬＤ１、ＭＬＵ１に同時に印加される。
したがって、メモリチップＭＬＤ１、ＭＬＵ１及びメモリチップＭＬＤ０、ＭＬＵ０はｎビットの信号ＩＮＳを受信する。

メモリモジュール３００の表面ＲＡＮＫ０のレジスターＲＦ２に印加されたｍビットの信号ＩＮＳ、及びメモリモジュール３００の裏面ＲＡＮＫ１のレジスターＲＲ２に印加された（ｎ−ｍ）ビットの信号ＩＮＳは、メモリチップＭＲＤ０、ＭＲＵ０及びメモリチップＭＲＤ１、ＭＲＵ１に同時に印加される。
したがって、メモリチップＭＲＤ１、ＭＲＵ１及びメモリチップＭＲＤ０、ＭＲＵ０は、ｎビットの信号ＩＮＳを受信する。

図３には示されていないが、信号ＩＮＳは、メモリモジュール３００のランクをイネーブルさせるランク制御信号（図示せず）を備える。ランク制御信号（図示せず）は対応するランクにのみ印加される。
メモリモジュール３００の表面ＲＡＮＫ０及び裏面ＲＡＮＫ１がそれぞれ第１ランク及び第２ランクを形成する。したがって、メモリモジュール３００の第１ランクをイネーブルさせるランク制御信号（図示せず）は、レジスターＲＦ１を経てメモリモジュール３００の表面ＲＡＮＫ０のメモリチップＭＬＤ０、ＭＬＵ０に印加され、レジスターＲＦ２を経てメモリモジュール３００の表面ＲＡＮＫ０のメモリチップＭＲＤ０、ＭＲＵ０に印加される。

メモリモジュール３００の第２ランクをイネーブルさせるランク制御信号（図示せず）は、レジスターＲＲ１を経てメモリモジュール３００の裏面ＲＡＮＫ１のメモリチップＭＬＤ１、ＭＬＵ１に印加され、レジスターＲＲ２を経てメモリモジュール３００の裏面ＲＡＮＫ１のメモリチップＭＲＤ１、ＭＲＵ１に印加される。
メモリモジュール３００の表面ＲＡＮＫ０のレジスターＲＦ２及び裏面ＲＡＮＫ１のレジスターＲＲ２に印加された信号ＩＮＳも、前記の説明と同一方式でメモリチップＭＲＤ０、ＭＲＵ０、ＭＲＤ１、ＭＲＵ１に印加される。
このような方法で図３及び図４に示したメモリモジュール３００は、図１及び図２に示したメモリモジュール１００と同一水準の信号忠実度を維持しつつ図１及び図２のメモリモジュール１００が有するレジスターの装着面積の増加問題を解決しうる。

しかし、図１及び図２に示したメモリモジュール１００及び図３及び図４に示したメモリモジュール３００は、コントローラ２１０、４１０からレジスターＲＦ、ＲＲ、ＲＦ１、ＲＦ２、ＲＲ１、ＲＲ２に印加される信号ＩＮＳがＴ字形態に分岐されるので、相変らず信号忠実度が低下するという問題がある。伝送される信号ＩＮＳが分岐される場合にインピーダンスミスマッチングが発生するためである。

また、図３及び図４のメモリモジュール３００のレジスター装着面積は、図１及び図２のメモリモジュール１００に比べれば減るが、相変らず各レジスターピンの配線のためのレジスター間の空間確保が必要という問題がある。

本発明が解決しようとする技術的課題は、レジスターの装着領域を減らして信号忠実度を向上させる構造を有するメモリモジュールを提供するところにある。

前記の技術的課題を達成するための本発明の実施形態によるメモリモジュールは、表面及び裏面にそれぞれメモリチップを装着するメモリモジュールにおいて第１レジスター対及び第２レジスター対を備える。
第１レジスター対は、前記メモリモジュールの中央部に配置されて前記メモリモジュールの表面及び裏面の相互対応する位置に配置される。第２レジスター対は、前記第１レジスター対に隣接して配置され、前記メモリモジュールの表面及び裏面の相互対応する位置に配置される。

前記第１レジスター対は、受信された信号を前記第２レジスター対に分岐なく伝送する。前記第１レジスター対及び前記第２レジスター対は高さ方向に相互ずれて配置される。
前記第１レジスター対及び前記第２レジスター対は、１つの信号をバッファリングして２つの同一信号を出力するレジスターである。
前記第１レジスター対及び前記第２レジスター対は、出力される一方の信号は前記第１レジスター対または前記第２レジスター対の左側に位置したメモリチップに印加され、他方の信号は前記第１レジスター対または前記第２レジスター対の右側に位置したメモリチップに印加される。

前記第１レジスター対に入力される信号がｎビットである場合、表面のレジスターがｍビット信号を受信すれば、裏面のレジスターは、（ｎ−ｍ）ビットの信号を受信する。前記メモリモジュールはＤＩＭＭ（Ｄｕａｌ Ｉｎ ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）である。
前記の技術的課題を達成するための本発明の他の実施形態によるメモリモジュールは、第１及び第２レジスター、並びに第３及び第４レジスターを備える。

第１及び第２レジスターはメモリモジュールの表面及び裏面の対応する位置に配置される。第３及び第４レジスターは前記第１及び第２レジスターと重ならず、前記メモリモジュールの表面及び裏面の対応する位置に配置される。
前記第１及び第２レジスターは前記第３及び第４レジスターと高さ方向に相互ずらして配置される。前記第１ないし第４レジスターは１つの信号をバッファリングして２つの同一信号を出力するレジスターである。

前記第１ないし第４レジスターはそれぞれ出力される２つの信号が相互反対方向に出力される。
前記第１及び第２レジスターに入力される信号がｎビットである場合、前記第１レジスターがｍビット信号を受信すれば前記第２レジスターは、（ｎ−ｍ）ビットの信号を受信し、前記第３及び第４レジスターに入力される信号がｎビットである場合、前記第３レジスターがｍビット信号を受信すれば前記第４レジスターは、（ｎ−ｍ）ビットの信号を受信する。

前記第１レジスターは受信された信号を前記第３レジスターに分岐なく伝送し、前記第２レジスターは受信された信号を前記第４レジスターに分岐なく伝送する。
前記の技術的課題を達成するための本発明の他の実施形態によるメモリモジュールは、前記メモリモジュールの表面及び裏面の相互対応する位置に配置される第１レジスター対を備え、前記第１レジスター対は前記第１レジスター対を基準にして反対側にそれぞれ配置される複数個の第１半導体バンク間に配置されて、データを前記第１半導体バンクにバッファリングする。前記複数個の第１半導体バンクは、前記第１レジスター対の左側に配置される左側メモリバンク及び前記第１レジスター対の右側に配置される右側メモリバンクを備える。

前記メモリモジュールは、前記メモリモジュールの表面及び裏面の相互対応する位置に配置される第２レジスター対をさらに備え、前記第２レジスター対は、前記第２レジスター対を基準にして反対側にそれぞれ配置される複数個の第２半導体バンク間に配置され、データを前記第２半導体バンクにバッファリングする。

前記の技術的課題を達成するための本発明の他の実施形態によるメモリモジュールは、入力信号をバッファリングして少なくとも１つの半導体バンクに伝送する第１レジスター及び前記入力信号をバッファリングして少なくとも１つの半導体バンクに伝送する第２レジスターを備え、前記入力信号は、前記第１レジスターに印加されて分岐なく同一信号が前記第２レジスターに出力される。

本発明によるメモリモジュールは、レジスター間の信号伝送を分岐なく直列に行うことによって、レジスターを相互上下方向にずらして配置するので、信号忠実度を向上させてメモリモジュール上の空間を確保することができ、したがってメモリチップの追加拡張が可能となって、さらに高容量のメモリモジュールの提供が可能であるという長所がある。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同一参照符号は同一部材を表す。

図５は、本発明の実施形態によるメモリモジュールを説明する図面である。
図６は、図５のメモリモジュールのレジスターとメモリチップ間の信号連結関係を説明する図面である。
図５を参照すれば、表面ＲＡＮＫ０及び裏面ＲＡＮＫ１にそれぞれメモリチップＭＬＤ０、ＭＬＵ０、ＭＬＤ１、ＭＬＵ１、ＭＲＤ０、ＭＲＵ０、ＭＲＤ１、ＭＲＵ１を装着するメモリモジュール５００は、第１レジスター対ＲＦ１、ＲＲ１及び第２レジスター対ＲＦ２、ＲＲ２を備える。

図５のメモリモジュール５００はＤＩＭＭである。ＤＩＭＭはメモリモジュールの両側面にメモリチップが装着されるメモリモジュールである。
第１レジスター対ＲＦ１、ＲＲ１は、メモリモジュール５００の中央部に配置されてメモリモジュール５００の表面ＲＡＮＫ０及び裏面ＲＡＮＫ１の相互対応する位置に配置される。第２レジスター対ＲＦ２、ＲＲ２は、第１レジスター対ＲＦ１、ＲＲ１に隣接して配置され、メモリモジュール５００の表面ＲＡＮＫ０及び裏面ＲＡＮＫ１の相互対応する位置に配置される。

第１レジスター対ＲＦ１、ＲＲ１及び第２レジスター対ＲＦ２、ＲＲ２は、受信される１つの信号をバッファリングして２つの同一信号を出力する１：２レジスターである。
第１レジスター対ＲＦ１及びＲＲ１は、受信された信号ＩＮＳを分岐させずに直列に第２レジスター対ＲＦ２、ＲＲ２に伝送する。
図５で分かるように、第１レジスター対ＲＦ１、ＲＲ１に印加される信号ＩＮＳは分岐されずに第２レジスター対ＲＦ２、ＲＲ２に印加される。このような方法を利用することによって、信号が分岐されることによる信号強度の低下問題を解決でき、信号忠実度を維持しうる。

また、インピーダンスミスマッチングによる抵抗の反射現象を防止しうる。
第１レジスター対ＲＦ１、ＲＲ１及び第２レジスター対ＲＦ２、ＲＲ２は、出力される一方の信号を第１レジスター対ＲＦ１、ＲＲ１または第２レジスター対ＲＦ２、ＲＲ２の左側に位置したメモリチップＭＬＤ０、ＭＬＵ０、ＭＬＤ１、ＭＬＵ１に印加し、他方の信号を第１レジスター対ＲＦ１、ＲＲ１または第２レジスター対ＲＦ２、ＲＲ２の右側に位置したメモリチップＭＲＤ０、ＭＲＵ０、ＭＲＤ１、ＭＲＵ１に印加する。

第１レジスター対ＲＦ１、ＲＲ１のレジスター及び第２レジスター対ＲＦ２、ＲＲ２のレジスターは、１：２レジスターであるので、１つの信号を受信して同一な２つの信号を出力する。この場合、出力される２つの信号は相互反対方向に出力される。
すなわち、レジスターの一方の出力ピン（図示せず）はレジスターの左側に位置したメモリチップＭＬＤ０、ＭＬＵ０、ＭＬＤ１、ＭＬＵ１と連結され、他方の出力ピン（図示せず）はレジスター右側に位置したメモリチップＭＲＤ０、ＭＲＵ０、ＭＲＤ１、ＭＲＵ１と連結される。

図６を参照すれば、第１レジスター対ＲＦ１、ＲＲ１の表面のレジスターＲＦ１は、ｍビットの信号ＩＮＳを受信し、同一な２つのｍビットの信号ＩＮＳをメモリチップＭＬＤ０、ＭＬＤ１及びメモリチップＭＲＤ０、ＭＲＤ１に印加する。
表面のレジスターＲＦ１から出力される２つのｍビット信号ＩＮＳは、メモリモジュール５００の表面ＲＡＮＫ０のメモリチップＭＬＤ０、ＭＲＤ０だけでなく裏面ＲＡＮＫ１のメモリチップＭＬＤ１、ＭＲＤ１にも印加される。

第１レジスター対ＲＦ１、ＲＲ１の裏面のレジスターＲＲ１は、（ｎ−ｍ）ビットの信号ＩＮＳを受信して同一２つの（ｎ−ｍ）ビット信号ＩＮＳをメモリチップＭＬＤ０、ＭＬＤ１及びメモリチップＭＲＤ０、ＭＲＤ１に印加する。
裏面のレジスターＲＲ１から出力される２つの（ｎ−ｍ）ビット信号ＩＮＳは、メモリモジュール５００の裏面ＲＡＮＫ１のメモリチップＭＬＤ１、ＭＲＤ１だけでなく、表面ＲＡＮＫ０のメモリチップＭＬＤ０、ＭＲＤ０にも印加される。

したがって、メモリモジュール５００の表面ＲＡＮＫ０のメモリチップＭＬＤ０、ＭＲＤ０はｎビットの信号ＩＮＳを受信することができ、メモリモジュール５００の裏面ＲＡＮＫ１のメモリチップＭＬＤ１、ＭＲＤ１もｎビットの信号ＩＮＳを受信しうる。
同一方式で、メモリモジュール５００の残りのメモリチップＭＬＵ０、ＭＬＵ１、ＭＲＵ０、ＭＲＵ１もすべてｎビットの信号ＩＮＳを受信しうる。

レジスター等の数が増加するにつれて信号ＩＮＳの負荷が増加するという問題を解決するために、コントローラ６１０から第１レジスター対ＲＦ１、ＲＲ１に入力される信号ＩＮＳがｎビットである場合、第１レジスター対ＲＦ１、ＲＲ１の表面のレジスターＲＦ１がｍビットの信号ＩＮＳを受信すれば、裏面のレジスターＲＲ１は、（ｎ−ｍ）ビットの信号ＩＮＳを受信する。

第１レジスター対ＲＦ１、ＲＲ１の表面のレジスターＲＦ１に印加されたｍビット信号ＩＮＳは、分岐されずに直列に第２レジスター対ＲＦ２、ＲＲ２の表面のレジスターＲＦ２に印加される。第１レジスター対ＲＦ１、ＲＲ１の裏面のレジスターＲＲ１に印加された（ｎ−ｍ）ビットの信号ＩＮＳは、分岐されずに直列に第２レジスター対ＲＦ２、ＲＲ２の裏面のレジスターＲＲ２に印加される。

それにより、第２レジスター対ＲＦ２、ＲＲ２の表面のレジスターＲＦ２は、ｍビットの信号ＩＮＳを受信して同一な２つのｍビットの信号ＩＮＳをメモリチップＭＬＵ０、ＭＬＵ１及びメモリチップＭＲＵ０、ＭＲＵ１に印加する。
第２レジスター対ＲＦ２、ＲＲ２の裏面のレジスターＲＲ２は、（ｎ−ｍ）ビットの信号ＩＮＳを受信して同一な２つの（ｎ−ｍ）ビットの信号ＩＮＳをメモリチップＭＬＵ０、ＭＬＵ１及びメモリチップＭＲＵ０、ＭＲＵ１に印加する。

図５には示されていないが、信号ＩＮＳは、メモリモジュール３００のランクをイネーブルさせるランク制御信号（図示せず）を備える。ランク制御信号（図示せず）は対応するランクにのみ印加される。
メモリモジュール５００の表面ＲＡＮＫ０及び裏面ＲＡＮＫ１がそれぞれ第１ランク及び第２ランクを形成する。したがって、メモリモジュール５００の第１ランクをイネーブルさせるランク制御信号（図示せず）は、分岐されずに直列にレジスターＲＦ１及びレジスターＲＦ２にそれぞれ連結される。

レジスターＲＦ１を経たランク制御信号（図示せず）は、メモリモジュール５００の表面ＲＡＮＫ０のメモリチップＭＬＤ０、ＭＲＤ０に、そして、レジスターＲＦ２を経たランク制御信号（図示せず）は、メモリモジュール５００の表面ＲＡＮＫ０のメモリチップＭＬＵ０、ＭＲＵ０に、それぞれ印加される。
メモリモジュール５００の第２ランクをイネーブルさせるランク制御信号（図示せず）も裏面ＲＡＮＫ１のレジスターＲＲ１、ＲＲ２に印加され、前記の説明と同一方式でメモリチップＭＬＤ１、ＭＬＵ１、ＭＲＤ１、ＭＲＵ１に印加される

このようにレジスターから出力される２つの信号の方向を相互反対になるようにすることによって、メモリモジュール５００上で信号ＩＮＳのルーディングを容易にしうる。
本発明の実施形態によるメモリモジュール５００は、第１レジスター対ＲＦ１、ＲＲ１及び第２レジスター対ＲＦ２、ＲＲ２相互間の信号を伝送するにあたって、信号を分岐せずに直列に伝送することによって信号伝送を容易にし、また第１レジスター対ＲＦ１、ＲＲ１及び第２レジスター対ＲＦ２、ＲＲ２のレジスターとメモリチップＭＬＤ０、ＭＲＤＯ、ＭＬＵ０、ＭＲＵ０、ＭＬＤ１、ＭＲＤ１、ＭＬＵ１、ＭＲＵ１間の信号ＩＮＳ連結をさらに容易にするため、図５に示したように第１レジスター対ＲＦ１、ＲＲ１及び第２レジスター対を上下に相互ずらして配置する。

このような第１レジスター対ＲＦ１、ＲＲ１及び第２レジスター対ＲＦ２、ＲＲ２の配置は、メモリモジュール５００で第１レジスター対ＲＦ１、ＲＲ１及び第２レジスター対ＲＦ２、ＲＲ２の装着面積を縮小させられ、信号忠実度をも向上させられる。
本発明の他の実施形態によるメモリモジュールを図５及び図６を参照して説明する。第１レジスター対を構成するレジスターＲＦ１、ＲＲ１はメモリモジュール５００の表面ＲＡＮＫ０及び裏面ＲＡＮＫ１の相互対応する位置に配置される。第１レジスター対は、第１レジスター対を基準にして反対側にそれぞれ配置される複数個の第１半導体バンクの間に配置され、データを前記第１半導体バンクにバッファリングする。

前記複数個の第１半導体バンクは、前記第１レジスター対のレジスターＲＦ１、ＲＲ１の左側に配置される左側メモリバンクＭＬＤ０、ＭＬＤ１、及び第１レジスター対のレジスターＲＦ１、ＲＲ１の右側に配置される右側メモリバンクＭＲＤ０、ＭＲＤ１を備える。
ここで、メモリバンクＭＬＤ０、ＭＬＤ１、ＭＲＤ０、ＭＲＤ１は、少なくとも１つのメモリチップを備えられる。前記第１レジスター対のレジスターは、左側及び右側メモリバンクＭＬＤ０、ＭＬＤ１、ＭＲＤ０、ＭＲＤ１の間の中央地点または中央付近に配置される。

前記第１レジスター対は、メモリモジュール５００の表面及び裏面の正確に対向する位置に配置されうる。または、第１レジスター対は部分的に対向する位置に配置されうる。図５には、第１レジスター対が部分的に対向する位置に配置されるものとして図示されている。
同一方式で、第２レジスター対を構成するレジスターＲＦ２、ＲＲ２は、メモリモジュール５００の表面ＲＡＮＫ０及び裏面ＲＡＮＫ１の相互対応する位置に配置される。第２レジスター対は、第２レジスター対を基準にして反対側にそれぞれ配置される複数個の第２半導体バンクの間に配置され、データを前記第２半導体バンクにバッファリングする。

前記複数個の第２半導体バンクは、前記第２レジスター対のレジスターＲＦ２、ＲＲ２の左側に配置される左側メモリバンクＭＬＵ０、ＭＬＵ１、及び第２レジスター対のレジスターＲＦ２、ＲＲ２の右側に配置される右側メモリバンクＭＲＵ０、ＭＲＵ１を備える。
ここで、メモリバンクＭＬＵ０、ＭＬＵ１、ＭＲＵ０、ＭＲＵ１は、少なくとも１つのメモリチップを備えられる。前記第２レジスター対のレジスターは、左側及び右側メモリバンクＭＬＵ０、ＭＬＵ１、ＭＲＵ０、ＭＲＵ１の間の中央地点または中央付近に配置される。

前記第２レジスター対は、メモリモジュール５００の表面及び裏面の正確に対向する位置に配置されうる。または、第２レジスター対は、部分的に対向する位置に配置されうる。図５には、第２レジスター対が部分的に対向する位置に配置されるものとして図示されている。
入力信号ＩＮＳが第１レジスター対のレジスターＲＦ１、ＲＲ１を通じ、直列に第２レジスター対のレジスターＲＦ２、ＲＲ２に分岐されずに伝達される。

本発明の他の実施形態で、前記メモリモジュール５００は、左側メモリバンクＭＬＤ０及び右側メモリバンクＭＲＤ０がメモリモジュール５００の表面ＲＡＮＫ０に装着されるＤＩＭＭ構造を有する。
メモリモジュール５００の裏面ＲＡＮＫ１の第１レジスター対のレジスターＲＲ１を基準にして反対側に配置される裏面左側及び裏面右側のメモリバンクＭＬＤ１、ＭＲＤ１の間に、第１レジスター対のレジスターＲＲ１が配置される。第１レジスター対のレジスターＲＲ１は、データを裏面左側及び裏面右側のメモリバンクＭＬＤ１、ＭＲＤ１にバッファリングする。

第１レジスター対のそれぞれのレジスターＲＦ１、ＲＲ１は、１つの信号をバッファリングして２つの同一信号を出力するレジスターである。
第１レジスター対のレジスターＲＦ１、ＲＲ１に入力される信号ＩＮＳがｎビットである場合、表面ＲＡＮＫ０のレジスターＲＦ１がｍビットの信号を受信すれば、裏面ＲＡＮＫ１のレジスターＲＲ１は、（ｎ−ｍ）ビットの信号を受信する。

同様に、メモリモジュール５００は、左側メモリバンクＭＬＵ０及び右側メモリバンクＭＲＵ０がメモリモジュール５００の表面ＲＡＮＫ０に装着されるＤＩＭＭ構造を有する。
メモリモジュール５００の裏面ＲＡＮＫ１の第２レジスター対のレジスターＲＲ２を基準にして反対側に配置される裏面左側及び裏面右側のメモリバンクＭＬＵ１、ＭＲＵ１の間に、第２レジスター対のレジスターＲＲ２が配置される。第２レジスター対のレジスターＲＲ２はデータを裏面左側及び裏面右側のメモリバンクＭＬＵ１、ＭＲＵ１にバッファリングする。

第２レジスター対のレジスターＲＦ２、ＲＲ２に入力される信号ＩＮＳがｎビットである場合、表面ＲＡＮＫ０のレジスターＲＦ２がｍビットの信号を受信すれば、裏面ＲＡＮＫ１のレジスターＲＲ２は、ｎ−ｍビットの信号を受信する。
入力信号ＩＮＳは、第１レジスター対のレジスターＲＦ１、ＲＲ１に印加され、分岐なく同一信号が第２レジスター対のレジスターＲＦ２、ＲＲ２に出力される。

以上のように図面と明細書で最適実施形態が開示された。ここでは特定の用語が使われたが、これは、単に本発明を説明するための目的で使われたものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するためのものではない。したがって、当業者であればこれより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。よって、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想によって決まらなければならない。

本発明は、半導体メモリ装置分野に用いられ、特に複数個のメモリチップを装着するメモリモジュールの製造分野に利用しうる。

２つのレジスターを使用した一般的なメモリモジュールを説明する図面である。 図１のメモリモジュールのレジスターとメモリチップ間の信号連結関係を説明する図面である。 ４つのレジスターを使用した一般的なメモリモジュールを説明する図面である。 図３のメモリモジュールのレジスターとメモリチップ間の信号連結関係を説明する図面である。 本発明の実施形態によるメモリモジュールを説明する図面である。 図５のメモリモジュールのレジスターとメモリチップ間の信号連結関係を説明する図面である。

符号の説明

５００…メモリモジュール
ＩＮＳ…信号
ＭＬＤ０、ＭＬＵ０、ＭＬＤ１、ＭＬＵ１、ＭＲＤ０、ＭＲＵ０、ＭＲＤ１、ＭＲＵ１…メモリチップ
ＲＡＮＫ０…メモリモジュールの表面
ＲＡＮＫ１…メモリモジュールの裏面
ＲＦ１、ＲＲ１…第１レジスター対
ＲＦ２、ＲＲ２…第２レジスター対

Claims (33)

1. 表面及び裏面にそれぞれメモリチップを装着するメモリモジュールにおいて、
   前記メモリモジュールの中央部に配置されて、前記メモリモジュールの表面及び裏面の互いに対応する位置に配置される第１レジスター対と、
   前記第１レジスター対に隣接して配置され、前記メモリモジュールの表面及び裏面の相互対応する位置に配置される第２レジスター対と
   を備え、
   前記第１レジスター対は、
   受信された信号を前記第２レジスター対に分岐なく伝送することを特徴とするメモリモジュール。
2. 前記第１レジスター対及び前記第２レジスター対は、
   高さ方向に相互ずらして配置されることを特徴とする請求項１に記載のメモリモジュール。
3. 前記第１レジスター対及び前記第２レジスター対は、
   １つの信号をバッファリングして２つの同一信号を出力するレジスターであることを特徴とする請求項１に記載のメモリモジュール。
4. 前記第１レジスター対及び前記第２レジスター対は、
   出力される一方の信号は、前記第１レジスター対または前記第２レジスター対の左側に位置したメモリチップに印加され、他方の信号は、前記第１レジスター対または前記第２レジスター対の右側に位置したメモリチップに印加されることを特徴とする請求項３に記載のメモリモジュール。
5. 前記第１レジスター対に入力される信号がｎビットである場合、表面のレジスターがｍビットの信号を受信すれば、裏面のレジスターは、（ｎ−ｍ）ビットの信号を受信することを特徴とする請求項１に記載のメモリモジュール。
6. 前記メモリモジュールは、
   ＤＩＭＭであることを特徴とする請求項１に記載のメモリモジュール。
7. メモリモジュールの表面及び裏面の対応する位置に配置される第１及び第２レジスターと、
   前記第１及び第２レジスターと重ならずに、前記メモリモジュールの表面及び裏面の対応する位置に配置される第３及び第４レジスターと
   を備え、
   前記第１及び第２レジスターは、
   前記第３及び第４レジスターと高さ方向に相互ずれて配置されることを特徴とするメモリモジュール。
8. 前記第１ないし第４レジスターは、
   １つの信号をバッファリングして２つの同一信号を出力するレジスターであることを特徴とする請求項７に記載のメモリモジュール。
9. 前記第１ないし第４レジスターは、それぞれ、
   出力される２つの信号が相互反対方向に出力されることを特徴とする請求項８に記載のメモリモジュール。
10. 前記第１及び第２レジスターに入力される信号がｎビットである場合、前記第１レジスターがｍビットの信号を受信すれば、前記第２レジスターは、（ｎ−ｍ）ビットの信号を受信し、
    前記第３及び第４レジスターに入力される信号がｎビットである場合、前記第３レジスターがｍビットの信号を受信すれば、前記第４レジスターは、（ｎ−ｍ）ビットの信号を受信することを特徴とする請求項７に記載のメモリモジュール。
11. 前記第１レジスターは、受信された信号を前記第３レジスターに分岐なく伝送し、
    前記第２レジスターは、受信された信号を前記第４レジスターに分岐なく伝送することを特徴とする請求項７に記載のメモリモジュール。
12. 前記メモリモジュールは、
    ＤＩＭＭであることを特徴とする請求項７に記載のメモリモジュール。
13. メモリモジュールにおいて、
    前記メモリモジュールの表面及び裏面の相互対応する位置に配置される第１レジスター対を備え、
    前記第１レジスター対は、
    前記第１レジスター対を基準にして反対側にそれぞれ配置される複数個の第１半導体バンク間に配置され、データを前記第１半導体バンクにバッファリングすることを特徴とするメモリモジュール。
14. 前記複数個の第１半導体バンクは、
    前記第１レジスター対の左側に配置される左側メモリバンクと、
    前記第１レジスター対の右側に配置される右側メモリバンクと
    を備えることを特徴とする請求項１３に記載のメモリモジュール。
15. 前記メモリモジュールは、
    前記左側メモリバンク及び前記右側メモリバンクが前記メモリモジュールの表面に装着されるＤＩＭＭであり、
    前記メモリモジュールの裏面の前記第１レジスター対を基準にして反対側に配置される裏面左側及び裏面右側のメモリバンク間に前記第１レジスター対が配置され、前記第１レジスター対は、データを前記裏面左側及び裏面右側メモリバンクにバッファリングすることを特徴とする請求項１４に記載のメモリモジュール。
16. 前記第１レジスター対は、
    前記左側及び右側メモリバンク間の中央地点または中央付近に配置されることを特徴とする請求項１４に記載のメモリモジュール
17. 前記第１レジスター対は、
    前記メモリモジュールの表面及び裏面の正確に対向する位置に配置されることを特徴とする請求項１３に記載のメモリモジュール。
18. 前記第１レジスター対のそれぞれのレジスターは、
    １つの信号をバッファリングして２つの同一信号を出力するレジスターであることを特徴とする請求項１３に記載のメモリモジュール。
19. 前記第１レジスター対に入力される信号がｎビットである場合、表面のレジスターがｍビットの信号を受信すれば、裏面のレジスターは、（ｎ−ｍ）ビットの信号を受信することを特徴とする請求項１３に記載のメモリモジュール。
20. 前記メモリモジュールの表面及び裏面の相互対応する位置に配置される第２レジスター対をさらに備え、
    前記第２レジスター対は、
    前記第２レジスター対を基準にして反対側にそれぞれ配置される複数個の第２半導体バンクの間に配置され、データを前記第２半導体バンクにバッファリングすることを特徴とする請求項１３に記載のメモリモジュール。
21. 前記複数個の第２半導体バンクは、
    前記第２レジスター対の左側に配置される左側メモリバンクと、
    前記第２レジスター対の右側に配置される右側メモリバンクと
    を備えることを特徴とする請求項２０に記載のメモリモジュール。
22. 前記メモリモジュールは、
    前記左側メモリバンク及び前記右側メモリバンクが前記メモリモジュールの表面に装着されるＤＩＭＭであり、
    前記メモリモジュールの裏面の前記第２レジスター対を基準にして反対側に配置される裏面左側及び裏面右側メモリバンク間に前記第２レジスター対が配置され、前記第２レジスター対はデータを前記裏面左側及び裏面右側メモリバンクにバッファリングすることを特徴とする請求項２１に記載のメモリモジュール。
23. 前記第２レジスター対は、
    前記左側及び右側メモリバンク間の中央地点または中央付近に配置されることを特徴とする請求項２１に記載のメモリモジュール
24. 入力信号が前記第１レジスター対を通じて直列に前記第２レジスター対に分岐されずに伝達されることを特徴とする請求項２０に記載のメモリモジュール。
25. 前記第２レジスター対は、
    前記メモリモジュールの表面及び裏面の正確に対向する位置に配置されることを特徴とする請求項２０に記載のメモリモジュール。
26. 前記第２レジスター対のそれぞれのレジスターは、
    １つの信号をバッファリングして２つの同一信号を出力するレジスターであることを特徴とする請求項２０に記載のメモリモジュール。
27. 前記第２レジスター対に入力される信号がｎビットである場合、表面のレジスターがｍビットの信号を受信すれば、裏面のレジスターは、（ｎ−ｍ）ビットの信号を受信することを特徴とする請求項２０に記載のメモリモジュール。
28. 入力信号をバッファリングして少なくとも１つの半導体バンクに伝送する第１レジスターと、
    前記入力信号をバッファリングして少なくとも１つの半導体バンクに伝送する第２レジスターと
    を備え、
    前記入力信号は、前記第１レジスターに印加されて分岐なく同一信号が前記第２レジスターに出力されることを特徴とするメモリモジュール。
29. 前記メモリモジュールの表面に配置される前記第１レジスター及び前記メモリモジュールの裏面に配置されるもう１つのレジスターを備える第１レジスター対と、
    前記メモリモジュールの表面に配置される前記第２レジスター及び前記メモリモジュールの裏面に配置されるもう１つのレジスターを備える第２レジスター対と
    をさらに備え、
    前記入力信号は、前記第１レジスター対に印加されて分岐なく同一信号が前記第２レジスター対に出力されることを特徴とする請求項２８に記載のメモリモジュール。
30. 前記第１レジスター対は、前記メモリモジュールの表面及び裏面の正確に対向する位置に配置され、
    前記第２レジスター対は、前記メモリモジュールの表面及び裏面の正確に対向する位置に配置されることを特徴とする請求項２９に記載のメモリモジュール。
31. 前記メモリモジュールは、
    前記メモリモジュールの表面及び裏面に配置される半導体バンクにデータをバッファリングする前記第１及び第２レジスター対を備えるＤＩＭＭであることを特徴とする請求項２８に記載のメモリモジュール。
32. 前記第１及び第２レジスター対のそれぞれのレジスターは、
    １つの信号をバッファリングして２つの同一信号を出力するレジスターであることを特徴とする請求項２８に記載のメモリモジュール。
33. 前記第１レジスターは、前記入力信号をバッファリングして前記第１レジスターの左側及び右側に配置されるメモリバンクに伝達し、前記第２レジスターは、前記入力信号をバッファリングして前記第２レジスターの左側及び右側に配置されるメモリバンクに伝達することを特徴とする請求項２８に記載のメモリモジュール。
    
    

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