KR20050041531A

KR20050041531A - 개선된 레지스터 배치 구조를 가지는 메모리 모듈

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Publication number: KR20050041531A
Application number: KR1020030076734A
Authority: KR
Inventors: 박광수; 조정현; 소병세; 이정준; 윤영; 김광섭
Original assignee: 삼성전자주식회사
Priority date: 2003-10-31
Filing date: 2003-10-31
Publication date: 2005-05-04
Also published as: US7818488B2; KR100574951B1; JP4949617B2; US20050097264A1; JP2005141747A

Abstract

개선된 레지스터 배치 구조를 가지는 메모리 모듈이 개시된다. 본 발명의 실시예에 따른 메모리 모듈은, 앞면과 뒷면에 각각 메모리 칩들을 장착하는 메모리 모듈에 있어서 제 1 레지스터 쌍 및 제 2 레지스터 쌍을 구비한다. 제 1 레지스터 쌍은 상기 메모리 모듈의 중앙부에 배치되며 상기 메모리 모듈의 앞면과 뒷면의 서로 대응되는 위치에 배치된다. 제 2 레지스터 쌍은 상기 제 1 레지스터 쌍에 인접하여 배치되며 상기 메모리 모듈의 앞면과 뒷면의 서로 대응되는 위치에 배치된다. 상기 제 1 레지스터 쌍은 수신된 신호를 상기 제 2 레지스터 쌍으로 데이지 체인(Daisy-Chain) 방법을 이용하여 전송한다. 상기 제 1 레지스터 쌍 및 상기 제 2 레지스터 쌍은 높이 방향으로 서로 엇갈리게 배치된다. 상기 제 1 레지스터 쌍 및 상기 제 2 레지스터 쌍은 출력되는 하나의 신호는 상기 제 1 레지스터 쌍 또는 상기 제 2 레지스터 쌍의 좌측에 위치한 메모리 칩들로 인가되고 나머지 하나의 신호는 상기 제 1 레지스터 쌍 또는 상기 제 2 레지스터 쌍의 우측에 위치한 메모리 칩들로 인가된다. 본 발명에 따른 메모리 모듈은 레지스터들 사이의 신호 전송을 데이지 체인 방법을 이용하고 레지스터들을 서로 상하방향으로 엇갈리게 배치함으로써 신호 충실도를 향상시키고 메모리 모듈상의 공간을 확보할 수 있으며 따라서 메모리 칩의 추가 확장이 가능하여 더욱 고용량의 메모리 모듈 제공이 가능한 장점이 있다.

Description

개선된 레지스터 배치 구조를 가지는 메모리 모듈{Memory module having improved register architecture}

본 발명은 메모리 모듈에 관한 것으로서, 특히 레지스터를 구비하는 메모리 모듈에 있어서 레지스터를 효율적으로 배치한 메모리 모듈에 관한 것이다.

메모리 모듈은 외부에서 인가되는 신호들을 수신하여 메모리 모듈에 장착된 메모리 칩들로 인가하기 위하여 레지스터를 구비한다. 레지스터가 신호를 인가할 메모리 칩의 개수가 많은 경우, 다수 개의 레지스터를 장착한 메모리 모듈을 구성하는 것이 일반적이다.

이와 같이 다수 개의 레지스터를 사용하여 메모리 모듈을 구성하면 레지스터의 각 출력 핀들이 담당해야 할 메모리 칩들의 수가 줄어든다. 따라서 레지스터에서 메모리 칩들로 인가되는 신호의 신호 충실도(Signal Integrity)의 개선이 가능하다.

그러나, 다수 개의 레지스터를 장착하기 위한 공간이 메모리 모듈에 필요하게 되고 메모리 컨트롤러가 다수개의 레지스터로 신호를 인가해야 하므로 메모리 컨트롤러 측면에서 부하(Loading)가 증가되고 새로운 신호 충실도(Signal Integrity) 문제가 발생된다.

도 1은 2 개의 레지스터를 사용한 일반적인 메모리 모듈을 설명하는 도면이다.

도 2는 도 1의 메모리 모듈의 레지스터와 메모리 칩들 사이의 신호 연결관계를 설명하는 도면이다.

도 1을 참조하면, 메모리 모듈(100)의 앞면(RANK0)에 레지스터(RF)가 장착되고 뒷면(RANK1)에도 레지스터(RR)가 장착된다. 레지스터(RF, RR)들은 1:2 레지스터이다. 1:2 레지스터는 1개의 입력 신호를 버퍼링(Buffering)하여 2 개의 동일한 신호로서 출력하는 레지스터이다.

1:2 레지스터는 2 개의 1:1 레지스터의 역할을 대체할 수 있다. 따라서, 1:2 레지스터를 사용하면 실장 면적과 비용을 줄일 수 있다. 그러나, 도 1에서 알 수 있듯이 도 1의 1:2 레지스터(RF, RR)는 입출력 핀의 수가 1:1 레지스터보다 많으며 따라서 핀 배선의 문제로 인해 두 개의 레지스터(RR, RF)를 메모리 모듈(100)의 앞면과 뒷면에 마주보는 형태로 장착하는 것이 불가능하다.

메모리 모듈(100)로 인가되는 신호(INS)가 n 비트라면 n 비트의 신호는 레지스터들(RF, RR)로 각각 인가된다.

레지스터(RF)는 메모리 모듈(100)의 앞면(RANK0)의 메모리 칩들(MLD0, MLU0)과 메모리 모듈(100)의 뒷면(RANK1)의 메모리 칩들(MLD1, MLU1)에 신호(INS)를 동시에 인가한다.

레지스터(RR)는 메모리 모듈(100)의 앞면(RANK0)의 메모리 칩들(MRD0, MRU0)과 메모리 모듈(100)의 뒷면(RANK1)의 메모리 칩들(MRD1, MRU1)에 신호(INS)를 동시에 인가한다.

도 1에는 도시되지 아니하였으나, 신호(INS)는 메모리 모듈(100)의 랭크를 인에이블 시키는 랭크 제어 신호(미도시)들을 구비한다. 랭크 제어 신호(미도시)는 대응되는 랭크로만 인가된다.

메모리 모듈(100)의 앞면(RANK0)과 뒷면(RANK1)이 각각 제 1 랭크와 제 2 랭크를 형성한다. 따라서 메모리 모듈(100)의 제 1 랭크를 인에이블시키는 랭크 제어 신호(미도시)는 레지스터(RF)를 거쳐 메모리 모듈(100)의 앞면(RANK0)의 메모리 칩들(MLD0, MLU0)로 인가되고 레지스터(RR)를 거쳐 메모리 모듈(100)의 앞면(RANK0)의 메모리 칩들(MRD0, MRU0)로 인가된다.

메모리 모듈(100)의 제 2 랭크를 인에이블시키는 랭크 제어 신호(미도시)는 레지스터(RF)를 거쳐 메모리 모듈(100)의 뒷면(RANK1)의 메모리 칩들(MLD1, MLU1)로 인가되고 레지스터(RR)를 거쳐 메모리 모듈(100)의 뒷면(RANK1)의 메모리 칩들(MRD1, MRU1)로 인가된다.

도 1 및 2의 입출력 핀의 수가 많은 1:2 레지스터를 사용하는 메모리 모듈(100, 200)은 1:2 레지스터의 핀 배선 문제로 인해 2 개의 레지스터(RR, RF)를 마주보는 형태로 메모리 모듈(100)에 장착하는 것이 불가능하여 서로 겹치지 않도록 나란히 배치하여 사용한다.

따라서, 1:2 레지스터 두 개를 메모리 모듈에 장착시키는 데 필요한 실제 면적은 1:1 레지스터 4 개를 2 개씩 마주보는(Back-to-back) 형태로 장착하는 데 필요한 면적보다 오히려 커지게 된다.

또한, 레지스터(RF, RR)의 핀 수가 증가되면 각 핀들에 대한 배선이 점점 어려워지고 이로 인해 추가적인 공간이 필요하게 된다. 따라서 도 1 및 도 2의 메모리 모듈에서 1:2 레지스터를 이용해서 얻는 이점은 그다지 크지 않다.

도 3은 4 개의 레지스터를 사용한 일반적인 메모리 모듈을 설명하는 도면이다.

도 4는 도 3의 메모리 모듈의 레지스터와 메모리 칩들 사이의 신호 연결관계를 설명하는 도면이다.

도 3 및 도 4의 메모리 모듈(300, 400)은 도 1 및 도 2의 입출력 핀 수가 많은 1:2 레지스터(RF, RR) 2 개를 사용하는 대신 입출력 핀 수가 적은 4 개의 1:2 레지스터(RF1, RR1, RF2, RR2)들이 사용된다.

그리고, 두 개의 레지스터들(RF1, RR1)이 서로 마주보도록(Back-to-back) 장착하고 두 개의 레지스터들(RF2, RR2)이 서로 마주보도록(Back-to-back) 장착한다.

또한, 레지스터(RF1, RR1, RF2, RR2)의 개수 증가로 인하여 컨트롤러(410)에서 레지스터(RF1, RR1, RF2, RR2)로 인가되는 신호(INS)의 부하(Loading)가 증가되는 문제를 해결하기 위하여, 레지스터(RF1, RR1, RF2, RR2)로 인가되는 신호(INS)를 분리한다.

즉, 입력되는 신호(INS)가 n비트라면 앞면(RANK0)의 레지스터(RF1,RF2)로 m 비트의 신호(INS)를 인가하고 뒷면(RANK1)의 레지스터(RR1, RR2)로 n-m 비트의 신호(INS)를 인가한다. 그러면 컨트롤러(410)로부터 레지스터(RE1, RE2, RR1, RR2)로 인가되는 신호(INS)의 부하(Loading)를 줄일 수 있다.

도 3을 참조하면, 메모리 모듈(300)의 앞면(RANK0)의 레지스터(RF1)로 인가된 m 비트의 신호(INS)와 메모리 모듈(300)의 뒷면(RANK1)의 레지스터(RR1)로 인가된 n-m 비트의 신호(INS)는 메모리 칩들(MLD0, MLU0)과 메모리 칩들(MLD1, MLU1)로 동시에 인가된다.

따라서, 메모리 칩들(MLD1, MLU1) 및 메모리 칩들(MLD0, MLU0)은 n 비트의 신호(INS)를 수신한다.

도 3에는 도시되지 아니하였으나, 신호(INS)는 메모리 모듈(300)의 랭크를 인에이블 시키는 랭크 제어 신호(미도시)들을 구비한다. 랭크 제어 신호(미도시)는 대응되는 랭크로만 인가된다.

메모리 모듈(300)의 앞면(RANK0)과 뒷면(RANK1)이 각각 제 1 랭크와 제 2 랭크를 형성한다. 따라서 메모리 모듈(300)의 제 1 랭크를 인에이블시키는 랭크 제어 신호(미도시)는 레지스터(RF1)를 거쳐 메모리 모듈(300)의 앞면(RANK0)의 메모리 칩들(MLD0, MLU0)로 인가되고 레지스터(RF2)를 거쳐 메모리 모듈(300)의 앞면(RANK0)의 메모리 칩들(MRD0, MRU0)로 인가된다.

메모리 모듈(300)의 제 2 랭크를 인에이블시키는 랭크 제어 신호(미도시)는 레지스터(RR1)를 거쳐 메모리 모듈(300)의 뒷면(RANK1)의 메모리 칩들(MLD1, MLU1)로 인가되고 레지스터(RR2)를 거쳐 메모리 모듈(300)의 뒷면(RANK1)의 메모리 칩들(MRD1, MRU1)로 인가된다.

메모리 모듈(300)의 앞면(RANK0)의 레지스터(RF2) 및 뒷면(RANK1)의 레지스터(RR2)로 인가된 신호(INS)도 앞서 설명된 것과 동일한 방식으로 메모리 칩들(MRD0, MRU0, MRD1, MRU1)로 인가된다.

이와 같은 방법으로 도 3 및 도 4에 도시된 메모리 모듈(300, 400)은 도 1 및 도 2에 도시된 메모리 모듈(100, 200)과 동일한 수준의 신호 충실도(Signal Integrity)를 유지하면서도 도 1 및 도 2의 메모리 모듈(100, 200)이 가지는 레지스터의 장착 면적 증가 문제를 해결할 수 있다.

그러나, 도 1 및 도 2에 도시된 메모리 모듈(100, 200)과 도 3 및 도 4에 도시된 메모리 모듈(300, 400)은 컨트롤러(210, 410)로부터 레지스터들(RF, RR, RF1, RF2, RR1, RR2)로 인가되는 신호(INS)가 T 자 형태로 분기되므로 여전히 신호 충실도(Signal Integrity)가 감소되는 문제가 있다. 전송되는 신호(INS)가 분기되는 경우 임피던스 미스매칭(impedance mismatching)이 발생되기 때문이다.

또한, 도 3 및 도 4의 메모리 모듈(300, 400)의 레지스터 장착 면적은 도 1 및 도 2의 메모리 모듈(100, 200)에 비해서는 줄어들지만 여전히 각 레지스터 핀들의 배선을 위한 레지스터들 사이의 공간 확보가 필요한 문제가 있다.

본 발명이 이루고자하는 기술적 과제는 레지스터의 장착 영역을 줄이고 신호 충실도를 증가시키는 구조를 가지는 메모리 모듈을 제공하는데 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 메모리 모듈은, 앞면과 뒷면에 각각 메모리 칩들을 장착하는 메모리 모듈에 있어서 제 1 레지스터 쌍 및 제 2 레지스터 쌍을 구비한다.

제 1 레지스터 쌍은 상기 메모리 모듈의 중앙부에 배치되며 상기 메모리 모듈의 앞면과 뒷면의 서로 대응되는 위치에 배치된다. 제 2 레지스터 쌍은 상기 제 1 레지스터 쌍에 인접하여 배치되며 상기 메모리 모듈의 앞면과 뒷면의 서로 대응되는 위치에 배치된다.

상기 제 1 레지스터 쌍은 수신된 신호를 상기 제 2 레지스터 쌍으로 데이지 체인(Daisy-Chain) 방법을 이용하여 전송한다. 상기 제 1 레지스터 쌍 및 상기 제 2 레지스터 쌍은 높이 방향으로 서로 엇갈리게 배치된다.

상기 제 1 레지스터 쌍 및 상기 제 2 레지스터 쌍은 하나의 신호를 버퍼링(buffering) 하여 두 개의 동일한 신호를 출력하는 레지스터이다.

상기 제 1 레지스터 쌍 및 상기 제 2 레지스터 쌍은 출력되는 하나의 신호는 상기 제 1 레지스터 쌍 또는 상기 제 2 레지스터 쌍의 좌측에 위치한 메모리 칩들로 인가되고 나머지 하나의 신호는 상기 제 1 레지스터 쌍 또는 상기 제 2 레지스터 쌍의 우측에 위치한 메모리 칩들로 인가된다.

상기 제 1 레지스터 쌍으로 입력되는 신호가 n 비트인 경우, 앞면의 레지스터가 m 비트 신호를 수신하면 뒷면의 레지스터는 n-m 비트 신호를 수신한다. 상기 메모리 모듈은 DIMM(Dual In line Memory Module) 이다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 멤모리 모듈은 제 1 및 제 2 레지스터들 및 제 3 및 제 4 레지스터들을 구비한다.

제 1 및 제 2 레지스터들은 메모리 모듈의 앞면과 뒷면의 대응되는 위치에 배치된다. 제 3 및 제 4 레지스터들은 상기 제 1 및 제 2 레지스터들과 겹치지 아니하며 상기 메모리 모듈의 앞면과 뒷면의 대응되는 위치에 배치된다.

상기 제 1 및 제 2 레지스터들은 상기 제 3 및 제 4 레지스터들과 높이 방향으로 서로 엇갈리게 배치된다. 상기 제 1 내지 제 4 레지스터들은 하나의 신호를 버퍼링(buffering) 하여 두 개의 동일한 신호를 출력하는 레지스터이다.

상기 제 1 내지 제 4 레지스터들은 각각 출력되는 두 개의 신호들이 서로 반대방향으로 출력된다.

상기 제 1 및 제 2 레지스터들로 입력되는 신호가 n 비트인 경우, 상기 제 1 레지스터가 m 비트 신호를 수신하면 상기 제 2 레지스터는 n-m 비트 신호를 수신하고, 상기 제 3 및 제 4 레지스터들로 입력되는 신호가 n 비트인 경우, 상기 제 3 레지스터가 m 비트 신호를 수신하면 상기 제 4 레지스터는 n-m 비트 신호를 수신한다.

상기 제 1 레지스터는 수신된 신호를 상기 제 3 레지스터로 데이지 체인(Daisy-Chain) 방법을 이용하여 전송하고, 상기 제 2 레지스터는 수신된 신호를 상기 제 4 레지스터로 데이지 체인(Daisy-Chin) 방법을 이용하여 전송한다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 메모리 모듈은 제 1 및 제 2 앞면 레지스터들 및 제 1 및 제 2 뒷면 레지스터들을 구비한다.

제 1 및 제 2 앞면 레지스터들은 메모리 모듈의 앞면에 장착되며 외부에서 수신되는 신호를 데이지 체인(Daisy-Chain) 방법을 이용하여 전송한다. 제 1 및 제 2 뒷면 레지스터들은 상기 메모리 모듈의 뒷면에 장착되며 외부에서 수신되는 신호를 데이지 체인(Daisy-Chain) 방법을 이용하여 전송한다.

상기 제 1 뒷면 레지스터는 상기 제 1 앞면 레지스터의 마주보는 위치에 장착되고, 상기 제 2 뒷면 레지스터는 상기 제 2 뒷면 레지스터의 마주보는 위치에 장착된다.

상기 제 1 및 제 2 앞면 레지스터들 및 상기 제 1 및 제 2 뒷면 레지스터들은 하나의 신호를 버퍼링(buffering) 하여 두 개의 동일한 신호를 출력하는 레지스터이다.

상기 제 1 및 제 2 앞면 레지스터들은 상기 메모리 모듈의 앞면 중앙부에 배치되며 출력되는 두 개의 신호들이 서로 반대방향으로 출력되고, 상기 제 1 및 제 2 뒷면 레지스터들은 상기 메모리 모듈의 뒷면 중앙부에 배치되며 출력되는 두 개의 신호들이 서로 반대방향으로 출력된다.

상기 메모리 모듈로 인가되는 신호가 n 비트인 경우, 상기 제 1 앞면 레지스터가 m 비트 신호를 수신하면 상기 제 1 뒷면 레지스터는 n-m 비트 신호를 수신한다.

상기 제 1 및 제 2 앞면 레지스터들은 상기 메모리 모듈의 앞면에 높이 방향으로 서로 엇갈리게 배치되고, 상기 제 1 및 제 2 뒷면 레지스터들은 상기 메모리 모듈의 뒷면에 높이 방향으로 서로 엇갈리게 배치된다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 5는 본 발명의 실시예에 따른 메모리 모듈을 설명하는 도면이다.

도 6은 도 5의 메모리 모듈의 레지스터와 메모리 칩들 사이의 신호 연결관계를 설명하는 도면이다.

도 5를 참조하면, 앞면(RANK0)과 뒷면(RANK1)에 각각 메모리 칩(MLD0, MLU0, MLD1, MLU1, MRD0, MRU0, MRD1, MRU1)들을 장착하는 메모리 모듈(500)은 제 1 레지스터 쌍(RF1, RR1) 및 제 2 레지스터 쌍(RF2, RR2)을 구비한다.

도 5의 메모리 모듈(500)은 DIMM(Dual In line Memory Module) 이다. DIMM은 메모리 모듈의 양쪽 면에 메모리 칩들이 장착되는 메모리 모듈이다.

제 1 레지스터 쌍(RF1, RR1)은 메모리 모듈(500)의 중앙부에 배치되며 메모리 모듈(500)의 앞면(RANK0)과 뒷면(RANK1)의 서로 대응되는 위치에 배치된다. 제 2 레지스터 쌍(RF2, RR2)은 제 1 레지스터 쌍(RF1, RR1)에 인접하여 배치되며 메모리 모듈(500)의 앞면(RANK0)과 뒷면(RANK1)의 서로 대응되는 위치에 배치된다.

제 1 레지스터 쌍(RF1, RR1) 및 제 2 레지스터 쌍(RF2, RR2)은 수신되는 하나의 신호를 버퍼링(buffering) 하여 두 개의 동일한 신호를 출력하는 1 : 2 레지스터이다.

제 1 레지스터 쌍(RF1, RR1)은 수신된 신호(INS)를 제 2 레지스터 쌍(RF2, RR2)으로 데이지 체인(Daisy-Chain) 방법을 이용하여 전송한다. 데이지 체인 방법은 신호를 분기시키지 아니하고 직렬로 전송하는 방법이다.

도 5에서 알 수 있듯이 제 1 레지스터 쌍(RF1, RR1)으로 인가되는 신호(INS)는 분기되지 않고 제 2 레지스터 쌍(RF2, RR2)으로 인가된다. 데이지 체인 방법을 이용함으로써 신호가 분기됨으로 인하여 신호 세기가 감소하는 문제를 해결할 수 있고 신호 충실도(signal integrity)를 유지할 수 있다.

또한 임피던스 미스매칭(Impedance Mismatching)으로 인한 저항의 반사(Ring-back) 현상 등을 방지할 수 있다.

제 1 레지스터 쌍(RF1, RR1) 및 제 2 레지스터 쌍(RF2, RR2)은 출력되는 하나의 신호를 제 1 레지스터 쌍(RF1, RR1) 또는 제 2 레지스터 쌍(RF2, RR2)의 좌측에 위치한 메모리 칩들(MLD0, MLU0, MLD1, MLU1)로 인가하고 나머지 하나의 신호를 제 1 레지스터 쌍(RF1, RR1) 또는 제 2 레지스터 쌍(RF2, RR2)의 우측에 위치한 메모리 칩들(MRD0, MRU0, MRD1, MRU1)로 인가한다.

제 1 레지스터 쌍(RF1, RR1)의 레지스터들 및 제 2 레지스터 쌍(RF2, RR2)의 레지스터들은 1:2 레지스터이므로 하나의 신호를 수신하여 동일한 두 개의 신호를 출력한다. 이 경우 출력되는 두 개의 신호는 서로 반대방향으로 출력된다.

즉, 레지스터의 1 개의 출력 핀(미도시)은 레지스터 왼쪽에 위치한 메모리 칩들(MLD0, MLU0, MLD1, MLU1)과 연결되고 나머지 1 개의 출력 핀(미도시)은 레지스터 오른쪽에 위치한 메모리 칩들(MRD0, MRU0, MRD1, MRU1)과 연결된다.

도 6을 참조하면, 제 1 레지스터 쌍(RF1, RR1)의 앞면 레지스터(RF1)는 m 비트의 신호(INS)를 수신하여 동일한 두 개의 m 비트 신호(INS)를 메모리 칩들(MLD0, MLD1) 및 메모리 칩들(MRD0, MRD1)로 인가한다.

앞면 레지스터(RF1)에서 출력되는 두 개의 m 비트 신호(INS)는 메모리 모듈(500)의 앞면(RANK0)의 메모리 칩들(MLD0, MRD0) 뿐만 아니라 뒷면(RANK1)의 메모리 칩들(MLD1, MRD1)로도 인가된다.

제 1 레지스터 쌍(RF1, RR1)의 뒷면 레지스터(RR1)는 n-m 비트의 신호(INS)를 수신하여 동일한 두 개의 n-m 비트 신호(INS)를 메모리 칩들(MLD0, MLD1) 및 메모리 칩들(MRD0, MRD1)로 인가한다.

뒷면 레지스터(RR1)에서 출력되는 두 개의 n-m 비트 신호(INS)는 메모리 모듈(500)의 뒷면(RANK1)의 메모리 칩들(MLD1, MRD1) 뿐만 아니라 앞면(RANK0)의 메모리 칩들(MLD0, MRD0)로도 인가된다.

따라서, 메모리 모듈(500)의 앞면(RANK0)의 메모리 칩들(MLD0, MRD0)은 n 비트의 신호(INS)를 수신할 수 있고 메모리 모듈(500)의 뒷면(RANK1)의 메모리 칩들(MLD1, MRD1)도 n 비트의 신호(INS)를 수신할 수 있다.

마찬가지로 방식으로 메모리 모듈(500)의 나머지 메모리 칩들(MLU0, MLU1, MRU0, MRU1)도 모두 n 비트의 신호(INS)를 수신할 수 있다.

레지스터들의 개수가 증가됨으로 인하여 신호(INS)의 부하(loading)가 증가되는 문제를 해결하기 위하여, 컨트롤러(610)로부터 제 1 레지스터 쌍(RF1, RR1)으로 입력되는 신호(INS)가 n 비트인 경우, 제 1 레지스터 쌍(RF1, RR1)의 앞면의 레지스터(RF1)가 m 비트 신호(INS)를 수신하면 뒷면의 레지스터(RR1)는 n-m 비트 신호(INS)를 수신한다.

제 1 레지스터 쌍(RF1, RR1)의 앞면 레지스터(RF1)로 인가된 m 비트 신호(INS)는 데이지 체인 방법에 의해서 제 2 레지스터 쌍(RF2, RR2)의 앞면 레지스터(RF2)로 인가된다. 제 1 레지스터 쌍(RF1, RR1)의 뒷면 레지스터(RR1)로 인가된 n-m 비트 신호(INS)는 데이지 체인 방법에 의해서 제 2 레지스터 쌍(RF2, RR2)의 뒷면 레지스터(RR2)로 인가된다.

그러면, 제 2 레지스터 쌍(RF2, RR2)의 앞면 레지스터(RF2)는 m 비트의 신호(INS)를 수신하여 동일한 두 개의 m 비트 신호(INS)를 메모리 칩들(MLU0, MLU1) 및 메모리 칩들(MRU0, MRU1)로 인가한다.

제 2 레지스터 쌍(RF2, RR2)의 뒷면 레지스터(RR2)는 n-m 비트의 신호(INS)를 수신하여 동일한 두 개의 n-m 비트 신호(INS)를 메모리 칩들(MLU0, MLU1) 및 메모리 칩들(MRU0, MRU1)로 인가한다.

도 5에는 도시되지 아니하였으나, 신호(INS)는 메모리 모듈(300)의 랭크를 인에이블 시키는 랭크 제어 신호(미도시)들을 구비한다. 랭크 제어 신호(미도시)는 대응되는 랭크로만 인가된다.

메모리 모듈(500)의 앞면(RANK0)과 뒷면(RANK1)이 각각 제 1 랭크와 제 2 랭크를 형성한다.따라서 메모리 모듈(500)의 제 1 랭크를 인에이블시키는 랭크 제어 신호(미도시)는 레지스터(RF1)와 레지스터(RF2)에 각각 데이지 체인(Daisy-Chain) 방식으로 연결된다.

레지스터(RF1)를 거친 랭크 제어 신호(미도시)는 메모리 모듈(500)의 앞면(RANK0)의 메모리 칩들(MLD0, MRD0)로, 그리고 레지스터(RF2)를 거친 랭크 제어 신호(미도시)는 메모리 모듈(500)의 앞면(RANK0)의 메모리 칩들(MLU0, MRU0)로 각각 인가된다.

메모리 모듈(500)의 제 2 랭크를 인에이블 시키는 랭크 제어 신호(미도시)도 뒷면(RANK1)의 레지스터(RR1, RR2)로 인가되어 앞서 설명된 것과 동일한 방식으로 메모리 칩들(MLD1, MLU1, MRD1, MRU1)로 인가된다

이와 같이 레지스터들에서 출력되는 두 개의 신호의 방향을 서로 반대되도록 함으로써 메모리 모듈(500)상에서 신호(INS)의 라우팅(routing)을 용이하게 할 수 있다.

본 발명의 실시예에 따른 메모리 모듈(500)은 제 1 레지스터 쌍(RF1, RR1) 및 제 2 레지스터 쌍(RF2, RR2) 상호간의 데이지 체인(Daisy-chain) 연결을 용이하게 하고 또한 제 1 레지스터 쌍(RF1, RR1) 및 제 2 레지스터 쌍(RF2, RR2)의 레지스터들과 메모리 칩들(MLD0, MRDO, MLU0, MRU0, MLD1, MRD1, MLU1, MRU1) 사이의 신호(INS) 연결을 더욱 용이하게 하기 위하여 도 5에 도시된 바와 같이 제 1 레지스터 쌍(RF1, RR1) 및 제 2 레지스터 쌍을 상하로 서로 엇갈리게 배치한다.

이러한 제 1 레지스터 쌍(RF1, RR1) 및 제 2 레지스터 쌍(RF2, RR2)의 배치는 메모리 모듈(500)에서 제 1 레지스터 쌍(RF1, RR1) 및 제 2 레지스터 쌍(RF2, RR2)의 장착 면적을 감소시킬 수 있고 신호 충실도(Signal Integrity)를 향상시킬 수도 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 메모리 모듈은 레지스터들 사이의 신호 전송을 데이지 체인 방법을 이용하고 레지스터들을 서로 상하방향으로 엇갈리게 배치함으로써 신호 충실도를 향상시키고 메모리 모듈상의 공간을 확보할 수 있으며 따라서 메모리 칩의 추가 확장이 가능하여 더욱 고용량의 메모리 모듈 제공이 가능한 장점이 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

Claims

앞면과 뒷면에 각각 메모리 칩들을 장착하는 메모리 모듈에 있어서,

상기 메모리 모듈의 중앙부에 배치되며 상기 메모리 모듈의 앞면과 뒷면의 서로 대응되는 위치에 배치되는 제 1 레지스터 쌍 ; 및

상기 제 1 레지스터 쌍에 인접하여 배치되며 상기 메모리 모듈의 앞면과 뒷면의 서로 대응되는 위치에 배치되는 제 2 레지스터 쌍을 구비하고,

상기 제 1 레지스터 쌍은,

수신된 신호를 상기 제 2 레지스터 쌍으로 데이지 체인(Daisy-Chain) 방법을 이용하여 전송하는 것을 특징으로 하는 메모리 모듈.
제 1항에 있어서, 상기 제 1 레지스터 쌍 및 상기 제 2 레지스터 쌍은,

높이 방향으로 서로 엇갈리게 배치되는 것을 특징으로 하는 메모리 모듈.
제 1항에 있어서, 상기 제 1 레지스터 쌍 및 상기 제 2 레지스터 쌍은,

하나의 신호를 버퍼링(buffering) 하여 두 개의 동일한 신호를 출력하는 레지스터인 것을 특징으로 하는 메모리 모듈.
제 3항에 있어서, 상기 제 1 레지스터 쌍 및 상기 제 2 레지스터 쌍은,

출력되는 하나의 신호는 상기 제 1 레지스터 쌍 또는 상기 제 2 레지스터 쌍의 좌측에 위치한 메모리 칩들로 인가되고 나머지 하나의 신호는 상기 제 1 레지스터 쌍 또는 상기 제 2 레지스터 쌍의 우측에 위치한 메모리 칩들로 인가되는 것을 특징으로 하는 메모리 모듈.
제 1항에 있어서,

상기 제 1 레지스터 쌍으로 입력되는 신호가 n 비트인 경우, 앞면의 레지스터가 m 비트 신호를 수신하면 뒷면의 레지스터는 n-m 비트 신호를 수신하는 것을 특징으로 하는 메모리 모듈.
제 1항에 있어서, 상기 메모리 모듈은,

DIMM(Dual In line Memory Module) 인 것을 특징으로 하는 메모리 모듈.
메모리 모듈의 앞면과 뒷면의 대응되는 위치에 배치되는 제 1 및 제 2 레지스터들 ; 및

상기 제 1 및 제 2 레지스터들과 겹치지 아니하며 상기 메모리 모듈의 앞면과 뒷면의 대응되는 위치에 배치되는 제 3 및 제 4 레지스터들을 구비하고,

상기 제 1 및 제 2 레지스터들은,

상기 제 3 및 제 4 레지스터들과 높이 방향으로 서로 엇갈리게 배치되는 것을 특징으로 하는 메모리 모듈.
제 7항에 있어서, 상기 제 1 내지 제 4 레지스터들은,

하나의 신호를 버퍼링(buffering) 하여 두 개의 동일한 신호를 출력하는 레지스터인 것을 특징으로 하는 메모리 모듈.
제 8항에 있어서, 상기 제 1 내지 제 4 레지스터들은 각각,

출력되는 두 개의 신호들이 서로 반대방향으로 출력되는 것을 특징으로 하는 메모리 모듈.
제 7항에 있어서,

상기 제 1 및 제 2 레지스터들로 입력되는 신호가 n 비트인 경우, 상기 제 1 레지스터가 m 비트 신호를 수신하면 상기 제 2 레지스터는 n-m 비트 신호를 수신하고,

상기 제 3 및 제 4 레지스터들로 입력되는 신호가 n 비트인 경우, 상기 제 3 레지스터가 m 비트 신호를 수신하면 상기 제 4 레지스터는 n-m 비트 신호를 수신하는 것을 특징으로 하는 메모리 모듈.
제 7항에 있어서,

상기 제 1 레지스터는 수신된 신호를 상기 제 3 레지스터로 데이지 체인(Daisy-Chain) 방법을 이용하여 전송하고,

상기 제 2 레지스터는 수신된 신호를 상기 제 4 레지스터로 데이지 체인(Daisy-Chin) 방법을 이용하여 전송하는 것을 특징으로 하는 메모리 모듈.
제 7항에 있어서, 상기 메모리 모듈은,

DIMM(Dual In line Memory Module) 인 것을 특징으로 하는 메모리 모듈.
메모리 모듈의 앞면에 장착되며 외부에서 수신되는 신호를 데이지 체인(Daisy-Chain) 방법을 이용하여 전송하는 제 1 및 제 2 앞면 레지스터들 ; 및

상기 메모리 모듈의 뒷면에 장착되며 외부에서 수신되는 신호를 데이지 체인(Daisy-Chain) 방법을 이용하여 전송하는 제 1 및 제 2 뒷면 레지스터들을 구비하고,

상기 제 1 뒷면 레지스터는,

상기 제 1 앞면 레지스터의 마주보는 위치에 장착되고,

상기 제 2 뒷면 레지스터는,

상기 제 2 뒷면 레지스터의 마주보는 위치에 장착되는 것을 특징으로 하는 메모리 모듈.
제 13항에 있어서, 상기 제 1 및 제 2 앞면 레지스터들 및 상기 제 1 및 제 2 뒷면 레지스터들은,

하나의 신호를 버퍼링(buffering) 하여 두 개의 동일한 신호를 출력하는 레지스터인 것을 특징으로 하는 메모리 모듈.
제 14항에 있어서, 상기 제 1 및 제 2 앞면 레지스터들은,

상기 메모리 모듈의 앞면 중앙부에 배치되며, 출력되는 두 개의 신호들이 서로 반대방향으로 출력되고,

상기 제 1 및 제 2 뒷면 레지스터들은,

상기 메모리 모듈의 뒷면 중앙부에 배치되며, 출력되는 두 개의 신호들이 서로 반대방향으로 출력되는 것을 특징으로 하는 메모리 모듈.
제 13항에 있어서,

상기 메모리 모듈로 인가되는 신호가 n 비트인 경우, 상기 제 1 앞면 레지스터가 m 비트 신호를 수신하면 상기 제 1 뒷면 레지스터는 n-m 비트 신호를 수신하는 것을 특징으로 하는 메모리 모듈.
제 13항에 있어서, 상기 제 1 및 제 2 앞면 레지스터들은,

상기 메모리 모듈의 앞면에 높이 방향으로 서로 엇갈리게 배치되고,

상기 제 1 및 제 2 뒷면 레지스터들은,

상기 메모리 모듈의 뒷면에 높이 방향으로 서로 엇갈리게 배치되는 것을 특징으로 하는 메모리 모듈.
제 13항에 있어서, 상기 메모리 모듈은,

DIMM(Dual In line Memory Module) 인 것을 특징으로 하는 메모리 모듈.