KR20050066502A - 라인부하가 감소된 리드데이터 라인을 구비하는 반도체장치 - Google Patents

라인부하가 감소된 리드데이터 라인을 구비하는 반도체장치 Download PDF

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Abstract

라인부하가 감소된 리드데이터 라인(read data line)을 구비하는 반도체 장치를 개시한다. 상기 반도체장치는, 종래의 리드데이터 라인의 길이를 분할하여 라인의 부하를 감소시키며, 상기 분할된 리드데이터 라인의 정보는 멀티플렉서를 이용하여 선택적으로 목적지에 연결한다.

Description

라인부하가 감소된 리드데이터 라인을 구비하는 반도체장치{The semiconductor device including read data line with decreased line loads}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 다중 포트 구조를 가지는 반도체 메모리 장치에서 라인부하가 감소된 리드데이터 라인(read data line)을 구비하는 반도체 장치에 관한 것이다.
다중 포트(multi port)의 구조를 가지는 종래의 반도체 메모리 장치에서, 각 포트에 할당된 리드데이터 버퍼(read data buffer)는, 메모리 코아(core)에서 한꺼번에 입력된 512개의 데이터를 16비트씩 연속적(serial)으로 리드데이터 라인을 통해 포트로직(port logic)으로 출력시키는 역할을 한다.
도 1은 종래에 사용 중인 리드데이터 라인의 연결을 나타내는 다이어그램이다.
도 1을 참조하면, 복수 개(예를 들면, 512개)의 리드데이터는 일정한 개수 (예를 들면, 16비트의 데이터(<15:0>))로 분할되어 N 개(예를 들면, 32개)의 리드데이터 그룹으로 나눠지고, 상기 리드데이터 그룹의 데이터를 병렬로 처리하는 N개(B0 내지 B(N-1))의 3상 버퍼(tri-state buffer, 이하 3상 버퍼)에 연결된다.
각각의 3상 버퍼에 16비트씩 연결된 리드데이터 그룹들(RD_0 내지 RD_(N-1))은, 순차적으로 인에이블(enable)되는 어드레스 제어신호(DA_0 내지 DA_(N-1))에 대응하여 리드데이터 라인(101)으로 출력된다.
리드데이터 라인(101)에 실린 데이터는 포트로직(102)으로 전달된다.
데이터 어드레스를 순차적으로 인에이블 시키는 이유는, 서로 다른 3상 버퍼로(B0 내지 B(N-1))부터 출력되는 데이터들이 서로 충돌하지 않도록 하기 위해서이다. 즉, 임의의 3상 버퍼가 온(on) 상태가 되어 데이터를 리드데이터 라인(101)에 전달하고 있으면, 나머지 모든 3상 버퍼들은 오프(off) 상태가 되어 데이터를 대기시킨다.
이하에서는 상기 N을 32로 가정하고 설명한다.
상술한 바와 같이, 종래의 다중 포트 메모리에서 리드데이터 라인(101)에는 32개의 3상 버퍼(B0 내지 B(N-1))의 출력이 모두 연결되어 있기 때문에, 이들 모두와 연결되기 위한 리드데이터 라인(예를 들면, 총 16000 mu m )의 부하가 크게 된다. 리드데이터 라인의 부하는 데이터의 전달을 지연시키는 요인이 되기 때문에, 이에 따라 3상 버퍼의 드라이버의 구동능력을 향상시켜야 한다. 또한 32개의 3상 버퍼로부터의 정션 커패시턴스(junction capacitance)에도 영향을 받게 된다. 이러한 나쁜 영향을 모두 고려한 설계를 한다는 것은, 레이아웃(layout) 측면에서 비효율적인 요소로 작용하게 된다.
본 발명이 이루고자하는 기술적 과제는, 리드데이터 라인(read data line)의 부하를 감소시키기 위하여 종래의 리드데이터 라인의 길이를 감소시키고, 멀티플렉서를 추가하여 라인부하를 감소시킨 리드데이터 라인을 구비한 반도체장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 라인부하가 감소된 리드데이터 라인을 구비하는 반도체장치는, N개의 리드데이터 그룹, N개의 어드레스 제어신호, N개의 3상 버퍼, 및 멀티플렉서를 구비한다.
상기 N 개의 리드데이터 그룹은, 반도체 메모리 장치로부터 외부로 출력하여야 할 정보를 포함하는 복수 개의 비트를 포함한 리드데이터를 일정한 개수의 비트로 분할하여 생성시킨다.
상기 N 개의 어드레스 제어신호는, 상기 리드데이터를 처리하기 위한 M개의 비트를 이용하여 생성시킨다. 이를 위하여 상기 M 개의 비트를 디코딩 하여 N 개의 어드레스 제어신호를 생성시키는 디코더를 구비할 수 있다. 여기서, M은 5, N은 32인 것이 바람직하다.
상기 N개의 3상 버퍼 그룹은, N/2 개의 3상 버퍼 그룹으로 양분된다. 그 중 하나의 N/2 개의 3상 버퍼 그룹은, N/2개의 상기 어드레스 제어신호에 따라 일단에 연결된 N/2개의 상기 리드데이터 그룹을 다른 일단에 연결된 제1서브 리드데이터 라인에 전송한다.
나머지 N/2 개의 3상 버퍼 그룹은, 나머지 N/2개의 어드레스 제어신호에 따라 일단에 연결된 나머지 N/2개의 리드데이터 그룹을 다른 일단에 연결된 제2서브 리드데이터 라인에 전송한다.
멀티플렉서는, 일정한 제어신호를 이용하여, 일단에 연결된 제1서브 리드데이터 라인 및 제2서브 리드데이터 라인을 다른 일단에 연결된 포트로직(port logic)에 선택적으로 전달한다.
상기 제1서브 리드데이터 라인과 연결된 N/2개의 3상 버퍼 그룹은, 상기 멀티플렉서로부터 멀어질수록 리드데이터 라인 구동능력이 향상되는 특성을 가진 버퍼로 구성되며, 상기 제2서브 리드데이터 라인과 연결된 N/2개의 3상 버퍼 그룹은, 상기 멀티플렉서로부터 멀어질수록 리드데이터 라인 구동능력이 향상되는 특성을 가진 버퍼로 구성되는 것이 바람직하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일 실시 예인 라인부하가 감소된 리드데이터 라인을 구비하는 반도체장치를 나타내는 다이어그램이다.
도 2를 참조하면, 상기 라인부하가 감소된 리드데이터 라인을 구비하는 반도체장치는, N개의 리드데이터 그룹(RD_0 내지 RD_(N-1)), N개의 어드레스 제어신호(DA_0 내지 DA_(N-1)), N개의 3상 버퍼(B0 내지 B(N-1)), 및 멀티플렉서(203)를 구비한다.
N 개의 리드데이터 그룹(RD_0 내지 RD_(N-1))은, 반도체 메모리 장치로부터 외부로 출력하여야 할 정보를 포함하는 복수 개의 비트를 포함한 리드데이터를 일정한 개수의 비트로 분할하여 생성시킨다.
N 개의 어드레스 제어신호(DA_0 내지 DA_(N-1))는, 상기 리드데이터를 처리하기 위한 M개의 비트(Data_addr<M-1:0>)를 이용하여 생성된다. 이를 위하여 상기 M 개의 비트(Data_addr<M-1:0>)를 디코딩 하여 N 개의 어드레스 제어신호(DA_0 내지 DA_(N-1))를 생성시키는 디코더(205)를 구비할 수 있다. 여기서, M은 5, N은 32인 것이 바람직하다.
N개의 3상 버퍼 그룹(B0 내지 B(N-1))은, N/2 개의 3상 버퍼 그룹으로 양분된다. 그 중 하나의 N/2 개의 3상 버퍼 그룹(B0 내지 B((N-1)/2))은, N/2개의 상기 어드레스 제어신호(DA_0 내지 DA_((N-1)/2))에 따라 일단에 연결된 N/2개의 상기 리드데이터 그룹(RD_0 내지 RD_((N-1)/2))을 다른 일단에 연결된 제1서브 리드데이터 라인(201)에 전송한다.
나머지 N/2 개의 3상 버퍼 그룹(B(N/2) 내지 B(N-1))은, 나머지 N/2개의 어드레스 제어신호(DA_(N/2) 내지 DA_(N-1))에 따라 일단에 연결된 나머지 N/2개의 리드데이터 그룹(RD_(N/2) 내지 RD_(N-1))을 다른 일단에 연결된 제2서브 리드데이터 라인(202)에 전송한다.
멀티플렉서(203)는, 제어신호(Data_addr<M-1:0>)를 이용하여, 일단에 연결된 제1서브 리드데이터 라인(201) 및 제2서브 리드데이터 라인(202)을 다른 일단에 연결된 포트로직(port logic, 204)에 선택적으로 전달한다.
멀티플렉서(203)를 제어하기 위한 신호로 제어신호(Data_addr<M-1:0>) 중 MSB(Most Significant Bit)을 이용하는 것이 바람직하다.
본 발명에 따른 라인부하가 감소된 리드데이터 라인을 구비하는 반도체장치는, 총 32개의 3상 버퍼가 직접 연결된 종래의 리드데이터 라인(101, 예를 들면, 16000 mu m )을 반으로 분할하여, 2개의 서브 리드데이터 라인(201 및 202, 예를 들면, 8000 mu m ) 2개를 구비하고, 상기 2개의 서브 리드데이터 라인(201 및 202)에 각각 16개씩의 3상 버퍼(B0 내지 B((N-1)/2) 및 B(N/2) 내지 B(N-1))를 연결함으로써, 리드데이터 라인의 부하를 종전에 비하여 반으로 감소시킨다.
2개의 서브 리드데이터 라인(201 및 202)으로부터 포트로직(204)으로 데이터를 전달하기 위해서는 한 개의 멀티플렉서(multiplexor,203)가 필요하다. 멀티플렉서(203)를 동작시키기 위해서는 제어신호(Data_addr<M-1:0>)를 이용하며, 특히 MSB(Most Significant Bit) 즉, M번째 어드레스 비트를 이용하는 것이 바람직하다. M을 5라 가정하면, MSB 즉, 5번째 어드레스 데이터(Data_addr<4>)가 로우 상태의 값을 가지면, 제1서브 리드데이터 라인(201)을 포트로직(204)에 연결시키고, 그렇지 않으면 제2서브 리드데이터 라인(202)을 포트로직(204)에 연결시켜 모든 리드데이터를 포트 로직으로 전송할 수 있다.
멀티플렉서(203)는 처리하여야 하는 데이터 비트의 수에 따라 결정되면, 여기서는 16 비트를 바람직한 것으로 가정한다. 그러나 사용되는 시스템에 따라 언제든지 변경될 수 있다.
제1서브 리드데이터 라인(201)과 연결된 N/2개의 3상 버퍼 그룹(B0 내지 B((N-1)/2))은, 멀티플렉서(203)로부터 멀어질수록 리드데이터 라인 구동능력이 향상되는 특성을 가진 버퍼들로 구성되며, 제2서브 리드데이터 라인(202)과 연결된 N/2개의 3상 버퍼 그룹(B(N/2) 내지 B(N-1))은, 멀티플렉서(203)로부터 멀어질수록 리드데이터 라인 구동능력이 향상되는 특성을 가진 버퍼들로 구성되는 것이 바람직하다.
상기 구조에서 멀티플렉서(203)로부터 멀리 떨어진 3상 버퍼의 사이즈를 크게 함으로써, 레이아웃의 효율과 데이터 전송 지연시간을 더욱 더 감소시킬 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 라인부하가 감소된 리드데이터를 구비하는 반도체장치는, 리드데이터 라인의 부하가 감소될 뿐만 아니라, 상기 리드데이터 라인을 구동하여야 하는 3상 버퍼의 구동능력도 감소시킬 수 있다. 또한 줄어든 리드데이터 라인의 부하 및 구동능력을 감소시켜도 되는 3상 버퍼는, 레이아웃 측면에서도 상당한 이득을 얻을 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래에 사용중인 리드데이터 라인의 연결을 나타내는 다이어그램이다.
도 2는 본 발명의 일 실시 예인 라인부하가 감소된 리드데이터 라인을 구비하는 반도체장치를 나타내는 다이어그램이다.

Claims (5)

  1. 반도체 메모리 장치로부터 외부로 출력하여야 할 정보를 포함하는 복수 개의 비트를 포함한 리드데이터를 일정한 개수의 비트로 분할하여 생성시킨 N 개의 리드데이터 그룹;
    상기 리드데이터를 처리하기 위한 M개의 비트를 가진 데이터 어드레스를 디코딩 하여 생성시킨 N개의 어드레스 제어신호;
    N/2개의 상기 어드레스 제어신호에 따라, 일단에 연결된 N/2개의 상기 리드데이터 그룹을 다른 일단에 연결된 제1서브 리드데이터 라인에 전송하는 N/2개의 3상 버퍼 그룹;
    나머지 N/2개의 어드레스 제어신호에 따라, 일단에 연결된 나머지 N/2개의 리드데이터 그룹을 다른 일단에 연결된 제2서브 리드데이터 라인에 전송하는 N/2개의 3상 버퍼 그룹;
    일정한 제어신호를 이용하여, 일단에 연결된 상기 제1서브 리드데이터 라인 및 상기 제2서브 리드데이터 라인을 다른 일단에 연결된 포트로직(port logic)에 선택적으로 전달하는 멀티플렉서를 구비하는 것을 특징으로 하는 라인부하가 감소된 리드데이터 라인을 구비하는 반도체장치.
  2. 제1항에 있어서, 상기 라인부하가 감소된 리드데이터 라인을 구비하는 반도체장치는,
    상기 데이터 어드레스를 디코딩 하여 상기 N 개의 어드레스 제어신호를 생성시키는 디코더를 더 구비하는 것을 특징으로 하는 라인부하가 감소된 리드데이터 라인을 구비하는 반도체장치.
  3. 제1항에 있어서, 상기 일정한 제어신호는,
    상기 데이터 어드레스인 것을 특징으로 하는 라인부하가 감소된 리드데이터 라인을 구비하는 반도체장치.
  4. 제1항에 있어서, 상기 제1서브 리드데이터 라인과 연결된 N/2개의 3상 버퍼 그룹은,
    상기 멀티플렉서로부터 멀어질수록 리드데이터 라인 구동능력이 향상되는 특성을 가진 버퍼로 구성되며,
    상기 제2서브 리드데이터 라인과 연결된 N/2개의 3상 버퍼 그룹은,
    상기 멀티플렉서로부터 멀어질수록 리드데이터 라인 구동능력이 향상되는 특성을 가진 버퍼로 구성되는 것을 특징으로 하는 라인부하가 감소된 리드데이터 라인을 구비하는 반도체장치.
  5. 제1항에 있어서, 상기 리드데이터는,
    512비트이고,
    상기 M개의 비트는,
    5개의 비트이고,
    상기 N은,
    32인 것을 특징으로 하는 라인부하가 감소된 리드데이터 라인을 구비하는 반도체장치.
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