CN111128281A - 集成电路结构和存储器 - Google Patents

Abstract

本发明提供一种集成电路结构，包括DQ端口、第一区域和第二区域，第一区域位于DQ端口一侧，配置有用于写入的第一电路和用于读取的第二电路，第二区域位于第一区域的一侧，配置有用于写入的第三电路、用于读取的流水线单元和中继器。本发明将读写电路分区域布置，减少了芯片版图上全局数据线数量，从而减小了芯片面积和功耗；对读写数据线进行分离，减少了由连续性读取转为写入或由连续性写入转为读取时的时间间隙。

Description

集成电路结构和存储器

技术领域

本发明涉及集成电路技术领域，具体而言，涉及一种集成电路结构和存储器。

背景技术

动态随机存取存储器(DRAM)在写入时，需要将串行数据转换成并行数据。一般来说在双倍数据速率的动态随机存取存储器上，这种动作叫预取。为了实现该动作，常常需要布置大量线路。

由于芯片面积有限，线路过多且排布过于紧密容易发生耦合而相互影响。而且整体占用面积较大，增加了成本。因此，有必要对这种情况下的布局布线进行优化。

需要说明的是，在上述背景技术部分发明的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本发明的目的在于提供一种集成电路结构和存储器，解决现有串行数据转换成并行数据时产生大量全局数据线的问题。

根据本发明的一个方面，提供一种集成电路结构，包括DQ端口，还包括：

第一区域，位于所述DQ端口的一侧，配置有对应于所述DQ端口的：第一电路，用于接收输入数据，对输入数据进行双采样处理，将串行数据转换成四位并行数据，及对数据进行对齐操作；第二电路，用于增强输出数据的驱动能力，并输出数据；

第二区域，位于所述第一区域的一侧，配置有对应于所述DQ端口的：第三电路，连接所述第一电路，用于将对齐后的所述并行数据变成八位并行数据，并增强八位并行数据的驱动能力；流水线单元，连接所述第二电路，用于批量处理所述输出数据；中继器，连接所述第三电路，还连接所述流水线单元，用于驱动所述输入数据和输出数据的长距离通信。

在本发明的一种示例性实施方式中，所述DQ端口的数量包括多个，每一个所述DQ端口对应有一组所述第一电路、第二电路、第三电路和流水线单元；

每一组所述第一电路和第二电路共同配置于所述第一区域，每一组所述第三电路和流水线单元共同配置于所述第二区域；且多个所述流水线单元和多个所述第一电路都与所述中继器通过数据线连接。

在本发明的一种示例性实施方式中，所述集成电路还包括：

DM信号端口，与所述多个DQ端口沿第一方向排列；其中，所述第一区域还配置有：对应于所述DM信号端口的所述第一电路和第二电路；

所述第二区域还配置有：对应于所述DM信号端口的所述第三电路和流水线单元；其中，对应于所述DM信号端口的第三电路连接所述第一电路，还连接所述中继器；对应于所述DM信号端口的第二电路连接所述流水线单元，还连接所述中继器。

在本发明的一种示例性实施方式中，所述第一电路包括：接收单元，用于接收数据；设置暂停延迟单元，连接所述接收单元，用于对数据进行双采样处理；锁存器，连接所述设置暂停延迟单元，用于对数据进行锁存，并将串行数据转换成四位并行数据；四位对齐电路，连接所述锁存器，用于将锁存数据并行对齐；

所述第二电路包括：发送单元，用于发送数据；预驱动单元，连接所述发送单元，用于增强输出数据的驱动能力；预驱动控制单元，连接所述预驱动单元，还连接所述流水线单元；用于对预驱动电路进行逻辑控制；

所述第三电路包括：八位预取电路，连接所述四位对齐电路，用于将对齐后的所述并行数据变成八位并行数据；写入驱动单元，连接所述预取电路，还连接所述中继器，用于增强八位并行数据的驱动能力。

在本发明的一种示例性实施方式中，每一组所述第一电路的接收单元、设置暂停延迟单元、锁存器和四位对齐电路沿第二方向排列，每一组所述第二电路的发送单元、预驱动单元和预驱动控制单元也沿第二方向排列；所述第一方向和第二方向垂直。

在本发明的一种示例性实施方式中，多个所述第三电路和多个所述流水线单元之间通过第一总线连接。

在本发明的一种示例性实施方式中，多个所述第一电路和第二电路之间通过第二总线连接。

在本发明的一种示例性实施方式中，所述中继器采用双向总线中继器。

在本发明的一种示例性实施方式中，所述集成电路结构还包括：第三区域，配置有选通信号延迟单元，所述选通信号延迟单元用于接收选通信号进而发送给所述锁存器。

根据本发明的另一个目的，还提供一种存储器，包括以上所述的集成电路结构。

本发明的集成电路结构将串转并电路将用于将并行数据变成八位并行数据和增强八位并行数据的驱动能力的电路与中继器布置在一起，同时将用于读取的流水线单元也与中继器布置在一起，并通过不同的数据线连接。一方面，将读写电路分区域布置，减少了芯片版图上全局数据线数量，对读写数据线进行分离，减少了由读取转为写入或由写入转为读取时的时间间隙

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为八位串行转并行的概念图；

图2是八位串行转并行的电路图；

图3为相关的集成电路结构示意图；

图4为本发明的集成电路结构示意图。

图中，11、接收单元；12、设置暂停延迟单元；13、锁存器；14、四位对齐电路；15、八位预取电路；16、写入驱动单元；17、预驱动单元；18、预驱动控制单元；19、流水线单元；20、双向总线中继器；21、选通信号延迟单元；22、发送单元。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

相关技术中，动态随机存取存储器(DRAM，Dynamic Random Access Memory)为了实现写入，需要采用串联数据转换成并联数据的方式，如图1所示，在双倍数据速率动态随机存取存储器(DDR DRAM，Double Data Rate DRAM)中，这种动作通常叫做预取。为了实现该预取动作，以图2中结构为例，接收单元依次连接设置暂停延迟单元(TDSHDLY)、并列的两个锁存器(Edge-trigger Latch)、第一四位对齐电路(Align Circuit)、第一八位预取电路(Pre-fetch circuit)和写入驱动单元(Write Driver)。

参考图1、2，接收单元接收到数据信号DQ后，在选通信号DQS和DQSb作用下，设置暂停延迟单元将串联输入的八个信号D0-D7依次进行延时，并暂存在锁存器中，接收到四位对准时钟信号时，四位对齐电路将四个信号D0-D3按照并行的方式将其对准并输出至八位预取电路，八位预取电路接收到写入时钟信号时，再将四个信号D4-D7与信号D0-D3合并，并以并行方式输出为D0d-D7d信号，这八个信号再发送至中继器，从而进入其他电路。由此实现数据信号串联输入转并联输出。

发送单元在发送数据时，来自中继器的数据先经过流水线单元对数据进行批量化处理，再经预驱动单元提升驱动能力后由发送单元发送至外部。

根据以上电路结构，四位对齐电路和八位预取电路之间需要四条数据线，八位预取电路和中继器之间需要八条数据线。流水线单元和流水线单元之间需要八根数据线，流水线单元和预驱动控制单元之间需要两根数据线。在对集成电路结构进行设计时，需要考虑布局的合理性，以便尽量简化芯片版图的布局布线。

以一种存储器为例，其集成电路结构包括八个DQ端口和一个DM端口，对应九个接收单元和九个发送单元，对应九组写入电路和读取电路，如果将所有读取电路和写入电路的各电路单元均布置在一起，将中继器布置在读取电路和写入电路的另一侧，如图3所示，则根据电路结构，每一个写入电路中的八位预取电路都需要延伸出八条数据线与中继器相连，则共需要布置72根数据线，线路过多且排布过于紧密容易发生耦合而相互影响。同时，每一个读取电路中的流水线单元也需要延伸出八根数据线与中继器相连，又需要64根数据线。尽管可以采用将用于读取的数据线与用于写入的数据线合并为一条线的方式，但也仍然需要72根数据线，芯片上的数据线数量非常庞大，会占用大片芯片面积。而且，由于读取和写入共用一条数据线，会在读取和写入动作转换时带来延迟，影响读取和写入动作的连贯性。

本发明实施方式提供一种集成电路结构，能够减少线路布置，且不会造成读写间隙。该电路结构适用于上述的存储器。

如图4所示，本实施方式的集成电路结构包括DQ端口，还包括第一区域和第二区域，第一区域位于DQ端口的一侧，第二区域位于第一区域的一侧。第一区域配置有对应于DQ端口的第一电路和第二电路，第一电路用于接收数据，对数据进行双采样处理，将串行数据转换成四位并行数据，及对数据进行对齐操作；第二电路用于增强输出数据的驱动能力，并输出数据；第二区域配置有对应于DQ端口的第三电路、流水线单元和中继器，第三电路连接第一电路，用于将对齐后的并行数据变成八位并行数据，并增强八位并行数据的驱动能力；流水线单元连接第二电路，用于批量处理所述输出数据；中继器，连接第三电路，还连接流水线单元，用于驱动输入数据和输出数据的长距离通信。

将读写电路中的第三电路、流水线单元和中继器共同配置在第二区域，第三电路与中继器之间仅需要很短的数据线进行连接，大幅减少了其与中继器之间线路布置所占用的空间。同时，流水线单元与第二电路之间只需要两条线，第一电路和第三电路之间只需要四条线。一共只需要六条线，芯片版图上数据线数量大幅减少，线路布置所占用的空间大大减小，减小芯片面积的同时，减少了因布线过密集发生耦合的几率。与此同时，读取电路和写入电路的数据线进行了分离，不再共用同一条总线，减少了由读取转为写入或由写入转为读取时的时间间隙，能够无间隙转换。同时，由于将并行数据变成八位并行数据和增强八位并行数据的驱动能力的电路放在一起布置，还能够减少写入时钟信号的加载时间，进一步可以降低写入电流。

下面对本发明实施方式的集成电路结构进行详细说明：

本实施方式中的第一区域位于DQ端口的一侧，如图所述，位于DQ端口的正下方，用于布置该端口所需的电路。该区域的大小根据电路结构的大小决定，并非固定大小的区域。第二区域位于第一区域的一侧，此处的一侧可以是第一区域的任意一侧，如图所示，可以是左侧、右侧或下侧，根据其他电路布局需要而定，本发明不对此进行特殊限定。

在一种示例性实施方式中，DQ端口的数量包括多个，每一个DQ端口对应有一组第一电路、第二电路、第三电路和流水线单元；每一组第一电路和第二电路共同配置于第一区域，每一组第三电路和流水线单元共同配置于第二区域；且多个流水线单元和多个第三电路都与中继器通过数据线连接。

举例而言，在DDR2DRAM芯片中，如图4所示，该集成电路中共包括八个DQ端口，分别为DQ<0>、DQ<1>、DQ<2>、…DQ<7>，每个DQ端口都用于接收写入数据信号和发送读取数据信号。第一区域位于八个DQ端口正下方，该区域内在每个DQ端口对应的方向都并列配置有一组第一电路和一组第二电路。第二区域位于第一区域右侧，对应配置有八组第三电路和八组流水线单元。八组第一电路和八组第三电路一一对应连接，八组第二电路和八组流水线单元一一对应连接，所有的第三电路和流水线单元都与中继器连接。

在一种示例性实施方式中，本发明的集成电路结构还可以包括DM信号(数据掩膜)端口，与多个DQ端口沿第一方向排列；其中，第一区域还配置有：对应于DM信号端口的第一电路和第二电路；第二区域还配置有：对应于DM信号端口的第三电路和流水线单元；其中，对应于DM信号端口的第三电路连接第一电路，还连接中继器；对应于DM信号端口的第二电路连接流水线单元，还连接中继器。

如图4所示，一个DM信号端口与八个DQ端口沿水平方向平行排列，DM信号端口所对应的第一电路、第二电路、第三电路和流水线单元均与DQ端口下的电路一样。

在本示例性实施方式中，本发明的第一电路包括依次连接的接收单元11、设置暂停延迟单元12、锁存器13和四位对齐电路14。第二电路包括依次连接的发送单元22、预驱动单元17和预驱动控制单元18；预驱动控制单元还连接流水线单元19，流水线单元19还连接中继器20。第三电路包括依次连接的八位预取电路15和写入驱动单元16，八位预取电路15还连接四位对齐电路14，写入驱动单元16还连接中继器20。

发送单元22用于发送数据。预驱动单元17用于增强输出数据的驱动能力，以便提高数据发送能力。预驱动控制单元18，用于控制预驱动单元17。接收单元11用于接收数据。设置暂停延迟单元12用于对输入数据进行双采样处理。锁存器13用于对数据进行锁存，并将串行数据转换成四位并行数据。四位对齐电路14用于将锁存数据并行对齐。流水线单元19用于批量处理数据。八位预取电路15用于将对齐后的所述并行数据变成八位并行数据。写入驱动单元16增强八位并行数据的驱动能力。中继器20用于放大信号，驱动长距离通信。由于将八位预取电路和写入驱动单元等放在一起布置，还能够减少写入时钟信号的加载时间，进一步可以降低写入电流。

在本示例性实施方式中，如图所示，有八个DQ端口和一个DM端口，每一个DQ端口对应有一组用于读取数据且依次连接的发送单元22、预驱动单元17、预驱动控制单元18，以及一组用于写入数据且依次连接的接收单元11、设置暂停延迟单元12、锁存器13、四位对齐电路14、流水线单元19、八位预取电路15和写入驱动单元16。每一组发送单元22、预驱动单元17、预驱动控制单元18、接收单元11、设置暂停延迟单元12、锁存器13和四位对齐电路14共同配置于第一区域；每一组流水线单元19、八位预取电路15单元和写入驱动单元16共同配置于第二区域；且八个流水线单元19和八个写入驱动单元16分别与中继器20通过不同的数据线连接。同时，中继器20也位于第二区域。

DM信号端口与DQ端口沿第一方向排列，也在第一区域还配置有依次连接的发送单元22、预驱动单元17和预驱动控制单元18；以及依次连接的接收单元11、设置暂停延迟单元12、锁存器13和四位对齐电路14。在第二区域还配置有与DM信号端口对应的用于写入数据且依次连接的八位预取电路15和写入驱动单元16；写入驱动单元16均与中继器20通过数据线连接。

在第一区域内部和第二区域内部，所有的电路单元之间紧密排布，均通过尺寸尽量短的数据线进行连接，以缩短数据传送路径。

在本示例性实施方式中，八个DQ端口和一个DM端口沿第一方向排列，每一组发送单元22、预驱动单元17和预驱动控制单元18沿第二方向排列，每一组接收单元11、设置暂停延迟单元12、锁存器13和第一四位对齐电路14也沿第二方向排列；第一方向和第二方向垂直。

本示例性实施方式中的水平方向和竖直方向仅相对于附图而言，在整个电路板中，第一方向和第二方向根据DQ端口排列方向而定，因此，也可以是其他方向。本发明不对此进行特殊限定。

在一种示例性实施方式中，多个流水线单元19和多个预驱动控制单元18之间通过第一总线连接，以便减少线路占用的空间。如图4所示，每一组的预驱动控制单元18和流水线单元19之间都有两条数据线进行连接，八组一共16条数据线，本实施方式通过一条第一总线进行传递，再在电路单元附近进行分线，可以进一步简化布局结构。

在一种示例性实施方式中，多个四位对齐电路14和多个八位预取电路15之间通过第二总线连接，以便减少线路占用的空间。如图4所示，每一组的四位对齐电路和八位预取电路15之间都有四条数据线进行连接，九组一共36条数据线，本实施方式通过一条第二总线进行传递，再在电路单元附近进行分线，可以进一步简化布局结构。

上述第一总线用于数据读取，第二总线用于数据写入，二者互不影响。且在进行读取和写入操作转换时，可以无间隙转换，降低了一条总线带来的时间间隙。

在一种示例性实施方式中，中继器20采用双向总线中继器，可以实现两个方向的总线远距离数据通讯。

在以上示例性实施方式中，DQ端口个数为八个，在其他示例性实施方式中，DQ端口个数可以根据存储器的性质为其他数量，但无论DQ端口的数量是多少，每个端口对应的写入和读取电路的各单元的布置方式都与前述实施例相同，使得芯片版图上数据线尽可能减少。

另外，本发明的集成电路还可以包括其他区域，例如，为布置选通信号延迟单元21而设置的第三区域，选通信号延迟单元用于接收选通信号进而发送给锁存器，为了减少数据线占用面积，将第三区域设置在第一和第二区域之间的空隙处。在其他实施方式中，第三区域还可以设置在其他位置，芯片上还可以包括其他区域，用于布置其他电路，本发明不对此进行特殊限定。

本发明实施方式还提供一种存储器，包括以上所述的集成电路结构，采用该结构的集成电路布线简洁，且存储器的读取和写入能够无间隙进行转换，写入电流也得到降低，提高了整个存储器的性能。

在一种示例性实施方式中，参照上述实施方式所述，存储器芯片版图上的数据线路由72条减少到52条线路，且读和写分开，能够提高读写性能。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由所附的权利要求指出。

Claims (10)

1.一种集成电路结构和存储器，包括DQ端口，其特征在于，还包括：

第一区域，位于所述DQ端口的一侧，配置有对应于所述DQ端口的：

第一电路，用于接收输入数据，对输入数据进行双采样处理，将串行数据转换成四位并行数据，及对数据进行对齐操作；

第二电路，用于增强输出数据的驱动能力，并输出数据；

第二区域，位于所述第一区域的一侧，配置有对应于所述DQ端口的：

第三电路，连接所述第一电路，用于将对齐后的所述四位并行数据变成八位并行数据，并增强八位并行数据的驱动能力；

流水线单元，连接所述第二电路，用于批量处理所述输出数据；

中继器，连接所述第三电路，还连接所述流水线单元，用于驱动所述输入数据和输出数据的长距离通信。

2.根据权利要求1所述的集成电路结构，其特征在于，所述DQ端口的数量包括多个，每一个所述DQ端口对应有一组所述第一电路、第二电路、第三电路和流水线单元；

每一组所述第一电路和第二电路共同配置于所述第一区域，每一组所述第三电路和流水线单元共同配置于所述第二区域；且多个所述流水线单元和多个所述第一电路都与所述中继器通过数据线连接。

3.根据权利要求2所述的集成电路结构，其特征在于，还包括：

DM信号端口，与所述多个DQ端口沿第一方向排列；

其中，所述第一区域还配置有：对应于所述DM信号端口的所述第一电路和第二电路；

所述第二区域还配置有：对应于所述DM信号端口的所述第三电路和流水线单元；

其中，对应于所述DM信号端口的第三电路连接所述第一电路，还连接所述中继器；对应于所述DM信号端口的第二电路连接所述流水线单元，还连接所述中继器。

4.根据权利要求3所述的集成电路结构，其特征在于，其中，

所述第一电路包括：

所述接收单元，用于接收数据；

所述设置暂停延迟单元，连接所述接收单元，用于对数据进行双采样处理；

所述锁存器，连接所述设置暂停延迟单元，用于对数据进行锁存，并将串行数据转换成四位并行数据；

所述四位对齐电路，连接所述锁存器，用于将锁存数据并行对齐；

所述第二电路包括：

所述发送单元，用于发送数据；

所述预驱动单元，连接所述发送单元，用于增强输出数据的驱动能力；

所述预驱动控制单元，连接所述预驱动单元，还连接所述流水线单元；用于对预驱动电路进行逻辑控制；

所述第三电路包括：

所述八位预取电路，连接所述四位对齐电路，用于将对齐后的所述四位并行数据变成八位并行数据；

所述写入驱动单元，连接所述预取电路，还连接所述中继器，用于增强八位并行数据的驱动能力。

5.根据权利要求3所述的集成电路结构，其特征在于，每一组所述第一电路的接收单元、设置暂停延迟单元、锁存器和四位对齐电路沿第二方向排列，每一组所述第二电路的发送单元、预驱动单元和预驱动控制单元也沿第二方向排列；所述第一方向和第二方向垂直。

6.根据权利要求4所述的集成电路结构，其特征在于，多个所述第三电路和多个所述流水线单元之间通过第一总线连接。

7.根据权利要求4所述的集成电路结构，其特征在于，多个所述第一电路和第二电路之间通过第二总线连接。

8.根据权利要求1所述的集成电路结构，其特征在于，所述中继器采用双向总线中继器。

9.根据权利要求1所述的集成电路结构，其特征在于，还包括：

第三区域，配置有选通信号延迟单元，所述选通信号延迟单元用于接收选通信号进而发送给所述锁存器。

10.一种存储器，其特征在于，包括如权利要求1-9中任一项所述的集成电路结构。

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