JP5372498B2 - フル・スイング・メモリ・アレイを読み出すための方法及び装置 - Google Patents

Description

この発明は、一般的なフル・スイング・メモリ・アレイの読み出しの改良に係り、特に、フル・スイング・メモリ・アレイにおけるグローバルビット線を静的に動作させるための有効な技術に関する。

読み出しビットがメモリ素子に格納される時、フル・スイング・メモリ・アレイは動的なプレチャージおよび解除テクニックを利用する。フル・スイング・メモリ・アレイ内のビット線上で実行された拡散キャパシタンスを最小限にするために、この従来の技術は、典型的に２レベルに分割される。フル・スイング・メモリ・アレイの第１のレベルは記憶素子、パス・トランジスターおよびローカルビット線を含んでいる。記憶素子は２値を格納する。メモリ素子の内容に基づいたローカルビット線を解除するために、パス・トランジスターは読み取りワード線によって起動される。ローカルビット線は、多数の読み取りワード線によって典型的に共有される。読まれたメモリ上の遷移を認識することができるように、ローカルビット線はあらかじめ高くプレチャージされる。ローカルビット線は第２のレベルに入力を供給する。

フル・スイング・メモリ・アレイの第２のレベルは典型的には多くのインバータおよび折り畳み式のトランジスタペアを含んでいる。なお、ペアのそれぞれには、１本のローカルビット線により入力が供給される。折り畳み式のトランジスタは、ダイナミックにあらかじめ強烈なグローバルなビット線へ接続する。メモリ素子に格納された０の値を認識するためにアースするためにローカルビット線及びグローバルビット線を引く必要があるので、このメモリアレイはフル・スイングと名付けられる。メモリ素子から連続する０の値を読む場合、従来のフル・スイング・メモリ・アレイはローカルビット線及びグローバルビット線の前充放電を要求する。読み取りワード線信号が主張される前に、あらかじめローカルビット線及びグローバルビット線のプレチャージングは生じるに違いない。０の値が第２のレベルによって広められるとともに、放出が生じる。このように、連続する０の値がグローバルなビット線より広められる場合、電力は、読み出しの間、ローカルビット線及びグローバルビット線の前充放電によって消費される。

従来のフル・スイング・メモリ・アレイの中で、更に、保持回路、あるいは動的及び静的な変換装置は、アウトプットがグローバルビット線の評価された値を保持することを保証するためにグローバルなビット線のアウトプットに典型的に加えられる。この補足回路類は、メモリアレイが配置されるシリコン基盤を消費する。

そのそれぞれの態様の中で、本発明は、０の値を保持するメモリ素子を連続して読み出す間に、従来のフル・スイング・メモリ・アレイ中のグローバルなビット線の前充放電によって外乱が引き起こされ電力消費の問題を認識する。この目的のために、本発明の実施形態は静的なグローバルビット線の切り替えを含んでいる。そのような技術は、０の値を連続して読み出す間における消費電力を低減し、またその方法で実行し、出力において必要とする保持回路または動的及び静止型変換回路を削除する。

１つの実施形態では、グローバルなビット線を実現する方法が示される。方法は、複数のトリ−ステイト・デバイスを介してグローバルビット線に複数のローカルビット線を結合するステップを含んでいる。方法は、複数のトリ−ステイト・デバイスのうちの１つを有効にするためのグローバル選択信号を生成し、有効なトリ−ステイト・デバイスの出力を駆動すべく該当するローカルビット線を選択するステップをさらに含んでいる。このように、グローバルビット線の遷移状態時に、グローバルビット線から読み出される同じ値を有するビットの連続読み出しが帰着しないようにグローバルビット線は静的に駆動される。

発明のさらなる特徴および利点と同様に本発明についてのより完全な理解も、次の詳述および添付の図面から明白になる。

本発明は、添付の図面（発明のいくつかの実施形態はその中で示される）に関して今より完全に記述されるだろう。しかしながら、ここに述べられた実施形態に限られたように、この発明は様々なフォームで具体化され解釈されるべきでない。もっと正確に言えば、この開示が完全になり完成するように、これらの実施形態は提供され、技術に熟練している人々に完全に発明の範囲を伝えるだろう。

図１は、発明の実施形態が有利に使用される典型的な無線通信システム１００を示す。図の目的のために 図１は、３つの遠隔ユニット１２０、１３０、１５０および２つの基地局１４０を示す。典型的な無線通信システムがさらに多くの遠隔ユニットおよび基地局を持っていてもよいことが認識される。遠隔ユニット１２０、１３０および１５０は改善されたフル・スイング・メモリ・アレイ１２５Ａ、１２５Ｂおよび１２５Ｃをそれぞれ含んでいる。それはさらに下に議論されるような発明の実施形態である。図１は、基地局１４０から遠隔ユニット１２，１３，１５へ転送されるリンク信号１８０、及び遠隔ユニット１２，１３，１５から基地局１４０への逆リンク信号１９０を示している。

図１において、遠隔ユニット１２０は移動電話機として示され、遠隔ユニット１３０はポータブルコンピュータとして示される。また、遠隔ユニット１５０はワイヤレスローカルループシステムで固定ロケーション遠隔ユニットとして示される。例えば、遠隔ユニットは、携帯電話、携帯型のパーソナルコミュニケーション・システム（ＰＣＳ）ユニット、個人のデータ助手のようなポータブルデータ・ユニットあるいはメータ指示量機器のような固定ロケーションデータ・ユニットであってもよい。図１は、発明の指示に従って遠隔ユニットを例に示すが、その発明はこれら図示のユニットに制限されていない。その発明は、フル・スイング・メモリ・アレイを含んでいるあらゆるデバイスの中で適切に使用されてもよい。

図２は、発明の実施形態に従ってフル・スイング・メモリ・アレイシステム２００の読み取り部分の回線図である。フル・スイング・メモリ・アレイシステム２００の読み取り部分は、読み取りワード線ドライバ２１０Ａ−２１０Ｂ、分配された動的なＯＲコンポーネント２２０、および発明の教えによって修正済のフル・スイング・メモリ・アレイ２３０のオプションのセットを含んでいる。読み取りワード線ドライバ２１０Ａ−２１０Ｂのセットは動的なlowを受信して、十分にデコードし、ワード線信号を読み出し、それぞれ分配された動的なＯＲコンポーネント２２０及びフル・スイング・メモリ・アレイ２３０を結合する。分配された動的なＯＲコンポーネント２２０は十分にフル・スイング・メモリ・アレイ２３０を連結する。読み取りワード線信号が動的なhighである場合、読み取りワード線ドライバ２１０Ａ−２１０Ｂのセットは任意である。

単純化のために、読み取りワード線ドライバ２１０Ａのセットおよび分配された動的なＯＲ成分２２０のみは、詳細にここで記述される。読み取りワード線ドライバ２１０Ａのセットは、インバータ２１５のようなインバータを８個備えている。インバータ２１５は、例えば読み取りワード線信号２０５を受信する。読み取りワード線信号２０５は反転され、分配された動的なＯＲコンポーネント２２０およびフル・スイング・メモリ・アレイ２３０へ伝達される。分配されたＯＲコンポーネント２２０は、プルダウントランジスタ２２２のようなプルダウントランジスタを１６個備えている。これらプルダウントランジスタ２２２のうちの８個は共通ノード２２７Ａへの出力を終端し、他の８個のプルダウントランジスタ２２２は共通ノード２２７Ｂ及び４個のプルアップトランジスタ２２６Ａ、２２６Ｂ、２２４Ａおよび２２４Ｂに連結され、これら出力を有する。プルアップトランジスタ２２６Ａ，２２４Ａの出力は、共通ノード２２７Ａへ終端される。プルアップトランジスタ２２６Ｂ，２２４Ｂの出力は、共通ノード２２７Ｂへ終端される。分配された動的なＯＲコンポーネント２２０はさらにＮＡＮＤゲート２２８を備えている。ＮＡＮＤゲート２２８はキーパートランジスタ２２４Ａ，２２４Ｂに並列に接続される。共通ノード２２７Ａ，２２７ＢはＮＡＮＤゲート２２８に連結される。ＮＡＮＤゲート２２８は、グローバル選択線２５０上に出力するグローバル選択信号を生成する。

分配された動的なＯＲコンポーネント２２０は、プルアップトランジスタ２２６Ａを介して共通ノード２２７Ａをプリチャージするべく動的lowプリチャージパルス２２３を入力として受信する。一旦共通ノード２２７Ａはプリチャージされ、信号２２３はhighに遷移し、キーパートランジスタ２２４Ａは共通ノード２２７Ａをロジック１に維持し、これにより動的なロジック０への遷移は認識される。

一方、共通ノード２２７Ａ，２２７Ｂは、図５の接続に記載される他の実施形態に示すとして、ＮＡＮＤゲート２２８をインバータに置き換えることにより分離される。しかしながら、図５の実施形態を議論するときに認識されることとして、ＮＡＮＤゲート２２８を介して共通ノード２２７Ａ，２２７Ｂを結合することにより、グローバル選択線の数は、半分に減らされる。グローバル選択線の数をさらに減らすために２以上の分配された動的ＯＲコンポーネントを結合することは、本発明の技術により熟慮され、他のロジック構成はこれら技術で得られる同じ結果に近付けるように組み合わせることができることは認識される。

図２中で例証されるように互いにインラインの共通ノード２２７Ａ，２２７Ｂを配置するために、シリコンの中で複合の動的なＯＲコンポーネント２２０のような多数の動的なＯＲコンポーネントが製造されてもよいことが注目されるべきである。一つのルーティングチャネルは、ルーティングチャネルの全体の数を効果的に減らす一致したパスに沿ってエッチングされる。

フル・スイング・メモリ・アレイ２３０は、ＲＡＭ素子２３５のような多くのランダムアクセスメモリ（ＲＡＭ）素子を含んでいる。ＲＡＭ素子の列はそれぞれ同じ読み取りワード線につながれる。ＲＡＭ素子列のＲＡＭ素子は異なる読み取りワード線に接続される。図２で図示されたとして、８個のＲＡＭ素子のサブ列は、ローカルビット線２４０Ａを終端する。同様に、８個のＲＡＭ素子の第２サブ列は読み取りワード線の異なるセットにつながれ、ローカルビット線２４０Ｂを終端する。

フル・スイング・メモリ・アレイ２３０は、さらにプルアップトランジスタ２４５のような多くのプルアップトランジスタ、トリ−ステイトＮＡＮＤゲート２５５のような多くのトリ−ステイト・デバイスおよび付加的なキーパー素子２６０を備えている。プルアップトランジスタ２４５は、ローカルビット線をプレチャージするべく動的なlowローカルローカルビット線プレチャージ・パルス２４３を受信する。プレチャージ時に、ロジック０がＲＡＭ素子から読み出されるまで、プルアップトランジスタ２４５はローカルビット線２４０Ａをロジック１に維持する。トリ−ステイト・デバイスは、グローバルビット線２５３へ出力を伝達する。トリ−ステイト・デバイスは、ローカルビット線２４０Ａ，２４０Ｂのような２本のローカルビット線からの入力を受信する。適切な読み取りワード線が活性化される場合、ローカルビット線は、読まれたＲＡＭ素子のコンテンツを伝達する。トリ−ステイト・デバイスはそれぞれのグローバル選択信号によって有効となる。例えば、トリ−ステイトＮＡＮＤゲート２５５は、適切にグローバル選択信号２５０によって有効となる。

発明の教えによるフル・スイング・メモリ・アレイ中で利用されたトリ−ステイト・デバイスの数は、フル・スイング記憶容量、およびトリ−ステイト・デバイスを終端するＲＡＭ素子の数に応じて変わる。一般に、トリ−ステイト・デバイスの総数ｎ_tは以下のように表現されてもよい。

Ｒがフル・スイング・メモリ・アレイの行の数である場合、Ｃはフル・スイング・メモリ・アレイの列の数である。また、ｂ_ｒは、トリ−ステイト・デバイスを終端したＲＡＭ素子の数である。例えば、３２ｘ３２フル・スイング・メモリ・アレイシステムのトリ−ステイト・ＮＡＮＤゲートの実施形態では、ｎ_tは、合計６４個のトリ−ステイトＮＡＮＤデバイスに対しトリ−ステイトＮＡＮＤゲートごとに３２行と３２列とを乗算して１６個のＲＡＭ素子で割られた値と等しい。６４ｘ３２フル・スイング・メモリ・アレイ構造については、１２８個のトリ−ステイトＮＡＮＤデバイスが利用されるだろう。特殊な列で実現されるトリ−ステイトＮＡＮＤデバイスの数ｎ_cは、以下のように表現される：

付随的に、ｎ_ｃは、さらにシステムで実現されるグローバル選択線の数と等しい。

図２に示された６４ｘ３２構造を仮定して、フル・スイング・メモリ・アレイ２３０は、６４本の読み取り線を含むであろう。６４本の読み取り線において、読み取りワード線ドライバのセットはそれぞれ８本の読み取りワード線につなぐべく８個のインバータを持っており、８本のワード線の合計８セットが動作する。２セットのワード線ドライバは、対応する動的なＯＲコンポーネントを接続し、３２個のＲＡＭ素子を１６行分つなぐ。このＯＲコンポーネントは、合計１６個のプルダウントランジスタを有する。ローカルビット線は８個のＲＡＭ素子を連結するだろう。フル・スイング・メモリ・アレイ２３０の各列はそれぞれ８本のローカルビット線を備え、合計２５６本のローカルビット線を備える。フル・スイング・メモリ・アレイ２３０の各列はさらに合計３２本のグローバルビット線に対し１本のグローバルビット線を含む。３２本のグローバルビット線において、各グローバルビット線は４個のトリ−ステイトＮＡＮＤゲートを介して８本のローカルビット線を連結する。フル・スイング・メモリシステムの異なるサイズ構造は、発明の実施形態を制限せずに支援されることに注目されるべきである。

メモリの行を読むとき、１つの読み取りワード線信号は読み取りワード線信号２０５のように主張される。例の方法によると、インバータ２１５は読み取りワード線信号２０５を反転し、反転信号２２５を伝達する。反転信号２２５は、プルダウントランジスタ２２２をhighで動作させ、ＲＡＭ素子２３５を含む該当する行のＲＡＭ素子を読み出すための信号である。共通ノード２２７Ａはプルアップトランジスタ２２６Ａを介して初期時にプレチャージされたと仮定すると、プルダウントランジスタ２２２は例えば共通ノード２２７Ａをグランドまたはロジック０に落とすように動作される。たった１本の読み取りワード線が瞬間に動作すると仮定すると、共通ノード２２７Ｂはロジック１に保持され、ＮＡＮＤゲート２２８はトリ−ステイトＮＡＮＤゲート２５５を有効にするべく共通ノード２２７Ａからのロジック０をロジック１にする。

同時に、ＲＡＭ素子２３５の内容はローカルビット線２４０Ａ上に伝達される。ＲＡＭ素子２３５の内容がロジック０である場合、プルアップトランジスタ２４５がプレチャージ信号２４３によってローカルビット線２４０Ａをプレチャージしたと仮定して、ローカルビット線はロジック０に放出される。その後、有効なトリ−ステイトＮＡＮＤゲート２５５は、ローカルビット線２４０Ａからのロジック０をグローバルビット線２５３上のロジック１へ伝達する。キーパー素子２６０のインバータは、ロジック１をロジック０に反転し、アウトプット２６５へロジック０を伝達する。グローバルビット線２５３を実現するべく受信された次の読み取り信号がロジック０を含むＲＡＭ素子を読み出すことにより得られる場合、グローバルビット線２５３は遷移することなく、また電力消費を抑えることなしに、ロジック１を維持する。フル・スイング・メモリ・アレイシステム２００の読み取り部分の動作は、図３の議論で一層に詳細に記述されるだろう。

図３は、この発明の実施形態に従い図２のグローバルビット線２５３のようなグローバルなビット線の静止の性質を例証するタイミング・ブロック図３００である。タイミング・ブロック図３００は、読み取りワード線信号２２５、ローカルビット線（ＬＢＬ）プレチャージ信号２４３、ＬＢＬ ２４０Ａ、グローバル選択線２５０上のグローバル選択信号およびグローバルビット線（ＧＢＬ）２５３上の信号を含む５つの信号を例証する。

例によると、図３は図２と合わせて記述されるだろう。 ２つのロジック０はフル・スイング・メモリ２３０から連続的に読まれる。最初に、プルアップトランジスタ２４５は、完全に、時間３０５でローカルビット線２４０をロジック１へプレチャージする。同様に、プルアップトランジスタ２２６Ａ,２２６Ｂは、完全に、共通ノード２２７Ａ,２２７Ｂをロジック１へプレチャージする。読み取りワード線２２５は、今、２つの同時に起こり得る時間３１０を定義される。最初に、共通ノード２２７Ａはプルダウントランジスタ２２２を介して放出することによりロジック０を得る。次に、ロジック０と仮定されるＲＡＭ素子２３５の内容はＬＢＬ ２４０Ａを放出することによりロジック０として読み出される。

最初の発生に返って、ＮＡＮＤゲート２２８は入力として共通ノード２２７Ａからロジック０を受信し、また、共通ノード２２７Ｂが放出されていないので、それはロジック１にとどまる。したがって、時間３１５で、ＬＢＬ ２４０Ａが時間３１２で評価された後、グローバル選択信号２５０はトリ−ステイトＮＡＮＤゲート２５５が有効となるように動作する。

今、トリ−ステイトＮＡＮＤゲート２５５は有効となり、入力としてローカルビット線２４０Ａに関するロジック０を受信する。また、ワード線ドライバ・セット２１０Ｂに対応する読み取りワード線が動作していないので、ローカルビット線２４０Ｂはロジック１を維持する。従って、時間３２０で、グローバルビット線２５３はロジック１へ遷移し、ＲＡＭデータ出力２６５は該当するＲＡＭ素子２３５の内容をロジック０へ遷移する。

時間３２１で、ローカルビット線プレチャージ信号２４３が時間３２２で有効となる前に、グローバルビット線選択信号２５０は無効になる。時間３２３で、ローカルビット線２４０Ａは、プルアップトランジスタ２４５を介してプレチャージし、次の動作中の読み取りワード線信号のためにあらかじめロジック１に設定して完了する。時間３２５で、２つの同時発生に再び帰着する後の読み取りワード線信号は動作される。最初に、共通ノード２２７Ａはロジック０となる。次に、ロジック０を維持したＲＡＭ素子２３５の内容は、プルアップトランジスタ２４５を放出し、時間３３０でＬＢＬ ２４０Ａをロジック０へ移行させて読まれる。

最初の発生に戻って、プルアップトランジスタ２２６Ｂが共通ノード２２７Ｂからのロジック１を放出していないので、ＮＡＮＤゲート２２８は入力として共通ノード２２７Ａからロジック０を受信する。したがって、時間３３３で、グローバル選択信号２５０はトリ−ステイトＮＡＮＤゲート２５５を有効にするように動作させる。ＮＡＮＤゲート２５５の出力はロジック１で維持される。したがって、グローバルビット線２５３は、値読み取りが０である同じグローバルビット線以上の連続する読み取りの間の保存する電力にどれが帰着するかが、時間３２０で行ったように移行せずに、ロジック１で残る。グローバルビット線２５３のこの行為は静止の行為と呼ばれる。対照的に、従来のグローバルビット線のようなローカルビット線２４０Ａは、遷移し、前充電および前の読み取りデータにかかわらずローカルビット線キャパシタンスを放出することより動的に読まれた。

上記の例は、同じＲＡＭ素子からの連続２つの読み取りのコンテキストに記述されたが、グローバルビット線２５３は、同じデータを持つＲＡＭ素子の連続する読み出しのためにhighを維持する。グローバルビット線２５３は、同じグローバルビット線で接続されたトリ−ステイトＮＡＮＤゲートを終端する。

図４は、図２に示されるトリ−ステイトＮＡＮＤゲート２５５の１つの適切な実施形態の詳細を例証する。トリ−ステイトＮＡＮＤゲート２５５はインバータ４０５、ＯＲゲート４１０、ＮＡＮＤゲート４２０、ＡＮＤゲート４３０、プルアップトランジスタ４４０を含む出力トランジスタスタック、プルダウントランジスタ４５０を備えている。上述されるように、ＮＡＮＤゲート２５５は入力としてグローバル選択信号２５０およびローカルビット線２４０Ａ，２４０Ｂを受信し、グローバルビット線２５３上のその出力を生成する。グローバルビット線２５３は、プルアップトランジスタ４４０及びプルダウントランジスタ４５０を接続する。

プルアップトランジスタ４４０はＮＡＮＤゲート420の出力をつなぐ。ＮＡＮＤゲート４２０は、ＯＲゲート４１０の出力及びグローバル選択信号をつなぐ。ＯＲゲート４１０はインバータ４０５につながれる。インバータ４０５は、ローカルビット線２４０Ａ，２４０Ｂへつながれる。

プルダウントランジスタ４５０は、ＡＮＤゲート４３０の出力をつなぐ。ＡＮＤゲート４３０は、グローバル選択線２５０及びローカルビット線２４０Ａ，２４０Ｂをつなぐ。ローカルビット線２４０Ａあるいは２４０Ｂのいずれかがロジック０であり、グローバルセレクト信号２５０がロジック１である場合、グローバルビット線２５３はロジック１である。ローカルビット線２４０Ａ，２４０Ｂおよびグローバル選択信号２５０がロジック１である場合、グローバルビット線２５３はロジック０である。ＮＡＮＤゲート２５５へ入力された値の他のコンビネーションでは、グローバルビット線２５３の値は、グローバルビット線２５３につながれる有効なＮＡＮＤゲートによって決定されるだろう。グローバルビット線２５３につながれたＮＡＮＤゲートのどれも有効にならなければ、グローバルビット線２５３はキーパー素子２６０により読まれた最終値を維持するだろう。

２つのトランジスタを含むアウトプット・スタックの利用によって、トランジスタの物理的なディメンションは、２つの出力トランジスタを持って、従来のアウトプットが積み重ねるより与えられたグローバルビット線より負荷が小さい。そのような利点は、トリ−ステイト・デバイスの出力トランジスタによりグローバルビット線上の足跡サイズおよび自己容量を縮小する。

図５は、この発明の別の実施形態に従うフル・スイング・メモリ・アレイシステム２００の読み取り部分の他の実施形態である。フル・スイング・メモリ・アレイシステム５００の読み取り部分は、読み取りワード線ドライバ５１０、動的なＯＲコンポーネント５２０、および発明の教えによって修正済のフル・スイング・メモリ・アレイ５３０を含んでいる。読み取りワード線ドライバ５１０は、動的なＯＲコンポーネント５２０およびフル・スイング・メモリ・アレイ５３０の両方につながれる。動的なＯＲコンポーネント５２０はグローバル選択線５５０を介してフル・スイング・メモリ・アレイ５３０を連結する。

フル・スイング・メモリ・アレイシステム５００は、ワード線ドライバ５１０の１つのセットが動的なＯＲコンポーネント５２０に入力を供給する点で、フル・スイング・メモリ・アレイシステム２００と異なる。１本のローカルビット線５４０は、トリ−ステイトインバータ５５５を介してグローバルビット線５５３へ連結される。また、グローバル選択線５５０のような個別のグローバル選択線は、個々のローカルビット線のために使用される。フル・スイング・メモリ・アレイシステム５００の動作はフル・スイング・メモリ・アレイシステム２００に似ている。参照符号が図５中の機能に対応して変更される場合、図３のタイミング図の議論が図５に当てはまる。

図６は、図５に示されるトリ−ステイトインバータ５５５として用いるためにふさわしいトリ−ステイト・デバイスの詳細を例証する。トリ−ステイトインバータ５５５はインバータ６０５、ＮＡＮＤゲート６２０、ＡＮＤゲート６３０、プルアップトランジスタ６４０、プルダウントランジスタ６５０を備えている。トリ−ステイト・インバータゲート５５５は入力としてグローバル選択信号５５０およびローカルビット線５４０を受信し、グローバルビット線５５３上への出力を生成する。グローバルビット線５５３はプルアップトランジスタ６４０およびプルダウントランジスタ６５０を連結する。

プルアップトランジスタ６４０はＮＡＮＤゲート６２０を連結する。ＮＡＮＤゲート６２０は、インバータ６０５の出力及びグローバル選択信号５５０を連結する。インバータ６０５はローカルビット線５４０を連結する。プルダウントランジスタ６５０は、ＡＮＤゲート６３０の出力を連結する。ＡＮＤゲート６３０は、グローバル選択信号５５０及びローカルビット線５４０を連結する。

ローカルビット線５４０がロジック０であり、グローバル選択信号５５０がロジック１である場合、グローバルビット線５５３はロジック１である。ローカルビット線５４０およびグローバル選択信号５５０がロジック１である場合、グローバルビット線５５３はロジック０である。値の他の組み合わせがトリ−ステイトインバータ５５５に入力されるとき、グローバルビット線５５３の値は、トリ−ステイトインバータ５５５のような有効なトリ−ステイトインバータによって決定されるだろう。それはさらにグローバルビット線５５３につながれる。グローバルなビット線５５３につながれたトリ−ステイトインバータのどれも有効にならなければ、グローバルビット線５５３はキーパー素子５６０により読まれた最終値を維持するだろう。

図７は、発明の実施形態に従うグローバル選択信号を生成するために代替の典型的な配置を例証する。他の実施形態は、デコードされたアドレス及び図２及び図５の動的なＯＲコンポーネントではなくエンコードされたメモリアドレスの使用により、グローバル選択信号を生成するために使用されてもよい。図７に示される典型的な実施形態は、３２ｘ３２フル・スイング・メモリ・アレイシステム７００の読み取り部分を例証する。システム７００は５ｘ３２デコーダ７０５、ワード線ドライバ７１０のような読み取りワード線ドライバのセット、および発明の教えによって修正済の３２ｘ３２フル・スイング・メモリ・アレイ７３０を含んでいる。

５ｘ３２デコーダは、読み取りワード線ドライバのセットを連結する。図の単純化のために、ワード線ドライバ７１０の１つのセットだけが図７に示される。読み取りワード線ドライバのセットはフル・スイング・メモリ・アレイ７３０７３０を連結する。５ｘ３２デコーダは、エンコードされたメモリアドレス、Ｓ５−Ｓ１ビットを受信する。最上位ビットＳ５は、例えばグローバル選択線７５０Ａ上にグローバル選択信号を生成するべくインバータ７２０を介してトリ−ステイトＮＡＮＤゲート７５５につながれる。示されなかったが、グローバル選択線７５０Ａも、単一の読み取りワード線が駆動される場合に、３２ビットのワード全体を伝達するために３２ビット列のうち、他の３１ビットに対応するトリ−ステイトＮＡＮＤゲートにつながれる。トリ−ステイトＮＡＮＤゲート７５５は２本のローカルビット線を連結する。２本のローカルビット線はそれぞれ８個のＲＡＭ素子を支援する。そのため、グローバル選択線７５０Ａは、より低いオーダーＳ５＝０、メモリの１６列を支援するトリ−ステイトＮＡＮＤゲートを有効にする。

最上位ビットＳ５は、トリ−ステイトＮＡＮＤゲート７５８に直接つながれる。トリ−ステイトＮＡＮＤゲート７５８もグローバル選択線７５０Ｂにつながれる。グローバル選択線７５０Ｂもトリ−ステイトＮＡＮＤゲートにつながれることも注目すべきである。示されないが、トリ−ステイトＮＡＮＤゲートは、３２ビット列のうちの他の３１ビットに一致する。そのため、グローバル選択線７５０Ｂは、より高いオーダーＳ５＝１、メモリの１６列を支援するトリ−ステイトＮＡＮＤゲートを有効にする。

グローバル選択信号を生成するためにエンコードされたアドレス・ビットの他のロジックの組み合わせが、本発明によって熟考され、異なるフル・スイング・メモリ・アレイ構造によって異なってもよいことが注目されるべきである。例えば、６４ｘ３２フル・スイング・メモリ・アレイは６ｘ６４デコーダを利用するだろう。図２のようなトリ−ステイトＮＡＮＤゲートの実施形態を利用する場合、６ｘ６４デコーダの６つのエンコードされたアドレス・ビットの２つの最上位ビットは、全てのトリ−ステイトＮＡＮＤゲートを駆動するために使用されるだろう。一般に、トリ−ステイトＮＡＮＤゲートを制御するために必要とされる最上位アドレス・ビットの数、ｎは下記の表現によって決定される。

Ｒはフル・スイング・メモリ・アレイの行の数、ｂｒはトリ−ステイトデバイスによってサービスされたＲＡＭ素子の数である。例えば、６４ｘ３２フル・スイング・メモリ・アレイシステムのトリ−ステイトＮＡＮＤゲートの実施形態では、ｎはｌｏｇ２（トリ−ステイトＮＡＮＤゲートごとに６４行／１６個のＲＡＭ素子）と等しいだろう。それは２ビットである。６４ｘ３２フル・スイング・メモリ・アレイシステムのトリ−ステイトインバータの実施形態によると、ｎはｌｏｇ２（トリ−ステイト・インバータゲート当たり６４行／８個のＲＡＭ素子）と等しいだろう。それは３ビットである。

図８は、この発明の実施形態に従う静的にグローバルビット線を切り替える方法８００を例証するフローチャートである。ステップ８１０で、複数のローカルビット線は複数のトリ−ステイトデバイスを介してグローバルビット線につながれる。図２において、例えば、２本のローカルビット線がグローバルビット線へトリ−ステイトＮＡＮＤゲートによって連結される。図５において、例えば、１本のローカルビット線がグローバルビット線へトリ−ステイトインバータを介して連結される。ステップ８２０で、グローバル選択信号は複数のトリ−ステイトデバイスのうちの１つを有効にするために生成される。図２において、例えば２セットのワード線ドライバからの１本の読み取りワード線が動作される場合、トリ−ステイトＮＡＮＤゲートのためのグローバルセレクト信号が生成される。図５において、例えば読み取りワード線の対応するセットのうちの１つが動作される場合、トリ−ステイトインバータのためのグローバル選択信号が生成される。

ステップ８３０で、該当するローカルビット線は有効なトリ−ステイトデバイスの出力を駆動させるために選択されている。図２の実施形態において、トリ−ステイトＮＡＮＤは記述されるような動的なローカルビット線を伝達する。図５の実施形態において、トリ−ステイトインバータは記述されるような対応するローカルビット線を伝達する。

図９は、この発明の実施形態に従うメモリ内のグローバルビット線上に同じ値を持つビットを連続的に読む場合に、電力を削減する方法を例証するフローチャートである。ステップ９１０で、グローバル選択信号はグローバルビット線を第１レベルへ遷移するべく生成される。図３の時間３１５を参照すると、例えば、ローカルビット線２４０Ａが時間３１２で評価した後、グローバル選択信号２５０はトリ−ステイトＮＡＮＤゲート２５５を有効にするべく動的なｈｉｇｈレベルへ遷移する。ステップ９２０で、第１ビットはメモリから読まれる。図３の時間３２０を参照すると、例えば、ＮＡＮＤゲート２５５が評価した後、グローバルビット線２５３は高い値へ遷移する。ステップ９３０で、メモリから第２ビットは読まれる。第２ビットの値は、読まれた第１ビットと同じ値である。図３の時間３３３を参照すると、例えば、グローバル選択信号２５０は再びトリ−ステイトＮＡＮＤゲート２５５を有効にするために動的なｈｉｇｈレベルへ遷移する。ステップ９４０で、グローバルビット線は遷移せずに、第２ビットの読み出しの間、第１レベルに維持される。図３の時間３３３を参照すると、例えば、グローバルビット線２５３は時間３２０と同じレベルにとどまる。

発明が多くの実施形態の背景に示されている間に、上記の議論、および下に続く請求項と一致する技術における通常の熟練の人によって種々様々のインプリメンテーションが使用されてもよいことが認識されるだろう。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［１］ フル・スイング・メモリ・アレイのグローバルビット線を駆動する方法であって、
複数のトリ−ステイト・デバイスを介して複数のローカルビット線をグローバルビット線に連結することと、
前記複数のトリ−ステイト・デバイスの１つを有効にするべくグローバル選択信号を生成することと、
前記グローバルビット線上で読み出される同じ値を有するビットの連続する読み出しが、グローバルビット線の状態を遷移させることに帰着しない、有効なトリ−ステイト・デバイスの出力を駆動するために対応するローカルビット線を選択することとを備える方法。
［２］ 前記グローバルビット線の出力は、キーパー素子につながれる［１］の方法。
［３］ 前記生成ステップは、
共通ノードを終端するべく複数のトランジスタを配列することと、
前記複数のトランジスタの１つで読み取り信号を受信することと、
前記読み取り信号を受信することに応じて複数のトリ−ステイト・デバイスのうちの１つを有効にするべく前記共通ノードを遷移することとをさらに備える［１］の方法。
［４］ 前記生成ステップは、前記グローバル選択信号を生成するべくエンコードされたメモリアドレスからのビットを利用することをさらに備える［１］の方法。
［５］ 選択されたトリ−ステイト・デバイスは、トリ−ステイトＮＡＮＤゲートである［１］の方法。
［６］ 選択されたトリ−ステイト・デバイスは、トリ−ステイトインバータである［１］の方法。
［７］ 前記複数のトリ−ステイト・デバイスは、２つのトランジスタを構成する出力トランジスタスタックを含む［１］の方法。
［８］ メモリ内のグローバルビット線上で同じ値を有する連続するビットの読み出し時に読み出し電力を削減する方法であって、
前記グローバルビット線を第１レベルに遷移するためのグローバル選択信号を生成することと、
メモリから値を有する第１ビットを読み出すことと、
メモリから前記第１ビットと同じ値を有する第２ビットを読み出すことと、
第２レベルへ遷移することなしに、第２ビットの読み出し中に前記グローバルビット線を第１レベルに維持することとを備える方法。
［９］ 前記生成ステップは、
共通ノードを終端するべく複数のトランジスタを配列することと、
前記複数のトランジスタの１つで読み取り信号を受信することと、
前記グローバル選択信号を動作させるべく前記共通ノードを遷移することとをさらに備える［８］の方法。
［１０］ 前記グローバル選択線はトリ−ステイト・デバイスを有効にする［８］の方法。
［１１］ 前記生成ステップは、前記グローバル選択信号を生成するべくエンコードされたメモリアドレスからのビットを利用することを備える［１０］の方法。
［１２］ 選択されたトリ−ステイト・デバイスは、トリ−ステイトＮＡＮＤゲートである［１０］の方法。
［１３］ 選択されたトリ−ステイト・デバイスは、トリ−ステイトインバータである［１０］の方法。
［１４］ 前記複数のトリ−ステイトＮＡＮＤゲートは、２つのトランジスタを構成する出力トランジスタスタックを含む［１２］の方法。
［１５］ フル・スイング・メモリ・アレイシステムの読み取り部分であって、
複数のトリ−ステイト・デバイスと、
前記複数のトリ−ステイト・デバイスを介してグローバルビット線に連結される複数のローカルビット線と、
前記複数のトリ−ステイト・デバイスの１つを有効にするべくグローバル選択信号を生成し、有効なトリ−ステイト・デバイスの出力を駆動するべく該当するローカルビット線を選択する手段とを備えるシステム。
［１６］ 前記生成手段は、動的なＯＲコンポーネントを備える［１５］のシステム。
［１７］ 前記生成手段は、エンコードされたメモリアドレスからのビットを備える［１５］のシステム。
［１８］ 前記複数のトリ−ステイト・デバイスのうちの１つのトリ−ステイト・デバイスは、トリ−ステイトＮＡＮＤゲートを備える［１５］のシステム。
［１９］ 前記複数のトリ−ステイト・デバイスのうちの１つのトリ−ステイト・デバイスは、トリ−ステイトインバータを備える［１５］のシステム。
［２０］ 前記複数のトリ−ステイト・デバイスのうちの１つのトリ−ステイト・デバイスは、２つのトランジスタを構成する出力トランジスタスタックを備える［１５］のシステム。

図１は、発明の実施形態が有利に使用されてもよい典型的な無線通信システムを示す。 図２は、この発明の一実施形態に従うフル・スイング・メモリ・アレイシステムの読み取り部分の回線図である。 図 ３は、この発明の実施形態に従う図２のグローバルビット線の静止の性質を例証するタイミング・ブロック図である。 図４は、図２で示される１つの適切なトリ−ステイト・デバイスのための詳細を例証する。 図５は、この発明の実施形態に従う図２で示されるフル・スイング・メモリ・アレイシステムの読み取り部分の他の実施形態である。 図６は、図５で使用するにふさわしいトリ−ステイト・デバイスの詳細を例証する。 図７は、この発明のさらなる実施形態に従うグローバル選択信号を生成するための代替の典型的な配置を例証する。 図８は、この発明の実施形態に従う静的にグローバルビット線を切り替える方法を例証するフローチャートである。 図９は、この発明の実施形態に従うメモリ内のグローバルビット線上で同じ値を持っているビットを連続的に読む場合に、電力を削減する方法を例証するフローチャートである。

Claims (19)

1. フル・スイング・メモリ・アレイのグローバルビット線を駆動する方法であって、
   メモリから第１のビットを読み出すことと、
   前記メモリから前記第１のビットと同じ値を有する第２のビットを読み出すことと、
   複数のローカルビット線が複数のトリ−ステイト・デバイスを介してグローバルビット線に連結されるとき、前記複数のトリ−ステイト・デバイスの１つを有効にするべくグローバル選択信号を生成することと、
   有効なトリ−ステイト・デバイスの出力を駆動するために対応するローカルビット線を選択することと、
   対応するローカルビット線の前充電期間に入る前に、前記グローバル選択信号を無効化することによりトリ−ステイト・デバイスを無効化し、前記第２のビットが第１の値を有する時、前記ローカルビット線をローレベルに遷移した後で前記グローバル選択信号により前記トリ−ステイト・デバイスを有効化し、前記第２のビットが第２の値を有する時、前記ローカルビット線をハイレベルに維持する間で前記グローバル選択信号により前記トリ−ステイト・デバイスを有効化することにより、前記第１のビット及び前記第２のビットが前記グローバルビット線上で連続して読み出される時のグローバルビット線の状態を遷移することを回避することとを備える方法。
2. 前記グローバルビット線の出力は、キーパー素子につながれる請求項１の方法。
3. 前記生成ステップは、
   複数のトランジスタの出力を終端する共通ノードを終端するべく複数のトランジスタを配列することと、
   前記複数のトランジスタの１つで読み取り信号を受信することと、
   前記読み取り信号を受信することに応じて複数のトリ−ステイト・デバイスのうちの１つを有効にするべく前記共通ノードを遷移することとをさらに備える請求項１の方法。
4. 前記生成ステップは、前記グローバル選択信号を生成するべくエンコードされたメモリアドレスからのビットを利用することをさらに備える請求項１の方法。
5. 有効となったトリ−ステイト・デバイスは、トリ−ステイトＮＡＮＤゲートである請求項１の方法。
6. 有効となったトリ−ステイト・デバイスは、トリ−ステイトインバータである請求項１の方法。
7. 前記複数のトリ−ステイト・デバイスは、２つのトランジスタを構成する出力トランジスタスタックを含む請求項１の方法。
8. メモリ内のグローバルビット線上で同じ値を有する連続するビットの読み出し時に電力を削減する方法であって、
   複数のローカルビット線が複数のトリ−ステイト・デバイスを介してグローバルビット線に連結されるとき、前記グローバルビット線を第１レベルに遷移するためのグローバル選択信号を生成することと、
   メモリから第１ビットを読み出すことと、
   前記メモリから前記第１ビットと同じ値を有する第２ビットを読み出すことと、
   対応するローカルビット線の前充電期間前に、前記グローバル選択信号を無効化することにより前記複数のトリ−ステイト・デバイスのうちの１つのトリ−ステイト・デバイスを無効化し、前記第２のビットが第１の値を有するときに、前記ローカルビット線をローレベルに遷移した後前記グローバル選択信号により前記トリ−ステイト・デバイスを有効化し、前記第２のビットが第２の値を有するときに、前記ローカルビット線をハイレベルに維持する間で前記グローバル選択信号により前記トリ−ステイト・デバイスを有効化することにより、第２レベルへ遷移することなしに、第２ビットの読み出し中に前記グローバルビット線を第１レベルに維持することとを備える方法。
9. 前記グローバル選択信号を生成するステップは、
   複数のトランジスタの出力を終端する共通ノードに複数のトランジスタを配列することと、
   前記複数のトランジスタの１つで読み取り信号を受信することと、
   前記グローバル選択信号を動作させるべく前記共通ノードを遷移することとをさらに備える請求項８の方法。
10. 前記生成ステップは、前記グローバル選択信号を生成するべくエンコードされたメモリアドレスからのビットを利用することを備える請求項８の方法。
11. 前記トリ−ステイト・デバイスは、トリ−ステイトＮＡＮＤゲートである請求項８の方法。
12. 前記トリ−ステイト・デバイスは、トリ−ステイトインバータである請求項８の方法。
13. 前記複数のトリ−ステイトＮＡＮＤゲートは、２つのトランジスタを構成する出力トランジスタスタックを含む請求項１１の方法。
14. フル・スイング・メモリ・アレイシステムの読み取り部分であって、
    複数のトリ−ステイト・デバイスと、
    前記複数のトリ−ステイト・デバイスを介してグローバルビット線に連結される複数のローカルビット線と、
    メモリから第１ビットを読み出す手段と、
    前記メモリから前記第１のビットと同じ値を有する第２のビットを読み出す手段と、
    前記複数のトリ−ステイト・デバイスの１つを有効にするべくグローバル選択信号を生成し、有効なトリ−ステイト・デバイスの出力を駆動するべく該当するローカルビット線を選択する手段と、
    前記第１のビット及び前記第２のビットが前記グローバルビット線上で連続して読み出される時のグローバルビット線の状態を遷移することを回避する手段とを備え、
    前記回避する手段は、
    対応するローカルビット線の前充電期間に入る前に、前記グローバル選択信号を無効化することによりトリ−ステイト・デバイスを無効化する手段と、
    前記第２のビットが第１の値を有する時、前記ローカルビット線をローレベルに遷移した後で前記グローバル選択信号により前記トリ−ステイト・デバイスを有効化する手段と、
    前記第２のビットが第２の値を有する時、前記ローカルビット線をハイレベルに維持する間で前記グローバル選択信号により前記トリ−ステイト・デバイスを有効化する手段とを備えるシステム。
15. 前記生成手段は、動的なＯＲコンポーネントを備える請求項１４のシステム。
16. 前記第１のビットは、エンコードされたメモリアドレスから読み出される請求項１４のシステム。
17. 前記トリ−ステイト・デバイスは、トリ−ステイトＮＡＮＤゲートを備える請求項１４のシステム。
18. 前記トリ−ステイト・デバイスは、トリ−ステイトインバータを備える請求項１４のシステム。
19. 前記トリ−ステイト・デバイスは、２つのトランジスタを構成する出力トランジスタスタックを備える請求項１４のシステム。

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