JPH02230596A - スタティック型半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、スタティック型半導体メモリに係り、特にＭ
ＯＳ型（絶縁ゲート型）スタティック型ランダムアクセ
スメモリ（以下、ＳＲＡＭと記す）のビット線電位検知
・増幅用のセンス回路に関する。

（従来の技術） 第４図は、従来の大規模集積回路（ＬＳＩ）て用いられ
る高速動作が可能なＳＲＡＭの一部のブロック回路を示
している。ここで、ＭＡはスタティック型メモリセルが
二次元の格子状に配列されたメモリセルアレイ、１は行
アドレス入力信号をデコードしてメモリセルアレイＭＡ
のワード線を選択するローデコーダ、２はメモリセルア
レイＭＡの各カラム毎に設りられているビッ１・線プリ
チャージ回路、３はメモリセルアレイＭＡの各カラム毎
に設けられたビッ１・線電位検知・増幅用のセンス回路
、４は列アドレス人力信号をデコードしてカラム選択の
制御を行うカラムデコーダ、５はカラムデコーダ４の出
力により制御されて特定のカラムを選択するカラム選択
回路、６は選択カラムのデータを出力するデータ出力回
路である。

なお、メモリセルアレイＭＡの各カラム毎にセンス回路
か設１プられる理由は、一般に、メモリセルの駆動１・
ランジスタのディメンジョンはデザイン・ルールの最小
値に近いので、その駆動能力か低く、読出し時のビット
線の電圧変化は緩やかであり、この変化を回路的に加速
し、データ成立時間を短くするためてある。

第５図は、第４図中のローデコーダ１およびカラムデコ
ーダ４の一部、並びに１カラム分の具体的な回路を示し
ている。即ち、ＷＬＩ、・・・ＷＬｎはワード線、ＢＬ
およびＢＬは相補的な一対のビッ１・線であり、メモリ
セルＭＣ・・・は、データ保持用のフリップフロップＦ
ＦＩと、このフリツプフロップＦＦＩの相補的な２つの
記憶データの保持ノードとビット線ＢＬ，ＢＬ対との間
に接続され、ゲー１・にワード線Ｗ　Ｌ　１、・・ＷＬ
ｎの１本が接続されている転送ケート用の一対のＮチャ
ネルＭＯＳ｝ランジスタＮ］とからなる。

なお、フリップフロツプＦＦ１は、図示しないか、負荷
用の２個の高抵抗またはＭＯＳ＋−ランジスタおよび交
差接続された駆動用の２個のＮチャネルＭＯＳｈランシ
スタからなる。

ローデコーダ１は、プリチャージ信号ＰＲが活性状態の
時にはワード線ＷＬＩ、・・Ｗ　Ｌ　ｎを選択ぜす、ブ
リチャージ信号ＰＲが非活性状態の時に行ア１・レス人
力信号をデコードしてワード線ＷＬ１、・・Ｗ　Ｌ　ｎ
を選択するように構成されている。

カラムデコーダ４は、プリチャージ信号ＰＲか活性状態
の時にはカラムを選択せず、ブリチャージ信号ＰＲが非
活性状態の時に列アドレス人力伯号をデコードしてカラ
ム選択を行うように構成されている。

ビット線プリチャージ回路２は、プリチャージ電源とビ
ッ１・線ＢＬＸＢＬ対との間に接続された一対のＰチャ
ネルＭＯＳ＋−ランジスタＰ］からなり、この一対のＰ
チャネルＭＯＳ｝ランジスタＰ］のゲー１・にはブリチ
ャーシ信号ＰＲが与えられる。

センス回路３は、相袖性ＭＯＳ　（ＣＭＯＳ）型のフリ
ップフロップ回路ＦＦ２および活性化制御用のＮチャネ
ルＭＯＳ＋−ランジスタＮ２からなり、このＮチャネル
ＭＯ．Ｓ｝ランジスタＮ２のゲートにはセンスイネーブ
ル信号ＳＥが与えられる。

カラム選択回路５は、カラムデコーダ４の出力により制
御される転送ゲート（例えばクロックドインバータ７）
・からなり、複数のカラム（たとえは１つのセクション
に相当する）の各転送ゲー１・７・・の各一端はワイヤ
ードオア接続されて共通ビッ１・線ＣＬに接続されてい
る。

データ出力回路６は、ビツ１・線ＢＬＳＢＬのデ夕を外
部データパスに出力する出力バツファ８からなり、この
出力ノ１ツファ８は出力イネーブル信号ＲＤにより出力
制御される。

なお、図示しないが、共通ビット線ＣＬには書込の回路
か接続され、この書込み回路には書込みデータ人力か与
えられる。

また、ブリチャージ信号ＰＲは、アドレス遷移を検出す
るだめのアドレス遷移検出回路（図示せず）の出力およ
びカラムデコーダ４からのセクション選択（＝号に基す
いてパルス状に生成される。

次に、第５図のＳ　ＲＡＭの読出し時の動作を、第６図
に示すタイミングチャー１・を参照しながら説明する。

先ず、プリチャージ信号ＰＲか活性状態（ここでは低レ
ベル゛０”）にされ、ビ・ソト線プリチャージ回路２が
オンになってビ・ソト線ＢＬ，ＢＬ対の電位がプリチャ
ージ電源レベル（“１“レベル）になる。これにより、
前回のアドレス入力に対応してメモリセルＭＣ・・・か
らビット線ＢＬ，ＢＬ対に読出されていたデータが高速
にリセットされ、次のアドレス入力に対応するメモリセ
ルＭＣ・・・のビット線ＢＬ，ＢＬ対へのデータ読出し
の高速化が可能になる。

この後、プリチャージ信号ＰＲが非活性状態にされ、ビ
ット線プリチャージ回路２はオフになってビット線ＢＬ
ＳＢＬ対は寄生容量によりダイナミックに“１“レベル
に保持される。この後、行アドレス入力信号をデコード
するローデコーダ１によりワード線ＷＬＩ、・・・ＷＬ
ｎが選択制御され、一定時間選択された特定のワード線
の“１″レベルにより選択されるメモリセルＭＣ・・・
のデータはビット線ＢＬＳＢＬ対に出力される。

この場合、メモリセルＭＣ・・・からの読出しデータに
よりビッＩ・線ＢＬ，ＢＬ対のうちの一方（例えばＢＬ
）の電位がプルダウンされ、ビット線ＢＬＳＢＬ対間に
電位差が生じる。メモリセルＭＣ・・・から例えば“０
”データが読出された場合、このビット線ＢＬの電位が
プルダウンされるものとすれば、このビット線ＢＬの電
位かセンス回路３の閾値電圧以下になってからセンス信
号ＳＥが活性状態（ここでは″１″レベル）にされると
、センス回路３のフリップフロップＦＦ２は上記プルダ
ウンされているビット線ＢＬの電荷を加速的に放電して
データ成立時間を短くする。

一方、列アドレス入力信号をデコードするカラムデコー
ダ４から出力するカラム選択信号によってカラム選択回
路５が選択制御されることにより一定時間選択されるカ
ラムに接続されているセンス回路３の出力データ（つま
り、選択されたメモリセルＭＣから読出されたデータ）
が共通ビット線ＣＬに出力され、さらに、出力イネーブ
ル信号ＲＤのタイミングにしたがってデータ出力回路６
を経て外部データパスに出力される。

しかし、上記従来のＳＲＡＭは、センス回路３が活性化
する時点でビット線ＢＬ，ＢＬ対間にある程度の電位差
が存在することが前提になっており、ワード線選択から
センス信号ＳＥの活性化までにプランキング時間ｔｌの
確保が必要である。

しかし、このようなタイミングの設定は困難であり、こ
の前提が成立しない場合、即ち、ブランキング時間ｔ１
が不十分であってビット線ＢＬ，ＢＬ対のうちの一方の
電位が十分にプルダウンされていない場合には、センス
回路３は誤ったデー夕を検知・増幅してしまい、メモリ
セルＭＣ・・・のデータ破壊が発生し易くなる。

また、上記従来のＳＲＡＭは、センス回路３を各カラム
毎に設ける必要があるので、メモリチップ上に占めるセ
ンス回路３のパターン面積が増大する。

上記したような問題点を除去するためには、各カラムの
ビット線ＢＬ，ＢＬ対間に接続されているセンス回路３
を除去した第７図に示す構成が考えられる。

しかし、この構成においても、メモリセルＭＣ・・・の
駆動トランジスタのディメンジョンはデザイン・ルール
の最小値に近いので、その駆動能力が低く、カラム選択
回路５のクロックドインバータ７のディメンジョンをあ
まり大きくすることができない。そして、カラム選択回
路５の各クロックドインバータ７がワイヤードオア接続
された共通ビット線ＣＬには大きな寄生容量が存在する
ので、この共通ビット線ＣＬのデータを直ぐに成立させ
ることができない。そのため、第８図に示すタイミング
チャートのように、出力イネーブル信号ＲＤが活性化し
てから外部データパスにデータが出力する時間はｔ２た
け短くなり、外部データパスのデータを完全に成立させ
ることができない。

（発明が解決しようとする課題） 上記したように従来のＳＲＡＭは、ワード線選択からセ
ンス信号の活性化までにプランキング時間ｔ１が不十分
であると、センス回路の誤動作によるメモリセルのデー
タ破壊が発生し易くなり、しかも、センス回路を各カラ
ム毎に設ける必要があるので、メモリチップ上に占める
センス回路のパターン面積か増大するという問題がある
。

また、各カラムのセンス回路を除去した場合には、共通
ビット線のデータを直ぐに成立させることができす、外
部データパスのデータを完全に成立させることかできな
いという問題かある。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、センス回路の誤動作によるメモリセルのデー
タ破壊を防止でぎ、しかも、メモリチップ上に占めるセ
ンス回路のパターン面積を縮小てき、消費電力を削減し
得る高速動作可能なスタティック型半導体メモリを提供
することにある。

［発明の構成］ （課題を解決するための手段） 本発明のスタティック型半導体メモリは、カラム選択回
路とデータ出力回路との間にセンス回路を設け、このセ
ンス回路をインバータおよびクロックドインハー夕の逆
並列回路により構成し、上記カラム選択回路によるカラ
ム選択終了後に上記センス回路のクロックドインバータ
を活性化制御するようにしてなることを特徴とする。

（作用） 読出し時に、ビット線の電位がカラム選択回路により選
択された後、センス回路のクロックドインバータか活性
状態になり、センス回路の入力レベルおよび出力レベル
が加速的に決定され、デタ成立時間か短くなる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、ＳＲＡＭの一部のブロック回路を示しており
、第４図および第５図を参照して前述した従来のＳＲＡ
Ｍと比べて、カラムデコーダ１０と、センス回路］１の
接続位置およびその回路構成が異なり、その他は同一で
あるので第４図および第５図中と同一符号を付している
。即ち、ＭＡはメモリセルアレイ、ＷＬ１、・・・ＷＬ
ｎはワード線、ＢＬおよびＢＬは相補的な一対のビット
線である。

メモリセルＭＣ・・・は、データ保持用のフリップフロ
ップＦＦＩおよび転送ゲート用の一対のＮチャネルＭＯ
ＳトランジスタＮ１からなり、１はローデコーダ、２は
ビット線プリチャージ回路である。カラム選択回路５は
カラム転送ゲート（例えばクロックドインバータ７）か
らなり、複数のカラムが共通ビット線ＣＬに接続されて
いる。デタ出力回路６はインバータ９および出力バッフ
ァ８からなる。

カラムデコーダ１０は、カラム選択制御信号φが非活性
状態の時にはカラムを選択せず、カラム選択制御クロッ
クφか活性状態の時に列アドレス入力信号をデコードし
てカラム選択を行うように構成されている。

ビット線電位検知・増幅用のセンス回路１１は、カラム
選択回路５の共通ビット線ＣＬとデータ出力回路６との
間に接続され、カラム選択回路５によるカラム選択終了
後にセンス動作するように構成されており、例えばイン
バータ１２およびクロックドインバータ１３の逆並列回
路からなり、このクロツクドインバータ１３がカラム選
択制御クロツクφの反転借号φにより活性化される。

］３ なお、カラム選択制御クロックφおよびその反転信号φ
は、後述するように所定のタイミングで活性／非活性状
態が制御される。

次に、上記ＳＲＡＭの読出し動作を、第２図に示すタイ
ミングチャー１・を参照しながら説明する。

プリチャージ信号ＰＲによりビット線プリチャージ回路
２か一時的にオンになってビット線ＢＬ，ＢＬ対の電位
が“１”レベルになり、ビット線ＢＬ，ＢＬ対が寄生容
量によりダイナミックに“１″レベルに保持されている
状態で、行アドレス入力信号に応じて一定時間選択され
た特定のワード線の″′１“レベルにより選択されるメ
モリセルＭＣ・・・のデータかビッ１・線ＢＬ，ＢＬ対
に出力されると、ビット線ＢＬ，ＢＬ対のうちの一方の
電位がプルダウンされるまでの動作は従来と同様である
。

そして、本実施例では、このビット線のプルダウンされ
た電位がカラム選択回路５のクロックドインバータフの
閾値電圧以下になってから、カラム選択制御クロックφ
が活性状態（ここでは“１”レベル）にされる。これに
より、列アドレス入力信号をデコードするカラムデコー
ダ１０から出力するカラム選択信号ＣＤによってカラム
選択回路５が選択制御されることによって一定時間選択
される特定のカラムに接続されているクロツクドインバ
ータ７が活性化し、選択されたメモリセルＭＣから読出
されたデータが共通ビット線ＣＬに出力されるようにな
る。

この場合、メモリセルＭＣ・・・の駆動トランジスタの
ディメンジョンはデザイン・ルールの最小値に近いので
、その駆動能力が低く、カラム選択回路５のクロツクド
インバータ７のディメンジョンをあまり大きくすること
ができず、しかも、カラム選択回路５の各クロックドイ
ンバータ７がワイヤードオア接続された共通ビット線Ｃ
Ｌには大きな寄生容量が存在するので、この共通ビット
線ＣＬのデータを直ぐに成立させることができないおそ
れがある。

しかし、本発明では、このカラム選択回路５のクロック
ドインバータフの出力がセンス回路１１のインバータ１
２の閾値電圧以上（選択されたメモリセルＭＣから読出
されたデータか“０“レベルの場合）、または閾値電圧
以下（選択されたメモリセルＭＣから読出されたデータ
が“１”レベルの場合）になってから、カラム選択制御
クロックφが非活性状態（ここでは゛０″レベル）にさ
れる。

これにより、カラム選択回路５のクロツクドインバータ
７が非活性状態になると同時にセンス回路１１のクロツ
クドインバータ１３が活性状態になり、センス回路１１
の入カレベルおよび出力レベルが加速的に決定され、デ
ータ成立時間が短《なる。このセンス回路１１の出力デ
ータは、インバータ９により反転され、さらに、出力イ
ネーブル信号ＲＤのタイミングにしたがってデータバッ
ファ８を経て外部データパスに出力される。

上記ＳＲＡＭによれば、センス回路１１はカラム選択回
路５とデータ出力回路６との間に設けられ、カラム選択
回路５によるカラム選択終了後にセンス回路１１が活性
化するように構成されているので、従来のようにセンス
回路の動作タイミングの設定の困難さに伴う誤動作によ
りメモリセルのデータ破壊が発生するという問題は生じ
ない。

また、カラム選択回路５の共通ビット線ＣＬのデータが
センス回路１１により加速的に決定されるので、出力イ
ネーブル信号ＲＤが活性化すると、直ぐに外部データパ
スにデータが出力するようになり、外部出力時間は充分
に確保される。

また、上記ＳＲＡＭは、センス回路１１を各カラム毎に
設ける必要がなく、複数のカラムに１個設ければ済むの
で、メモリチップ上に占めるセンス回路１１のパターン
面積が大幅に減少し、これに伴い使用素子数も大幅に減
少するので、消費電力も削減される。

なお、上記したようなＳＲＡＭは、記憶容量が大きくな
った場合、メモリセルアレイＭＡの行数を増加させ、こ
れに伴いビット線ＢＬＳＢＬを長くすると、このビット
線ＢＬ，ＢＬの容量が増大してしまい、ビット線プリチ
ャージ時間およびビット線ＢＬ，ＢＬのデータ成立時間
が長くなってしまうので、行数をあまり増加させること
はできず、列数を増さなければならない。

このことによって、カラム選択回路５のワイヤードオア
すべきカラム数を増加させると、共通ビット線ＣＬの容
量がますます増加してしまい、ここでのデータ成立時間
が遅れてしまう。これを避けるために、カラム選択回路
５のクロックドインバータ７のディメンジョンを大きく
すればよいが、メモリセルＭＣ・・・の駆動トランジス
タのディメンジョンが最小であるので、それはできない
。

このような点に鑑み、本発明の他の実施例として、ＳＲ
ＡＭの記憶容量が大きくなっても、カラム選択回路５の
共通ビット線ＣＬの容量の増加を抑制でき、ここでのデ
ータ成立時間を短かくすることが可能なＳＲＡＭを第３
図に示している。

このＳＲＡＭは、メモリセルアレイＭＡを列方向に複数
に分割（本例では２分割）し、この２つの分割アレイＭ
ＡＩ、ＭＡ２にそれぞれ対応して、ローデコーダ１・・
・　ビット線プリチャージ回路２・・・、カラム選択回
路５・・・、カラムデコーダ１０・を設け、２つの分割
アレイＭＡ１、ＭＡ２に対して、ビット線センス回路３
］を選択的に接続し、このセンス回路３１の出力をデー
タ出力回路６により所定のタイミングで出力するように
している。ここで、第１図中と同一部分には、第１図中
と同一符号を｛＝Ｉしている。

センス回路３］は、カラム選択回路５・・・の各川力が
対応して２つのアンド回路３２・・・の一方の入力とな
り、アドレス信号およびこれをインバータ３３で反転し
た信号が対応してアンド回路３２・・の他方の人力とな
り、この２つのアンド回路３２・・・の各出力はノア回
路３４に入力している。

そして、このノア回路３４の出力端とアンド回路３２・
の一方の入力端との間に、クロックドインバータ３５・
・・が帰還接続されている。

従って、アドレス信号に応じて、２つの分割アレイＭＡ
Ｒ、ＭＡ２のいすれか一方からの読出し出力がアンド回
路３２・・・により選択されてノア回路３４により反転
され、クロックドインバータ３５・・・が活性化制御さ
れると、ノア回路３４の出力か反転されてアンド回路３
２・の一方の入力端に帰還され、センス回路３１の入力
端および出力端のデータが加速的に決定されるようにな
る。この場合、，アンド回路３２・・のうちの選択され
ていない側のアンド回路の一方の入力端にも帰還される
か、この入力端は選択されていないので、何ら問題はな
い。

このＳＲＡＭによれば、カラム選択回路５・・・におけ
るワイヤードオアすべきカラム数の増加を抑え、共通ビ
ッ１・線ＣＬの容量の増加を抑制し、ここでのデータ成
立１１４７間を短かくすることかできる。

［発明の効果］ 上述したように本発明によれば、センス回路の誤動作に
よるメモリセルのデータ破壊を防Ｉトてき、しかも、メ
モリチップ上に占めるセンス回路のパターン面積を縮小
てき、消費電力を削減し得る高速動作可能なスタティッ
ク型半導体メモリを実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るＳ　Ｒ　Ａ　ｋｉの−
部を示す構成説明図、第２図は第１図のＳ　ＲＡＭの読
出し動作を示すタイミングチャート、第３図は本発明の
他の実施例に係るＳＲＡＭの一部を示す構成説明図、第
４図は従来のＳＲＡＭの一部を示す構成説明図、第５図
は第４図のＳＲＡＭの一部の具体例を示す回路図、第６
図は第５図のＳＲＡＭの読出し動作を示すタイミングチ
ャート、第７図は第４図のＳＲＡＭの変更例を示す構成
説明図、第８図は第７図のＳＲＡＭの読出し動作を示す
タイミングチャートである。 ＭＣＩ，ＭＣ２・・・スタティック型メモリセル、ＭＡ
・・メモリセルアレイ、ＢＬ，ＢＬ・・・ビット線対、
ＷＬＩ〜Ｗ　Ｌ　ｎ・・・ワード線、ＣＬ・共通ビット
線、１・・・ローデコーダ、２・・・ビッ１・線プリチ
ャージ回路、５・・カラム選択回路、６・・データ出力
回路、］０・・・カラムデコーダ、１１．３１・・・セ
ンス回路、７，１．３・　クロックドインバータ、１２
・・インバータ。 出願人代理人　弁理士　鈴江武彦 ２　］

Claims (1)

1. 【特許請求の範囲】 ワード線により選択制御され、相補的な記憶データをビ
   ット線対に出力するスタティック型メモリセルが格子状
   に配列されたメモリセルアレイと、 前記ビット線対とビット線プリチャージ電源との間に接
   続され、プリチャージ信号により制御されてビット線対
   を所定期間プリチャージするプリチャージ回路と、 前記メモリセルアレイの各カラムに対応して設けられた
   クロックドインバータからなり、複数のカラムに対応す
   る複数のクロックドインバータの各出力がワイヤードオ
   ア接続されて共通ビット線に接続され、このクロックド
   インバータがカラムデコーダの出力により活性化制御さ
   れて前記メモリセルアレイの特定のカラムを所定期間選
   択するカラム選択回路と、 このカラム選択回路の共通ビット線に入力側が接続され
   たインバータおよび、このインバータの出力端と入力端
   との間に帰還接続されたクロックドインバータからなり
   、このクロックドインバータは前記カラム選択回路のク
   ロックドインバータとは相補的に活性化制御されるセン
   ス回路と、このセンス回路の出力データを所定のタイミ
   ングで出力するデータ出力回路と を具備することを特徴とするスタティック型半導体メモ
   リ。