JP2005025859A - 半導体記憶装置 - Google Patents
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Abstract
【課題】半導体記憶装置において、ビット線対の一方から読み出し用グローバルビット線を介してメモリセルのデータを出力する構成であっても、メモリセルを通常の６トランジスタ構成としながら、メモリセルへのデータの良好な書き込みを行う。
【解決手段】少なくとも２つ以上のメモリセル１００を有するメモリセル群１０１が複数備えられる。各メモリセル群１０１は読み出し部１０３と書き込み部１０２とを有する。メモリセル１００のデータは一方のビット線ＢＩＴから前記読み出し部１０３を介して読み出し用グローバルビット線ＲＧＢＩＴに読み出される。前記書き込み部１０２は、自己のメモリセル群１０１内の少なくとも２つ以上のメモリセル１００で共用される。
【選択図】 図２
【解決手段】少なくとも２つ以上のメモリセル１００を有するメモリセル群１０１が複数備えられる。各メモリセル群１０１は読み出し部１０３と書き込み部１０２とを有する。メモリセル１００のデータは一方のビット線ＢＩＴから前記読み出し部１０３を介して読み出し用グローバルビット線ＲＧＢＩＴに読み出される。前記書き込み部１０２は、自己のメモリセル群１０１内の少なくとも２つ以上のメモリセル１００で共用される。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、データの書き込み方式に関する。
【０００２】
【従来の技術】
従来のＳＲＡＭの回路を図８に示す。同図において、多数個メモリセル１００（同図では２個のみを図示）が行方向及び列方向にアレイ状に配置されている。各メモリセル１００は、各々、ワード線ＷＬ、ビット線対（ＢＩＴ、ＮＢＩＴ）に接続されている。前記各メモリセル１００の構成は、図７に示すように、所定電源ＶＤＤに接続された２つの負荷用のトランジスタＭＰ１、ＭＰ２と、接地電源ＶＳＳに接続された２つの駆動用トランジスタＭＮ１、ＭＮ２と、２つの転送用トランジスタＭＮ３、ＭＮ４とから成っており、前記２つの転送用トランジスタＭＮ３、ＭＮ４は、そのゲートがワード線ＷＬに、ドレインがビット線対（ＢＩＴ、ＮＢＩＴ）に接続されている。前記ビット線対（ＢＩＴ、ＮＢＩＴ）は、図８に示すように、カラムセレクタ８０１を介してセンスアンプ８００に接続されている。
【０００３】
このような構成のＳＲＡＭでは、データの読み出し時において、アクセス対象となるメモリセル１００に接続されているワード線ＷＬが活性化して、スタンバイ状態で所定電位にプリチャージされているビット線対（ＢＩＴ、ＮＢＩＴ）のうち一方のビット線の電位を引き抜き、両ビット線ＢＩＴ、ＮＢＩＴ間に微小電位差が生じ、この微小振幅信号が、選択されたカラムセレクタ８０１を介してセンスアンプ８００によって増幅され、出力される。
【０００４】
しかしながら、素子や配線の微細化による電源電圧の低下に伴い、センスアンプ８００を活性化させる微小振幅信号の電位差は、電源電圧に対して相対的に大きな比率となってきており、このため、ワード線ＷＬが活性化した後、センスアンプ８００が活性化するまでの時間の短縮が困難になってきている。
【０００５】
前記課題を解決するために、非特許文献１では、図９に示すように、１本の読み出し用ビット線ＲＢＩＴに８個のメモリセル９００（同図では２個のみを図示）を接続し、この読み出し用ビット線ＲＢＩＴを、ＮＡＮＤ回路ＮＤ及び１個のＮ型トランジスタＮ１より成る読み出し部９１０を介して、グローバルビット線ＲＧＢＩＴに接続している。従って、データの読み出し時においては、読み出し用ビット線ＲＢＩＴに接続されているメモリセル９００の個数が８個であるため、所定電位にプリチャージされているビット線が０Ｖに到達するまでの時間を短縮することができ、低電圧下においては図８の構成のＳＲＡＭに比して動作の高速化を図ることができる。
【０００６】
しかしながら、データの書き込み時には、ビット線対（ＢＩＴ、ＮＢＩＴ）の一方のビット線の電位を強制的に０Ｖにする必要があるため、図９に示した半導体記憶装置では、同図に示す書き込み用ビット線ＷＢＩＴを設けない場合には、この書き込み時に読み出し用ビット線ＲＢＩＴ及びグローバルビット線ＲＧＢＩＴを動作させてしまい、その結果、読み出しデータを破壊してしまうことになる。このため、図９に示した半導体記憶装置では、読み出し用のビット線ＲＢＩＴとは別に書き込み用のビット線ＷＢＩＴを設ける必要があって、図９に示すように、メモリセル９００の構成を７トランジスタ構成として、書き込み用アクセストランジスタＭＮ３、ＭＮ４と、読み出し用アクセストランジスタＭＮ５とを設け、各々、書き込み用ビット線対ＷＢＩＴ、ＮＷＢＩＴと読み出し用ビット線ＲＢＩＴとに接続することにより、メモリセル９００への書き込みを可能としている。
【０００７】
【非特許文献】
Ｊｏｅｌ Ｓｉｌｂｅｒｍａｎ ｅｔ ａｌ．， ”Ａ １．６ ｎｓ Ａｃｃｅｓｓ， １ ＧＨｚ Ｔｗｏ−Ｗａｙ Ｓｅｔ−Ｐｒｅｄｉｃｔｅｄ ａｎｄ Ｓｕｍ−Ｉｎｄｅｘｅｄ ６４−ｋＢｙｔｅ Ｄａｔａ Ｃａｃｈｅ”， ２０００ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ ｐｐ．２２０−２２１
【０００８】
【発明が解決しようとする課題】
しかしながら、図９に示した半導体記憶装置では、メモリセル９００の構成素子数が、通常の６トランジスタ構成のメモリセルに比べて、７トランジスタ構成となって、増大するため、メモリ面積が増大するという課題がある。
【０００９】
本発明は前記従来の問題点を解決するものであり、その目的は、単一の読み出し用グローバルビット線構造とした場合であっても、メモリセルの構成素子数を増大させることなく、メモリセルへの書き込みを可能とすることにある。
【００１０】
【課題を解決するための手段】
前記の目的を達成するため、本発明では、メモリセルの構成を通常の６トランジスタ構成としながら、これ等の２つ以上のメモリセル毎に共通して書き込み部を配置する構成を採用することとする。
【００１１】
具体的に、請求項１記載の発明の半導体記憶装置は、一対のビット線対、及び前記ビット線対に接続された少なくとも２つ以上のメモリセルを有する複数のメモリセル群と、前記各メモリセル群のビット線対を構成する一方及び他方のビット線のうち前記他方のビット線と読み出し部を介して接続された読み出し用グローバルビット線と、前記各メモリセル群毎に備えられ、対応する自己のメモリセル群内の１つのメモリセルにデータを書き込む書き込み部とを有することを特徴とする。
【００１２】
請求項２記載の発明は、前記請求項１記載の半導体記憶装置において、前記各メモリセル群内の前記ビット線対の前記一方のビット線は、他のメモリセル群内でのビット線対の前記一方のビット線と接続されていることを特徴とする。
【００１３】
請求項３記載の発明は、前記請求項１記載の半導体記憶装置において、少なくとも１つ以上の書き込み用グローバルビット線を有し、前記書き込み用グローバルビット線は、前記各メモリセル群の書き込み部に接続されることを特徴とする。
【００１４】
請求項４記載の発明は、請求項１又は２記載の半導体記憶装置において、前記各メモリセル群の書き込み部は、前記一対のビット線のうちの前記一方のビット線を入力に、前記他方のビット線を出力に、制御側を書き込み制御信号に接続したトライステートインバータを有することを特徴とする。
【００１５】
請求項５記載の発明は、前記請求項１又は２記載の半導体記憶装置において、前記各メモリセル群の書き込み部は、前記ビット線対のうちの前記一方のビット線をゲートに、第１の電源をソースに、第１の接続点をドレインに接続した第１のＮ型トランジスタと、書き込み制御信号をゲートに、前記第１の接続点をソースに、前記一対のビット線のうち前記他方のビット線をドレインに接続した第２のＮ型トランジスタとを有することを特徴とする。
【００１６】
請求項６記載の発明は、前記請求項３記載の半導体記憶装置において、前記各メモリセル群の書き込み部は、前記書き込み用グローバルビット線を入力に、前記一対のビット線のうち前記一方のビット線を出力に、制御側を書き込み制御信号に接続した第１のトライステートインバータと、前記一対のビット線のうち前記一方のビット線を入力に、前記一対のビット線のうち前記他方のビット線を出力に、制御側を書き込み制御信号に接続した第２のトライステートインバータとを有することを特徴とする。
【００１７】
請求項７記載の発明は、前記請求項３記載の半導体記憶装置において、前記各メモリセル群の書き込み部は、前記書き込み用グローバルビット線を入力に、前記一対のビット線のうち前記一方のビット線を出力に、制御側を書き込み制御信号に接続したトライステートインバータと、前記一対のビット線のうち前記一方のビット線をゲートに、第１の電源をソースに、第１の接続点をドレインに接続した第１のＮ型トランジスタと、前記書き込み制御信号をゲートに、前記第１の接続点をソースに、前記一対のビット線のうち前記他方のビット線をドレインに接続した第２のＮ型トランジスタとを有することを特徴とする。
【００１８】
請求項８記載の発明は、前記請求項３記載の半導体記憶装置において、前記各メモリセル群の書き込み部は、前記書き込み用グローバルビット線をゲートに、第１の電源をソースに、第１の接続点をドレインに接続した第１のＮ型トランジスタと、書き込み制御信号をゲートに、前記第１の接続点をソースに、前記一対のビット線のうち前記他方のビット線をドレインに接続した第２のＮ型トランジスタと、書き込み制御信号をゲートに、前記書き込み用グローバルビット線をソースに、一対のビット線のうち前記一方のビット線をドレインに接続した第３のＮ型トランジスタとを有することを特徴とする。
【００１９】
請求項９記載の発明は、前記請求項１、２、３、５、７又は８記載の半導体記憶装置において、前記各メモリセル群の前記書き込み部の一部又は全ては、少なくとも２つ以上の書き込み部間で共用されることを特徴とする。
【００２０】
請求項１０記載の発明は、前記請求項１、２、３、４、５、６、７、８又は９記載の半導体記憶装置において、前記書き込み制御信号は、少なくとも２つ以上のメモリセル群を選択するアドレスのデコード信号によって選択及び非選択となることを特徴とする。
【００２１】
請求項１１記載の発明は、前記請求項１、２、３、４、５、６、７、８、９又は１０記載の半導体記憶装置において、前記読み出し部は、前記各メモリセル群毎に配置されることを特徴とする。
【００２２】
請求項１２記載の発明は、前記請求項１１記載の半導体記憶装置において、前記読み出し部は、前記一対のビット線のうち前記他方のビット線をゲートに、第２の電源をソースに、前記読み出し用グローバルビット線をドレインに接続したＰ型トランジスタを有することを特徴とする。
【００２３】
以上により、請求項１〜１２記載の発明の半導体記憶装置では、単一の読み出し用グローバルビット線構造とした場合であっても、各メモリセル群毎に書き込み部が設けられているので、従来のようにメモリセル内に書き込み用のアクセストランジスタを設けて各メモリセルを７トランジスタ構造とする必要がなく、各メモリセルを通常の６トランジスタ構成としたまま、データの書き込みを行うことができる。
【００２４】
また、請求項９記載の発明では、各メモリセル群の書き込み部の一部又は全てが他の書き込み部と共用されるので、書き込み部の素子数をより一層に少なくでき、面積を削減することができる。
【００２５】
更に、請求項１０記載の発明では、書き込み制御信号が、少なくとも２つ以上のメモリセル群を選択するアドレスのデコード信号によって選択及び非選択となるので、書き込み時には、アクセスされたメモリセル群のビット線のみが動作して、他のアクセスされないメモリセル群のビット線には電流が流れず、この書き込み時の消費電力が削減される。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態の半導体記憶装置を図面に基づいて説明する。
【００２７】
（第１の実施の形態）
図１は本発明の第１の実施の形態における半導体記憶装置の構成を示す。
【００２８】
同図において、多数のメモリセル１００（同図では２個のみを図示）はアレイ状に配置されており、各メモリセル１００は、図７に示すように、２つの負荷用トランジスタＭＰ１、ＭＰ２と、２つの駆動用トランジスタＭＮ１、ＭＮ２と、２つの転送用トランジスタＭＮ３、ＭＮ４との６トランジスタ構成から成る。前記２つの負荷用トランジスタＭＰ１、ＭＰ２は、そのソースが所定電源ＶＤＤに接続され、ドレインは前記転送用トランジスタＭＮ３、ＭＮ４のソース、及び前記駆動用トランジスタＭＮ１、ＭＮ２のドレインに接続されている。また、前記２つの負荷用トランジスタＭＰ１、ＭＰ２は、各々、そのゲートが駆動用トランジスタＭＮ１、ＭＮ２のゲート、及び、他方の負荷用トランジスタＭＰ２、ＭＰ１のドレインと接続されている。更に、前記２つの駆動用トランジスタＭＮ１、ＭＮ２は、そのソースが接地電源ＶＳＳに接続されている。
【００２９】
図１に示したように、ビット線方向に並ぶ少なくとも２つ以上のメモリセル１００（同図では２つ）が同一のビット線対ＢＩＴ、ＮＢＩＴに接続されて、１つのメモリセル群１０１を構成している。このメモリセル群１０１は、図示しないが、行方向及び列方向に複数個存在する。
【００３０】
ビット線方向に配置されたメモリセル群１０１において、メモリセル群１０１内のビット線対ＢＩＴ、ＮＢＩＴのうち、一方のビット線ＮＢＩＴは、他のメモリセル群１０１の一方のビット線ＮＢＩＴと接続されていて、このビット線ＮＢＩＴが複数のメモリセル群１０１で共通となっている。一方、他方のビット線ＢＩＴは、自己の読み出し部１０３を介して読み出し用グローバルビット線ＲＧＢＩＴに接続されている。
【００３１】
前記各メモリセル群１０１は、読み出し部１０３を有する。この読み出し部１０３はＰ型トランジスタＴＰ１を有する。このＰ型トランジスタＴＰ１は、そのゲートがビット線対ＢＩＴ、ＮＢＩＴのうち前記他方のビット線ＢＩＴに接続され、そのソースが所定電源（第２の電源）ＶＤＤに接続され、そのドレインが前記読み出し用グローバルビット線ＲＧＢＩＴに接続されている。
【００３２】
更に、前記各メモリセル群１０１は書き込み部１０２を有する。この書き込み部１０２は、書き込み制御信号ＷＥで制御されるトライステートインバータＴＩＮＶ１により構成されている。このライステートインバータＴＩＮＶ１は、その入力に一方のビット線ＮＢＩＴが、その出力に他方のビット線ＢＩＴが接続されている。
【００３３】
前記書き込み制御信号ＷＥは、図示しないが、２つ以上のメモリセル群１０１の何れか１つを選択するアドレスをデコードした信号によって選択及び非選択となる。従って、データの書き込み時には、この書き込み制御信号ＷＥにより、データ書き込みを行うべきメモリセル１００が属するメモリセル群１０１内の書き込み部１０２のみが動作して、このメモリセル群１０１内のビット線ＢＩＴのみが活性化されることになる。このことは、本実施の形態だけでなく、第２の実施の形態以後の説明でも同様である。
【００３４】
次に、図１に示した半導体記憶装置の動作を説明する。
【００３５】
スタンバイ状態において、ビット線対（ＢＩＴ、ＮＢＩＴ）は所定電位にプリチャージされ、読み出し用グローバルビット線ＲＧＢＩＴはディスチャージされている。読み出し時は、書き込み制御信号ＷＥが非活性状態になっており、選択されたメモリセル１００に接続されているワード線ＷＬが活性化状態になることにより、メモリセル１００内のデータがビット線ＢＩＴに転送される。この際、メモリセル１００のデータが“０”のときには、ビット線ＢＩＴからメモリセル１００に電流が流れて、ビット線ＢＩＴがディスチャージされ、読み出し部１０３が動作して読み出し用グローバルビット線ＲＧＢＩＴにデータが出力される。一方、メモリセル１００のデータが“１”のときには、ビット線ＢＩＴからメモリセル１００に電流は流れず、ビット線ＢＩＴはプリチャージされたままで、読み出し部１０３及び読み出し用グローバルビット線ＲＧＢＩＴを介してデータが出力される。
【００３６】
これに対し、データの書き込み時においては、書き込み制御信号ＷＥが活性状態となり、一方のビット線ＮＢＩＴに転送された書き込みデータが書き込み部１０２で反転されて他方のビット線ＢＩＴに転送される。選択されたメモリセル１００に接続されているワード線ＷＬが活性化状態になり、ビット線対ＢＩＴ、ＮＢＩＴからメモリセル１００に前記書き込みデータが書き込まれる。この際、読み出し用グローバルビット線ＲＧＢＩＴに“１”データが読み出されている場合に、他方のビット線ＢＩＴに書き込みデータ”０”が転送されても、読み出し用グローバルビット線ＲＧＢＩＴの“１”データは破壊されない。
【００３７】
従って、本実施の形態では、単一の読み出し用グローバルビット線ＲＧＢＩＴ構造であっても、各メモリセル１００の構成素子数を通常の６トランジスタ構成としながら、読み出し用グローバルビット線ＲＧＢＩＴの読み出しデータを破壊することなく、メモリセル１００へのデータ書き込みを行うことができる。
【００３８】
更に、書き込み時には、選択されたメモリセル群１０１のみについて書き込み制御信号ＷＥが活性化するので、非選択のメモリセル群１００内のビット線には電流は流れず、消費電流を削減することができる。
【００３９】
（第２の実施の形態）
図２は本発明の第２の実施の形態の半導体記憶装置の構成を示す。
【００４０】
図２においては、前記第１の実施の形態と同様に、複数のメモリセル１００はアレイ状に配置されており、少なくとも２つ以上のメモリセル１００が同一のビット線対ＢＩＴ、ＮＢＩＴに接続されて１つのメモリセル群１０１を構成している。
【００４１】
ビット線方向に配置された複数のメモリセル群１０１において、一方のビット線ＮＢＩＴは共通に接続されている一方、各メモリセル群１０１内の他方のビット線ＢＩＴは、自己のメモリセル群１０１内に配置された読み出し部１０３を介して読み出し用グローバルビット線ＲＧＢＩＴに接続されている。
【００４２】
前記読み出し部１０３は、前記第１の実施の形態と同様に、Ｐ型トランジスタＴＰ１により構成されていて、そのゲートが他方のビット線ＢＩＴに、ソースが所定電源（第２の電源）ＶＤＤに、ドレインが読み出し用グローバルビット線ＲＧＢＩＴに接続されている。
【００４３】
一方、各メモリセル群１０１において、書き込み部１０２は、前記第１の実施の形態とは異なり、第１及び第２のＮ型トランジスタＴＮ１、ＴＮ２を有する。前記第１のＮ型トランジスタＴＮ１は、そのゲートに一方のビット線ＮＢＩＴが、そのソースに接地電源（第１の電源）ＶＳＳが、そのドレインに第１の接続点ｃ１が接続される。また、前記第２のＮ型トランジスタＴＮ２は、そのゲートに書き込み制御信号ＷＥが入力され、そのソースに前記第１の接続点ｃ１が、そのドレインに他方のビット線ＢＩＴが接続される。
【００４４】
次に、本実施の形態の半導体記憶装置の動作を説明する。
【００４５】
先ず、スタンバイ状態において、ビット線対（ＢＩＴ、ＮＢＩＴ）は所定電位にプリチャージされ、読み出し用グローバルビット線ＲＧＢＩＴはディスチャージされている。読み出し時は、書き込み制御信号ＷＥが非活性状態になっており、選択されたメモリセル１００に接続されているワード線ＷＬが活性化状態になることにより、ビット線ＢＩＴにメモリセル１００内のデータが転送される。この際、メモリセル１００のデータが“０”のときには、ビット線ＢＩＴからメモリセル１００に電流が流れて、ビット線ＢＩＴがディスチャージされ、読み出し部１０３及び読み出し用グローバルビット線ＲＧＢＩＴを介してデータが出力される。一方、メモリセル１００のデータが“１”のときには、ビット線ＢＩＴからメモリセル１００には電流が流れず、ビット線ＢＩＴはプリチャージされたままで、読み出し部１０３及び読み出し用グローバルビット線ＲＧＢＩＴを介してデータが出力される。
【００４６】
これに対し、データの書き込み時においては、書き込み制御信号ＷＥが活性状態となり、一方のビット線ＮＢＩＴに転送された書き込みデータが書き込み部１０２で反転されて他方のビット線ＢＩＴに転送される。選択されたメモリセル１００に接続されているワード線ＷＬが活性化状態になり、ビット線対ＢＩＴ、ＮＢＩＴからメモリセル１００に書き込みデータが書き込まれる。この際、読み出し用グローバルビット線ＲＧＢＩＴに“１”データが読み出されている場合に、他方のビット線ＢＩＴに書き込みデータ”０”が転送されても、読み出し用グローバルビット線ＲＧＢＩＴの“１”データは破壊されない。
【００４７】
従って、本実施の形態では、前記第１の実施の形態と同様に、単一の読み出し用グローバルビット線ＲＧＢＩＴ構造であっても、各メモリセル１００の構成素子数を通常の６トランジスタ構成としながら、読み出し用グローバルビット線ＲＧＢＩＴの読み出しデータを破壊することなく、メモリセル１００へのデータ書き込みを行うことができる。
【００４８】
更に、書き込み時には、選択されたメモリセル群１０１のみについて書き込み制御信号ＷＥが活性化するので、非選択のメモリセル群１００内のビット線には電流は流れず、消費電流を削減することができる。
【００４９】
（変形例）
図３は、前記第２の実施の形態の変形例を示す。
【００５０】
本変形例では、ビット線方向に隣接する２つのメモリセル群１０１、１０１に共通の共通書き込み部３００が設けられる。この共通書き込み部３００では、接地電源ＶＳＳに接続された１個の第１のＮ型トランジスタＴＮ１が、この隣接する２つのメモリセル群１０１同士で共用されている。一方、前記隣接する２つのメモリセル群１０１、１０１に対応する２つの書き込み部１０２、１０２には、各々、ゲートに書き込み制御信号ＷＥが入力される第２のＮ型トランジスタＴＮ２のみが備えられる。
【００５１】
従って、本変形では、ビット線方向に隣接する少なくとも２つのメモリセル群１０１間で、書き込み部の一部が共用されているので、その分、書き込み部１０２の構成素子数を削減できて、小面積化を図ることができる。
【００５２】
尚、本変形例では、２つの書き込み部の一部を供用化したが、その全部を共用する構成としても良い。
【００５３】
（第３の実施の形態）
図４は本発明の第３の実施の形態における半導体記憶装置の構成を示す。
【００５４】
同図において、複数のメモリセル１００はアレイ状に配置されており、少なくとも２つ以上のメモリセル１００が同一のビット線対ＢＩＴ、ＮＢＩＴに接続されて１つのメモリセル群１０１を構成し、ビット線方向に複数のメモリセル群１０１が存在する。ビット線方向に配置された複数のメモリセル群１０１において、メモリセル群１０１内の一方のビット線ＮＢＩＴは共通に接続され、他方のビット線ＢＩＴは読み出し部１０３を介して読み出し用グローバルビット線ＲＧＢＩＴに接続されている。
【００５５】
各メモリセル群１０１の前記読み出し部１０３に備えるＰ型トランジスタＴＰ１は、そのゲートが前記他方のビット線ＢＩＴに、ソースが所定電源ＶＤＤに、ドレインが読み出し用グローバルビット線ＲＧＢＩＴに接続されている。
【００５６】
更に、各メモリセル群１０１の書き込み部１０２は、書き込み制御信号ＷＥで制御される第１及び第２のトライステートインバータＴＩＮＶ１、ＴＩＮＶ２により構成される。前記第１のトライステートインバータＴＩＮＶ１は、書き込み用グローバルビット線ＷＧＢＩＴが入力に、一方のビット線ＮＢＩＴが出力に各々接続されている。また、前記第２のトライステートインバータＴＩＮＶ２は、前記一方のビット線ＮＢＩＴが入力に、他方のビット線ＢＩＴが出力に各々接続されている。
【００５７】
図４に示した半導体記憶装置では、スタンバイ状態において、ビット線対（ＢＩＴ、ＮＢＩＴ）は所定電位にプリチャージされ、読み出し用グローバルビット線ＲＧＢＩＴはディスチャージされている。読み出し時には、書き込み制御信号ＷＥは非活性状態になっており、選択されたメモリセル１００に接続されているワード線ＷＬが活性化状態になることにより、メモリセル１００内のデータがビット線ＢＩＴに転送される。この際、メモリセル１００のデータが“０”のときには前記ビット線ＢＩＴからメモリセル１００に電流が流れて、このビット線ＢＩＴがディスチャージされ、読み出し部１０３と読み出し用グローバルビット線ＲＧＢＩＴを介してデータが出力される。一方、メモリセル１００のデータが“１”のときには、ビット線ＢＩＴからメモリセル１００には電流は流れず、このビット線ＢＩＴはプリチャージされたままで、読み出し部１０３と読み出し用グローバルビット線ＲＧＢＩＴを介してデータが出力される。
【００５８】
これに対し、書き込み時においては、データ書き込みを行うべきメモリセル１００が属するメモリセル群１０１に入力される書き込み制御信号ＷＥのみが活性状態となり、書き込み用グローバルビット線ＷＧＢＩＴに転送された書き込みデータの反転データが書き込み部１０２の第１のトライステートインバータＴＩＮＶ１を介して一方のビット線ＮＢＩＴに転送され、この反転データが更に第２のトライステートインバータＴＩＮＶ２により反転されて他方のビット線対ＢＩＴに転送される。選択されたメモリセル１００に接続されているワード線ＷＬが活性化状態になり、ビット線対（ＢＩＴ、ＮＢＩＴ）からメモリセル１００に前記書き込みデータが書き込まれる。この際、読み出し用グローバルビット線ＲＧＢＩＴに“１”データが読み出されている場合に、他方のビット線ＢＩＴへの書き込みデータが”０”となっても、読み出し用グローバルビット線ＲＧＢＩＴの“１”データは保持され、破壊されない。
【００５９】
従って、本実施の形態においても、前記第１及び第２の実施の形態と同様に、単一の読み出し用グローバルビット線構造であっても、各メモリセル１００の構成素子数を増大させることなく、メモリセル１００へのデータ書き込みを良好に行うことができると共に、非選択のメモリセル群１０１内のビット線に電流を流さないようにして、消費電力を削減することができる。
【００６０】
（第４の実施の形態）
図５は本発明の第４の実施の形態における半導体記憶装置の構成を示す。
【００６１】
図５に示した半導体記憶装置は、前記図４に示した半導体記憶装置と書き込み部１０２の構成のみが異なる。以下、この書き込み部１０２の内部構成について説明する。
【００６２】
各メモリセル群１０１の書き込み部１０２は、書き込み制御信号ＷＥで制御されたトライステートインバータＴＩＮＶ１と、直列接続された第１及び第２のＮ型トランジスタＴＮ１、ＴＮ２とを有する。前記トライステートインバータＴＩＮＶ１は、書き込み用グローバルビット線ＷＧＢＩＴが入力に、一方のビット線ＮＢＩＴが出力に接続されている。また、前記第１のＮ型トランジスタＴＮ１は、ゲートに一方のビット線ＮＢＩＴが、ソースに接地電源ＶＳＳが、ドレインに第１の接続点ｃ１が接続される。一方、前記第２のＮ型トランジスタＴＮ２は、ゲートに書き込み制御信号ＷＥが、ソースに前記第１の接続点ｃ１が、ドレインに他方のビット線ＢＩＴがに接続されている。
【００６３】
本実施の形態では、スタンバイ状態、及び読み出し時の動作は前記図４に示した第３の実施の形態の半導体記憶装置の動作と同様である。
【００６４】
データの書き込み時においては、データ書き込みを行うべきメモリセル１００が属するメモリセル群１０１に入力される書き込み制御信号ＷＥのみが活性状態となり、書き込み用グローバルビット線ＷＧＢＩＴに転送された書き込みデータが、書き込み部１０２のトライステートインバータＴＩＮＶ１で反転されて一方のビット線対ＮＢＩＴに転送されると共に、書き込み部１０２の第１のＮ型トランジスタＴＮ１で反転されて、第２のＮ型トランジスタＴＮ２を介して他方のビット線ＢＩＴに転送される。選択されたメモリセル１００に接続されているワード線ＷＬが活性化状態になり、ビット線対（ＢＩＴ、ＮＢＩＴ）からメモリセル１００にデータが書き込まれる。この際、読み出し用グローバルビット線ＲＧＢＩＴに“１”データが読み出されている場合に、他方のビット線ＢＩＴへの書き込みデータが”０”となっても、読み出し用グローバルビット線ＲＧＢＩＴの“１”データは保持され、破壊されない。
【００６５】
従って、本実施の形態においても、前記第１〜第３の実施の形態と同様に、単一の読み出し用グローバルビット線構造であっても、各メモリセル１００の構成素子数を増大させることなく、メモリセル１００へのデータ書き込みを良好に行うことができると共に、非選択のメモリセル群１０１内のビット線に電流を流さないようにして、消費電力を削減することができる。
【００６６】
更に、図２の場合と同様に、書き込み部１０２の第１のＮ型トランジスタＴＮ１を、ビット線方向に隣接する２つ以上のメモリセル群１０１で共用して、共通書き込み部３００を設けることにより、書き込み部１０２の素子数を削減することができ、より一層に小面積化を図ることができる。
【００６７】
（第５の実施の形態）
図６は本発明の第５の実施の形態における半導体記憶装置の構成を示す。
【００６８】
図６に示した半導体記憶装置は、前記図５に示した半導体記憶装置と書き込み部１０２の構成のみが異なる。以下、この書き込み部１０２の内部構成について説明する。
【００６９】
各メモリセル群１０１の書き込み部１０２は、第１、第２及び第３のＮ型トランジスタＴＮ１、ＴＮ２及びＴＮ３を有する。前記第１のＮ型トランジスタＴＮ１は、そのゲートに書き込み用グローバルビット線ＷＧＢＩＴが、そのソースに接地電源ＶＳＳが、そのドレインに第１の接続点ｃ１が各々接続される。前記第２のＮ型トランジスタＴＮ２は、ゲートに書き込み制御信号ＷＥが入力され、ソースに前記第１の接続点ｃ１が、ドレインに他方のビット線ＢＩＴが各々接続される。更に、第３のＮ型トランジスタＴＮ３は、そのゲートに書き込み制御信号ＷＥが、ソースに前記書き込み用グローバルビット線ＷＧＢＩＴが、ドレインに一方のビット線ＮＢＩＴが各々接続される。
【００７０】
本実施の形態では、スタンバイ状態、及び読み出し時の動作は前記図４に示した第３の実施の形態の半導体記憶装置の動作と同様である。
【００７１】
データの書き込み時においては、データ書き込みを行うべきメモリセル１００が属するメモリセル群１０１に入力される書き込み制御信号ＷＥのみが活性状態となり、書き込み用グローバルビット線ＷＧＢＩＴに転送された書き込みデータが、書き込み部１０２の第３のＮ型トランジスタＴＮ３を介して一方のビット線ＮＢＩＴに転送されると共に、第１のＮ型トランジスタＴＮ１で反転されて、第２のＮ型トランジスタＴＮ２を介して他方のビット線ＢＩＴに転送される。選択されたメモリセル１００に接続されているワード線ＷＬが活性化状態になり、ビット線対（ＢＩＴ、ＮＢＩＴ）からメモリセル１００にデータが書き込まれる。この際、読み出し用グローバルビット線ＲＧＢＩＴに“１”データが読み出されている場合に、他方のビット線ＢＩＴへの書き込みデータが”０”となっても、読み出し用グローバルビット線ＲＧＢＩＴの“１”データは保持され、破壊されることはない。
【００７２】
従って、本実施の形態においても、前記第１〜第４の実施の形態と同様に、単一の読み出し用グローバルビット線構造であっても、各メモリセル１００の構成素子数を増大させることなく、メモリセル１００へのデータ書き込みを良好に行うことができると共に、非選択のメモリセル群１０１内のビット線に電流を流さないようにして、消費電力を削減することができる。
【００７３】
更に、図２の場合と同様に、書き込み部１０２の第１のＮ型トランジスタＴＮ１を、ビット線方向に隣接する２つ以上のメモリセル群１０１で共用して、共通書き込み部３００を設けることにより、書き込み部１０２の素子数を削減することができ、より一層に小面積化を図ることができる。
【００７４】
【発明の効果】
以上説明したように、請求項１〜１２記載の発明の半導体記憶装置によれば、ビット線対の一方から読み出し用グローバルビット線を介してメモリセルのデータを出力する構成の場合であっても、２つ以上のメモリセル毎にメモリセル群を構成し、この各メモリセル群毎に書き込み部を設けたので、各メモリセルを通常の６トランジスタ構成としながら、メモリセルに接続されたビット線対を介してメモリセルへのデータの書き込みを良好に行うことができる。
【００７５】
また、請求項９記載の発明によれば、各メモリセル群の書き込み部の一部又は全てを、ビット線方向に隣接するメモリセル群の書き込み部と共用したので、書き込み部の素子数をより一層に少なくでき、面積を削減することができる。
【００７６】
更に、請求項１０記載の発明によれば、書き込み時には、選択されるメモリセル群のみの書き込み制御信号を活性化したので、この書き込み時には、選択されないメモリセル群のビット線を動作させることがなく、書き込み時の消費電流を削減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体記憶装置の構成を示す回路図である。
【図２】本発明の第２の実施の形態の半導体記憶装置の構成を示す回路図である。
【図３】同実施の形態の半導体記憶装置の変形例を示す回路図である。
【図４】本発明の第３の実施の形態の半導体記憶装置の構成を示す回路図である。
【図５】本発明の第４の実施の形態の半導体記憶装置の構成を示す回路図である。
【図６】本発明の第５の実施の形態の半導体記憶装置の構成を示す回路図である。
【図７】メモリセルの構成を示す回路図である
【図８】従来の半導体記憶装置の構成を示す回路図である。
【図９】他の従来の半導体記憶装置の構成を示す回路図である。
【符号の説明】
１００ メモリセル
１０１ メモリセル群
１０２ 書き込み部
１０３ 読み出し部
３００ 共通書き込み部
ＮＢＩＴ 一方のビット線
ＢＩＴ 他方のビット線
ＴＩＮＶ１ トライステートインバータ
（第１のトライステートインバータ）
ＴＩＮＶ２ 第２のトライステートインバータ
ＷＥ 書き込み制御信号
ＴＮ１ 第１のＮ型トランジスタ
ＴＮ２ 第２のＮ型トランジスタ
ＴＮ３ 第３のＮ型トランジスタ
ＴＰ１ Ｐ型トランジスタ
ＲＧＢＩＴ 読み出し用グローバルビット線
ＷＧＢＩＴ 書き込み用グローバルビット線
ＶＳＳ 接地電源（第１の電源）
ＶＤＤ 所定電圧の電源（第２の電源）
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、データの書き込み方式に関する。
【０００２】
【従来の技術】
従来のＳＲＡＭの回路を図８に示す。同図において、多数個メモリセル１００（同図では２個のみを図示）が行方向及び列方向にアレイ状に配置されている。各メモリセル１００は、各々、ワード線ＷＬ、ビット線対（ＢＩＴ、ＮＢＩＴ）に接続されている。前記各メモリセル１００の構成は、図７に示すように、所定電源ＶＤＤに接続された２つの負荷用のトランジスタＭＰ１、ＭＰ２と、接地電源ＶＳＳに接続された２つの駆動用トランジスタＭＮ１、ＭＮ２と、２つの転送用トランジスタＭＮ３、ＭＮ４とから成っており、前記２つの転送用トランジスタＭＮ３、ＭＮ４は、そのゲートがワード線ＷＬに、ドレインがビット線対（ＢＩＴ、ＮＢＩＴ）に接続されている。前記ビット線対（ＢＩＴ、ＮＢＩＴ）は、図８に示すように、カラムセレクタ８０１を介してセンスアンプ８００に接続されている。
【０００３】
このような構成のＳＲＡＭでは、データの読み出し時において、アクセス対象となるメモリセル１００に接続されているワード線ＷＬが活性化して、スタンバイ状態で所定電位にプリチャージされているビット線対（ＢＩＴ、ＮＢＩＴ）のうち一方のビット線の電位を引き抜き、両ビット線ＢＩＴ、ＮＢＩＴ間に微小電位差が生じ、この微小振幅信号が、選択されたカラムセレクタ８０１を介してセンスアンプ８００によって増幅され、出力される。
【０００４】
しかしながら、素子や配線の微細化による電源電圧の低下に伴い、センスアンプ８００を活性化させる微小振幅信号の電位差は、電源電圧に対して相対的に大きな比率となってきており、このため、ワード線ＷＬが活性化した後、センスアンプ８００が活性化するまでの時間の短縮が困難になってきている。
【０００５】
前記課題を解決するために、非特許文献１では、図９に示すように、１本の読み出し用ビット線ＲＢＩＴに８個のメモリセル９００（同図では２個のみを図示）を接続し、この読み出し用ビット線ＲＢＩＴを、ＮＡＮＤ回路ＮＤ及び１個のＮ型トランジスタＮ１より成る読み出し部９１０を介して、グローバルビット線ＲＧＢＩＴに接続している。従って、データの読み出し時においては、読み出し用ビット線ＲＢＩＴに接続されているメモリセル９００の個数が８個であるため、所定電位にプリチャージされているビット線が０Ｖに到達するまでの時間を短縮することができ、低電圧下においては図８の構成のＳＲＡＭに比して動作の高速化を図ることができる。
【０００６】
しかしながら、データの書き込み時には、ビット線対（ＢＩＴ、ＮＢＩＴ）の一方のビット線の電位を強制的に０Ｖにする必要があるため、図９に示した半導体記憶装置では、同図に示す書き込み用ビット線ＷＢＩＴを設けない場合には、この書き込み時に読み出し用ビット線ＲＢＩＴ及びグローバルビット線ＲＧＢＩＴを動作させてしまい、その結果、読み出しデータを破壊してしまうことになる。このため、図９に示した半導体記憶装置では、読み出し用のビット線ＲＢＩＴとは別に書き込み用のビット線ＷＢＩＴを設ける必要があって、図９に示すように、メモリセル９００の構成を７トランジスタ構成として、書き込み用アクセストランジスタＭＮ３、ＭＮ４と、読み出し用アクセストランジスタＭＮ５とを設け、各々、書き込み用ビット線対ＷＢＩＴ、ＮＷＢＩＴと読み出し用ビット線ＲＢＩＴとに接続することにより、メモリセル９００への書き込みを可能としている。
【０００７】
【非特許文献】
Ｊｏｅｌ Ｓｉｌｂｅｒｍａｎ ｅｔ ａｌ．， ”Ａ １．６ ｎｓ Ａｃｃｅｓｓ， １ ＧＨｚ Ｔｗｏ−Ｗａｙ Ｓｅｔ−Ｐｒｅｄｉｃｔｅｄ ａｎｄ Ｓｕｍ−Ｉｎｄｅｘｅｄ ６４−ｋＢｙｔｅ Ｄａｔａ Ｃａｃｈｅ”， ２０００ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ ｐｐ．２２０−２２１
【０００８】
【発明が解決しようとする課題】
しかしながら、図９に示した半導体記憶装置では、メモリセル９００の構成素子数が、通常の６トランジスタ構成のメモリセルに比べて、７トランジスタ構成となって、増大するため、メモリ面積が増大するという課題がある。
【０００９】
本発明は前記従来の問題点を解決するものであり、その目的は、単一の読み出し用グローバルビット線構造とした場合であっても、メモリセルの構成素子数を増大させることなく、メモリセルへの書き込みを可能とすることにある。
【００１０】
【課題を解決するための手段】
前記の目的を達成するため、本発明では、メモリセルの構成を通常の６トランジスタ構成としながら、これ等の２つ以上のメモリセル毎に共通して書き込み部を配置する構成を採用することとする。
【００１１】
具体的に、請求項１記載の発明の半導体記憶装置は、一対のビット線対、及び前記ビット線対に接続された少なくとも２つ以上のメモリセルを有する複数のメモリセル群と、前記各メモリセル群のビット線対を構成する一方及び他方のビット線のうち前記他方のビット線と読み出し部を介して接続された読み出し用グローバルビット線と、前記各メモリセル群毎に備えられ、対応する自己のメモリセル群内の１つのメモリセルにデータを書き込む書き込み部とを有することを特徴とする。
【００１２】
請求項２記載の発明は、前記請求項１記載の半導体記憶装置において、前記各メモリセル群内の前記ビット線対の前記一方のビット線は、他のメモリセル群内でのビット線対の前記一方のビット線と接続されていることを特徴とする。
【００１３】
請求項３記載の発明は、前記請求項１記載の半導体記憶装置において、少なくとも１つ以上の書き込み用グローバルビット線を有し、前記書き込み用グローバルビット線は、前記各メモリセル群の書き込み部に接続されることを特徴とする。
【００１４】
請求項４記載の発明は、請求項１又は２記載の半導体記憶装置において、前記各メモリセル群の書き込み部は、前記一対のビット線のうちの前記一方のビット線を入力に、前記他方のビット線を出力に、制御側を書き込み制御信号に接続したトライステートインバータを有することを特徴とする。
【００１５】
請求項５記載の発明は、前記請求項１又は２記載の半導体記憶装置において、前記各メモリセル群の書き込み部は、前記ビット線対のうちの前記一方のビット線をゲートに、第１の電源をソースに、第１の接続点をドレインに接続した第１のＮ型トランジスタと、書き込み制御信号をゲートに、前記第１の接続点をソースに、前記一対のビット線のうち前記他方のビット線をドレインに接続した第２のＮ型トランジスタとを有することを特徴とする。
【００１６】
請求項６記載の発明は、前記請求項３記載の半導体記憶装置において、前記各メモリセル群の書き込み部は、前記書き込み用グローバルビット線を入力に、前記一対のビット線のうち前記一方のビット線を出力に、制御側を書き込み制御信号に接続した第１のトライステートインバータと、前記一対のビット線のうち前記一方のビット線を入力に、前記一対のビット線のうち前記他方のビット線を出力に、制御側を書き込み制御信号に接続した第２のトライステートインバータとを有することを特徴とする。
【００１７】
請求項７記載の発明は、前記請求項３記載の半導体記憶装置において、前記各メモリセル群の書き込み部は、前記書き込み用グローバルビット線を入力に、前記一対のビット線のうち前記一方のビット線を出力に、制御側を書き込み制御信号に接続したトライステートインバータと、前記一対のビット線のうち前記一方のビット線をゲートに、第１の電源をソースに、第１の接続点をドレインに接続した第１のＮ型トランジスタと、前記書き込み制御信号をゲートに、前記第１の接続点をソースに、前記一対のビット線のうち前記他方のビット線をドレインに接続した第２のＮ型トランジスタとを有することを特徴とする。
【００１８】
請求項８記載の発明は、前記請求項３記載の半導体記憶装置において、前記各メモリセル群の書き込み部は、前記書き込み用グローバルビット線をゲートに、第１の電源をソースに、第１の接続点をドレインに接続した第１のＮ型トランジスタと、書き込み制御信号をゲートに、前記第１の接続点をソースに、前記一対のビット線のうち前記他方のビット線をドレインに接続した第２のＮ型トランジスタと、書き込み制御信号をゲートに、前記書き込み用グローバルビット線をソースに、一対のビット線のうち前記一方のビット線をドレインに接続した第３のＮ型トランジスタとを有することを特徴とする。
【００１９】
請求項９記載の発明は、前記請求項１、２、３、５、７又は８記載の半導体記憶装置において、前記各メモリセル群の前記書き込み部の一部又は全ては、少なくとも２つ以上の書き込み部間で共用されることを特徴とする。
【００２０】
請求項１０記載の発明は、前記請求項１、２、３、４、５、６、７、８又は９記載の半導体記憶装置において、前記書き込み制御信号は、少なくとも２つ以上のメモリセル群を選択するアドレスのデコード信号によって選択及び非選択となることを特徴とする。
【００２１】
請求項１１記載の発明は、前記請求項１、２、３、４、５、６、７、８、９又は１０記載の半導体記憶装置において、前記読み出し部は、前記各メモリセル群毎に配置されることを特徴とする。
【００２２】
請求項１２記載の発明は、前記請求項１１記載の半導体記憶装置において、前記読み出し部は、前記一対のビット線のうち前記他方のビット線をゲートに、第２の電源をソースに、前記読み出し用グローバルビット線をドレインに接続したＰ型トランジスタを有することを特徴とする。
【００２３】
以上により、請求項１〜１２記載の発明の半導体記憶装置では、単一の読み出し用グローバルビット線構造とした場合であっても、各メモリセル群毎に書き込み部が設けられているので、従来のようにメモリセル内に書き込み用のアクセストランジスタを設けて各メモリセルを７トランジスタ構造とする必要がなく、各メモリセルを通常の６トランジスタ構成としたまま、データの書き込みを行うことができる。
【００２４】
また、請求項９記載の発明では、各メモリセル群の書き込み部の一部又は全てが他の書き込み部と共用されるので、書き込み部の素子数をより一層に少なくでき、面積を削減することができる。
【００２５】
更に、請求項１０記載の発明では、書き込み制御信号が、少なくとも２つ以上のメモリセル群を選択するアドレスのデコード信号によって選択及び非選択となるので、書き込み時には、アクセスされたメモリセル群のビット線のみが動作して、他のアクセスされないメモリセル群のビット線には電流が流れず、この書き込み時の消費電力が削減される。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態の半導体記憶装置を図面に基づいて説明する。
【００２７】
（第１の実施の形態）
図１は本発明の第１の実施の形態における半導体記憶装置の構成を示す。
【００２８】
同図において、多数のメモリセル１００（同図では２個のみを図示）はアレイ状に配置されており、各メモリセル１００は、図７に示すように、２つの負荷用トランジスタＭＰ１、ＭＰ２と、２つの駆動用トランジスタＭＮ１、ＭＮ２と、２つの転送用トランジスタＭＮ３、ＭＮ４との６トランジスタ構成から成る。前記２つの負荷用トランジスタＭＰ１、ＭＰ２は、そのソースが所定電源ＶＤＤに接続され、ドレインは前記転送用トランジスタＭＮ３、ＭＮ４のソース、及び前記駆動用トランジスタＭＮ１、ＭＮ２のドレインに接続されている。また、前記２つの負荷用トランジスタＭＰ１、ＭＰ２は、各々、そのゲートが駆動用トランジスタＭＮ１、ＭＮ２のゲート、及び、他方の負荷用トランジスタＭＰ２、ＭＰ１のドレインと接続されている。更に、前記２つの駆動用トランジスタＭＮ１、ＭＮ２は、そのソースが接地電源ＶＳＳに接続されている。
【００２９】
図１に示したように、ビット線方向に並ぶ少なくとも２つ以上のメモリセル１００（同図では２つ）が同一のビット線対ＢＩＴ、ＮＢＩＴに接続されて、１つのメモリセル群１０１を構成している。このメモリセル群１０１は、図示しないが、行方向及び列方向に複数個存在する。
【００３０】
ビット線方向に配置されたメモリセル群１０１において、メモリセル群１０１内のビット線対ＢＩＴ、ＮＢＩＴのうち、一方のビット線ＮＢＩＴは、他のメモリセル群１０１の一方のビット線ＮＢＩＴと接続されていて、このビット線ＮＢＩＴが複数のメモリセル群１０１で共通となっている。一方、他方のビット線ＢＩＴは、自己の読み出し部１０３を介して読み出し用グローバルビット線ＲＧＢＩＴに接続されている。
【００３１】
前記各メモリセル群１０１は、読み出し部１０３を有する。この読み出し部１０３はＰ型トランジスタＴＰ１を有する。このＰ型トランジスタＴＰ１は、そのゲートがビット線対ＢＩＴ、ＮＢＩＴのうち前記他方のビット線ＢＩＴに接続され、そのソースが所定電源（第２の電源）ＶＤＤに接続され、そのドレインが前記読み出し用グローバルビット線ＲＧＢＩＴに接続されている。
【００３２】
更に、前記各メモリセル群１０１は書き込み部１０２を有する。この書き込み部１０２は、書き込み制御信号ＷＥで制御されるトライステートインバータＴＩＮＶ１により構成されている。このライステートインバータＴＩＮＶ１は、その入力に一方のビット線ＮＢＩＴが、その出力に他方のビット線ＢＩＴが接続されている。
【００３３】
前記書き込み制御信号ＷＥは、図示しないが、２つ以上のメモリセル群１０１の何れか１つを選択するアドレスをデコードした信号によって選択及び非選択となる。従って、データの書き込み時には、この書き込み制御信号ＷＥにより、データ書き込みを行うべきメモリセル１００が属するメモリセル群１０１内の書き込み部１０２のみが動作して、このメモリセル群１０１内のビット線ＢＩＴのみが活性化されることになる。このことは、本実施の形態だけでなく、第２の実施の形態以後の説明でも同様である。
【００３４】
次に、図１に示した半導体記憶装置の動作を説明する。
【００３５】
スタンバイ状態において、ビット線対（ＢＩＴ、ＮＢＩＴ）は所定電位にプリチャージされ、読み出し用グローバルビット線ＲＧＢＩＴはディスチャージされている。読み出し時は、書き込み制御信号ＷＥが非活性状態になっており、選択されたメモリセル１００に接続されているワード線ＷＬが活性化状態になることにより、メモリセル１００内のデータがビット線ＢＩＴに転送される。この際、メモリセル１００のデータが“０”のときには、ビット線ＢＩＴからメモリセル１００に電流が流れて、ビット線ＢＩＴがディスチャージされ、読み出し部１０３が動作して読み出し用グローバルビット線ＲＧＢＩＴにデータが出力される。一方、メモリセル１００のデータが“１”のときには、ビット線ＢＩＴからメモリセル１００に電流は流れず、ビット線ＢＩＴはプリチャージされたままで、読み出し部１０３及び読み出し用グローバルビット線ＲＧＢＩＴを介してデータが出力される。
【００３６】
これに対し、データの書き込み時においては、書き込み制御信号ＷＥが活性状態となり、一方のビット線ＮＢＩＴに転送された書き込みデータが書き込み部１０２で反転されて他方のビット線ＢＩＴに転送される。選択されたメモリセル１００に接続されているワード線ＷＬが活性化状態になり、ビット線対ＢＩＴ、ＮＢＩＴからメモリセル１００に前記書き込みデータが書き込まれる。この際、読み出し用グローバルビット線ＲＧＢＩＴに“１”データが読み出されている場合に、他方のビット線ＢＩＴに書き込みデータ”０”が転送されても、読み出し用グローバルビット線ＲＧＢＩＴの“１”データは破壊されない。
【００３７】
従って、本実施の形態では、単一の読み出し用グローバルビット線ＲＧＢＩＴ構造であっても、各メモリセル１００の構成素子数を通常の６トランジスタ構成としながら、読み出し用グローバルビット線ＲＧＢＩＴの読み出しデータを破壊することなく、メモリセル１００へのデータ書き込みを行うことができる。
【００３８】
更に、書き込み時には、選択されたメモリセル群１０１のみについて書き込み制御信号ＷＥが活性化するので、非選択のメモリセル群１００内のビット線には電流は流れず、消費電流を削減することができる。
【００３９】
（第２の実施の形態）
図２は本発明の第２の実施の形態の半導体記憶装置の構成を示す。
【００４０】
図２においては、前記第１の実施の形態と同様に、複数のメモリセル１００はアレイ状に配置されており、少なくとも２つ以上のメモリセル１００が同一のビット線対ＢＩＴ、ＮＢＩＴに接続されて１つのメモリセル群１０１を構成している。
【００４１】
ビット線方向に配置された複数のメモリセル群１０１において、一方のビット線ＮＢＩＴは共通に接続されている一方、各メモリセル群１０１内の他方のビット線ＢＩＴは、自己のメモリセル群１０１内に配置された読み出し部１０３を介して読み出し用グローバルビット線ＲＧＢＩＴに接続されている。
【００４２】
前記読み出し部１０３は、前記第１の実施の形態と同様に、Ｐ型トランジスタＴＰ１により構成されていて、そのゲートが他方のビット線ＢＩＴに、ソースが所定電源（第２の電源）ＶＤＤに、ドレインが読み出し用グローバルビット線ＲＧＢＩＴに接続されている。
【００４３】
一方、各メモリセル群１０１において、書き込み部１０２は、前記第１の実施の形態とは異なり、第１及び第２のＮ型トランジスタＴＮ１、ＴＮ２を有する。前記第１のＮ型トランジスタＴＮ１は、そのゲートに一方のビット線ＮＢＩＴが、そのソースに接地電源（第１の電源）ＶＳＳが、そのドレインに第１の接続点ｃ１が接続される。また、前記第２のＮ型トランジスタＴＮ２は、そのゲートに書き込み制御信号ＷＥが入力され、そのソースに前記第１の接続点ｃ１が、そのドレインに他方のビット線ＢＩＴが接続される。
【００４４】
次に、本実施の形態の半導体記憶装置の動作を説明する。
【００４５】
先ず、スタンバイ状態において、ビット線対（ＢＩＴ、ＮＢＩＴ）は所定電位にプリチャージされ、読み出し用グローバルビット線ＲＧＢＩＴはディスチャージされている。読み出し時は、書き込み制御信号ＷＥが非活性状態になっており、選択されたメモリセル１００に接続されているワード線ＷＬが活性化状態になることにより、ビット線ＢＩＴにメモリセル１００内のデータが転送される。この際、メモリセル１００のデータが“０”のときには、ビット線ＢＩＴからメモリセル１００に電流が流れて、ビット線ＢＩＴがディスチャージされ、読み出し部１０３及び読み出し用グローバルビット線ＲＧＢＩＴを介してデータが出力される。一方、メモリセル１００のデータが“１”のときには、ビット線ＢＩＴからメモリセル１００には電流が流れず、ビット線ＢＩＴはプリチャージされたままで、読み出し部１０３及び読み出し用グローバルビット線ＲＧＢＩＴを介してデータが出力される。
【００４６】
これに対し、データの書き込み時においては、書き込み制御信号ＷＥが活性状態となり、一方のビット線ＮＢＩＴに転送された書き込みデータが書き込み部１０２で反転されて他方のビット線ＢＩＴに転送される。選択されたメモリセル１００に接続されているワード線ＷＬが活性化状態になり、ビット線対ＢＩＴ、ＮＢＩＴからメモリセル１００に書き込みデータが書き込まれる。この際、読み出し用グローバルビット線ＲＧＢＩＴに“１”データが読み出されている場合に、他方のビット線ＢＩＴに書き込みデータ”０”が転送されても、読み出し用グローバルビット線ＲＧＢＩＴの“１”データは破壊されない。
【００４７】
従って、本実施の形態では、前記第１の実施の形態と同様に、単一の読み出し用グローバルビット線ＲＧＢＩＴ構造であっても、各メモリセル１００の構成素子数を通常の６トランジスタ構成としながら、読み出し用グローバルビット線ＲＧＢＩＴの読み出しデータを破壊することなく、メモリセル１００へのデータ書き込みを行うことができる。
【００４８】
更に、書き込み時には、選択されたメモリセル群１０１のみについて書き込み制御信号ＷＥが活性化するので、非選択のメモリセル群１００内のビット線には電流は流れず、消費電流を削減することができる。
【００４９】
（変形例）
図３は、前記第２の実施の形態の変形例を示す。
【００５０】
本変形例では、ビット線方向に隣接する２つのメモリセル群１０１、１０１に共通の共通書き込み部３００が設けられる。この共通書き込み部３００では、接地電源ＶＳＳに接続された１個の第１のＮ型トランジスタＴＮ１が、この隣接する２つのメモリセル群１０１同士で共用されている。一方、前記隣接する２つのメモリセル群１０１、１０１に対応する２つの書き込み部１０２、１０２には、各々、ゲートに書き込み制御信号ＷＥが入力される第２のＮ型トランジスタＴＮ２のみが備えられる。
【００５１】
従って、本変形では、ビット線方向に隣接する少なくとも２つのメモリセル群１０１間で、書き込み部の一部が共用されているので、その分、書き込み部１０２の構成素子数を削減できて、小面積化を図ることができる。
【００５２】
尚、本変形例では、２つの書き込み部の一部を供用化したが、その全部を共用する構成としても良い。
【００５３】
（第３の実施の形態）
図４は本発明の第３の実施の形態における半導体記憶装置の構成を示す。
【００５４】
同図において、複数のメモリセル１００はアレイ状に配置されており、少なくとも２つ以上のメモリセル１００が同一のビット線対ＢＩＴ、ＮＢＩＴに接続されて１つのメモリセル群１０１を構成し、ビット線方向に複数のメモリセル群１０１が存在する。ビット線方向に配置された複数のメモリセル群１０１において、メモリセル群１０１内の一方のビット線ＮＢＩＴは共通に接続され、他方のビット線ＢＩＴは読み出し部１０３を介して読み出し用グローバルビット線ＲＧＢＩＴに接続されている。
【００５５】
各メモリセル群１０１の前記読み出し部１０３に備えるＰ型トランジスタＴＰ１は、そのゲートが前記他方のビット線ＢＩＴに、ソースが所定電源ＶＤＤに、ドレインが読み出し用グローバルビット線ＲＧＢＩＴに接続されている。
【００５６】
更に、各メモリセル群１０１の書き込み部１０２は、書き込み制御信号ＷＥで制御される第１及び第２のトライステートインバータＴＩＮＶ１、ＴＩＮＶ２により構成される。前記第１のトライステートインバータＴＩＮＶ１は、書き込み用グローバルビット線ＷＧＢＩＴが入力に、一方のビット線ＮＢＩＴが出力に各々接続されている。また、前記第２のトライステートインバータＴＩＮＶ２は、前記一方のビット線ＮＢＩＴが入力に、他方のビット線ＢＩＴが出力に各々接続されている。
【００５７】
図４に示した半導体記憶装置では、スタンバイ状態において、ビット線対（ＢＩＴ、ＮＢＩＴ）は所定電位にプリチャージされ、読み出し用グローバルビット線ＲＧＢＩＴはディスチャージされている。読み出し時には、書き込み制御信号ＷＥは非活性状態になっており、選択されたメモリセル１００に接続されているワード線ＷＬが活性化状態になることにより、メモリセル１００内のデータがビット線ＢＩＴに転送される。この際、メモリセル１００のデータが“０”のときには前記ビット線ＢＩＴからメモリセル１００に電流が流れて、このビット線ＢＩＴがディスチャージされ、読み出し部１０３と読み出し用グローバルビット線ＲＧＢＩＴを介してデータが出力される。一方、メモリセル１００のデータが“１”のときには、ビット線ＢＩＴからメモリセル１００には電流は流れず、このビット線ＢＩＴはプリチャージされたままで、読み出し部１０３と読み出し用グローバルビット線ＲＧＢＩＴを介してデータが出力される。
【００５８】
これに対し、書き込み時においては、データ書き込みを行うべきメモリセル１００が属するメモリセル群１０１に入力される書き込み制御信号ＷＥのみが活性状態となり、書き込み用グローバルビット線ＷＧＢＩＴに転送された書き込みデータの反転データが書き込み部１０２の第１のトライステートインバータＴＩＮＶ１を介して一方のビット線ＮＢＩＴに転送され、この反転データが更に第２のトライステートインバータＴＩＮＶ２により反転されて他方のビット線対ＢＩＴに転送される。選択されたメモリセル１００に接続されているワード線ＷＬが活性化状態になり、ビット線対（ＢＩＴ、ＮＢＩＴ）からメモリセル１００に前記書き込みデータが書き込まれる。この際、読み出し用グローバルビット線ＲＧＢＩＴに“１”データが読み出されている場合に、他方のビット線ＢＩＴへの書き込みデータが”０”となっても、読み出し用グローバルビット線ＲＧＢＩＴの“１”データは保持され、破壊されない。
【００５９】
従って、本実施の形態においても、前記第１及び第２の実施の形態と同様に、単一の読み出し用グローバルビット線構造であっても、各メモリセル１００の構成素子数を増大させることなく、メモリセル１００へのデータ書き込みを良好に行うことができると共に、非選択のメモリセル群１０１内のビット線に電流を流さないようにして、消費電力を削減することができる。
【００６０】
（第４の実施の形態）
図５は本発明の第４の実施の形態における半導体記憶装置の構成を示す。
【００６１】
図５に示した半導体記憶装置は、前記図４に示した半導体記憶装置と書き込み部１０２の構成のみが異なる。以下、この書き込み部１０２の内部構成について説明する。
【００６２】
各メモリセル群１０１の書き込み部１０２は、書き込み制御信号ＷＥで制御されたトライステートインバータＴＩＮＶ１と、直列接続された第１及び第２のＮ型トランジスタＴＮ１、ＴＮ２とを有する。前記トライステートインバータＴＩＮＶ１は、書き込み用グローバルビット線ＷＧＢＩＴが入力に、一方のビット線ＮＢＩＴが出力に接続されている。また、前記第１のＮ型トランジスタＴＮ１は、ゲートに一方のビット線ＮＢＩＴが、ソースに接地電源ＶＳＳが、ドレインに第１の接続点ｃ１が接続される。一方、前記第２のＮ型トランジスタＴＮ２は、ゲートに書き込み制御信号ＷＥが、ソースに前記第１の接続点ｃ１が、ドレインに他方のビット線ＢＩＴがに接続されている。
【００６３】
本実施の形態では、スタンバイ状態、及び読み出し時の動作は前記図４に示した第３の実施の形態の半導体記憶装置の動作と同様である。
【００６４】
データの書き込み時においては、データ書き込みを行うべきメモリセル１００が属するメモリセル群１０１に入力される書き込み制御信号ＷＥのみが活性状態となり、書き込み用グローバルビット線ＷＧＢＩＴに転送された書き込みデータが、書き込み部１０２のトライステートインバータＴＩＮＶ１で反転されて一方のビット線対ＮＢＩＴに転送されると共に、書き込み部１０２の第１のＮ型トランジスタＴＮ１で反転されて、第２のＮ型トランジスタＴＮ２を介して他方のビット線ＢＩＴに転送される。選択されたメモリセル１００に接続されているワード線ＷＬが活性化状態になり、ビット線対（ＢＩＴ、ＮＢＩＴ）からメモリセル１００にデータが書き込まれる。この際、読み出し用グローバルビット線ＲＧＢＩＴに“１”データが読み出されている場合に、他方のビット線ＢＩＴへの書き込みデータが”０”となっても、読み出し用グローバルビット線ＲＧＢＩＴの“１”データは保持され、破壊されない。
【００６５】
従って、本実施の形態においても、前記第１〜第３の実施の形態と同様に、単一の読み出し用グローバルビット線構造であっても、各メモリセル１００の構成素子数を増大させることなく、メモリセル１００へのデータ書き込みを良好に行うことができると共に、非選択のメモリセル群１０１内のビット線に電流を流さないようにして、消費電力を削減することができる。
【００６６】
更に、図２の場合と同様に、書き込み部１０２の第１のＮ型トランジスタＴＮ１を、ビット線方向に隣接する２つ以上のメモリセル群１０１で共用して、共通書き込み部３００を設けることにより、書き込み部１０２の素子数を削減することができ、より一層に小面積化を図ることができる。
【００６７】
（第５の実施の形態）
図６は本発明の第５の実施の形態における半導体記憶装置の構成を示す。
【００６８】
図６に示した半導体記憶装置は、前記図５に示した半導体記憶装置と書き込み部１０２の構成のみが異なる。以下、この書き込み部１０２の内部構成について説明する。
【００６９】
各メモリセル群１０１の書き込み部１０２は、第１、第２及び第３のＮ型トランジスタＴＮ１、ＴＮ２及びＴＮ３を有する。前記第１のＮ型トランジスタＴＮ１は、そのゲートに書き込み用グローバルビット線ＷＧＢＩＴが、そのソースに接地電源ＶＳＳが、そのドレインに第１の接続点ｃ１が各々接続される。前記第２のＮ型トランジスタＴＮ２は、ゲートに書き込み制御信号ＷＥが入力され、ソースに前記第１の接続点ｃ１が、ドレインに他方のビット線ＢＩＴが各々接続される。更に、第３のＮ型トランジスタＴＮ３は、そのゲートに書き込み制御信号ＷＥが、ソースに前記書き込み用グローバルビット線ＷＧＢＩＴが、ドレインに一方のビット線ＮＢＩＴが各々接続される。
【００７０】
本実施の形態では、スタンバイ状態、及び読み出し時の動作は前記図４に示した第３の実施の形態の半導体記憶装置の動作と同様である。
【００７１】
データの書き込み時においては、データ書き込みを行うべきメモリセル１００が属するメモリセル群１０１に入力される書き込み制御信号ＷＥのみが活性状態となり、書き込み用グローバルビット線ＷＧＢＩＴに転送された書き込みデータが、書き込み部１０２の第３のＮ型トランジスタＴＮ３を介して一方のビット線ＮＢＩＴに転送されると共に、第１のＮ型トランジスタＴＮ１で反転されて、第２のＮ型トランジスタＴＮ２を介して他方のビット線ＢＩＴに転送される。選択されたメモリセル１００に接続されているワード線ＷＬが活性化状態になり、ビット線対（ＢＩＴ、ＮＢＩＴ）からメモリセル１００にデータが書き込まれる。この際、読み出し用グローバルビット線ＲＧＢＩＴに“１”データが読み出されている場合に、他方のビット線ＢＩＴへの書き込みデータが”０”となっても、読み出し用グローバルビット線ＲＧＢＩＴの“１”データは保持され、破壊されることはない。
【００７２】
従って、本実施の形態においても、前記第１〜第４の実施の形態と同様に、単一の読み出し用グローバルビット線構造であっても、各メモリセル１００の構成素子数を増大させることなく、メモリセル１００へのデータ書き込みを良好に行うことができると共に、非選択のメモリセル群１０１内のビット線に電流を流さないようにして、消費電力を削減することができる。
【００７３】
更に、図２の場合と同様に、書き込み部１０２の第１のＮ型トランジスタＴＮ１を、ビット線方向に隣接する２つ以上のメモリセル群１０１で共用して、共通書き込み部３００を設けることにより、書き込み部１０２の素子数を削減することができ、より一層に小面積化を図ることができる。
【００７４】
【発明の効果】
以上説明したように、請求項１〜１２記載の発明の半導体記憶装置によれば、ビット線対の一方から読み出し用グローバルビット線を介してメモリセルのデータを出力する構成の場合であっても、２つ以上のメモリセル毎にメモリセル群を構成し、この各メモリセル群毎に書き込み部を設けたので、各メモリセルを通常の６トランジスタ構成としながら、メモリセルに接続されたビット線対を介してメモリセルへのデータの書き込みを良好に行うことができる。
【００７５】
また、請求項９記載の発明によれば、各メモリセル群の書き込み部の一部又は全てを、ビット線方向に隣接するメモリセル群の書き込み部と共用したので、書き込み部の素子数をより一層に少なくでき、面積を削減することができる。
【００７６】
更に、請求項１０記載の発明によれば、書き込み時には、選択されるメモリセル群のみの書き込み制御信号を活性化したので、この書き込み時には、選択されないメモリセル群のビット線を動作させることがなく、書き込み時の消費電流を削減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体記憶装置の構成を示す回路図である。
【図２】本発明の第２の実施の形態の半導体記憶装置の構成を示す回路図である。
【図３】同実施の形態の半導体記憶装置の変形例を示す回路図である。
【図４】本発明の第３の実施の形態の半導体記憶装置の構成を示す回路図である。
【図５】本発明の第４の実施の形態の半導体記憶装置の構成を示す回路図である。
【図６】本発明の第５の実施の形態の半導体記憶装置の構成を示す回路図である。
【図７】メモリセルの構成を示す回路図である
【図８】従来の半導体記憶装置の構成を示す回路図である。
【図９】他の従来の半導体記憶装置の構成を示す回路図である。
【符号の説明】
１００ メモリセル
１０１ メモリセル群
１０２ 書き込み部
１０３ 読み出し部
３００ 共通書き込み部
ＮＢＩＴ 一方のビット線
ＢＩＴ 他方のビット線
ＴＩＮＶ１ トライステートインバータ
（第１のトライステートインバータ）
ＴＩＮＶ２ 第２のトライステートインバータ
ＷＥ 書き込み制御信号
ＴＮ１ 第１のＮ型トランジスタ
ＴＮ２ 第２のＮ型トランジスタ
ＴＮ３ 第３のＮ型トランジスタ
ＴＰ１ Ｐ型トランジスタ
ＲＧＢＩＴ 読み出し用グローバルビット線
ＷＧＢＩＴ 書き込み用グローバルビット線
ＶＳＳ 接地電源（第１の電源）
ＶＤＤ 所定電圧の電源（第２の電源）
Claims (12)
- 一対のビット線対、及び前記ビット線対に接続された少なくとも２つ以上のメモリセルを有する複数のメモリセル群と、
前記各メモリセル群のビット線対を構成する一方及び他方のビット線のうち前記他方のビット線と読み出し部を介して接続された読み出し用グローバルビット線と、
前記各メモリセル群毎に備えられ、対応する自己のメモリセル群内の１つのメモリセルにデータを書き込む書き込み部とを有する
ことを特徴とする半導体記憶装置。 - 前記請求項１記載の半導体記憶装置において、
前記各メモリセル群内の前記ビット線対の前記一方のビット線は、他のメモリセル群内でのビット線対の前記一方のビット線と接続されている
ことを特徴とする半導体記憶装置。 - 前記請求項１記載の半導体記憶装置において、
少なくとも１つ以上の書き込み用グローバルビット線を有し、
前記書き込み用グローバルビット線は、前記各メモリセル群の書き込み部に接続される
ことを特徴とする半導体記憶装置。 - 請求項１又は２記載の半導体記憶装置において、
前記各メモリセル群の書き込み部は、
前記一対のビット線のうちの前記一方のビット線を入力に、前記他方のビット線を出力に、制御側を書き込み制御信号に接続したトライステートインバータを有する
ことを特徴とする半導体記憶装置。 - 前記請求項１又は２記載の半導体記憶装置において、
前記各メモリセル群の書き込み部は、
前記ビット線対のうちの前記一方のビット線をゲートに、第１の電源をソースに、第１の接続点をドレインに接続した第１のＮ型トランジスタと、
書き込み制御信号をゲートに、前記第１の接続点をソースに、前記一対のビット線のうち前記他方のビット線をドレインに接続した第２のＮ型トランジスタとを有する
ことを特徴とする半導体記憶装置。 - 前記請求項３記載の半導体記憶装置において、
前記各メモリセル群の書き込み部は、
前記書き込み用グローバルビット線を入力に、前記一対のビット線のうち前記一方のビット線を出力に、制御側を書き込み制御信号に接続した第１のトライステートインバータと、
前記一対のビット線のうち前記一方のビット線を入力に、前記一対のビット線のうち前記他方のビット線を出力に、制御側を書き込み制御信号に接続した第２のトライステートインバータとを有する
ことを特徴とする半導体記憶装置。 - 前記請求項３記載の半導体記憶装置において、
前記各メモリセル群の書き込み部は、
前記書き込み用グローバルビット線を入力に、前記一対のビット線のうち前記一方のビット線を出力に、制御側を書き込み制御信号に接続したトライステートインバータと、
前記一対のビット線のうち前記一方のビット線をゲートに、第１の電源をソースに、第１の接続点をドレインに接続した第１のＮ型トランジスタと、
前記書き込み制御信号をゲートに、前記第１の接続点をソースに、前記一対のビット線のうち前記他方のビット線をドレインに接続した第２のＮ型トランジスタとを有する
ことを特徴とする半導体記憶装置。 - 前記請求項３記載の半導体記憶装置において、
前記各メモリセル群の書き込み部は、
前記書き込み用グローバルビット線をゲートに、第１の電源をソースに、第１の接続点をドレインに接続した第１のＮ型トランジスタと、
書き込み制御信号をゲートに、前記第１の接続点をソースに、前記一対のビット線のうち前記他方のビット線をドレインに接続した第２のＮ型トランジスタと、
書き込み制御信号をゲートに、前記書き込み用グローバルビット線をソースに、一対のビット線のうち前記一方のビット線をドレインに接続した第３のＮ型トランジスタとを有する
ことを特徴とする半導体記憶装置。 - 前記請求項１、２、３、５、７又は８記載の半導体記憶装置において、
前記各メモリセル群の前記書き込み部の一部又は全ては、少なくとも２つ以上の書き込み部間で共用される
ことを特徴とする半導体記憶装置。 - 前記請求項１、２、３、４、５、６、７、８又は９記載の半導体記憶装置において、
前記書き込み制御信号は、少なくとも２つ以上のメモリセル群を選択するアドレスのデコード信号によって選択及び非選択となる
ことを特徴とする半導体記憶装置。 - 前記請求項１、２、３、４、５、６、７、８、９又は１０記載の半導体記憶装置において、
前記読み出し部は、前記各メモリセル群毎に配置される
ことを特徴とする半導体記憶装置。 - 前記請求項１１記載の半導体記憶装置において、
前記読み出し部は、
前記一対のビット線のうち前記他方のビット線をゲートに、第２の電源をソースに、前記読み出し用グローバルビット線をドレインに接続したＰ型トランジスタを有する
ことを特徴とする半導体記憶装置。
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