JPH0426985A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路装置に関する。

［従来の技術］ 半導体製造技術の進歩により半導体集積回路自体の動作
速度はますまず高速化されている。ところが半導体集積
回路とその周辺素子とのデータの受渡しを行う、半導体
集積回路における入出力部の動作速度については余り高
速化されず、回路装置全体としての動作速度の高速化の
妨げとなっている。特に半導体集積回路における出力部
は、高速化すると変化量や貫通電流が大きくなり、電源
ラインに過渡電流が流れ電源Ｖｃｃ電位の低下やグラン
ド電位の浮き上がりが生じ、データ出力部においてノイ
ズを発生し高速化の妨げとなっており、場合によっては
誤動作となることもある。又、上記のノイズ発生の現象
は、現在は上記出力部だけで顕著になっているが将来チ
ップ内部のドライバ回路においても生じる可能性がある
。尚、上記変化量とは、出力部の負荷への充放電電流の
変化量（以下ｄｉ／ｄｔにて示す）であり、貫通電流と
は、上記出力部を構成するＰチャンネルＭＯＳトランジ
スタ（以下ＰＭＯ８と記す）及びＮチャンネルＭＯＳト
ランジスタ（以下ＮＭＯＳと記す）がともにオン状態と
なり、電源（Ｖｃｃ）−”ＰＭＯＳ−４ＮＭＯ９−ＧＮ
Ｄへ流れる電流をいう。

［発明が解決しようとする課題］ 上述したようなノイズの発生を抑える方法として、ｌ）
上記出力部に設けられている出カバソファにおけるｄｉ
／ｄｔを抑える　１１）上記出力バッファのドライバ回
路への入力信号を２段階に制御し、ｄ１／ｄｔを抑える
　の二つの方法がある。

ｌ）に関しては、第７図に示すようにトランジスタ１１
２のコンダクタンスを下げるためにチャンネル幅を小さ
くする、あるいはトランジスタＩＩ２のゲート入力信号
の変化を鈍化させるためにゲートへのラインに負荷１１
１を付加したり、上記ゲートラインのハイ（Ｈ）レベル
を制御するトランジスタ１１３を付加したりしている。

ｉｉ）に関しては、第８図に示すようにトランジスタ１
２２のゲート側に、出力期待値０のときにゲート信号を
２段階に制御する制御回路１２３を接続しｄｌｏ／ｄｔ
を小さくしている。

いずれの方法についても出力信号レベルが０であること
を期待する場合のｄｌ、／ｄｔを抑える効果はあるが、
上記信号レベルが１を期待する場合には効果がなく、貫
通電流■ｐの抑制効果もないという問題点がある。

本発明はこのような問題点を解決するためになされたも
ので、貫通電流が流れず、従来のｄｌｏ／ｄｔを抑制す
る回路構成と併用することでノイズの少ない高速動作可
能な半導体集積回路装置を提供することを目的とする。

［課題を解決するための手段］ 本発明は、一対の相反データ線に接続され、上記相反デ
ータ線に相反データを送出するメモリセルと、 上記一対の相反データ線を所定の電位にする第１の回路
と、 上記相反データ線のそれぞれが接続され、上記相反デー
タ線が上記第１の回路にて所定電位にされているときに
は互いに同レベルの信号を送出し上記メモリセルよりデ
ータが送出された場合には互いに異なるレベルの信号を
送出する、二つの差動増幅器と、 上記二つの差動増幅器が送出する信号に基づき上記メモ
リセルに記憶されていたデータに対応する信号を送出す
る信号出力部と、を備えたことを特徴とする。

Ｃ作用コ 信号出力部の出力端子は、電源に直列に接続されたＰＭ
ＯＳ）ランジスタ及びＮＭＯＳトランジスタにおける上
記トランジスタ間の接続部に接続されている。

一対の相反データ線の信号レベルを同レベルとすること
で各差動増幅器は同じレベルの信号を送出し、上記各ト
ランジスタの両方をまずオフ状態とすることができる。

そのために第１の回路は、一対の相反データ線の信号レ
ベルを所定電位とする。

メモリセルより記憶データが読み出されることで、相反
データ線の信号レベルは互いに異なるレベルに変化し、
各差動増幅器は互いに異なるレベルの信号を送出する。

差動増幅器が送出する異なるレベルの信号にて、上記ト
ランジスタはいずれか一方か必すオフ状態であり、他方
がオンあるいはオフ状態とされ、上記出力端子からはＨ
レベルあるいはＬレベルの信号が送出される。このよう
に、プリチャージ回路、差動増幅器、信号出力部は、信
号出力部に備わるＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタとが相反してオン、オフ動作するのを防止する
ように作用し、電源よりＰＭＯＳトランジスタ、ＮＭＯ
Ｓトランジスタを貫通し貫通電流が流れることを防止す
るように作用する。

［実施例］ 本発明の半導体集積回路装置の一実施例を示す第１図は
、例えば２行３列にメモリセル６等が配列された場合を
示しているが、勿論、行、列方向にこれ以上のメモリセ
ル６を配列することができる。このように複数配列され
ているメモリセル６等の内、一対のビットライン１及び
反転ビットライン２に接続される構成部分のみを第２図
に示している。

従来の半導体集積回路と同様に一対のビットライン１及
び反転ビットライン２並びに−本のワードライン３には
、入力側か他方の出力側に互いに接続される２個のイン
バータ４、及び上記２個のインバータ４とビットライン
ｌ及び反転ヒツトライン２とを接続するアクセスゲート
でありそれぞれのゲートか上記ワードラインに接続され
る２つのＮＭＯＳトランジスタ５にて構成される一つの
メモリセル６が接続される。又、複数設けられるワード
ライン３のそれぞれにメモリセル６が接続され、それぞ
れのワードライン３にはいずれのワードライン３を選択
するかの動作を行うＸデコーダ７が接続されている。又
、第２図に示すように、ビットライン１及び反転ビット
ライン２のそれぞれは、各々、電源３０にドレインが接
続されるそれぞれのＮＭＯＳトランジスタ３１のソース
に接続される。又、各ＮＭＯＳトランジスタ３１のソー
ス側はＮＭＯＳトランジスタ９にて接続され、ＮＭＯＳ
）ランンスタ９及びＮＭＯＳ）ランジスタ３１のゲート
はプリチャージ信号の入力端子に接続される。このよう
に電源３０、ＮＭＯＳトランジスタ９、ＮＭＯＳトラン
ジスタ３０にてプリチャージ回路８を構成している。こ
のようなプリチャージ回路８は、上記プリチャージ信号
が供給されることで上記各ビットライン１及び２を同電
位にプリチャージする。尚、プリチャージ信号は、アド
レスの変化を検知して発生する、いわゆるＡＴＤ方式に
よって発生させても良いし、半導体集積回路の外部より
供給されるクロック信号より発生させても良い。又、本
実施例では上述したように、ビットライン１と反転ビッ
トライン２とのイコライズ用にビットライン１．２間を
接続するＮＭＯＳトランジスタ９を設けているが、この
トランジスタ９は別段設けなくても良い。又、プリチャ
ージ回路８は、後述する一対のデータラインに接続して
も良い。

上述したような一対のビットライン１及び反転ビットラ
イン２には、複数のビットライン対より一対を選択する
Ｙデコーダ１２にゲートが接続され、Ｙデコーダ１２が
送出するＨレベルの選択信号にてオン状態となるＮＭＯ
Ｓトランジスタ１０がそれぞれ接続される。尚、図示す
るように各ＮＭＯ９）ランジスタ１０にてＹ選択ゲート
１１を構成し、各ビットライン対には一つづつＹ選択ゲ
ート１１が設けられる。尚、選択ゲート１１より後段は
、ビットラインｌがデータライン１３に、反転ビットラ
イン２が反転データライン１４となる。

データライン１３及び反転データライン１４は、メモリ
セル６より送出されるデータを増幅するセンスアンプ１
５が接続され、センスアンプ１５は詳細後述するトライ
ステートバッファ】６を介してデータ出力端子Ｉ７に接
続される。

センスアンプ１５は、第２図に示すように、入力端子ａ
が反転データライン１４に接続され反転入力端子すがデ
ータライン１３に接続される差動アンプ１８と、入力端
子ａかデータライン１３に接続され反転入力端子すが反
転データライン１４に接続される差動アンプ１９とから
構成される。

尚、第４図に差動アンプ１８及び１９から構成されるセ
ンスアンプ１５の回路図を示す。即ち、それぞれの電源
３２にそれぞれソースか接続されるＰＭＯＳｈランノス
タ３３ａ及び３３ｂにおいて、ＰＭＯ８Ｉ−ランジスタ
３３ａのドレイン側はＰＭＯＳトランジスタ３３ａ及び
３３ｂのゲートに接続されるとともに、ゲートかデータ
ライン１３に接続されるＮＭＯＳトランジスタ３４ａの
ドレインに接続される。一方、ＰＭＯＳトランジスタ３
３ｂのトレインは、差動アンプ１８の出力端子として次
段のインバータ２０に接続されるとともに、ゲートが反
転データライン１４に接続されるＮＭＯＳトランジスタ
３４ｂのトレインに接続される。

ＮＭＯＳ）ランンスタ３４ａ及び３４ｂのソースはとも
に反転プリチャージ信号がゲートに供給され、ソースが
接地されているＮＭＯＳｌ−ランジスタ３５のドレイン
に接続される。以上説明した構成部分３２，３３ａ、３
３ｂ、３４ａ、３４ｂ、３５にて差動アンプ１８を形成
している。

差動アンプ１９の構成は、第４図に示すように上述した
差動アンプ１８の構成とほぼ同じであるので、差動アン
プ１９の構成部分の符号について差動アンプ１８の構成
部分に対応するものについてはダッノユ付きの同し符号
を付し、その説明を省略する。差動アンプ】９において
差動アンプ１８の構成と異なる部分は、ＰＭＯ９）ラン
ジスタ３３ａ゛のドレインが差動アンプ１９の出力とし
て次段のインバータ２４に接続され、一方ＰＭＯＳトラ
ンジスタ３３ｂ°のドレイン側がＰＭＯＳトランジスタ
３３ａ゛及び３３ｂ゛のゲートに接続されている点であ
る。

このように差動アンプ１８及び１９の回路構成は、カレ
ントミラー回路を構成している。尚、差動アンプ１８及
び１９の回路構成は、カレントミラー回路を構成せずと
も、差動アンプ】８および１９が後述するような動作を
行うものであれば同一の回路構成を有するものでも良い
。

以上のように構成される差動アンプ１８及び１９は、後
述するようにプリチャージ信号かＨレベルとなり、デー
タライン１３及び反転データライン１４がプリチャージ
されたときには、ＮＭＯＳトランジスタ３５．３５’の
ゲートにおける信号レベルはＬレベルであるからＮＭＯ
９ｈランンスタ３５．３５’はオフ状態であり、データ
ライン１３及び反転データライン１４がともにＨレベル
であるのでＮＭＯ９）ランジスタ３４ａ、３４ｂ、３４
ａ３４ｂ′はともにオン状態となり、よってこの場合に
は差動アンプ１８及び１９の出力信号レベルは、ともに
Ｈレベルである。このとき、ＰＭＯＳトランジスタ３３
ａ　３３ｂ　３３ａ　、３３ｂのゲートにおける信号レ
ベルはＨレベルであるのでＰＭＯＳトランジスタ３３ａ
、３３ｂ、３３ａ’、３３ｂ’はともにオフ状態である
。

又、プリチャージ動作が終了し、即ちプリチャージ信号
の信号レベルがＬレベルとなり、メモリセル６のいずれ
かが選択されたときには、データライン１３または反転
データライン１４のどちらかの信号レベルがＬレベルと
なる。例えば、反転データライン１４における信号レベ
ルがＬレベルとなり、データライン１３における信号レ
ベルはＨレベルであるとする。この場合には、ＮＭＯＳ
トランジスタ３５３５″のゲートにおける信号レベルは
ＨレベルであるからＮＭＯＳトランンスタ３５３５’は
ともにオン状態となり、データライン１３にゲートが接
続されているＮＭＯＳｌ−ランジスタ３４ａ、３４ａ’
はともにオン状態となる。よって差動アンプ１８におけ
るＰＭＯＳトランジスタ３３ａ、３３ｂのゲートの信号
レベルはＬレベルに変化しＰＭＯＳトランジスタ３３ａ
、３３ｂはオン状態となる。又、反転データライン１４
の信号レベルはＬレベルであることよりＮＭＯＳトラン
ジスタ３４ｂ、３４ｂ’はオフ状態である。よって、差
動アンプ１８の出力信号（図内ではＯｌにて示している
）の信号レベルは、電源３２によってＨレベルが維持さ
れる。

一方、差動アンプ１９においては、ＮＭＯＳトランジス
タ３４ｂ°がオフ状態であるのでＰＭＯＳトランジスタ
３３ａ’、３３ｂ’のゲートの信号レベルはＨレベルで
ありＰＭＯＳトランジスタ３３ａ３３ｂ°はともにオフ
状態である。又、ＮＭＯＳトランジスタ３４ａ“、３５
°がオン状態であることより、差動アンプ１９の出力信
号（図内では０２にて示している）の信号レベルはＬレ
ベルに変化する。

尚、上記の場合と逆の場合、即ちデータライン１３の信
号レベルがＬレベルであり、反転データライン１４の信
号レベルがＨレベルになる場合は、上記とは逆に差動ア
ンプ１８の出力信号レベルがＬレベルとなり、差動アン
プ１９の出力信号レベルがＨレベルとなる。

差動アンプ１８の出力側は、出力制御信号（ＲＥＢ）が
インバータ２８を介して一入力端に供給されるＮＡＮＤ
回路２１の一入力端にインバータ２０を介して接続され
、ＮＡＮＤ回路２１の出力はソースが電源２２に接続さ
れドレインがデータ出力端子１７に接続されるＰＭＯＳ
トランジスタ２３のゲートに接続される。一方、差動ア
ンプ１９の出力側は出力制御信号が一入力端に供給され
るＮＯＲ回路２６の一入力端にインバータ２４２５を介
して接続され、ＮＯＲ回路２６の出力はソースが接地さ
れドレインがデータ出力端子１７に接続されるＮＭＯＳ
トランジスタ２７のゲートに接続される。尚、上述した
構成部分２０ないし２７にてトライステートバッファ１
６を構成している。

又、データライン１３及び反転データライン１４は、書
込信号（ＷＥ）が供給されることでメモリセル６に情報
を書き込む書込回路２８に接続され、各書込回路２８は
データ入力端子２９に接続される。

尚、上述したように第２図に示す構成部分が、第１図に
示すように複数配列され一つの半導体集積回路を構成す
る。

このように構成される半導体集積回路における動作を第
３図を参照し以下に説明する。

第３図ｇにアにて示すように、プリチャージ信号が供給
されることでプリチャージ回路８は、ピットライン１及
び反転ビットライン２をプリチャージする。又、この状
態ではいずれのメモリセル６も選択していない。選択ゲ
ート１１はすべてオン状態であり、したがってデータラ
イン１３及び反転データライン１４もピットラインｌ及
び反転ビットライン２がプリチャージされることで、第
３図すにイにて示すように、ともにプリチャージされる
。又、センスアンプ１５も非選択の状態であり、差動ア
ンプ１８及び１９の出力信号レベルはともにＨレベルで
あり、又、説明上出力制御信号は常にアクティブな状態
とすれば、ＮＡＮＤ回路２１より送出される信号レベル
は第３図ｅにつにて示すようにＨレベルとなり、ＮＯＲ
回路２６より送出される信号レベルはロー（Ｌ）レベル
であり、ＰＭＯＳトランジスタ２３及びＮＭＯＳトラン
ジスタ２７はともにオフ状態となる。よって、データ出
力端子１７における信号レベルは、第３図ｇに工にて示
すようにハイインピーダンス状態となる。

次に、メモリセル６へのデータの書込／読出サイクルに
入るために、第３図ｇにオにて示すようにプリチャージ
信号の信号レベルをＬレベルに立下げ、外部より供給さ
れるアドレス信号にてＸデコーダ７及びＸデコーダ１２
が送出する選択信号にて所定のメモリセル６が選択され
る。又、このときセンスアンプ１５も選択される。この
とき、第３図すに点線にて示すように反転データライン
１４の信号レベルは、ＨレベルよりＬレベルに変化する
。尚、センスアンプ１５は選択状態で、まだメモリセル
６の情報が伝搬しない間、差動アンプ１８．１９の出力
信号レベルは、ＮＭＯＳ）ランジスタ３５，３５°のゲ
ート入力がＨレベルとなることより、第３図Ｃに力にて
示し第３図ｇにキにて示すように、幾分低下する。尚、
差動アンプ１８及び１９は、上記信号レベルの低下が次
段のインバータ２０．２４におけるスレショールドレベ
ル以下にならないように下記のように設計される。

即ち、第５図に差動アンプ１８及びＩ９における出力電
圧を求めるための等価回路を示すが、出力電圧Ｖｏ、を
所定の値とするために各ＭＯＳトランジスタ３６ないし
３８及び次段インバータ２０２４を設計する。

尚、メモリセル６の情報がセンスアンプ１５へ伝搬され
るまでの状態のとき、差動アップ１８及び１９の出力信
号レベルはともにＨレベルであり、データ出力端子Ｉ７
はプリチャージ時と同様にハイインピーダンス状態を維
持する。

その後センスアンプ１５に選択されたメモリセル６の情
報が伝搬されたときには、差動アンプ１８又は１９のい
ずれか一方の出力信号の信号レベルのみがＬレベルとな
る。今、第３図ｇにりにて示すように例えば差動アンプ
１９の出力信号レベルがＬレベルとなったとする。この
とき一方の差動アンプＩ８の出力信号レベルは、第３図
Ｃにケにて示すように、Ｈレベルに復帰する。したがっ
て、差動アンプ１９の出力信号が供給されるＮＯＲ回路
２６の出力信号レベルが、第３図ｆにコにて示すように
、ＬレベルよりＨレベルに変化し、ＮＭＯ９）ランジス
タ２７はオフ状態よりオフ状態に変化する。一方、差動
アンプ１８の出力信号が供給されるＮＡＮＤ回路２１の
出力信号レベルは変化なくＨレベルのままであるので、
ＰＭＯＳトランジスタ２３はオフ状態のままである。よ
って、データ出力端子１７の信号レベルは、第３図ｇに
すにて示すように、ハイインピーダンス状態よｌ）　Ｌ
レベルに変化する。

次に、再びプリチャージ信号が第３図ａにシにて示すよ
うに供給された場合、上述したようにプリチャージ回路
８がビットライン】及び反転ビットライン２、しいては
データライン１３及び反転データラインＩ４をプリチャ
ージする。よって、第３図すにスにて示すように、Ｌレ
ベルに下がっていた反転データライン１４の信号レベル
が再びＨレベルに立ち上げられる。よって、上述の動作
にてＬレベルの出力信号を送出するようになった差動ア
ンプ１９に反転データライン】４よりＨレベルの信号が
供給されることより、第３図ｄにセにて示すように、差
動アンプ１９の出力信号レベルはＬレベルよりＨレベル
に変化する。したがって、ＮＯＲ回路２６の出力信号レ
ベルが、第３図ｆにソにて示すように、ＨレベルよりＬ
レベルに変化するので、ＮＭＯＳトランジスタ２７はオ
ン状態よりオフ状態へ変化する。尚、差動アンプ１８の
出力信号レベルは変化しないのて、ＮＡＮＤ回路２１の
出力信号レベルにも変化はなく、ＰＭＯＳトランジスタ
２３はオフ状態を維持している。

したがって、データ出力端子Ｉ７の信号レベルは、第３
図ｇに夕にて示すように、再びハイインピーダンス状態
となる。尚、上述したように、データライン１３及び１
４の信号レベルが上記の場合と逆になった場合には、Ｐ
ＭＯＳトランジスタ２３及びＮＭＯＳトランジスタ２７
の動作は上記の場合と逆の動作となる。

このように、データ出力部におけるＰＭＯＳトランジス
タ２３及びＮＭＯＳトランジスタ２７の一方のみがオフ
状態→オン状態−オフ状態と変化し、他方のトランジス
タは常にオフ状態を維持するので、電源２２よりＰＭＯ
Ｓトランジスタ２３、ＮＭＯＳトランジスタ２７を介し
てグランドへ貫通電流が流れることはない。したがって
、ノイズが発生することもなく高速動作を行う半導体集
積回路を提供することができる。又、貫通電流が流れな
いことより、ｄｉ／ｄｔの値も０となりこれを抑制する
ことができることとなる。

又、プリチャージ回路を設けていることより、出力端子
においてデータ出力信号の信号レベルを変化させるとき
、変化途中にハイインピーダンス状態を形成することよ
り、出力データの確定に要する時間を短縮することがで
き、より高速に半導体集積回路を動作させることに寄与
している。

尚、センスアンプ１５及びトライステートバッフ７１６
の構成は上述したものに限らず、例えば第６図に示すよ
うな構成であっても良い。即ち、上述した、例えばデー
タライン１３における信号レベルの変化に応じた信号が
供給されるアンプ３９の非反転出力端子は差動アンプ４
０の反転入力端子及び差動アンプ４１の非反転入力端子
に接続され、アンプ３９の反転出力端子は差動アンプ４
０の非反転入力端子及び差動アンプ４１の反転入力端子
に接続される。尚、差動アンプ４０及び４１の回路構成
は上述した差動アンプ１８及び１９の回路構成と同じで
ある。

このような差動アンプ４０及び４１の出力側は、上述し
たトライステートバッファｊ６と同し回路構成を有し基
準信号が供給されるトライステートバッファ４２に接続
され、トライステートバッファ４２の出力側はデータ出
力端子に接続される。

このように、アンプ３９にて半導体集積回路内部より供
給される信号によって差動アンプ４０及び４１への入力
信号が変化するようにしても上述したセンスアンプ１５
、トライステートバッファ１６と同じ動作を行わせるこ
とができる。

［発明の効果］ 以上詳述したように本発明によれば、一対の相反データ
線に二つの差動増幅器をそれぞれ接続し、プリチャージ
時には各差動増幅器より同一レベルの信号が送出され、
メモリセルより記憶データが相反データ線に送出された
ときには各差動増幅器は互いに異なるレベルの信号を送
出するように構成し、この異なるレベルの信号にて信号
出力部は、従来貫通電流が流れたＰＭＯＳトランジスタ
及びＮＭＯ９Ｉ−ランジスタいずれか一方を必ずオフ状
態とするように動作することより、上記ＰＭＯＳトラン
ジスタ及びＮＭＯＳトランジスタを貫通して電流が流れ
ることはなくなり、ｄｉ／ｄｔも抑制することができる
。したがって貫通電流に伴うノイズの発生を抑えること
ができるので、出力端子におけるデータの確定に要する
時間を短縮することができ、高速に動作可能な半導体集
積回路装置を提供することができる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路装置の一実施例におけ
る構成を示すブロック図、第２図は第１図における一対
のビットライン、データラインに接続される回路構成部
分を抜粋し回路構成を詳細に示した回路構成図、第３図
は本発明の半導体集積回路装置の動作を示すタイムチャ
ート、第４図は第１図及び第２図に示すセンスアンプの
回路構成を示す回路図、第５図は上記センスアンプを設
計する際の等価回路図、第６図は第１図及び第２図に示
すセンスアンプ部分の他の実施例を示す図、第７図及び
第８図は出力部におけるノイズを抑えるための従来例に
おける回路図である。 ・・メモリセル、８・・プリチャージ回路３・・データ
ライン、Ｉ４・・・反転データライン、５・センスアン
プ、 ６・・トライステートバッファ、 ８及び１９・差動アンプ。

Claims (4)

【特許請求の範囲】
1. （１）一対の相反データ線に接続され、上記相反データ
   線に相反データを送出するメモリセルと、上記一対の相
   反データ線を所定の電位にする第１の回路と、 上記相反データ線のそれぞれが接続され、上記相反デー
   タ線が上記第１の回路にて所定電位にされているときに
   は互いに同レベルの信号を送出し上記メモリセルよりデ
   ータが送出された場合には互いに異なるレベルの信号を
   送出する、二つの差動増幅器と、 上記二つの差動増幅器が送出する信号に基づき上記メモ
   リセルに記憶されていたデータに対応する信号を送出す
   る信号出力部と、を備えたことを特徴とする半導体集積
   回路装置。
2. （２）上記二つの差動増幅器はカレントミラー回路を備
   えている、請求項１記載の半導体集積回路装置。
3. （３）上記二つの差動増幅器は同一の回路構成を備えて
   いる、請求項１記載の半導体集積回路装置。
4. （４）上記メモリセルはフリップフロップ構成を備えて
   いる、請求項１記載の半導体集積回路装置。