JPH07111097A - 半導体記憶装置及びその読み出し方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 消費電力が少なく、ビット線の放電マージン
が大きい、大幅に消費電力の少ないセンスアンプを備え
た半導体記憶装置を提供する。 【構成】 センス時に選択されるメモリセル８のドレイ
ンにつながるビット線をフローティングにし、ソースは
グランドに落としてから、ワード線ＷＬ１を上げること
によりビット線が放電するか否かをセンスし、リファレ
ンスセルは、本体アレイ中に作り、同時に放電すること
を特徴としている。また、リファレンスセルの構造は、
セルトランジスタが複数個直列につながった形にとなっ
ており、その周辺に設けたビット線をもセルによって放
電させるようにして本体側と同程度の容量にし、放電速
度を遅らせ、センス時のマージンを広げるようにしてい
る。従来方式に比べてセンス時にＤＣ電流を消費しない
ので、ページリード方式におけるセンスアンプ数の増加
が可能となり、構成素子数及びディメンジョンが小さく
てすむ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に係
り、特に、ページリード方式のＲＯＭ（ReadOnly Memor
y) のバーチャルグランド方式のセルアレイ構造に関す
る。

【０００２】

【従来の技術】従来、読出し専用の半導体記憶装置であ
るＲＯＭのメモリセルアレイは、通常ＭＯＳＦＥＴから
なるメモリセルをマットリックス状に配置し、各メモリ
セルのゲートを行方向に延びる複数のビット線に接続し
て構成されている。この構造では、その大容量化が進ん
でビット線に接続されるメモリセル数が増加するにした
がってビット線の寄生容量が増して読出し速度が遅くな
ってくる。このビット線の寄生容量を減少させて読出し
速度を改善させたバンク方式のＲＯＭが提案されてい
る。これは、ビット線が配線長の長いビット線と配線長
の短い副ビット線を有し、メモリセルを複数のバンクに
収納してこの副ビット線にバンクのメモリセルを接続し
ている。なお、主ビット線は、選択トランジスタを介し
て、副ビット線に接続されている。この様な構造を有す
るＲＯＭのメモリセルアレイ中の所定のメモリセルアレ
イを呼び出すにはこのメモリセルアレイがバンクを選択
することを表すバンク選択信号に基づいて前記選択トラ
ンジスタを動作させて、副ビット線を主ビット線に導通
させる。そしてメモリセルのゲートに接続されたワード
線を高レベルにして前記所定のメモリセルのデータを読
出す。

【０００３】バンクの副ビット線を主ビット線に各列の
メモリセルの接合容量を区別した状態で動作させるの
で、動作遅延を有効に防止することができる。これをバ
ンク方式のＲＯＭという。ＲＯＭでは、通常１ビットの
メモリセルは、一つのトランジスタによって構成してい
る。各メモリセルのデータを設定するには、そのトラン
ジスタのしきい値電圧を高レベルまたは低レベルの高低
２つに設定して行っている。通常半導体メモリの読み出
し方法は、選択するビット線選択手段によって、動作時
に複数のメモリセルの中から読み出される所定のメモリ
セルを選択し、動作時にチャージされた前記選択された
メモリセルのドレイン側につながるビット線をフローテ
ィングにし、前記選択されたメモリセルとにつながるソ
ース側ビット線を接地レベルにした状態で、前記ワード
線をハイレベルにする。前記ワード線がハイレベルの状
態で、センスアンプを用いて前記選択されたメモリセル
のドレイン側につながるビット線の電位をリファレンス
セルとの比較でセンスすることが行われている。センス
アンプについては、従来からカレントミラー型センスア
ンプやフィードバック型センスアンプが広く使われてき
た。

【０００４】リファレンスセルを用いない方式としては
フィードバック型のセンスアンプが用いられることが多
い。また、カレントミラー型センスアンプについては、
中央に差動型の増幅器（カレントミラー）に配し、その
一方の入力を本体セル側に、他方の入力を本体セルと同
一形状のセル（ダミーセル）に接続してある。１例とし
て、図１３を参照してフィードバック、カレントミラー
複合タイプのセンスアンプを説明する。図は、フィード
バック／差動複合型センスアンプの回路図である。動作
速度を高速化するために比較的容量の大きなビット線の
振幅はフィードバック部で小さく抑え、中央の差動型増
幅器（カレントミラー）に入力される。他方の入力を本
体セル（メモリセル）と同一形状のセル（ダミーセル）
からの出力に接続している。ダミーセルのゲートは常に
Ｖccにバイアスされているが、本体セルのゲートがＶcc
にバイアスされコンダクタンスが等しい状態において
は、本体メモリからの信号電位よりもダミーセルからの
信号電位が高くなるようにＰＭＯＳで構成されるダーミ
ーセル側の負荷サイズを本体セルの負荷サイズより大き
く設定している。本体セルがＯＮの場合、フィードバッ
ク部、図のカレントミラーの出力電圧は、高レベル（Ｏ
ＵＴ＝Ｈｉｇｈ）となる。一方、セルがＯＦＦであれ
ば、本体側の電位が高くなるのでカレントミラーの出力
は、低レベル（ＯＵＴ＝Ｌｏｗ）となる。

【０００５】次に、ダイナミック型センスアンプについ
て説明する。マスクＲＯＭ（ＭＲＯＭ）は、市場の要求
によって大容量化と低コストを目指し、その結果、他の
メモリが得ている高速化を犠牲にせざるを得なかった。
しかし、昨今の電子応用機器の高速化にともなって、マ
スクＲＯＭの動作速度の高速化が求められている。その
高速化への１つのアプローチとしてページモード機能が
考えられる。しかし、ページモードを実現するには、低
消費電力型センスアンプの開発が不可欠でである。なぜ
なら、最初のアクセスで１６バイト分のデータを一度に
読むため必然的にセンスアンプの数が増え、消費電流の
増加や、センス時の電流によって内部ノイズ、デバイス
信頼性等への悪影響が予想されるからである。従来一般
的に使われているセンスアンプ方式であるとカレントミ
ラー又はフィードバック部において、センス時にＤＣ電
流が流れるため、特にページリードを行おうとするとセ
ンス時に大量の電流が必要となる。したがって電流値が
チップの許容限度値を越えてしまうこともあった。そこ
で、センス時におけるＤＣ電流を原理的に無くすことに
より、将来のＭＲＯＭの多ビット化によるセンスアンプ
の増加、それによるセンス時におけるＤＣ電流の増加に
対応することができるダイナミック型のセンスアンプが
提案されてきた。

【０００６】次に、図２及び図１４乃至図１７を参照し
てダイナミック型センスアンプの動作原理及びこのセン
スアンプを用いた半導体記憶装置の読み出しを説明す
る。この説明では、メモリセルの内セル８を読み出すも
のとする。図１４は、従来の半導体記憶装置のメモリセ
ルアレイの回路図、図２は、本発明及び従来の半導体記
憶装置に用いるダイナミックセンスアンプの回路図であ
る。図１５は、従来のダイナミックセンスアンプの動作
波形図であり、ＡＤＤ（アドレス信号）、ＡＴＤ（アド
レス遷移検出信号；Address Transition Detector)、Ｐ
ＲＥ（ビット線プリチャージ信号）、ＷＬ１（ワード線
昇圧電圧）、ＴＧ（トランスファゲート制御信号）、セ
ンスアンプ活性化信号（ＳＡＰ／ＳＡＮ）、ビット線対
（ＶＲＥＦ／ＶＤＡＴ）、センス接点対（ＲＥＦ／ＤＡ
Ｔ）の動作波形の時間的変化を示している。図１６及び
図１７は、従来のリーク電流経路によるマージンを説明
する波形図である。ワード線がローレベルの状態でバイ
アス回路をアクティブにし、ビット線をプリチャージす
る。この時“０”セル時の放電スピードを上げるため
に、本体メモリセル及びリファレンスセルのソース側の
ビット線（ＧＬ３、ＲＧＬ１）はグランド（ＶＳＳ）に
落としておく。また、センスアンプにつながるカラムゲ
ートは開けておき、さらに、ＴＧも開けた状態にしてお
く。

【０００７】これによりセンスアンプ内もビット線と同
時にプリチャージされる。プリチャージが完了すると、
メモリセルアレイの本体セルのドレインにつながるビッ
ト線（ＢＬ２）とＶＲＥＦ側セルのドレインにつながる
ビット線（ＲＢＬ１）を閉じる。これによりセルのドレ
イン側のビット線はそれぞれフローティング状態にな
る。それ以外のビット線は、バイアスを掛けたままであ
る。この状態で、セル８を読み出すために選択されたワ
ード線（ＷＬ１）及びセレクト線（ＳＬ２）をハイレベ
ルにする。センス方式は、フローティングで充電された
ビット線がセル電流により放電するか、しないかにより
決定される。選択されたメモリセル（この場合セル８）
が“０”ならビット線は接地電位への電流パスができる
ためにビット線は放電し、レベルは下がる。逆に選択さ
れたメモリセルが“１”セルならビット線は、接地電位
への電流パスがないためにビット線のレベルはそのまま
である。同時に、ＶＲＥＦのレベルも下がる。本体側セ
ルのビット線のレベルとＶＲＥＦのビット線のレベルが
ある程度開くところで、ＴＧを閉じて、センスアンプと
ビット線を切り離す。その後、ＳＡＰをハイレベルにし
てＳＡＮをローレベルにし、センスアンプをアクティブ
にしてビット線のレベルとＶＲＥＦのレベルを差動増幅
する。

【０００８】このような従来のセルアレイに対するバイ
アス条件であると、図１４に示すようにセル７が“０”
セルの場合ビット線（ＧＬ２）からのバイアス電流がセ
ル７を介してセル８に流れてしまい、図１６に示すよう
にセンス時のマージンが小さくなってしまう。このよう
にビット線（ＧＬ２）からのバイアス電流がセル７を介
してセル８に流れるのを少なくするために前記ビット線
（ＧＬ２）だけをフロートの状態にすることも知られて
いる。また、リファレンスセルアレイについては、セル
を直列にしてセル電流を絞り込むだけでは、リファレン
ス側のビット線（ＶＲＥＦ）は速く放電してしまい、図
１５及び図１７の様に本体側のセルのビット線（ＶＤＡ
Ｔ）と比べて十分なマージンが取れなかった。

【０００９】

【発明が解決しようとする課題】これまで、マスクＲＯ
Ｍは市場の要求によって大容量化と低コストを目指し、
他のメモリのような高速化を犠牲にせざるを得なかった
が、昨今の電子応用機器の高速化に伴い、動作速度の高
速化が求められている。その高速化への１つのアプロー
チとしてページモード機能が考えられる。しかしながら
ページモードを実現するには、前述の様に低消費電力型
センスアンプの開発が不可欠である。この種低消費電力
型センスアンプとしてフリップフロップ型差動増幅器を
用いた場合において、センス方式は、フローティングで
充電されたビット線がセル電流により放電するか、しな
いかにより決定されるが、従来のセルアレイに対するバ
イアス条件であると、図１４に示すようにビット線（Ｇ
Ｌ２）からのバイアス電流がセル７を介してセル８に流
れてしまい、図１６に示すようにセンス時のマージンが
小さくなってしまう。そして、リファレンスセルアレイ
については、複数のセルを直列にしてセル電流を絞り込
むだけではリファレンス側のビット線（ＶＲＥＦ）は速
く放電してしまい、本体側のセルのビット線（ＶＤＡ
Ｔ）と比べて十分なマージンが取れなかった（図１５及
び図１７参照）。本発明は、この様な事情によって成さ
れたものであり、消費電力が少なく、センス時のビット
線の放電マージンが大きいフィリップフロップ型差動増
幅器を用い、従来のセンス方式に比べて大幅に消費電力
の少ないセンスアンプを備えた半導体記憶装置を実現す
ることを目的としている。

【００１０】

【課題を解決するための手段】本発明は、センス時に選
択されるメモリセルのドレインにつながるビット線をフ
ローティングにし、ソースはグランドに落としてから、
ワード線を上げることによりビット線が放電するか否か
をセンスし、リファレンスセルは、本体セルのメモリセ
ルアレイ中に作り、本体セルと同時に放電することを特
徴とし、この放電するリファレンスセルのドレイン側に
つながるビット線をバイアスするか、このリファレンス
セルのゲート電圧の昇圧時期を選択されるメモリセルの
ゲート電圧の昇圧時期より遅くすることを特徴としてい
る。即ち、本発明の半導体記憶装置は、マトリックス状
に配置された複数のメモリセルと、マトリックス状に配
置された複数のリファレンスセルと、前記メモリセル及
び前記リファレンスセルのゲートが接続されている複数
のワード線と、前記メモリセルのドレイン又は前記リフ
ァレンスセルのドレインが接続されている複数のビット
線と、読み出し動作時において前記複数のメモリセルの
中から読み出される所定のメモリセルを選択するビット
線選択手段と、読み出し動作時にチャージされた前記選
択されたメモリセルのドレイン側につながるビット線を
フローティングにし、前記選択されたメモリセルとにつ
ながるソース側ビット線を接地レベルにした状態で、ワ
ード線をハイレベルにしたとき前記選択されたメモリセ
ルのドレイン側につながるビット線が前記選択されたメ
モリセルを介して放電するか、ハイレベルのままかをリ
ファレンスセルとの比較でセンスするセンスアンプと、
前記選択されたリファレンスセルのドレインに強制的に
電流を流し込む回路とを備えていることを第１の特徴と
している。

【００１１】また、マトリックス状に配置された複数の
メモリセルと、マトリックス状に配置された複数のリフ
ァレンスセルと、前記メモリセル及び前記リファレンス
セルのゲートが接続されている複数のワード線と、前記
メモリセルのドレイン又は前記リファレンスセルのドレ
インが接続されている複数のビット線と、読み出し動作
時において前記複数のメモリセルの中から読み出される
所定のメモリセルを選択するビット線選択手段と、読み
出し動作時にチャージされた前記選択されたメモリセル
のドレイン側につながるビット線をフローティングに
し、前記選択されたメモリセルとにつながるソース側ビ
ット線を接地レベルにした状態で、前記ワード線をハイ
レベルにしたとき前記選択されたメモリセルのドレイン
側につながるビット線が前記選択されたメモリセルを介
して放電するか、ハイレベルのままかをリファレンスセ
ルとの比較でセンスするセンスアンプと、前記ワード線
をハイレベルにしたときに前記リファレンスセルのゲー
ト電圧の昇圧時期を前記メモリセルのゲート電圧の昇圧
時期より遅らせる手段とを備えていることを第２の特徴
としている。前記リファレンスセルは、メモリセルが複
数個直列につながっている構造を有している。読み出し
動作時において、前記選択されたメモリセルのドレイン
側に隣接するメモリセルのドレイン側ビット線は、フロ
ーティング状態になっていることを特徴としている。

【００１２】また、本発明の半導体記憶装置の読み出し
方法は、読み出し動作時にプリチャージされた前記選択
されたメモリセルのドレイン側につながるビット線をフ
ローティングにし、前記選択されたメモリセルとにつな
がるソース側ビット線を接地レベルにした状態で前記ワ
ード線をハイレベルにしたとき前記選択されたメモリセ
ルのドレイン側につながるビット線が前記選択されたメ
モリセルを介して放電するか、ハイレベルのままかをリ
ファレンスセルとの比較でセンスする手段と、読み出し
動作時に前記選択されたリファレンスセルのドレインに
強制的に電流を流し込む手段とを備えていることを第１
の特徴とする。また、読み出し動作時にプリチャージさ
れた前記選択されたメモリセルのドレイン側につながる
ビット線をフローティングにし、前記選択されたメモリ
セルとにつながるソース側ビット線を接地レベルにした
状態で、前記ワード線をハイレベルにしたとき前記選択
されたメモリセルのドレイン側につながるビット線が前
記選択されたメモリセルを介して放電するか、ハイレベ
ルのままかをリファレンスセルとの比較でセンスする手
段と、前記ワード線をハイレベルにしたときに前記リフ
ァレンスセルのゲート電圧の昇圧時期を前記メモリセル
のゲート電圧の昇圧時期より遅らせる手段とを備えてい
ることを第２の特徴としている。

【００１３】

【作用】リファレンスセルは、本体セルのメモリセルア
レイ中に作るので本体メモリセルと同時に放電すること
ができる。この放電するリファレンスセルのドレイン側
につながるビット線をバイアスするか、このリファレン
スセルのゲート電圧の昇圧時期を選択されるメモリセル
のゲート電圧の昇圧時期より遅らすことによってセンス
時のビット線の放電マージンがおおきくなる。また、リ
ファレンスセルは複数のセルが直列に接続されて用いら
れるので、本体側に比べて放電速度を遅くすることがで
きる。

【００１４】

【実施例】以下図面を参照して本発明の実施例を説明す
る。まず、図１乃至図６及び図１２を参照して第１の実
施例を説明する。図１は、本発明の半導体記憶装置のペ
ージリード方式のＲＯＭのバーチャルグランド方式のメ
モリセルアレイ回路図、図３は、前記ＲＯＭを動作させ
た時の放電波形図、図１２は、従来のＲＯＭのリファレ
ンスセル部のパターン図、図４は、この実施例のリファ
レンスセル部のパターン図、図５は、この実施例のＲＯ
Ｍを動作させたときの放電波形図、図６は、この実施例
のＲＯＭを動作させたときの動作波形図であり、図１及
び図２と同じ信号を示している。メモリセルアレイその
ものは従来のものと同じであるが、カラムゲート部の駆
動パターンが従来のものとは異なっている。リファレン
スセルは、本体側と共通のワード線を用いている。セル
が３個直列になっており、セル電流（Ｉcell）が本体側
に比べて約半分に設定してある。従って、放電速度が本
体側と比べて遅くなっている（ちょうど本体側の“０”
セルと“１”セルの中間）。また、本体側と同じような
放電が行われるように、回り込み電流を強制的に流して
いる。

【００１５】いまセル８を読出すとする（図１）。ワー
ド線がローレベルの状態でバイアス回路をアクティブに
し、ビット線をプリチャージする。この時“０”セル時
の放電スピードを稼ぐために、セルのソース側のビット
線はＶＳＳに落としておく。またセンスアンプにつなが
るカラムゲートは開けておき、さらにＴＧも開けた状態
にしておく。これによりセンスアンプ内もビット線と同
時にプリチャージされる。プリチャージが完了すると本
体セルのドレインにつながるビット線ＧＬ２及びＢＬ２
を閉じる。これによりドレイン側のビット線はフローテ
ィング状態になる。これによりビット線ＧＬ２からのバ
イアス電流がメモリセル７を介してメモリセル８に流れ
込むことがなくなり、放電速度の高速化ができ、センス
時のマージンを広くとることができる（図３）。もし、
ビット線（ＧＬ２）にバイアスを加えておくと、ビット
線（ＧＬ２）からのバイアス電流がセル７を介してセル
８に流れてしまい、センス時のマージンが小さくなる
（図１６参照）。また、リファレンスアレイについて
は、従来のようにセル電流を絞り込むだけでなく、セル
に強制的に回り込み電流を流すか、隣のビット線を充電
しておくことによって、リファレンスセル側の容量を増
やし、放電速度を遅らせてセンス時のマージンを広げて
いる。

【００１６】リファレンスセルのドレインにつながるビ
ット線（ＲＧＬ２）にバイアスを加える（図１及び図
４）。これによって、隣のビット線から隣接のメモリセ
ルを介してリファレンスセルに電流が流れ込んで放電速
度が遅くなり、センス時のマージンを広くすることがで
きる（図５及び図６）。これに対して、従来のようにリ
ファレンスセル部のＶＲＥＦ側セルのドレインにつなが
るビット線（ＲＧＬ２）にバイアスを加えないと（図１
２）、放電速度が速くなってセンス時のマージンが小さ
くなる（図１７参照）。この状態で選択ワード線（ＷＬ
１）及びセレクト線（ＳＬ２）をハイレベル（Ｈ）にす
る。センス方式はフローティングで充電されたビット線
がセル電流により放電するか、しないかにより決定す
る。ここでもし、選択メモリセルが“０”セルならばビ
ット線は接地電位への電流パスができるため、ビット線
は放電し、レベルは下がる。逆にメモリセルが“１”セ
ルならばビット線は接地電位への電流パスが無いため、
ビット線のレベルはそのままである。同時にＶＲＥＦの
レベルも下がるが、その放電波形は“０”セルの放電波
形と“１”セルの放電波形のちょうど中間になるように
設定しておく。本体ビット線のレベルとＶＲＥＦのビッ
ト線のレベルが０．２Ｖ程度開くところで、ＴＧを閉じ
て、センスアンプとビット線を切り離す。その後ＳＡＰ
をハイレベル、ＳＡＮをローレベルにし、センスアンプ
をアクティブにし、ビット線のレベルとＶＲＥＦのレベ
ルを差動増幅する。

【００１７】以上の構成によりフィードバック／カレン
トミラー式のセンスアンプに比べてセンス時にＤＣ電流
を消費しないので、消費電流が少ないセンスアンプを構
成することが可能となり、ページモード方式におけるセ
ンスアンプの数の増加が可能となる。またセンスアンプ
を構成する素子数およびディメンジョンが小さくてすむ
のでセンスアンプのレイアウト面積の減少が可能とな
る。またセンスアンプにラッチ機能もあるのでページリ
ード時に必要なラッチ回路の数を減らすことができる。

【００１８】次に、図７を参照して第２の実施例を説明
する。この半導体記憶装置の構造は、第１の実施例と同
じである。リファレンスセルは、本体側と共通のワード
線を用いている。セルが３個直列になっており、セル電
流（Ｉcell）が本体側に比べて約半分に設定してある。
また、本体側と同じような放電が行われるように、回り
込み電流を強制的に流している。いま、セル８を読出す
とする。ワード線がローレベルの状態でバイアス回路を
アクティブにしてビット線をプリチャージする。この時
セルのソース側のビット線はＶＳＳに落としておくまた
センスアンプにつながるカラムゲートは開けておき、さ
らにＴＧも開けた状態にしておく。これによりセンスア
ンプ内もビット線と同時にプリチャージされる。プリチ
ャージが完了すると、メモリセルアレイの本体セルのド
レインにつながるビット線（ＢＬ２）とＶＲＥＦ側セル
のドレインにつながるビット線（ＲＢＬ１）を閉じる。
これによりドレイン側のビット線はフローティング状態
になる。それ以外のビット線は、ビット線（ＧＬ２）を
含めてバイアスを掛けたままにする。リファレンスアレ
イについては、セルに強制的に回り込み電流を流すこと
によって、リファレンスセル側の容量を増やし、放電速
度を遅らせてセンス時のマージンを広げている。

【００１９】そして、リファレンスセルのドレインにつ
ながるビット線（ＲＧＬ２）にバイアスを加える。これ
によって、隣のビット線から隣接のメモリセルを介して
リファレンスセルに電流が流れ込んで放電速度が遅くな
りセンス時のマージンを広くすることができる（図６参
照）。この状態で選択ワード線（ＷＬ１）及びセレクト
線（ＳＬ２）をハイレベル（Ｈ）にする。センス方式は
フローティングで充電されたビット線がセル電流により
放電するか、しないかにより決定する。本体メモリセル
のビット線のレベルとＶＲＥＦのビット線のレベルが
０．２Ｖ程度開くところで、ＴＧを閉じて、センスアン
プとビット線を切り離す。その後ＳＡＰをハイレベル、
ＳＡＮをローレベルにし、センスアンプをアクティブに
し、ビット線のレベルとＶＲＥＦのレベルを差動増幅す
る。センス時の放電マージンは、第１の実施例ほどでは
なくても十分大きくすることができた。

【００２０】次に、図５及び図８乃至図１１を参照して
第３の実施例を説明する。図８は、第１の実施例のブロ
ック図、図９は、この実施例のブロック図、図１０は、
放電波形と放電マージンを説明する波形図、図１１は、
半導体記憶装置の動作波形図である。図８に示すよう
に、第１及び第２の実施例においては、リファレンスセ
ル３は、ワード線４がメモリセル本体１１のメモリセル
２と共通になっている。すなわち、メモリセルアレイ１
は、メモリセル本体１１とリファレンスセル部１２から
なっている。メモリセル２及びリファレンスセル３のソ
ース／ドレインはビット線５に接続され、ゲート電極は
ワード線４に接続している。ワード線４はローデコーダ
６に接続され、ローデコーダの制御信号φ1 によって制
御されている。そして、選択されたメモリセルにつなが
るビット線５（ＶＤＡＴ）及びリファレンスセルにつな
がるビット線５（ＶＲＥＦ）は、センスアンプ７につな
がっている。一方、この実施例では、読み出し動作時に
おいて、ＶＲＥＦ側（ＶＲＥＦＤ）のワード線４（ＷＬ
１Ｅ）を本体側のワード線４（ＷＬ１）に対して遅らせ
ることに特徴がある。ＶＲＥＦ側の動作を遅らせること
によって放電開始が本体側より遅くなるので、それだけ
放電マージンが図５に示す第１の実施例より大きくなる
（図１０）。

【００２１】この様な動作は、例えば、ワード線４の本
体側（ＷＬ１）とＶＲＥＦＤ側（ＷＬ１Ｅ）の間にトラ
ンジスタＴ1 を入れ、これに制御信号φ1 より遅れる遅
延制御信号φ2 を与えることによって行う。図１１に示
す制御信号φ2 の遅延（ＤＥＬＡＹ）は、例えば、約３
０ｎｓである。以上の様に、フィードバック／カレント
ミラー式のセンスアンプに比べてセンス時にＤＣ電流を
消費しないので、消費電流が少なく、ページリード方式
におけるセンスアンプの数の増加が可能となり、センス
アンプを構成する素子数及びディメンジョンが小さくて
すむのでセンスアンプのレイアウト面積の減少が可能と
なる。また、センスアンプにラッチ機能もあるのでペー
ジリード時に必要なラッチ回路の数をへらすことができ
る。さらに、センス時にビット線がセル電流により放電
する場合において、放電マージンを十分大きく取ること
ができる。本発明ではリファレンスセルが複数のメモリ
セルから構成されているので、セルアレイの構造の変更
を少なくすることができるし、各セルの特性のばらつき
が平均化されるので、リファレンスセル全体のばらつき
が小さくなる。また、本体のメモリセルのばらつきを反
映して特性がばらつくので、放電マージンを大きくする
ことができる。

【００２２】

【発明の効果】以上のように、ダイナミック型センスア
ンプを用いた本発明の半導体記憶装置は、従来のダイナ
ミック型のセンス方式に比較してセンス時に大きな放電
マージンを確保することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体記憶装置のメモ
リセルアレイの回路図。

【図２】本発明及び従来の半導体記憶装置用ダイナミッ
クセンスアンプの回路図。

【図３】第１の実施例のリーク電流経路による放電マー
ジンを説明する動作波形図。

【図４】第１の実施例の電流経路を示すリファレンスセ
ルのパターン図。

【図５】第１の実施例のリーク電流経路による放電マー
ジンを説明する動作波形図。

【図６】第１の実施例に用いるダイナミックセンスアン
プの動作波形図。

【図７】第２の実施例のメモリセルアレイの回路図。

【図８】第１の実施例の半導体記憶装置のブロック図。

【図９】第３の実施例の半導体記憶装置のブロック図。

【図１０】第３の実施例のリーク電流経路による放電マ
ージンを説明する動作波形図。

【図１１】第３の実施例に用いるダイナミックセンスア
ンプの動作波形図。

【図１２】従来の電流経路を示すリファレンスセルのパ
ターン図。

【図１３】従来のセンスアンプの回路図。

【図１４】従来のメモリセルアレイの回路図。

【図１５】従来のダイナミックセンスアンプの動作波形
図。

【図１６】従来のリーク電流経路による放電マージンを
説明する動作波形図。

【図１７】従来のリーク電流経路による放電マージンを
説明する動作波形図。

【符号の説明】

１ メモリセルアレイ ２ メモリセル ３ リファレンスセル ４ ワード線 ５ ビット線 ６ ローデコーダ ７ センスアンプ １１ メモリセル本体 １２ リファレンスセル部

Claims (6)

【特許請求の範囲】
1. 【請求項１】 マトリックス状に配置された複数のメモ
   リセルと、 マトリックス状に配置された複数のリファレンスセル
   と、 前記メモリセル及び前記リファレンスセルのゲートが接
   続されている複数のワード線と、 前記メモリセルのドレイン又は前記リファレンスセルの
   ドレインが接続されている複数のビット線と、 読み出し動作時において前記複数のメモリセルの中から
   読み出される所定のメモリセルを選択するビット線選択
   手段と、 読み出し動作時にチャージされた前記選択されたメモリ
   セルのドレイン側につながるビット線をフローティング
   にし、前記選択されたメモリセルとにつながるソース側
   ビット線を接地レベルにした状態で、ワード線をハイレ
   ベルにしたとき前記選択されたメモリセルのドレイン側
   につながるビット線が前記選択されたメモリセルを介し
   て放電するか、ハイレベルのままかをリファレンスセル
   との比較でセンスするセンスアンプと、 前記選択されたリファレンスセルのドレインに強制的に
   電流を流し込む回路とを備えていることを特徴とする半
   導体記憶装置。
2. 【請求項２】 マトリックス状に配置された複数のメモ
   リセルと、 マトリックス状に配置された複数のリファレンスセル
   と、 前記メモリセル及び前記リファレンスセルのゲートが接
   続されている複数のワード線と、 前記メモリセルのドレイン又は前記リファレンスセルの
   ドレインが接続されている複数のビット線と、 読み出し動作時において前記複数のメモリセルの中から
   読み出される所定のメモリセルを選択するビット線選択
   手段と、 読み出し動作時にチャージされた前記選択されたメモリ
   セルのドレイン側につながるビット線をフローティング
   にし、前記選択されたメモリセルとにつながるソース側
   ビット線を接地レベルにした状態で、前記ワード線をハ
   イレベルにしたとき前記選択されたメモリセルのドレイ
   ン側につながるビット線が前記選択されたメモリセルを
   介して放電するか、ハイレベルのままかをリファレンス
   セルとの比較でセンスするセンスアンプと、 前記ワード線をハイレベルにしたときに前記リファレン
   スセルのゲート電圧の昇圧時期を前記メモリセルのゲー
   ト電圧の昇圧時期より遅らせる手段とを備えていること
   を特徴とする半導体記憶装置。
3. 【請求項３】 前記リファレンスセルは、メモリセルが
   複数個直列につながっている構造を有していることを特
   徴とする請求項１又は請求項２に記載の半導体記憶装
   置。
4. 【請求項４】 読み出し動作時において、前記選択され
   たメモリセルのドレイン側に隣接するメモリセルのドレ
   イン側ビット線は、フローティング状態になっているこ
   とを特徴とする請求項１乃至請求項３のいずれかに記載
   の半導体記憶装置。
5. 【請求項５】 読み出し動作時にプリチャージされた前
   記選択されたメモリセルのドレイン側につながるビット
   線をフローティングにし、前記選択されたメモリセルと
   につながるソース側ビット線を接地レベルにした状態
   で、前記ワード線をハイレベルにしたとき前記選択され
   たメモリセルのドレイン側につながるビット線が前記選
   択されたメモリセルを介して放電するか、ハイレベルの
   ままかをリファレンスセルとの比較でセンスする手段
   と、 読み出し動作時に前記選択されたリファレンスセルのド
   レインに強制的に電流を流し込む手段とを備えているこ
   とを特徴とする請求項１、請求項３又は請求項４のいず
   れかに記載の半導体記憶装置の読み出し方法。
6. 【請求項６】 読み出し動作時にプリチャージされた前
   記選択されたメモリセルのドレイン側につながるビット
   線をフローティングにし、前記選択されたメモリセルと
   につながるソース側ビット線を接地レベルにした状態
   で、前記ワード線をハイレベルにしたとき前記選択され
   たメモリセルのドレイン側につながるビット線が前記選
   択されたメモリセルを介して放電するか、ハイレベルの
   ままかをリファレンスセルとの比較でセンスする手段
   と、 前記ワード線をハイレベルにしたときに前記リファレン
   スセルのゲート電圧の昇圧時期を前記メモリセルのゲー
   ト電圧の昇圧時期より遅らせる手段とを備えていること
   を特徴とする請求項２乃至請求項４のいずれかに記載の
   半導体記憶装置の読み出し方法。