KR20010021022A - 반도체 메모리 - Google Patents

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KR20010021022A
KR20010021022A KR1020000034697A KR20000034697A KR20010021022A KR 20010021022 A KR20010021022 A KR 20010021022A KR 1020000034697 A KR1020000034697 A KR 1020000034697A KR 20000034697 A KR20000034697 A KR 20000034697A KR 20010021022 A KR20010021022 A KR 20010021022A
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후지따마모루
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Abstract

본 발명의 반도체 메모리는 각각이 특정 메모리셀로 구성된 복수의 메모리셀 영역 및 이 메모리셀을 선택하기 위한 복수의 워드선을 포함한다. 워드선 구동회로는 메모리 외부로부터 입력된 어드레스신호에 기초하여 이 어드레스신호에 의해 지정된 메모리셀이 접속된 하나의 워드선을 활성화한다. 이 활성 워드선에 의해 선택된 메모리셀에 접속된 비트선은 전압변화 형태로 메모리셀로부터 데이터를 판독한다. 센스증폭기는 비트선 쌍을 형성하는 2개의 인접 비트선 사이의 전위차를 증폭하여 이 2개의 비트선에 각각 대응하는 2개의 데이터 전압을 출력한다. 센스증폭기 프리차지회로는 센스증폭기가 전위차를 증폭하기 전에 센스증폭기에 전압을 공급하는 전원선 및 접지선을 소정 전압으로 충전한다. 구동회로는 센스증폭기 프리차지회로에 포함된 제 1 및 제 2 의 n채널 MOS 트랜지스터의 게이트에 제 3 의 n채널 MOS 트랜지스터로부터 소정의 하이레벨 전압의 제어신호를 공급한다. 제 1 및 제 2 의 n채널 MOS 트랜지스터는 프리차지 전원으로부터 출력된 프리차지전류를 전원선 및 접지선에 각각 공급한다. 센스 프리앰프 프리차지회로는 I/O 선을 프리차지하는 I/O (Input/Output) 선 프리차지회로로 대체되거나 또는 이와 조합될 수도 있다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}
본 발명은 프리차지회로가 센스증폭기 및 I/O (Input/Output) 선을 신속히 프리차지하여 신속한 데이터 판독 및 기록을 수행할 수 있게 하는 반도체 메모리에 관한 것이다.
데이터 판독 또는 기록 전에 센스증폭기 및 I/O 선에 접속된 비트선 쌍을 프리차지하는 것은 DRAM 또는 유사한 반도체 메모리에서는 흔한 실시이다.
그러나, 종래의 반도체 메모리는 첨부도면을 참조하여 다음에 설명되겠지만 해결되지 않은 문제가 몇가지 있다.
따라서, 본 발명의 목적은 칩 크기를 증가시키지 않고 프리차지 시간을 감소시켜 짧은 액세스 시간을 구현할 수 있는 반도체 메모리를 제공하는 것이다.
본 발명의 반도체 메모리는, 각각이 특정 메모리셀로 구성된 복수의 메모리셀 영역과 이 메모리셀을 선택하는 복수의 워드선을 포함한다. 워드선 구동회로는 메모리 오부로부터 입력된 어드레스신호에 기초하여 어드레스신호에 의해 지정된 메모리셀이 접속된 하나의 워드선을 활성화한다. 활성 워드선에 의해 선택된 메모리셀에 접속된 비트선은 전압변화의 형태로 메모리셀로부터 데이터를 판독한다. 센스증폭기는 비트선 쌍을 형성하는 2개의 인접 비트선 사이의 전위차를 증폭하여 2개의 비트선에 각각 대응하는 2개의 데이터전압을 출력한다. 센스증폭기 프리차지회로는 센스증폭기가 전위차를 증폭하기 전에 센스증폭기에 전압을 공급하는 전원선 및 접지선을 소정 전압으로 충전한다. 구동회로는 센스증폭기 프리차지회로에 포함된 제 1 및 제 2 의 n채널 MOS 트랜지스터에 제 3 의 n채널 MOS 트랜지스터로부터 소정의 하이레벨 전압의 제어신호를 공급한다. 제 1 및 제 2 의 n채널 MOS 트랜지스터는 프리차지전원으로부터 출력된 프리차지전류를 전원선 및 접지선에 각각 공급한다. 센스증폭기 프리차지회로는 I/O 선을 프리차지하기 위해 I/O 선 프리차지회로로 대체되거나 또는 이와 함께 조합될 수도 있다.
본 발명의 상기 및 타 목적, 특징, 및 장점은 첨부도면을 참조하여 아래의 상세한 설명으로부터 더 분명해질 것이다.
도 1 은 종래의 반도체 메모리에 포함된 센스증폭기 프리차지회로를 개략적으로 도시한 블록도.
도 2 는 역시 종래의 반도체 메모리에 포함된 프리차지회로를 개략적으로 도시한 블록도.
도 3 은 종래의 반도체 메모리에 포함된 I/O 선 프리차지회로를 개략적으로 도시한 블록도.
도 4 는 종래의 반도체 메모리의 구체적인 동작을 도시한 타이밍도.
도 5 는 종래의 반도체 메모리의 다른 구체적인 동작을 나타낸 타이밍도.
도 6 은 셰어드 센스방식의 DRAM 의 구성을 도시한 개념도.
도 7 은 도 6 의 구성에 포함된 교차영역의 근방을 확대한 도면.
도 8 은 반도체 메모리에 포함된 n-웰 근방의 구조를 도시한 단면도.
도 9 는 본 발명을 구현하는 반도체 메모리에 포함된 센스증폭기 프리차지회로를 개략적으로 도시한 블록도.
도 10 은 실시예에 포함된 프리차지 구동회로를 개략적으로 도시한 블록도.
도 11 은 본 발명의 다른 실시예에 포함된 I/O 선 프리차지회로를 개략적으로 도시한 블록도.
도 12 는 도 10 에 도시된 프리차지 구동회로 중의 하나에 포함된 전압컨버터의 구체적인 구성을 도시한 회로도.
도 13 은 도 6 의 구성에 포함된 서브행 디코더를 개략적으로 도시한 블록도.
도 14 는 역시 도 6 의 구성에 포함된 교차영역의 근방을 확대한 도면.
도 15 는 본 발명의 또다른 실시예를 나타내는 지연회로의 구체적인 구성을 개략적으로 도시한 블록도.
* 도면에 나타난 주요부분에 대한 부호의 간단한 설명 *
1 : 센스증폭기 선택기 2, 2' : 인버터
3, 3' : 전압컨버터 50, 51, 1000, 1001: 프리차지 구동회로
10 : MOS 트랜지스터
본 발명을 더 이해하기 위하여, 도 1 내지 도 3 에 도시된 바와 같이, 센스증폭기 주변의 회로 및 종래의 DRAM 에 배치된 셰어드 (shared) 센스증폭기를 참조하기로 한다. 도 1 은 센스증폭기 SAP1내지 SAPn에 접속된 전원선 SAP 및 SAN 을 프리차지하는 센스증폭기 프리차지회로를 도시한다. 도 2 는 그 주변 배치와 함께 프리차지 구동회로 (1000, 1001) 를 도시한다.
도 1 및 도 2 에 도시된 바와 같이, 센스증폭기 (SAP1내지 SAPn) 각각은 플립플롭 구성에 배치된 p채널 및 n채널 MOS 트랜지스터로 구성된다. 구체적으로, 각 센스증폭기에서, 상측 2개의 트랜지스터 및 하측 2개의 트랜지스터는 각각 p채널 MOS 트랜지스터 및 n채널 MOS 트랜지스터이다. 센스증폭기 (SAP1내지 SAPn) 각각은 여기 접속된 한 쌍의 비트선 사이의 전위차를 증폭한다.
구체적으로, 비트선 (BLT1) 및 비트선 (BLN1) 은 비트선 쌍 (BL1) 을 구성한다. 마찬가지로, 비트선 (BLT2내지 BLTn) 및 비트선 (BLN2내지 BLNn) 은 각각 비트선 쌍 (BL2내지 BLn) 을 형성한다. 또한, 비트선 (BLBT1내지 BLBTn) 및 비트선 (BLBN1내지 BLBNn) 은 비트선 쌍 (BLB1내지 BLBn) 을 형성한다.
비트선 (BLT1내지 BLTn) 은 각각의 n채널 MOS 트랜지스터 (MT) 를 통해 센스증폭기 (SAP1내지 SAPn) 에 각각 접속된다. 마찬가지로, 비트선 (BLN1내지 BLNn) 은 각각의 n채널 MOS 트랜지스터 (MN) 를 통해 센스증폭기 (SAP1내지 SAPn) 에 각각 접속된다. 제어신호 (TGO) 가 하이일 때, MOS 트랜지스터 (MT, MN) 는 턴온하여 비트선 쌍 (BL1내지 BLn) 을 센스증폭기 (SAP1내지 SAPn) 에 각각 접속한다.
마찬가지로, 비트선 (BLBT1내지 BLBTn) 은 각각의 n채널 MOS 트랜지스터 (MTB) 를 통해 센스증폭기 (SAP1내지 SAPn) 에 각각 접속된다. 비트선 (BLBN1내지 BLBNn) 은 각각의 n채널 MOS 트랜지스터 (MNB) 를 통해 센스증폭기 (SAP1내지 SAPn) 에 각각 접속된다. 제어신호 (TG1) 가 하이로 될 때, MOS 트랜지스터 (MTB, MNB) 는 턴온되고 비트선 쌍 (BLB1내지 BLBn) 을 센스증폭기 (SAP1내지 SAPn) 에 각각 접속한다.
센스증폭기 선택기 (1) 는 교차영역 (CR) 에 형성된다 (도 6 참조). 센스증폭기 선택기 (1) 는 메모리 외부로부터 공급된 제어신호 (RASB) 에 응답하여 내부 어드레스신호 (ADR) 에 의해 지정된 메모리셀이 접속된 비트선 쌍에 연관된 센스증폭기를 선택한다. 센스증폭기가 선택되지 않은 경우, 선택기 (1) 는 로우레벨에 있는 프리차지 제어신호 (PDLB0, PDLB1) 를 유지한다. 이 때, 프리차지 구동회로 (1000, 1001) 는 각각 로우레벨에 있는 프리차지 구동신호 (PDL0, PDL1) 를 출력한다. 프리차지 구동회로 (1000, 1001) 각각은 p채널 MOS 트랜지스터 (PP) 와 n채널 MOS 트랜지스터 (NN) 로 이루어진다.
프리차지회로 (SW1내지 SWn) 각각은 n채널 MOS 트랜지스터로 이루어진다. 프리차지회로 (SW1내지 SWn) 는 각각 제어신호 (PDL0) 에 따라 비트선 쌍 (BL1내지 BLn) 을 형성하는 비트선을 프리차지하여, 각 비트선 쌍의 비트선을 이퀄라이징한다. 마찬가지로, 프리차지회로 (SWB1내지 SWBn) 각각은 n채널 MOS 트랜지스터로 이루어진다. 프리차지회로 (SWB1내지 SWBn) 는 각각 비트선 쌍 (BLB1내지 BLBn) 을 형성하는 비트선을 제어신호 (PDL1) 에 따라 소정 전압 (HFVC), 예컨대, Vcc/2 로 프리차지하는 한편, 각 비트선 쌍의 비트선을 이퀄라이징한다. 여기서, Vcc 는 메모리의 전원전압이다.
전원선 (SAP, SAN) 은 전원을 센스증폭기 (SAP1내지 SAPn) 에 접속한다. 센스증폭기 프리차지회로 (SPP) 는 전원선 (SAP, SAN) 을 Vcc/2 일 수도 있는 전압 (HFVC) 으로 프리차지한다. 센스증폭기 프리차지회로 (SPP) 각각은 AND 게이트 (M1), n채널 MOS 트랜지스터 (NM6), n채널 MOS 트랜지스터 (NM7), 및 n채널 MOS 트랜지스터 (NM8) 로 이루어진다. AND 게이트 (M1) 의 출력이 하이일 때, MOS 트랜지스터 (MN6, MN7) 는 턴온되고 각각 전압 (HFVC) 을 전원선 (SAP, SAN) 에 공급하여 프리차징을 한다. 동시에, MOS 트랜지스터 (MN8) 는 턴온되고 전원선 (SAP, SAN) 상의 전압을 이퀄라이징한다 (전압 HFVC).
메모리셀 (MS1내지 MSm) (m 은 자연수; 2 ×n = m) 은 도시된 바와 같이 비트선 쌍 (BL1내지 BLn) 을 형성하는 비트선 (BLT1내지 BLTn, BLN1내지 BLNn) 에 접속된다. 다른 메모리셀도 구체적으로 도시되지는 않았지만 비트선 (BLT1내지 BLTn, BLN1내지 BLNn) 에 접속된다. 마찬가지로, 도시되지 않은 메모리셀들은 비트선 쌍 (BLB1내지 BLBn) 을 형성하는 비트선 (BLBT1내지 BLBTn, BLBN1내지 BLBNn) 에 접속된다. 메모리셀 (MS1 내지 MSm) 각각은 커패시터 (C) 와 n채널 MOS 트랜지스터 (NM50) 를 갖고 전하의 형태로 커패시터 (C) 에 데이터를 저장한다.
도 3 은 I/O 선 (IOT, ION) 을 프리차지하는 종래의 I/O 선 프리차지회로를 도시한다. 도 3 에서, 도 1 및 도 2 에 도시된 구성요소와 일치하는 구성요소는 동일한 부재번호로 표시한다. 도시된 바와 같이, 도 2 의 프리차지 구동신호 (PDL0, PDL1) 는 도 1 에서와 마찬가지로 회로에 입력된다. I/O 프리차지회로 (IPP) 는 I/O 선 (IOT, ION) 을 전압 (HFVC), 예컨대, Vcc/2 로 프리차지한다. I/O 프리차지회로 (IPP) 각각은 AND 게이트 (M), n채널 MOS 트랜지스터 (NM20, NM21, NM22) 로 이루어진다.
각 I/O 프리차지회로 (IPP) 에서, AND 게이트 (M2) 의 출력이 하이일 때, MOS 트랜지스터 (MN20, MN21) 는 턴온되고 전압 (HFVC) 을 I/O 선 (IOT, ION) 에 공급하여 프리차징을 한다. 동시에, MOS 트랜지스터 (MN22) 는 턴온되어 I/O 선 (IOT, ION) 상의 전압을 이퀄라이징한다 (전압 HFVC). 또한, n채널 MOS 트랜지스터 (MN23) 는 I/O 선 (IOT) 과 I/O 선 (ION) 사이에 접속되고 제어신호 (PI) 에 의해 ON/OFF 제어된다. 제어신호 (PI) 가 하이레벨일 때, MOS 트랜지스터 (MN23) 는 I/O 선 (IOT, ION) 을 이퀄라이징한다. 제어신호 (PI) 는 도시되지 않은 회로에 의해 열어드레스에 기초하여 발생된다.
도 1 및 도 2 에 도시된 회로의 동작은, 메모리셀 (MS1) 로부터 데이터가 판독된다고 가정하여 도 4 를 참조하여 설명하기로 한다. 제어신호 (PDL0, PDL1) 는 하이레벨에 있고 센스증폭기 프리차지회로 (SPP) 가 전원선 (SAP, SAN) 을 프리차지하게 한다. 먼저, 시각 (t1)에서, 메모리셀 (MS1) 을 지정하는 소정의 행어드레스 (RAS) 가 회로에 입력된다. 이에 응답하여, 행어드레스 디코더 (도시되지 않음) 는 내부 어드레스신호 (ADR) 를 출력한다. 동시에, 메모리 외부로부터 공급된 제어신호 (RASB) 는 로우로 된다. 이 때, 비트선 쌍 (BL1내지 BLn, BLB1내지 BLBn), 센스증폭기 (SAP1내지 SAPn), 및 I/O 선 (IOT, ION) 이 프리차지된다.
시각 (t2) 에서, 센스증폭기 선택기 (1) 는, 제어신호 (RASB) 에 기초하여, 로우레벨을 갖는 제어신호 (PDL0, PDL1) 를 소정의 어드레스 디코더에 대응하는 센스증폭기 행에 위치한 프리차지 구동회로 (1000, 1001) 에 각각 전달한다. 이에 응답하여, 프리차지 구동회로 (1000, 1001) 는 하이레벨을 갖는 프리차지신호 (PDL0, PDL1) 를 프리차지회로 (SW1내지 SWn, SWB1내지 SWBn) 에 각각 공급한다. 결과적으로, 프리차지회로 (SW1내지 SWn) 는 거기 접속된 비트선 쌍을 프리차지하는 것을 멈추는 한편, 프리차지회로 (SWB1내지 SWBn) 는 거기 접속된 비트선 쌍을 프리차지하는 것을 멈춘다.
상기 조건에서, 비트선 쌍 (BL1내지 BLn, BLB1내지 BLBn) 의 비트선은 개방되고, 전원선 (SAP, SAN) 도 개방된다. 비트선 쌍 (BL1내지 BLn, BLB1내지 BLBn) 과 전원선 (SAP, SAN) 은 메모리에 할당된 전원전압 (Vcc) 의 절반, 즉, Vcc/2 로 충전된다.
시각 (t3) 에서, 회로 (도시되지 않음) 는 워드선 (WD) 을 활성시키는 타이밍을 발생하는 제어신호 (RAE) 가 하이로 되게 한다. 시각 (t2) 와 (t3) 사이의 간격 (t23) 은 제어신호 (PDL0, PDL1) 가 로우로 될 때 시작하고 비트선 쌍의 프리차징이 끝날 때 종료한다.
시각 (t5) 에서, 서브워드선 디코더 (SWD) (도 6 참조) 는 MOS 트랜지스터 (MN50) 를 턴온하기 위하여 제어신호 (RAE) 에 따라 워드선 (SWL1) 이 하이로 되게 한다. 이것은 메모리셀 (MS1) 의 커패시터 (C) 에 저장된 전하가 비트선 (BLT1) 으로 옮겨지게 한다.
시각 (t6) 에서, 워드선 (SWL1) 이 하이로 되었기 때문에, 비트선 (BLT1) 상의 전압은 프리차지된 전압 (HFVC) 으로부터 커패시터 (C) 에서 공급된 전하에 해당하는 전압만큼 상승된다. 한편, 워드선 (SWL2) 이 로우레벨에 있기 때문에, 즉, 워드선 (SWL2) 에 접속된 메모리셀 (MS2) 로부터 전하가 공급되지 않기 때문에, 비트선 (BLN1) 상의 전압은 상승되지 않는다. 더 구체적으로, 하이레벨 데이터가 메모리셀 (MS1) 에 저장된다고 가정하면, 메모리셀 (MS1) 의 커패시터 (C) 에 저장된 전하는 비트선 (BLT1) 으로 옮겨지고 비트선 (BLT1) 상의 전압이 프리차지 전압 (Vcc/2) 보다 더 높이 상승하게 한다. 그러나, 비트선, 또는 더미선 (dummy line) (BLN1) 상의 전압은 Vcc/2 에서 유지된다.
시각 (t7) 에서, 커패시터 (C) 의 전압과 비트선 (BLT1) 의 전압은 메모리셀 (MS1) 의 커패시터 (C) 로부터 비트선 (BLT1) 으로의 전하이동때문에 평형을 이룬다. 이 순간, 회로 (도시되지 않음) 는 제어신호 (SE1) 가 하이로 되게 한다. 이에 응하여, 전원회로 (도시되지 않음) 는 전원선 (SAP) 에 전압 (Vcc) 을 공급하고 전원선 (SAN) 에 접지전위를 공급하여, 센스증폭기 (SAP1내지 SAPn) 를 활성화시킨다.
시각 (t8) 에서, 회로 (도시되지 않음) 는, 어드레스신호에 따라, 메모리셀 (MS1내지 MSm) 이 접속되는 상위비트선 (BLT1내지 BLTn, BLN1내지 BLNn) 을 선택하기 위하여 제어신호 (TGO) 가 하이게 되게 한다. 그 결과, MOS 트랜지스터 (MT, MN) 는 비트선 (BLT1, BLN1) 을 센스증폭기 (SAP1) 에 접속하도록 턴온된다. 동시에, 비트선 (BLT2내지 BLTn, BLN2내지 BLNn) 은 각각 센스증폭기 (SAP2내지 SAPn) 에 접속된다. 결과적으로, 비트선 (BLT1내지 BLN1) 사이의 전압차는 전압 (Vcc) 과 전원선 (SAP, SAN) 에 각각 인가된 접지전위에 기인하여 증폭된다.
센스증폭기 (SAP1) 는, 메모리 외부로부터 공급된 열 어드레스에 따라, 비트선 (BLT1, BLN1) 사이의 증폭된 전위차를 열 스위치 (도시되지 않음) 와 데이터 증폭기 (도시되지 않음) 를 통해 하이레벨 데이터의 형태로 출력 드라이버 (도시되지 않음) 에 전달한다.
시각 (t12) 에서, 제어신호 (RASB) 는 하이로 된다. 그후, 시각 (t13) 에서, 워드선 (SWL1) 을 로우로 되게 하기 위하여 제어신호 (RAE) 가 로우로 된다. 다음에, 시각 (t15) 에서, 제어신호 (RAE) 가 로우로 되었기 때문에 서브워드선 디코더 (SWD) 는 워드선 (SWL1) 이 로우로 되게 한다. 결과적으로, 메모리셀 (MS1) 과 워드선 (SWL1) 에 접속된 메모리셀들은 각각 비트선 (BLT1) 과 다른 비트선들로부터 접속이 끊어지고, 개방된다. 마찬가지로, 제어신호 (TGO) 는 MOS 트랜지스터 (MT, MN) 를 턴오프하도록 로우로 된다. 그 결과, 비트선 (BLT1내지 BLTn, BLN1내지 BLNn) 은 각각 센스증폭기 (SAP1내지 SAPn) 로부터 접속이 끊어져, 개방된다.
시각 (t18) 에서, 워드선 (SWL1) 이 로우레벨에 있고 메모리셀 (MS1) 이 비트선 (BLT1) 으로부터 접속이 끊어지기 때문에 제어신호 (SE1) 는 로우로 된다. 그 결과, 전원선 (SAP, SAN) 은 전원회로로부터 접속이 끊어져 개방된다.
시각 (t19) 에서, 센스증폭기 선택기 (1) 는, 전원선 (SAP, SAN) 이 개방되므로, 프리차지 제어신호 (PDLB0, PDLB1) 가 로우로 되게 한다. 이에 응하여, 프리차지 구동회로 (1000, 1001) 는 각각 차지신호 (PDL0, PDL1) 가 하이로 되게 한다. 하이레벨에 있는 프리차지신호 (PDL0, PDL1) 는 프리차지회로 (SW1내지 SWn) 와 프리차지회로 (SWB1내지 SWBn) 에 각각 전달된다. 결과적으로, 프리차지회로 (SW1내지 SWn) 는 각각 거기 접속된 비트선 쌍을 프리차지하기 시작한다. 마찬가지로, 센스증폭기 프리차지회로 (SPP) 는 거기 접속된 전원선 (SAP, SAN) 을 프리차지하기 시작한다.
시각 (t23) 에서, 센스증폭기 프리차지회로 (SPP) 는 전원선 (SAP, SAN) 을 HFVC (프리차지 전압 Vcc/2) 으로 프리차지한다. 그후, 시각 (t25) 에서, 앞서 언급한 바와 같이, 프리차지회로 (SW1내지 SWn) 는 비트선 쌍 (BLB1내지 BLBn) 을 형성하는 비트선을 전압 (HFVC) 으로 각각 프리차지하는 한편, 이들을 이퀄라이징한다. 이것이 프리차징 절차의 끝이다.
도 3 에 도시된 회로의 동작은 도 5 를 참조하여 설명된다. 다시, 데이터가 메모리셀 (MS1) 로부터 판독된다고 가정한다. 제어신호 (PDL0, PDL1) 가 하이레벨에 있기 때문에, I/O 선 프리차지회로 (IPP) 는 전원선 (SAP, SAN) 을 프리차지한다. 비트선 쌍의 프리차지 뿐만 아니라, 도 5 에서 시각 (t1, t2, t4내지 t8) 에서 유효하게 되는 일련의 단계들은 도 4 와 관련하여 설명된 단계들과 동일하고 중복을 피하기 위해 구체적으로 설명하지 않기로 한다. 이 경우, I/O 프리차지회로 (IPP) 로 입력된 제어신호 (PDL0, PDL1) 는 모두 하이레벨에 있고, 회로 (IPP) 가 I/O 선 (IOT, ION) 을 프리차지하게 한다.
도 5 에 도시된 바와 같이, 시각 (t4) 에서, 제어신호 (PDL0, PDL1) 가 시각 (t2) 에서 로우로 되었기 때문에 I/O 선 프리차지회로 (IPP) 는 I/O 선 (IOT, ION) 을 프리차지하는 것을 멈춘다. 이 때, 프리차지 전압 (HFVC) 은 I/O 선 (IOT, ION) 에 나타난다. I/O 선 (IOT, ION) 은 개방, 즉, 고 임피던스 (Hi-Z) 상태에서 유지된다.
시각 (t9) 에서, 메모리 외부로부터 입력된 제어신호 (CASB) 는 로우로 된다. 그후, 시각 (t10) 에서, 제어신호 (CASB) 가 로우로 되었을 때 입력된 열 어드레스신호에 따라, 즉, 메모리셀 (MS1) 에 대응하여, 열 디코더 (도시되지 않음) 는 제어신호 (CSL1) 가 하이로 되게 한다. 결과적으로, MOS 트랜지스터 (MIT1, MIN1) 는 비트선 (BLT1, BLN1) 상의 전압을 I/O 선 (IOT, ION) 에 각각 전달하도록 턴온된다. 하이레벨 데이터가 메모리셀 (MS1) 에 저장되면, 하이레벨 데이터는 메모리 외부로부터 공급된 열 어드레스에 따라 열 스위치 및 데이터 증폭기를 통해 출력 드라이버로 출력된다.
시각 (t11) 에서, 제어신호 (CASB) 는 하이로 된다. 이에 응하여, 시각 (t12) 에서, 열 디코더는 제어신호 (CSL1) 가 로우로 되게 한다. 그후, 시각 (t14) 에서, 제어신호 (CSL1) 는 로우레벨로 완전히 떨어지고 MOS 트랜지스터 (MIT1, MIN1) 를 턴오프한다. 따라서, 비트선 (BLT1, BLN1) 은 I/O 선 (IOT, ION) 으로부터 각각 접속이 끊어진다. 회로 (도시되지 않음) 는 제어신호 (IPI) 가 하이로 되게 한다. 그 결과, MOS 트랜지스터 (MN22) 는 턴온되어 I/O 선 (IOT, ION) 을 단락하여 이들을 이퀄라이징한다.
시각 (t16) 에서, I/O 선 (IOT, ION) 은 상기 이퀄라이징에 기인하여 실질적으로 Vcc/2 에서 평형을 이룬다. 즉, 프리차지된다.
시각 (t17) 에서, I/O 선 (IOT, ION) 이 개방 (고 임피던스 (Hi-Z) 상태) 된 결과, 회로 (도시되지 않음) 는 제어신호 (PIO) 가 로우로 되게 한다. 시각 (t19) 에서, 제어신호 (CSL1) 가 시각 (t12) 에서 로우로 되었기 때문에 센스증폭기 선택기 (도시되지 않음) 는 제어신호 (RASB) 에 따라 제어신호 (PDL0, PDL1) 가 하이로 되게 한다. 결과적으로, 시각 (t21) 에서, I/O 선 프리차지회로 (IPP) 는 I/O 선 (IOT, ION) 을 프리차지하기 시작한다. 다음의 절차는 도 4 와 관련하여 설명한 절차와 동일하여 구체적으로 설명하지 않기로 한다.
상술한 바와 같이, 도 4 에 도시되고 센스증폭기 (SAP1내지 SAPn) 의 프리차징에 할당된 시각 (t3) 과 (t15) 사이의 간격을 줄임으로써, 데이터의 독출까지의 대기시간을 줄여 신속하게 독출하는 것이 가능하다. 이 목적을 위해, 센스증폭기 프리차지회로 (SPP) 의 MOS 트랜지스터가 OFF 상태에서 ON 상태로 전이하는 시간을 줄일 수 있다. 택일적으로, 상기 MOS 트랜지스터에 할당된 충전전류가 증가될 수 있다.
더 구체적으로, 센스증폭기 프리차지회로 (SPP) 에 배치된 MOS 트랜지스터의 채널길이는 전압을 포함하는 다른 인자들에 의해 결정된다. 이 견지에서, MOS 트랜지스터의 폭이 증가될 수 있고, 또는 MOS 트랜지스터의 ON 상태에서의 채널 컨덕턴스가 향상될 수 있다.
또한, I/O 선 (IOT, ION) 에 할당된 프리차지 시간을 줄이고 도 5 에 도시된 시각 (t21) 에서 시작함으로써, 대기시간을 줄이고 신속한 독출을 향상시키는 것이 가능하다. 이 목적을 위해, I/O 선 프리차지회로 (IPP) 의 MOS 트랜지스터가 OFF 상태에서 ON 상태로 전이하는 시간이 감소될 수 있다. 택일적으로, 상기 MOS 트랜지스터에 할당된 충전전류가 증가될 수 있다. 더 구체적으로, 프리차지회로 (IPP) 에서 배치된 MOS 트랜지스터의 채널길이가 전압을 포함한 몇몇 다른 인자들에 의해 결정되기 때문에, MOS 트랜지스터의 폭이 증가될 수 있고, 또는 MOS 트랜지스터의 ON 상태에서의 채널 컨덕턴스가 증가될 수 있다.
그러나, MOS 트랜지스터의 채널폭에서의 증가는 센스증폭기 프리차지회로 (SPP) 또는 I/O 선 프리차지회로 (IPP) 가 점유하는 영역에서의 증가로 해석된다. 구체적으로, 도 6 에 도시된 바와 같이, 프리차지회로 (SPP 또는 IPP) 는 센스증폭기 (SAP1내지 SAPn) 를 수용하는 영역 (SA) 및 워드선을 제어하는 워드선 디코더 (SWD) 가 서로 교차하는 교차영역 (CR) 에서 형성된다.
따라서, 프리차지회로 (SPP 또는 IPP) 는 교차영역 (CR) 의 면적, 즉, 한정된 메모리셀 영역 (Ms) 사이의 경계영역을 증가시키고, 따라서 전체 칩면적을 증가시킨다. 프리차지회로 (SW1내지 SWn) 와 프리차지회로 (SWB1내지 SWBn) 에 각각 할당된 프리차지 구동회로 (1000, 1001) 도 교차영역 (CR) 에서 형성된다. 또한, 프리차지 구동회로 (1000, 1001) 는 n채널 및 p채널 MOS 트랜지스터에 의해 실행된다. 도 6 은 셰어드 센스방식의 DRAM 의 구성을 개략적으로 도시한다.
대안의 실행은 상기 MOS 트랜지스터의 전위가 상승하는 데 필요한 시간, 즉, MOS 트랜지스터의 턴온시간을 줄이거나, 또는, MOS 트랜지스터의 게이트 전압을 증가하여 채널 컨덕턴스를 향상시키는 것이다. 이것은 프리차지회로 (SPP 또는 IPP) 를 구성하는 MOS 트랜지스터의 구동능력을 향상시키는 데 성공적이다. 그러나, 이 대안의 실행은 이하에서 설명하는 바와 같이 다른 문제점을 야기한다.
센스증폭기 프리차지회로 (SPP) 에서, MOS 트랜지스터 (MN6, MN7) 를 구동하는 AND 게이트 (M1) 는 p채널 MOS 트랜지스터를 포함한 CMOS 트랜지스터에 의해 실행된다. AND 게이트 (M1) 는 MOS 트랜지스터 (MN6, MN7) 를 ON/OFF 제어하므로, 트랜지스터 (MN6, MN7) 의 턴온시간 및 턴오프시간은 구동능력에 의해 결정된다.
마찬가지로, I/O 선 프리차지회로 (IPP) 에서, MOS 트랜지스터 (MN20, MN21) 를 구동하는 AND 게이트 (M2) 는 p채널 MOS 트랜지스터를 포함하는 CMOS 트랜지스터에 의해 실행된다. AND 게이트 (M2) 는 MOS 트랜지스터 (MN20, MN21) 를 ON/OFF 제어하므로, 트랜지스터 (MN20, MN21) 의 턴온시간 및 턴오프시간은 구동능력에 의해 결정된다.
또한, 프리차지회로 (SPP 또는 IPP) 각각은 상술한 바와 같이 도 6 의 특정 교차영역 (CR) 에서 형성된다. 그러므로, MOS 트랜지스터 (MN6, MN7) 의 턴온시간 및 턴오프시간을 감소하기 위하여 AND 게이트 (M1) 를 구성하는 MOS 트랜지스터의 채널폭이 증가될 때, 교차영역 (CR) 의 면적은 증가되어야 한다. 이것은 AND 게이트 (M2) 를 구성하는 MOS 트랜지스터의 채널폭에서도 역시 적용된다.
도 7 은 도 6 에 도시된 부분 (T) 의 근방의 확대도이다. 도시된 바와 같이, AND 게이트 (M1또는 M2) 의 p채널 MOS 트랜지스터는 교차영역 (CR) 에 포함된 n웰 영역 (NW) 에만 형성될 수 있다. 도 7 에 표기된 PA 는 n채널 MOS 트랜지스터에 할당된 영역이다 (p기판 또는 p웰). 분리영역 (SP) 은 n웰 영역 (NW) 과 n채널 MOS 트랜지스터를 형성하는 영역을 분리한다. 이 구성에서, MOS 트랜지스터 (MN6, MOS7) 의 턴온시간 또는 MOS 트랜지스터 (MN20, MS21) 의 턴온시간이 감소함에 따라, AND 게이트 (M1또는 M2) 의 p채널 MOS 트랜지스터의 채널폭을 증가시키는 것이 더욱 어려워진다.
더 구체적으로, 전위를 안정화시키는 분리영역 (SP) 은 p채널 MOS 트랜지스터에 할당된 n웰 영역과 함께 필수적이며, n웰 영역에 사용가능한 면적을 교차영역 (CR) 에서 현저한 정도로 한정한다. 도 8 은, MOS 트랜지스터 (PM) 의 확산층과 폭 d2를 갖는 분리영역 (SP) 의 n형 확산층 사이의 거리 d1, 분리영역 (SP) 의 n형 확산층과 n웰의 에지 사이의 거리 d3, n웰의 에지와 폭 d5를 갖는 분리영역 (SP) 의 p형 확산층 사이의 거리 d4, 및 분리영역 (SP) 의 p형 확산층과 n채널 MOS 트랜지스터 (NM) 의 확산층 사이의 거리 d6를 구체적으로 도시한다. 거리 d1, d3, d4, 및 d6과 폭 d2및 d5는 각각 레이아웃 설계룰에 따라 미리 결정된다.
교차영역 (CR) 에서 p채널 MOS 트랜지스터의 채널폭은 동일 영역 (CR) 에서 n웰 영역 (NW) 의 면적을 증가시키지 않고서는 증가될 수 없다. 따라서, 종래의 반도체 메모리는, p채널 MOS 트랜지스터의 채널폭의 증가는 칩의 전체면적의 증가를 가져온다. 이 문제는, 센스증폭기 (SAP1내지 SAPn) 또는 I/O 선 (IOT, ION) 에 대한 프리차지전류를 증가시키기 위하여 MOS 트랜지스터 (MN6, MN7) 의 채널폭 또는 MOS 트랜지스터 (MN20, MN21) 의 채널폭이 증가될 때도 발생한다.
또한, AND 게이트 (M1또는 M2) 의 p채널 MOS 트랜지스터의 컨덕턴스와 구동전류는 MOS 트랜지스터 (MN6, MN7) 의 턴온시간 또는 MOS 트랜지스터 (MN20, MN21) 의 턴온시간을 줄이기 위하여 증가된다. 그후, 음의 전압이 p채널 MOS 트랜지스터의 게이트에 인가되어야 한다. 이 순간, 음의 전압을 인가하는 구성은 반도체기판에 순방향 전류가 흐르지 않도록 교차영역 (CR) 내에 제한되어야 한다. 이것은 프리차지 구동회로 (1000, 1001) 에도 적용되며 교차영역 (CR) 에 할당되는 면적과 칩의 전체면적을 증가시킨다.
도 9 및 도 10 을 참조하여, 본 발명을 실시하는 반도체 메모리, 특히, 이 반도체 메모리의 센스증폭기 프리차지회로를 설명한다. 도 9 및 도 10 에 서, 도 1 및 도 2 에 도시된 구성요소와 일치하는 구성요소는 동일 부재번호로 표기하고 중복을 피하기 위해 구체적으로 설명하지 않기로 한다. 도 10 에 도시된 바와 같이, 센스증폭기 선택기 (1) 는 메모리 외부로부터 제어신호 (RASB) 를 수신하고 워드선 디코더 (도 6 의 XDEC 또는 행 디코더) 로부터 내부 어드레스신호 (ADR) 를 수신한다. 센스증폭기 선택기 (1) 는 센스증폭기 행, 예컨대, 제어신호 (RASB) 와 동기하여 어드레스신호 (ADR) 에 의해 지정된 센스증폭기 (SAP1내지 SAPn) 를 선택한다.
또한, 센스증폭기 선택기 (1) 는, 어드레스신호 (ADR) 에 따라, 프리차지 제어신호 (PDLB0, PDLB1) 를 출력한다. 제어신호 (PDLB0, PDLB1) 를 이용하여, 선택기 (1) 는 비트선 (BLT1내지 BLTn, BLN1내지 BLNn, BLBT1내지 BLBTn, 및 BLBN1내지 BLBNn) 을 소정의 프리차지 전압 (HFVC) 으로 프리차지한다. 도 10 에 도시된 바와 같이, 인버터 (2, 2') 는 선택기 (1) 로부터 출력된 프리차지 제어신호 (PDLB0, PDLB1) 의 극성을 각각 반전시키고 반전된 신호를 전압 컨버터 (3, 3') 에 각각 공급한다 (도 6 참조).
전압 컨버터 (3) 는 프리차지 제어신호 (PDLB0) 로부터 유도된 반전된 제어신호의 하이레벨 전압을 전압 (VDV) 으로 변환한다. 이 전압 (VDV) 은 메모리에 포함된 논리회로 (도시되지 않음) 에 할당된 전원전압 (Vcc) 과 교차영역 (CR) 에 형성된 프리차지 구동회로 (50) 에 포함된 MOS 트랜지스터 (NM1) 에 할당된 임계값 (Vt1) 의 합, 즉, Vcc + Vt1보다 더 크다. 이 합 (Vcc + Vt1) 은 프리차지 구동신호 (PDLD0) 로서 출력된다. 상기 MOS 트랜지스터 (NM1) 는 n채널 MOS 트랜지스터이다.
마찬가지로, 전압 컨버터 (3') 는 프리차지 제어신호 (PDLB1) 로부터 유도된 반전 제어신호의 하이레벨 전압을 전압 (VDV) 으로 변환한다. 이 전압 (VDV) 은 전원전압 (Vcc) 과 프리차지 구동회로 (51) 에 포함된 MOS 트랜지스터 (NM1) 에 할당된 임계값 (Vt1) 의 합, 즉, Vcc + Vt1보다 더 크다. 이 합 (Vcc + Vt1) 은 프리차지 구동신호 (PDLD1) 로서 출력된다.
승압회로 (도시되지 않음) 는 프리차징 시작 전에 전압 (VDV) 을 승압된 전압 (VBOOT) 으로서 공급한다. 더 구체적으로, 로우레벨에 있는 제어신호 (RASB) 가 메모리 외부로부터 입력될 때, 승압회로는 승압된 전압 (VBOOT) 을 전압 컨버터 (3, 3') 에 공급한다.
프리차지 구동회로 (50, 51) 는 도 6 의 각 교차영역 (CR) 에 형성되어, 어드레스신호 (ADS) 에 의해 지정된 특정 메모리셀 영역 (MS) 에 대응한다. 프리차지 구동회로 (50, 51) 각각은 n채널 MOS 트랜지스터 (NM1) 뿐만 아니라 n채널 MOS 트랜지스터 (NM2) 를 갖는다. 프리차지 구동회로 (50) 에 입력된 프리차지 구동신호 (PDLD0) 가 하이로 될 때, 구동회로 (50) 는 프리차지 신호 (PDL0) 가 하이로 되게 한다. 마찬가지로, 프리차지 구동회로 (51) 에 입력된 프리차지 구동신호 (PDLD1) 가 하이로 될 때, 구동회로 (51) 는 프리차지신호 (PDL1) 가 하이로 되게 한다.
더 구체적으로, 프리차지 구동회로 (50또는 51) 에서, MOS 트랜지스터 (NM1) 의 게이트에 입력된 프리차지 구동회로 (PDLD0또는 PDLD1) 가 하이로 될 때, 트랜지스터 (NM1) 는 턴온된다. 프리차지 구동신호 (PDLD0또는 PDLD1) 가 Vcc + Vt1보다 더 크기때문에, 하이레벨이 Vcc 와 동일한 프리차지신호 (PDL0또는 PDL1) 가 출력된다. 이 때, 프리차지 제어신호 (PDLB0또는 PDLB1) 는 프리차지 구동신호 (PDLD0또는 PDLD1) 와 극성이 반대이고 따라서 로우레벨에 있으며, MOS 트랜지스터 (NM2) 를 OFF 상태로 유지한다. 역으로, 프리차지 구동회로 (50또는 51) 에 입력된 프리차지 구동신호 (PDLD0또는 PDLD1) 가 각각 로우로 될 때, 구동회로 (50또는 51) 는 프리차지신호 (PDL0또는 PDL1) 가 로우로 되게 한다. 즉, 프리차지 제어신호 (PDLB0또는 PDLB1) 가 프리차지 구동신호 (PDLD0또는 PDLD1) 와 극성이 반대이고 따라서 하이레벨에 있으며, MOS 트랜지스터 (NM2) 를 ON 상태로 유지한다. 이것은 프리차지신호 (PDL0또는 PDL1) 가 로우로 되게 한다.
또한, 프리차지 구동신호 (PDLB0또는 PDLB1) 는 센스증폭기 선택기 (1) 로부터 프리차지 구동회로 (50또는 51) 로 직접 입력된다. 따라서, 신호 (PDLB0또는 PDLB1) 가 하이로 될 때, 이것은 프리차지신호 (PDL0또는 PDL1) 가 신속히 로우로 되게 한다. 이 때, MOS 트랜지스터 (NM1) 는 프리차지 구동신호 (PDLD0또는 PDLD1) 가 로우레벨에서 입력되기 때문에 OFF 상태에 있다.
프리차지회로 (SW1내지 SWn) 각각은 도 6 에서 특정 영역 (SA) 에 위치하고 n채널 MOS 트랜지스터 (NM3, NM4, NM5) 로 구성된다. 센스증폭기 (SW1) 는 센스증폭기 (SAP1) 가 활성화되기 전에 연관된 비트선 쌍 (BL1) 을 소정의 전압 (HFVC), 예컨대, Vcc/2 로 프리차지한다. 마찬가지로, 프리차지회로 (SW2내지 SWn) 각각은 비트선 쌍 (BL2내지 BLn) 을 센스증폭기 (SAP2내지 SAPN) 가 활성화되기 전에 상기 전압 (HFVC) 으로 프리차지한다.
MOS 트랜지스터 (NM3) 는 거기 입력된 프리차지신호 (PD0또는 PD1) 가 하이레벨일 때 턴온되어, 비트선 쌍 (BL1) 의 비트선 (BLT1, BLN1) 상의 전압을 이퀄라이징한다. MOS 트랜지스터 (NM4) 는 프리차지 전압을 구현하는 전원에 접속된 드레인, 및 비트선 (BLT1) 에 접속된 소스를 구비한다. 트랜지스터 (NM4) 의 게이트에 입력된 프리차지신호 (PDL0또는 PDL1) 가 하이로 될 때, 트랜지스터 (NM4) 는 비트선 (BLT1) 을 전압 (Vcc/2) 으로 프리차지한다. 마찬가지로, MOS 트랜지스터 (NM5) 는 상기 전원에 접속된 드레인 및 비트선 (BLN1) 에 접속된 소스를 구비한다. 프리차지신호 (PDL0또는 PDL1) 가 트랜지스터 (NM5) 의 게이트에 입력될 때, 트랜지스터 (NM5) 는 비트선 (BLN1) 을 전압 (Vcc/2) 으로 프리차지한다.
메모리셀 (MS1) 및 다른 메모리셀들 (도시되지 않음) 은 비트선 (BLT1) 에 접속되는 한편, 메모리셀 (MS2) 및 다른 메모리셀들은 비트선 (BLN1) 에 접속된다. 메모리셀들 (도시되지 않음) 은 또한 비트선 쌍 (BL2, BLn) 의 비트선에 동일한 방식으로 접속된다. 워드선 (서브워드선) (SWL0) 은 메모리셀 (MS1, MS3,..., MS(m-3), MS(m-1)) 에 접속되는 한편, 워드선 (서브워드선) (SWL1) 은 메모리셀 (MS2, MS4,..., MS(m-2), MSm) 에 접속된다.
프리차지회로 (SWB1내지 SWBn) 는 구성에 있어서 프리차지회로 (SW1내지 SWn) 와 동일하다. 프리차지회로 (SWB1) 는 예컨대 연관된 비트선 쌍 (BLB1) 을 소정의 전압 (HFVC), 예컨대 Vcc/2 로 프리차지한다. 프리차지회로 (SWB2내지 SWBn) 는 비트선 쌍 (BLB2내지 BLBn) 을 각각 처리한다.
실시예는 주요 워드선 (도 6 에서 행 디코더 (XDEC) 의 출력) 각각이 서브워드선 (도 6 에서 서브행 디코더 (SWD) 의 출력) 으로 분할된 워드선 구성을 갖는다. 이 구성을 이용하여, 실시예는 메모리셀을 선택한다.
메모리셀 (MS1내지 MSm) 각각은 도 6 에 도시된 특정 메모리셀 영역 (MS) 에 형성되며 n채널 MOS 트랜지스터 (NM50) 및 커패시터 (C) 로 구성된다. 메모리셀 (MS1) 에서, 예컨대, MOS 트랜지스터 (NM50) 는 워드선 (SWL0) 에 접속된 게이트, 비트선 (BLT1) 에 접속된 드레인, 및 커패시터 (C) 의 일단에 접속된 소스를 구비한다. 커패시터 (C) 의 타단은 소정의 전압, 예컨대, Vcc/2 를 출력할 수 있는 전원에 접속된다. 다른 메모리셀 (MS2내지 MSm(m 은 자연수)) 은 구성에 있어서 메모리셀 (MS1) 과 동일하다.
커패시터 (C) 는 전압레벨에 기초하여 전하의 형태로 데이터를 저장한다. 구체적으로, 커패시터 (C) 는 Vcc/2 보다 더 큰 전압을 하이레벨 데이터로서 저장하고 Vcc/2 보다 더 낮은 전압을 로우레벨 데이터로서 저장하여, 이 데이터를 유지 또는 저장한다.
예를 들면, 도 6 에서 서브행 디코더 (SWD) 는 행 디코더 (XDEC) 로부터 공급된 어드레스신호에 따라 워드선 (SWL0) 을 선택하고 이를 활성화, 즉, 하이로 되게 한다고 가정한다. 그후, 메모리셀 (MS1) 내의 MOS 트랜지스터 (NM50) 가 턴온된다. 그 결과, 예컨대, 하이레벨 데이터가 커패시터 (C) 에 저장될 때, 커패시터 (C) 에 저장된 전하는 비트선 (BLT1) 에 옮겨진다. 결과적으로, 비트선 (BLT1) 상의 전압은 비트선 (BLT1) 과 커패시터 (C) 사이의 용량비에 대응하는 값만큼 상승된다.
역으로, 로우레벨 데이터가 커패시터 (C) 에 저장될 때, 비트선 (BLT1) 상의 전하는 워드선 (SWL0) 의 활성화시 커패시터 (C) 로 옮겨진다. 그 결과, 비트선 (BLT1) 상의 전압은 비트선 (BLT1) 과 커패시터 (C) 사이의 용량비만큼 낮아진다. 다른 메모리셀 (MS2내지 MSm) 은, 비트선 (BLT2내지 BLTn, BLN2내지 BLNn) 을 처리한다는 점을 제외하고는 메모리셀 (MS1) 과 동작에 있어서 동일하다.
센스 프리앰프 프리차지회로 (SPD) 각각은 도 6 에서 특정 교차영역 (CR) 에 형성되며 n채널 MOS 트랜지스터 (MN20, MN21, MN30, MN31, MN32, MN33) 로 이루어진다. MOS 트랜지스터 (MN20) 는 전원선 (SAP) 에 접속된 드레인 및 MOS 트랜지스터 (MN21) 의 드레인에 접속된 소스를 구비한다. MOS 트랜지스터 (MN21) 는 전원선 (접지선) (SAN) 에 접속된 소스를 갖는다. 이 구성에서, 프리차지신호 (PDL0, PDL1) 가 모두 하이레벨에 있을 때, MOS 트랜지스터 (MN20, MN21) 는 턴온되어 전원선 (SAP, SAN) 상의 전압을 이퀄라이징한다.
전원선 (SAP) 은 MOS 트랜지스터 (MN30) 의 소스에 접속된다. MOS 트랜지스터 (MN30) 의 드레인과 MOS 트랜지스터 (MN31) 의 소스는 서로 접속된다. MOS 트랜지스터 (MN31) 의 드레인은 프리차지전압 (HFVC) 을 공급하는 신호선에 접속된다. 마찬가지로, 전원선 (SAN) 은 MOS 트랜지스터 (MN33) 의 소스에 접속된다. MOS 트랜지스터 (MN33) 의 드레인과 MOS 트랜지스터 (MN32) 의 소스는 서로 접속된다. 또한, MOS 트랜지스터 (MN32) 의 드레인은 프리차지전압 (HFVC) 을 공급하는 선에 접속된다.
프리차지신호 (PDL0, PDL1) 가 모두 하이레벨에 있을 때, MOS 트랜지스터 (MN30내지 MN33) 는 모두 턴온된다. 그 결과, 프리차지전류는 신호선으로부터 공급되고, 이것은 프리차지전압 (HFVC) 을 전원선 (SAP, SAN) 에 공급하여, 전원선 (SAP, SAN) 을 전압 (HFVC) 으로 프리차지한다. 결과적으로, 센스증폭기 (SAP1내지 SAPn) 는 프리차지전압 (HFVC) 과 동일한 전압을 출력한다.
각각 비트선 쌍 (BL1내지 BLn) 을 형성하는 비트선 (BLT1내지 BLTn, BLN1내지 BLNn) 은 센스증폭기 (SAP1내지 SAPn) 에 각각 접속된다. 센스증폭기 (SAP1내지 SAPn) 각각은 연관된 비트선들 사이의 전압차를 증폭하여 커패시터 (C) 에 저장된 데이터를 검출하기 위하여, 도 6 의 특정 영역 (SA) 에서 형성된다. 센스증폭기 (SAP1내지 SAPn) 가 활성화될 때, 전원회로 (도시되지 않음) 는 전원선 (SAP, SAN) 을 통해 증폭기 (SAP1내지 SAPn) 의 동작에 필요한 전압을 공급한다. 즉, 센스증폭기 (SAP1내지 SAPn) 는 비활성화될 때 전원회로로부터 접속이 끊어진다.
센스증폭기 (SAP1내지 SAPn) 는 각각이 화살표를 갖는 2개의 하부 n채널 MOS 트랜지스터와 2개의 상부 p채널 MOS 트랜지스터를 갖는 플립플롭형 센스증폭기이다. 센스증폭기 (SAP1내지 SAPn) 각각은 비트선 쌍 (BL1내지 BLn, BLB1내지 BLBn) 중의 연관된 하나의 비트선들 사이의 전압차를 증폭시킨다. 또한, 증폭시간 전에, 전원신호 (SAP) 는 전력을 공급하기 위해 하이 (전원전압 Vcc) 로 되는 한편, 전원신호 (SAN) 는 로우 (접지전위) 로 된다. 그 결과, 센스증폭기 (SAP1내지 SAPn) 는 활성화된다.
Y 스위치는 도 6 에 도시된 영역 (YDEC) 에 배치되고 열 어드레스에 기초하여 센스증폭기 (SAP1 내지 SAPn) 에 의해 검출된 데이터를 선택한다. 데이터 증폭기 (도시되지 않음) 는 접지전위와 전원전압 (Vcc) 사이의 폭에 선택된 데이터를 증폭한다. 증폭된 데이터는 도 6 에 도시된 출력버퍼 및 I/O 회로 (PIO) 를 통해 외부회로에 보내진다.
도 11 을 참조하면, 반도체 메모리에 포함된 I/O 선을 프리차지하는 본 발명의 다른 실시예가 도시된다. 도 11 에서, 도 1, 도 2, 도 9, 및 도 10 에 도시된 구성요소와 동일한 구성요소는 동일한 부재번호로 표기되고 중복을 피하기 위해 구체적인 설명은 하지 않기로 한다.
도시된 바와 같이, I/O 선 (IOT, ION) 은 각각 n채널 MOS 트랜지스터 (MIT1, MIN1) 를 통해 센스증폭기 (SAP1) 의 출력에 접속된다.
I/O 프리차지회로 (IP) 각각은 도 6 의 특정 교차영역에 위치하고 n채널 MOS 트랜지스터 (MN40, MN41, MN42, MN43, MN44, MN45, MN47) 로 구성된다. MOS 트랜지스터 (MN40) 는 I/O 선 (ION) 에 접속된 드레인 및 MOS 트랜지스터 (MN41) 의 드레인에 접속된 소스를 구비한다. MOS 트랜지스터 (MN41) 는 I/O 선 (IOT) 에 접속된 소스를 갖는다. 이 구성에서, 프리차지신호 (PDL0, PDL1) 가 모두 하이레벨에 있을 때, MOS 트랜지스터 (MN20, MN21) 는 턴온되고 I/O 선 (IOT, ION) 상의 전압을 이퀄라이징한다.
MOS 트랜지스터 (MN42) 는 I/O 선 (ION) 에 접속된 소스와 MOS 트랜지스터 (MN43) 의 소스에 접속된 드레인을 갖는다. MOS 트랜지스터 (MN43) 는 프리차지전압 (HFVC) 을 공급하는 신호선에 접속된 드레인을 구비한다. 마찬가지로, MOS 트랜지스터 (MN45) 는 I/O 선 (IOT) 에 접속된 소스와 MOS 트랜지스터 (MN44) 의 소스에 접속된 드레인을 구비한다. MOS 트랜지스터 (MN44) 는 프리차지전압 (HFVC) 을 공급하는 선에 접속된 드레인을 갖는다.
프리차지신호 (PDL0, PDL1) 가 모두 하이레벨에 있을 때, MOS 트랜지스터 (MN42내지 MN45) 는 모두 턴온된다. 그 결과, 프리차지전류 (HFVC) 는 I/O 선 (IOT, ION) 을 통해 상기 선으로부터 흘러, 선 (IOT, ION) 을 전압 (HFVC) 으로 프리차지한다.
비트선 쌍 (BL1내지 BLn) 을 각각 형성하는 비트선 (BLT1내지 BLTn) 과 비트선 (BLN1내지 BLNn) 은 각각 센스증폭기 (SAP1내지 SAPn) 에 접속된다. 센스증폭기 (SAP1내지 SAPn) 각각은 연관된 비트선 사이의 전압차를 증폭하여 커패시터 (C) 에 저장된 데이터를 검출하기 위하여 도 6 의 특정 영역 (SA) 에 형성된다.
열 디코더 (도시되지 않음) 는 열 어드레스에 기초하여 제어신호 (CSL1내지 CSLn) 를 출력한다. I/O 선 (IOT, ION) 은 제어신호 (CSL1내지 CSLn) 에 따라 센스증폭기 (SAP1내지 SAPn) 중의 하나의 출력단자에 접속된다. 구체적으로, 제어신호 (CSL1내지 CSLn) 중의 하나는 한번에 하이로 된다. 예컨대, 제어신호 (CSL1) 가 하이로 될 때, MOS 트랜지스터 (MIT1, MIN1) 는 턴온되고 I/O 선 (IOT, ION) 을 센스증폭기 (SAP1) 의 출력단자에 접속한다.
도 6 의 영역 (YDEC) 에 배치된 Y 스위치는 열 어드레스에 기초하여 센스증폭기 (SAP1내지 SAPn) 에 의해 검출된 데이터를 선택한다. 데이터 증폭기는 접지전위와 전원전압 (Vcc) 사이의 폭에 선택된 데이터를 증폭한다. 증폭된 데이터는 도 6 에서 출력버퍼와 I/O 회로 (PIO) 를 통해 외부회로로 보내진다.
도 12 는 도 10 의 전압컨버터 (3, 3') 각각의 구체적인 구성을 도시한다. 도시한 바와 같이, p채널 MOS 트랜지스터 (NP10) 는 승압된 전압원 (VBOOT) 에 접속된 소스, 단자 (11) 에 접속된 게이트, 및 MOS 트랜지스터 (10) 의 드레인에 접속된 드레인을 갖는다. 프리차징 동작의 시작 전에, 승압회로 (도시되지 않음) 는 승압된 전압 (VBOOT) 을 전압 컨버터 (3(3')) 에 인가한다. 승압된 전압원 (VBOOT) 으로부터 출력된 전압은 프리차지 구동신호 (PDLD) 의 하이레벨을 정의하는 전압 (Vcc + Vt1) 보다 더 크다.
더 구체적으로, 프리차징 동작전에, 승압회로는 승압된 전압 (VBOOT) 을 MOS 트랜지스터 (NP10) 의 소스와 p채널 MOS 트랜지스터 (NP11) 의 소스에 공급한다. 따라서, 전압컨버터 (3(3')) 는 승압된 전압 (VBOOT) 을 프리차징 동작의 시작전에 프리차지 구동회로 (51내지 5q) 에 전달할 수 있다.
MOS 트랜지스터 (NP11) 는 승압된 전압원 (VBOOT) 에 접속된 소스, MOS 트랜지스터 (10) 의 드레인에 접속된 게이트, 및 단자 (T11) 에 접속된 드레인을 구비한다. n채널 MOS 트랜지스터 (NM10) 는 접지에 접속된 소스, MOS 트랜지스터 (10) 의 드레인에 접속된 드레인, 및 단자 (T10) 에 접속된 게이트를 구비한다. n채널 MOS 트랜지스터 (NM11) 는 접지에 접속된 소스, MOS 트랜지스터 (NP11) 의 드레인에 접속된 드레인, 및 인버터 (10) 의 출력에 접속된 게이트를 구비한다. 인버터 (10) 는 도 10 에서 단자 (T10) 를 통해 입력된 인버터 (2) 의 출력을 반전하고 그 출력을 MOS 트랜지스터 (NM11) 의 게이트에 공급한다.
상술한 바와 같이, MOS 트랜지스터 (NP10) 의 게이트는 MOS 트랜지스터 (NP11) 의 드레인에 접속되는 한편, MOS 트랜지스터 (NP11) 의 게이트는 MOS 트랜지스터 (NP10) 의 드레인에 접속된다. 이 구성은 MOS 트랜지스터 (NP10, NP11) 의 게이트가 승압된 전압원 (VBOOT) 의 하이레벨에 유지되게 하여 완전히 턴오프되게 한다.
예를 들면, 센스증폭기 선택기 (1) 는 인버터 (2) 에 입력된 프리차지 제어신호 (PDLB0) 가 하이로 되게 한다고 가정한다. 그후, 인버터 (2) 는 프리차지 제어신호 (PDLB0) 를 반전하고 하이레벨 반전신호를 출력한다. 반전된 하이레벨 신호는 입력 (T10) 을 통해 전압컨버터 (3) 에 입력된다. 하이레벨 신호는 MOS 트랜지스터 (NM10) 의 게이트에 공급되어, 트랜지스터 (NM10) 의 드레인이 로우로 되게 한다. 동시에, 하이레벨 신호는 인버터 (10) 의 입력에 인가된다. 인버터 (10) 는 다시 하이레벨 신호를 반전하고 결과적인 로우레벨 신호를 MOS 트랜지스터 (NM11) 의 게이트에 전달한다. 그 결과, MOS 트랜지스터 (NM11) 가 턴오프되게 한다.
결과적으로, MOS 트랜지스터 (NP11) 는 그 게이트가 로우로 되어 턴온되게 한다. MOS 트랜지스터 (NM11) 가 턴오프되었다는 사실과 결합된 이것은 단자 (T11) 상의 전압레벨이 하이로 되게 한다. MOS 트랜지스터 (NP10) 는 그 게이트가 로우로 되게 하여 턴오프된다. 그 결과, MOS 트랜지스터 (NM10) 의 드레인 상의 전압은 접지전압에 가까운 로우레벨로 떨어진다.
상술한 바와 같이, 센스증폭기 선택기 (1) 가 프리차지신호 (PDLB0(PDLB1)) 를 로우로 되게 할 때, 전압컨버터 (3(3')) 는 레벨에 있어서 전압 (Vcc + Vt1) 보다 더 큰 승압 전압 (VBOOT) (전압 VDV) 과 동일한 프리차지 구동신호 (PDLD0(PDLD1)) 를 출력한다.
역으로, 센스증폭기 선택기 (1) 가 프리차지 제어신호 (PDLB0) 를 하이로 되게 할 때, 인버터 (2) 는 신호 (PDLB0) 를 생성하여 반전된 로우레벨 신호를 출력한다. 로우레벨 신호는 단자 (T10) 를 통해 전압컨버터 (3) 에 입력된다. MOS 트랜지스터 (NM10) 는 게이트를 통해 로우레벨 신호를 수신하여 턴오프된다. 동시에, 로우레벨 신호는 인버터 (10) 의 입력에 인가된다. 인버터 (10) 는 다시 로우레벨 신호를 반전하고 결과적인 하이레벨 신호를 MOS 트랜지스터 (NM11) 의 게이트에 전달하여 트랜지스터 (NM11) 가 턴온되게 한다.
결과적으로, MOS 트랜지스터 (NP11) 는 게이트가 하이로 되게 하여 턴오프된다. MOS 트랜지스터 (NM11) 가 턴온되었다는 사실에 결합된 이것은 단자 (T11) 상의 전압을 로우레벨로 낮춘다. MOS 트랜지스터 (NP10) 는 게이트가 로우레벨로 되게 하여 턴온된다. 그 결과, MOS 트랜지스터 (NM10) 의 드레인상의 전압은 승압된 전압 (VBOOT) 과 동일한 하이레벨로 상승한다.
상술한 바와 같이, 센스증폭기 선택기 (1) 가 프리차지 제어신호 (PDLB0(PDLB1)) 를 하이로 되게 할 때, 전압컨버터 (3(3')) 는 접지전압과 동일한 로우레벨로 프리차지 구동신호 (PDLD0(PDLD1)) 를 출력한다. 단자 (T10) 는 인버터 (2(2')) 의 출력단자에 접속되는 한편, 단자 (T11) 는 프리차지 구동회로 (50(51)) 에 포함된 MOS 트랜지스터 (NM1) 의 게이트에 접속된다.
도 9 에 도시된 워드선 (SW0, SW1) 을 활성화하는 도 6 및 도 9 의 서브행 디코더 (SWD) 를 설명하는 도 13 에 대해 설명하기로 한다.
도시된 바와 같이, 서브행 디코더 (SWD) 는 n채널 MOS 트랜지스터 (NN1내지 NN16) 를 포함한다. 주 워드선 (MWLn) 이 활성화될 때, 소정의 하이레벨 전압은 선 (MWLn) 상에 나타나고 MOS 트랜지스터 (NN1) 의 게이트가 MOS 트랜지스터 (NN13) 를 통해 하이로 되게 한다. 그 결과, MOS 트랜지스터 (NN1) 가 턴온된다. 동시에, 주 워드선 (MWLn) 상의 하이레벨 전압은 MOS 트랜지스터 (NN4, NN7, NN10) 의 게이트가 각각 MOS 트랜지스터 (NN14내지 NN16) 를 통해 하이로 되게 하여, 트랜지스터 (NN4, NN7, NN10) 를 턴온되게 한다.
MOS 트랜지스터 (NN13내지 NN16) 는 그 게이트들이 소정의 전압만큼 하이레벨로 풀업되게 한다. 여기서, MOS 트랜지스터 (NN13내지 NN16) 는 정전압회로를 구성한다. 내부 어드레스신호 (RAI0내지 RAI3) 와 내부 어드레스신호 (RAIB0내지 RAIB3) 는 메모리 외부로부터 공급된 행 어드레스에 기초하여 주 워드선 디코더 (XDEC) 로부터 출력된다.
어드레스신호 (RAI0, RAIB0), 어드레스신호 (RAI1, RAIB1), 어드레스신호 (RAI2, RAIB2), 및 어드레스신호 (RAI3, RAIB3) 는 레벨에 있어서 서로 상보적이다. 예컨대, 어드레스신호 (RAI0) 가 하이레벨에 있을 때, 어드레스신호 (RAIB0) 는 로우레벨에 있고, 전자가 로우레벨에 있을 때, 후자는 하이레벨에 있다. 이 관계는 또한 서로 상보적인 다른 어드레스신호에도 적용된다.
구체적으로, 주 워드선 (MWLn) 은 하이레벨로 활성화되고 어드레스신호 (RAI0) 는 하이레벨에 있는 한편, 어드레스신호 (RAI1내지 RAI3) 는 로우레벨에 있다고 가정한다. 그때, 어드레스신호 (RAIB0) 는 로우레벨에 있는 한편, 어드레스신호 (RAIB1내지 RAIB3) 는 하이레벨에 있다. 그 결과, MOS 트랜지스터 (NN1) 는 턴온되고 MOS 트랜지스터 (NN2) 는 턴오프된다. 이에 응하여, 어드레스신호 (RAI0) 의 소정의 하이레벨 전압은 MOS 트랜지스터 (NN3) 의 게이트가 하이로 되게 하여 트랜지스터 (NN3) 를 턴온한다. 결과적으로, 워드선 (SWL0n) 은 하이레벨로 활성화된다.
한편, MOS 트랜지스터 (NN6, NN9, NN12) 는 어드레스신호 (RAI1내지 RAI3) 의 로우레벨에 기인하여 턴오프된다. 또한, MOS 트랜지스터 (NN5, NN8, NN11) 는 어드레스신호 (RAIB1내지 RAIB3) 의 하이레벨에 기인하여 턴온된다. 그러므로, 워드선 (SWL1n내지 SWL3n) 은 활성화되지 않고 로우레벨에 유지된다.
상술한 바와 같이, 실시예에서, 모든 센스증폭기 프리차지회로 (SPD) 와 I/O 선 프리차지회로 (IP) 는 n채널 MOS 트랜지스터에 의해 완전히 구현된다. 따라서, 교차영역 (CR) 에 n웰 영역 (NW) 을 형성할 필요가 없고 n웰 영역 (NW) 을 p웰 영역과 분리하는 분리영역 (SP) 을 형성할 필요가 없다. 이것은 도 6 의 부분 (T) 의 확대도인 도 14 에 명확히 도시되어 있다. 도시한 바와 같이, 센스증폭기 프리차지회로 (SPD) 와 I/O 프리차지회로 (IP) 는 칩크기를 증가시키지 않고 종래보다 더 넓은 채널폭을 갖는 MOS 트랜지스터를 사용하여 교차영역 (CR) 에 형성될 수 있다. 교차영역 (CR) 과 서브행 디코더 (SWD) 는 n채널 MOS 트랜지스터가 형성된 p웰 (또는 p형 기판) 에 의해 구현된다. 도 14 에서, n채널 MOS 트랜지스터는 영역 (PA) 에 형성된다.
실시예에서, 센스증폭기 프리차지회로 (SPD) 와 I/O 선 프리차지회로 (IP) 를 구성하는 MOS 트랜지스터는 n웰에 형성된 p채널 MOS 트랜지스터가 아니라 n채널 트랜지스터이다. 더 높은 정도의 캐리어 마이그레이션은 p채널 트랜지스터보다 n채널 트랜지스터로 실현가능하다. 이것은 ON 상태의 컨덕턴스를 향상시키고 신속한 프리차징을 촉진하는 데 성공적이다. 따라서, 이 실시예는 프리차징의 시작까지의 시간, 즉, 액세스시간을 감소시킨다.
또한, "Vcc (센스증폭기 (SA1내지 SAn) 가 형성된 n웰의 전위) + Vt1(MOS 트랜지스터 (NM1) 의 임계전압)" 보다 더 큰 프리차지 구동전압 (PDLD0) 이 MOS 트랜지스터 (NM1) 의 게이트에 입력된다. 따라서, 회로 (SPD, IP) 의 MOS 트랜지스터를 신속히 턴온하는 전류가 트랜지스터의 게이트에 흐르게 하는 것이 가능하다. 이것은 또한 신속한 프리차징을 촉진하고 액세스시간을 감소하는 데 성공적이다.
또한, 승압회로 (도시되지 않음) 는 프리차지 구동신호 (PDLD) 에 할당된 승압전압 (VBOOT) 을 프리차징 동작의 개시전에 도 12 의 MOS 트랜지스터 (NP10, NP11) 의 소스에 공급한다. 즉, 승압전압 (VBOOT) 은 프리차징 동작전에 프리차지 구동회로 (50, 51) 에 인가된다. 따라서, 전압컨버터 (3(3')) 는 프리차지신호 (PDLD0(PDLD1)) 를 센스증폭기 선택기 (1) 가 선택신호 (PDLB0(PDLB1)) 를 출력하는 때와 동시에 승압전압 (VBOOT) 으로 신속히 가져갈 수 있다. 프리차지신호 (PDL0(PDL1)) 는 로우레벨로부터 하이레벨로 신속히 변동될 수 있다.
도 9 및 도 10 에 도시된 반도체 메모리의 구체적인 동작에 대해 도 4 를 참조항 설명한다. 기능이 설명되지 않은 부분은 종래 부분과 동일하다.
도 4 는 데이터가 메모리셀 (MS1) 로부터 어떻게 독출되는지를 예를 들어 보여준다. 이 경우, 제어신호 (RASB) 는 하이레벨에 있으므로, 제어신호 (PDLB0, PDLB1) 는 로우레벨에 있다. 이 상태에서, 전압컨버터 (3) 는 Vcc + Vt1보다 더 큰 프리차지 구동신호 (PDLD0) 를 프리차지 구동회로 (50) 에 전달한다. 프리차지 구동회로 (50) 는 따라서 Vcc 와 동일한 프리차지신호 (PLD0) 를 센스증폭기 프리차지회로 (SPD) 와 프리차지회로 (SW1내지 SWn) 에 공급한다. 마찬가지로, 전압컨버터 (3') 는 Vcc + Vt1보다 더 큰 프리차지 구동신호 (PDLD1) 를 프리차지 구동회로 (51) 에 전달한다. 프리차지 구동회로 (51) 는 따라서 Vcc 와 동일한 프리차지신호 (PLD1) 를 센스증폭기 프리차지호로 (SPD), I/O 선 프리차지회로 (IP), 및 프리차지회로 (SWB1내지 SWBn) 에 공급한다.
따라서, 각 센스증폭기 프리차지회로 (SPD) 는 전원선 (SAP, SAN) 을 프리차지한다. 동시에, 프리차지회로 (SW1내지 SWn) 는 연관된 비트선 쌍 (BL1내지 BLn) 의 비트선을 프리차지한다. 또한, 프리차지회로 (SWB1내지 SWBn) 는 연관된 비트선 쌍 (BLB1내지 BLBn) 의 비트선을 프리차지한다.
메모리셀 (MS1) 을 지정하는 소정의 어드레스가 시각 (t1) 에서 입력될 때, 행 어드레스 디코더 (도시되지 않음) 는 내부의 어드레스신호 (ADR) 를 출력한다. 동시에, 외부로부터 입력된 제어신호 (RASB) 는 로우로 된다. 시각 (t2) 에서, 제어신호 (RASB) 에 응하여, 센스증폭기 선택기 (1) 는 하이레벨 제어신호 (PDLB0, PDLB1) 를 어드레스 디코더에 대응하는 센스증폭기 행에 할당된 프리차지 구동회로 (50, 51) 에 각각 전달한다. 그 결과, 프리차지신호 (PDL0, PDL1) 는 로우로 가기 시작한다. 이것은 전원선 (SAP, SAN) 과 비트선 쌍 (BL1내지 BLn) 의 비트선을 프리차지하는 동작의 종료이다. 동시에, 승압전압 (VBOOT) 을 전압컨버터 (3) 에 공급하는 것이 종료한다.
결과적으로, 전원선 (SAP, SAN) 사이에 개재된 MOS 트랜지스터 (MN20, MN21) 가 턴온되어, 센스증폭기 프리차지회로 (SPD) 가 전원선 (SAP, SAN) 을 이퀄라이징하는 것을 멈추게 한다. 결과적으로, 전원선 (SAP, SAN) 은 개방, 즉, 전원선이 회로의 어느 부분에도 전기적으로 접속되지 않게 된다.
마찬가지로, 비트선 쌍 (BL1내지 BLn) 의 비트선을 이퀄라이징하는 프리차지회로 (SW1내지 SWn) 의 MOS 트랜지스터가 턴온된다. 예를 들면, 비트선 쌍 (BL1) 의 비트선 (BLT1, BLN1) 을 이퀄라이징하는 MOS 트랜지스터 (NM3) 이 턴오프된다. 또한, 프리차지전류를 공급하는 MOS 트랜지스터 (NM4, NM5) 가 턴오프된다. 따라서, 비트선 쌍 (BL1, BLn) 의 비트선은 개방, 즉, 회로의 어느 부분에도 전기적으로 접속되지 않는다.
이 때, 전원선 (SAP, SAN) 은, 예컨대, 프리차지전압 (HFVC) (Vcc/2) 으로 충전된다. 마찬가지로, 비트선 쌍 (BL1내지 BLn) 의 비트선은, 예컨대, 전압 (HFVC) (Vcc/2) 으로 충전된다. 시각 (t2) 와 시각 (t3) 사이의 시간 (T23) 은 제어신호 (PDL) 가 하이로 될 때 시작하고 비트선 쌍의 프리차징이 끝날 때 종료한다.
시각 (t3) 에서, 회로 (도시되지 않음) 는 워드선을 활성화하는 제어신호 (RAE) 가 하이로 되게 한다. 여기서, 시각 (t2) 와 시각 (t3) 사이의 시간 (T23) 은 프리차지신호 (PDL0, PDL1) 가 하이로 가기 시작한 후에 프리차징동작이 완전히 종료하는 데 필요한 시간이다. 시각 (t5) 에서, 제어신호 (RAE) 의 하이레벨에 기인하여, 도 13 의 서브워드 디코더 (SWD) 는 워드선 (SWL0) 이 하이로 되게 하여 이를 활성화한다.
시각 (t6) 에서, 메모리셀 (MS1) 의 MOS 트랜지스터 (MN50) 는 워드선 (SWL0) 의 활성화에 기인하여 턴온된다. 그 결과, 커패시터 (C) 에 저장되며 데이터를 나타내는 전하는 비트선 (BLT1) 쪽으로 이동하기 시작한다. 비트선 (BLT1) 상의 전압은 커패시터 (C) 로부터 옮겨진 전하에 대응하는 전압만큼 전압 (HFVC) 으로부터 상승된다. 한편, 워드선 (SWL1) 은 로우레벨에 있으므로, 즉, 전하가 비트선 (BLN1) 에 접속된 메모리셀 (MS2) 로부터 옮겨지지 않기 때문에, 비트선 (BLN1) 은 동일 전압에서 유지된다.
더 구체적으로, 하이레벨 데이터는 메모리셀 (MS1) 에 저장된다고 가정한다. 그때, 메모리셀 (MS1) 의 커패시터 (C) 에 저장된 전하는 비트선 (BLT1) 에 공급되고 비트선 (BLT1) 상의 전압을 프리차지전압 (Vcc/2) 보다 더 높게 상승시킨다. 한편, 비트선 또는 더미선 (BLN1) 은 프리차지전압 (Vcc/2) 에서 유지한다.
시각 (t7) 에서, 워드선 (SWL0) 이 하이레벨에 도달한 후에, 메모리셀 (MS1) 의 커패시터 (C) 에 저장된 전하가 비트선 (BLT1) 에 옮겨진 결과, 커패시터 (C) 의 전압과 비트선 (BLT1) 의 전압은 평형을 이룬다. 이 때, 회로 (도시되지 않음) 는 제어신호 (SE1) 가 하이로 되게 한다. 이에 응하여, 전원회로 (도시되지 않음) 는 전압 (Vcc) 과 접지전위를 전원선 (SAP, SAN) 에 각각 공급하여, 센스증폭기 (SAP1내지 SAPn) 를 활성화시킨다.
시각 (t8) 에서, 회로 (도시되지 않음) 는 제어신호 (TGO) 가 하이로 되게 하여 MOS 트랜지스터 (MT, MN) 를 턴온시킨다. 결과적으로, 비트선 (BLT1, BLN1) 은 센스증폭기 (SAP1) 에 접속된다. 또한, 비트선 (BLT2내지 BLTn) 과 비트선 (BLN2내지 BLNn) 은 각각 센스증폭기 (SAP2내지 SAPn) 에 접속된다. 따라서, 전원선 (SAP, SAN) 상의 전압이 각각 전압 (Vcc) 과 접지전압에 접근함에 따라, 비트선 (BLT1, BLN1) 사이의 전압차는 순차적으로 증폭된다.
센스증폭기 (SAP1) 는 비트선 (BLT1, BLN1) 사이의 증폭된 전압차를 외부로부터 공급된 열 어드레스에 따라 열 스위치 및 데이터 증폭기 (도시되지 않음) 를 통해 하이레벨 데이터의 형태로 출력 드라이버 (도시되지 않음) 에 전달한다.
시각 (t12) 에서, 제어신호 (RASB) 는 하이로 된다. 그후, 시각 (t13) 에서, 제어신호 (RAE) 는 워드선 (SWL0) 을 비활성화시키기 위하여 로우로 된다. 다음에, 시각 (t15) 에서, 서브워드선 디코더는 제어신호 (RAE) 가 로우로 되었기 때문에 워드선 (SWL0) 이 로우로 되게 한다. 결과적으로, 워드선 (SWL0) 에 접속된 메모리셀 (MS1) 및 다른 메모리셀들은 각각 비트선 (BLT1) 및 다른 비트선들로부터 접속이 끊어져, 개방된다. 마찬가지로, 제어신호 (TGO) 는 MOS 트랜지스터 (MT, MN) 를 턴오프하기 위해 로우로 된다. 그 결과, 비트선 (BLT1내지 BLTn, BLN1내지 BLNn) 은 센스증폭기 (SAP1내지 SAPn) 와 각각 접속이 끊어져, 개방된다.
시각 (t18) 에서, 제어신호 (SE1) 는 워드선 (SWL1) 이 로우레벨에 있고 메모리셀 (MS1) 이 비트선 (BLT1) 과 접속이 끊어지기 때문에 로우로 된다. 그 결과, 전원선 (SAP, SAN) 은 전원회로와 접속이 끊어져, 개방된다.
시각 (t19) 에서, 센스증폭기 선택기 (1) 는 전원선 (SAP, SAN) 이 완전히 개방되므로 프리차지 제어신호 (PDLB0, PDLB1) 이 로우로 되게 한다. 이에 응하여, 전압컨버터 (3) 는 프리차지 구동신호 (PDLD0) 를 접지전위와 동일한 로우레벨로부터 Vcc + Vt1과 동일한 하이레벨로 상승시킨다. 마찬가지로, 전압컨버터 (3') 는 프리차지 구동신호 (PDLD1) 를 접지전위와 동일한 로우레벨로부터 Vcc + Vt1과 동일한 하이레벨로 상승시킨다. 프리차지회로 (50, 51) 는 각각 프리차지신호 (PDL0, PDL1) 가 하이로 되게 한다.
시각 (t20) 에서, 센스증폭기 프리차지회로 (SPD) 는 프리차지신호 (PDL0, PDL1) 의 하이레벨에 기인하여 전원선 (SAP, SAN) 을 프리차지하기 시작한다. 마찬가지로, 프리차지회로 (SW1내지 SWn) 는 거기 접속된 비트선 쌍 (BL1내지 BLn) 을 각각 충전하기 시작한다. 또한, 프리차지회로 (SWB1내지 SWBn) 는 거기 접속된 비트선 쌍 (BLB1내지 BLBn) 을 각각 충전하기 시작한다.
시각 (t22) 에서, 센스증폭기 프리차지회로 (SPP) 는 전원선 (SAP, SAN) 을 전압 (HFVC) (프리차지전압 Vcc/2) 으로 프리차지한 후 프리차징을 종료한다. 대조적으로, 종래의 센스증폭기 프리차지회로는 시각 (t23) 까지 계속 프리차지하여야 한다.
시각 (t24) 에서, 프리차지회로 (SW1내지 SWn) 는 각각 비트선 쌍 (BL1내지 BLn) 의 비트선을 전압 (HFVC) 으로 프리차지하여 이들을 이퀄라이징한다. 프리차지회로 (SWB1내지 SWBn) 는 각각 비트선 쌍 (BLB1내지 BLBn) 의 비트선을 전압 (HFVC) 으로 프리차지하여 이들을 이퀄라이징한다. 이것이 프리차징 동작의 종료이다. 대조적으로, 종래의 센스증폭기 프리차지회로는 시각 (t25) 까지 계속 프리차지하여야 한다.
이 실시예에서, 센스증폭기 프리차지회로 (SPD) 는 p채널 MOS 트랜지스터를 포함하는 종래의 AND 게이트 (M1) 를 p채널 MOS 트랜지스터보다 전하 마이그레이션이 더 신속한 n채널 MOS 트랜지스터 (MN30, MN31, MN32, MN33) 로 대체한다. 또한, 프리차지 구동신호 (PDLD0, PDLD1) 는 Vcc + Vt1보다 더 큰 승압전압 (VBOOT) 과 동일한 하이레벨을 갖는다.
상기 구성을 이용하여, 이 실시예는 프리차지신호 (PDL0, PDL1) 가 신속히 하이로 가게 하여 MOS 트랜지스터 (MN30내지 MN33) 가 ON 상태로 신속히 전이할 수 있게 한다. 또한, MOS 트랜지스터 (MN30내지 MN33) 는 p채널 트랜지스터보다 더 넓은 채널폭을 가질 수 있어서 그 컨덕턴스가 증가하게 할 수 있다. 시각 (t22) 에서 시작하는 센스증폭기 프리차징시간은, 종래의 반도체 메모리에 비해, 교차영역의 면적을 전혀 증가시키지 않고도 감소될 수 있다. 즉, 이 실시예는 반도체 메모리의 칩면적을 증가시키지 않고 신속한 액세스를 촉진한다.
프리차지 구동회로 (50(51)) 에서, MOS 트랜지스터 (NM2) 에는 MOS 트랜지스터 (NM1) 보다 더 넓은 채널폭이 제공될 수 있다. 이러한 구성에서, 비트선의 프리차징 종료시에 MOS 트랜지스터 (NM1, NM2) 사이에서 관통전류가 흐르게 되더라도, 트랜지스터 (MN2) 는 트랜지스터 (MN1) 의 전류가 충분히 접지에 흐르게 할 수 있다. 이는 프리차지신호가 하이레벨에서 로우레벨로 신속히 변하게 한다.
또한, 이 실시예에서, 프리차지신호 (PDL0, PDL1) 의 하이레벨 전압은 전압 (Vcc) 보다 더 크게 될 수 있다. 이것은, 센스증폭기 프리차지회로 (SPD) 를 구성하는 MOS 트랜지스터 (MN20, MN21, MN30, MN31, MN32, MN33) 의 ON 상태 컨덕턴스와 프리차지회로 (SW1내지 SWn) 를 구성하는 MOS 트랜지스터 (NM3내지 NM5) 의 ON 상태 컨덕턴스를 성공적으로 향상시킨다. 이 경우, 전압 (Vcc) (센스증폭기 (SA1내지 SAn) 가 형성된 n웰의 전위) 보다 더 큰 승압전압 (Vcc2) 은 프리차지 구동회로 (50, 51) 의 각각에 포함된 MOS 트랜지스터 (NM1) 의 드레인에 인가된다. 승압전압 (Vcc2) 은 MOS 트랜지스터 (MN20, MN21, MN30, MN31, MN32, MN33, NM3, NM4, NM5) 를 구동한다. 이 때, 프리차지 구동신호 (PDLD0, PDLD1) 는 Vcc2+ Vt1보다 더 큰 전압을 가지는 것이 바람직하다.
상기 구성에서, 승압회로 (도시되지 않음) 는 전압 (Vcc2+ Vt1) 보다 더 큰 승압전압 (VBOOT) 을 전압컨버터 (3) 에 인가한다. 승압전압 (Vcc2) 은 승압전압 (VBOOT) 을 발생하는 전원과는 다른 전원에 의해 발생된다. 이러한 구성은, 전압 (Vcc2) 을 MOS 트랜지스터 (MN20, MN21, MN30, MN31, MN32, MN33, NM3, NM4, NM5) 에 효율적으로 인가하는 데 성공적이다. 따라서, MOS 트랜지스터 (MN20, MN21, MN30, MN31, MN32, MN33, NM3, NM4, NM5) 의 ON 상태 컨덕턴스를 향상시킬 수 있다.
따라서, 센스증폭기 프리차지회로 (SPD) 는 종래의 센스증폭기보다 더 많은 충전전류가 전원선 (SAP, SAN) 에 흐르게 하여, 전원선 (SAP, SAN) 에 할당된 충전시간을 절감할 수 있다. 또한, MOS 트랜지스터 (MN20, MN21) 의 컨덕턴스가 감소하므로, 이퀄라이징의 결과로 센스증폭기 프리차지회로 (SPD) 는 전원선 (SAP, SAN) 의 전압이 서로 더 근접하게 한다. 프리차지 구동회로 (50, 51) 의 각각에 포함된 MOS 트랜지스터 (NM1) 은 p채널 MOS 트랜지스터가 아니므로, 전압 (Vcc) (센스증폭기 (SA1내지 SAn) 가 형성된 n웰의 전위) 보다 더 큰 승압전압이 트랜지스터 (NM1) 의 드레인에 인가될 수 있다는 점은 주목할만하다.
도 5 를 참조하여, 도 10 및 도 11 에 도시된 실시예의 구체적인 동작에 대해 설명한다. 기능이 설명되지 않은 부분은 종래의 회로의 부분 및 센스증폭기 프리차지회로 (SPD) 의 부분과 동일하다.
도 5 는, 메모리셀 (MS1) 로부터 데이터가 어떻게 독출되는지를 예를 들어 보여준다. 이 경우, 제어신호 (RASB) 는 하이레벨에 있으므로, 제어신호 (PDLB0, PDLB1) 는 로우레벨에 있다. 이 상태에서, 전압컨버터 (3) 는 Vcc + Vt1보다 더 큰 프리차지 구동신호 (PDLD0) 를 프리차지 구동회로 (50) 에 전달한다. 따라서, 프리차지 구동회로 (50) 는 Vcc 와 동일한 프리차지신호 (PLD0) 를 센스증폭기 프리차지회로 (SPD) 및 프리차지회로 (SW1내지 SWn) 에 공급한다. 마찬가지로, 전압컨버터 (3') 는 Vcc + Vt1보다 더 큰 프리차지 구동신호 (PDLD1) 를 프리차지 구동회로 (51) 에 전달한다. 따라서, 프리차지 구동회로 (51) 는 Vcc 와 동일한 프리차지신호 (PLD1) 를 센스증폭기 프리차지회로 (SPD), I/O 선 프리차지회로 (IP), 및 프리차지회로 (SWB1내지 SWBn) 에 공급한다.
따라서, 각 I/O 선 증폭기 프리차지회로 (SPD) 는 I/O 선 (IOT, ION) 을 프리차지한다. 동시에, 프리차지회로 (SW1내지 SWn) 는 연관된 비트선 쌍 (BL1내지 BLn) 의 비트선을 프리차지한다. 또한, 프리차지회로 (SWB1내지 SWBn) 는 연관된 비트선 쌍 (BLB1내지 BLBn) 의 비트선을 프리차지한다.
메모리셀 (MS1) 을 지정하는 소정의 RAS 어드레스가 시각 (t1) 에 입력될 때, 행어드레스 디코더 (도시되지 않음) 는 내부 어드레스신호 (ADR) 를 출력한다. 동시에, 외부로부터 입력된 제어신호 (RASB) 는 로우로 된다. 시각 (t2) 에서, 제어신호 (RASB) 에 응답하여, 센스증폭기 선택기 (1) 는 하이레벨 제어신호 (PDLB0, PDLB1) 를 각각 어드레스 디코더에 대응하는 센스증폭기 행에 할당된 프리차지 구동회로 (50, 51) 에 전달한다. 그 결과, 프리차지신호 (PDL0, PDL1) 는 로우로 가기 시작한다. 이것은, I/O 선 (IOT, ION) 및 비트선 쌍 (BL1내지 BLn) 의 비트선을 프리차지하는 동작의 종료이다. 동시에, 승압전압 (VBOOT) 을 전압컨버터 (3) 에 공급하는 것이 종료한다.
결과적으로, I/O 선 (IOT, ION) 사이에 개재한 MOS 트랜지스터 (MN40, MN41) 가 턴오프되어, I/O 선 프리차지회로 (IP) 가 I/O 선 (IOT, ION) 을 이퀄라이징하는 것을 멈추게 한다.
마찬가지로, 비트선 쌍 (BL1내지 BLn) 의 상보 비트선을 이퀄라이징하는 프리차지회로 (SW1내지 SWn) 에 포함된 MOS 트랜지스터가 턴오프된다. 예를 들면, 비트선 쌍 (BL1) 의 비트선 (BLT1, BLN1) 을 이퀄라이징하는 MOS 트랜지스터 (NM3) 는 턴오프된다. 또한, 프리차지전류를 공급하는 MOS 트랜지스터 (NM4, NM5) 가 턴오프된다. 따라서, 비트선 쌍 (BL1, BLn) 의 비트선은 개방, 즉, 회로의 어느 부분에도 전기적으로 접속되지 않게 된다.
이 때, 비트선 쌍 (BL1내지 BLn) 의 비트선은, 예컨대, 전압 (HFVC) (Vcc/2) 으로 충전된다.
시각 (t4) 에서, I/O 선 프리차지회로 (IP) 는 충전신호 (PDL0, PDL1) 가 시각 (t2) 에서 로우로 되었기 때문에 I/O 선 (IOT, ION) 을 프리차지하는 것을 멈춘다. I/O 선 (IOT, ION) 은 회로의 어느 부분에도 전기적으로 접속되지 않고 개방 (고임피던스 상태) 된다. 이때, I/O 선 (IOT, ION) 은, 예컨대, 프리차지전압 (HFVC) (Vcc/2) 으로 충전된다. 시각 (t5) 에서, 제어신호 (RAE) 가 하이로 된 결과, 도 5 의 서브워드 디코더는 워드선 (SWL0) 이 하이로 되게 하여 활성화시킨다.
시각 (t6) 에서, 메모리셀 (MS1) 의 MOS 트랜지스터 (MN50) 는 워드선 (SWL0) 의 활성화에 기인하여 턴온된다. 그 결과, 커패시터 (C) 에 저장되며 데이터를 나타내는 전하가 비트선 (BLT1) 쪽으로 이동하기 시작한다. 비트선 (BLT1) 상의 전압은 커패시터 (C) 로부터 옮겨진 전하에 대응하는 전압만큼 전압 (HFVC) 으로부터 상승된다. 한편, 비트선 (BLN1) 은, 워드선 (SWL1) 이 로우레벨에 있으므로, 즉, 비트선 (BLN1) 에 접속된 메모리셀 (MS2) 로부터 전하가 옮겨지지 않으므로 동일한 전압에서 유지된다.
더 구체적으로, 하이레벨 데이터가 메모리셀 (MS1) 에 저장된다고 가정한다. 그후, 메모리셀 (MS1) 의 커패시터 (C) 에 저장된 전하는 비트선 (BLT1) 에 공급되고 비트선 (BLT1) 상의 전압을 프리차지전압 (Vcc/2) 보다 더 높이 상승시킨다. 한편, 비트선 또는 더미선 (BLN1) 은 프리차지전압 (Vcc/2) 에서 유지된다.
시각 (t8) 에서, 회로 (도시되지 않음) 는 어드레스신호에 따라 메모리셀 (MS1내지 MSm) 이 접속된 상위 비트선 (BLT1내지 BLTn) 을 선택하기 위하여 제어신호 (TGO) 가 하이로 가게 한다. 이 때, MOS 트랜지스터 (MT, MN) 가 턴온된다. 결과적으로, 비트선 (BLT1, BLN1) 은 센스증폭기 (SAP1) 에 접속된다. 이 동작 단계에서, 센스증폭기 (SAP1내지 SAPn) 는 이미 활성화되었다.
상기 상태에서, MOS 트랜지스터 (MT, MN) 는 턴온된다. 따라서, 비트선 (BLT2내지 BLTn) 과 비트선 (BLN2내지 BLNn) 은 각각 센스증폭기 (SAP2내지 SAPn) 에 접속된다. 결과적으로, 전원선 (SAP, SAN) 상의 전압이 각각 전압 (Vcc) 및 접지전압에 접근함에 따라, 비트선 (BLT1, BLN1) 사이의 전압차는 순차적으로 증폭된다.
센스증폭기 (SAP1) 는 비트선 (BLT1, BLN1) 사이의 증폭된 전압차를 외부로부터 공급된 열 어드레스에 따라 열 스위치 및 데이터 증폭기 (도시되지 않음) 를 통해 하이레벨 데이터의 형태로 출력 구동기 (도시되지 않음) 에 전달한다.
시각 (t9) 에서, 열어드레스 신호의 입력 타이밍을 나타내는 제어신호 (CASB) 는 로우로 된다. 이 경우, 메모리셀 (MS1) 을 지정하는 열 어드레스신호는 열 디코더 (도시되지 않음) 에 입력된다. 다음에, 시각 (t10) 에서, 열 디코더는 제어신호 (CSL1) 가 메모리셀 (MS1) 을 지정하는 열 어드레스신호에 기초하여 하이로 되게 한다. 그 결과, MOS 트랜지스터 (MIT1, MIN1) 는 턴온되고 비트선 (BLT1, BLN1) 상의 전압이 각각 I/O 선 (IOT, ION) 에 출력되게 한다. 하이레벨 데이터가 메모리셀 (MS1) 에 저장된다고 가정하면, 데이터는 열어드레스에 따라 열 스위치 및 데이터 증폭기를 통해 출력 구동기로 출력된다.
시각 (t11) 에서, 제어신호 (CASB) 가 하이로 된다. 그후, 시간 (T12) 에서, 열 디코더는 제어신호 (CSL1) 가 로우로 되게 한다.
다음에, 시각 (t14) 에서, 제어신호 (CSL1) 는 완전히 로우레벨에 도달하고 MOS 트랜지스터 (MIT1, MIN1) 를 턴오프한다. 결과적으로, 비트선 (BLT1, BLN1) 은 I/O 선 (IOT, ION) 과 접속이 끊어진다. 그후, 제어신호 (PI) 는 하이로 된다. 결과적으로, MOS 트랜지스터 (MN46) 는 턴온되고 I/O 선 (IOT, ION) 을 단락 또는 이퀄라이징한다. 열 어드레스만이, 예컨대, 메모리셀 (MS1, MS3,..., MSm-1, MSm) 로부터 이 순서대로 데이터를 판독하도록 고정된 행 어드레스와 함께 변하고, 쿼지(quasi)-프리차징이 I/O 선 (IOT, ION) 에 대해 실행된다고 가정한다. 그때, 제어신호 (PI) 는 하이레벨에서 입력된다.
시각 (t16) 에서, I/O 선 (IOT, ION) 은 상기 이퀄라이징의 결과로서 전압 (Vcc/2) 에서 실질적으로 평형을 이룬다. 이것은 프리차지된 상태와 동일하다. 시각 (t17) 에서, 제어회로 (PIO) 는 로우로 되고 I/O 선 (IOT, ION) 을 개방시킨다 (Hi-Z : 고임피던스 상태).
시각 (t19) 에서, 센스증폭기 선택기 (1) 는 시각 (t12) 에서 설정된 로우레벨 때문에 제어신호 (RASB) 에 따라 프리차지 제어신호 (PDLB0, PDLB1) 가 로우로 되게 한다. 이에 응하여, 전압컨버터 (3) 는 프리차지 구동신호 (PDLD0) 를 로우레벨로부터 상승시킨다. 마찬가지로, 전압컨버터 (3') 는 프리차지 구동신호 (PDLD1) 를 로우레벨로부터 상승시킨다. 프리차지회로 (50, 51) 는 각각 프리차지신호 (PDL0, PDL1) 를 하이로 되게 한다.
시각 (t21) 에서, I/O 선 프리차지회로 (IP) 는 I/O 선 (IOT, ION) 을 프리차지하기 시작한다. I/O 선 프리차지회로 (IP) 는 I/O 선 (IOT, ION) 을 전압 (HFVC) (Vcc/2) 으로 프리차지한 후 프리차징 동작을 종료한다.
이 실시예에서, I/O 선 프리차지회로 (IP) 는 p채널 MOS 트랜지스터를 포함하는 종래의 AND 게이트 (M2) 를 p채널 MOS 트랜지스터보다 전하 마이그레이션이 더 신속한 n채널 MOS 트랜지스터 (MN42내지 MN45) 로 대체한다. 또한, 프리차지 구동신호 (PDLD0, PDLD1) 는 Vcc + Vt1보다 더 큰 승압전압 (VBOOT) 과 동일한 하이레벨을 갖는다.
상기 구성을 이용하여, 이 실시예는 프리차지신호 (PDL0, PDL1) 가 신속히 하이로 가게 하여 MOS 트랜지스터 (MN40내지 MN45) 의 신속한 전이를 촉진한다. 또한, MOS 트랜지스터 (MN40내지 MN45) 는 p채널 트랜지스터보다 더 넓은 채널폭을 가질 수 있고 따라서 그 컨덕턴스가 증가되게 할 수 있다. 시각 (t21) 에서 시작하는 I/O 선 프리차징 시간은, 종래의 반도체 메모리에 비해, 교차영역의 면적을 전혀 증가시키지 않고 감소될 수 있다. 즉, 이 실시예는 반도체 메모리의 칩면적을 증가시키지 않고 신속한 액세스를 촉진한다. 이 경우, p채널 MOS 트랜지스터가 I/O 선 프리차지회로 (SPD) 에 없기 때문에, n웰을 형성할 필요가 없다. 이것은 구동에 적합한 다른 n채널 MOS 트랜지스터가 그 채널폭이 증가되게 하여 센스증폭기 프리차지회로 (SPP) 의 신속한 동작 및 프리차지 구동회로 (50, 51) 의 신속한 동작을 촉진한다. 결과적으로, 짧은 액세스시간을 갖는 반도체 메모리를 얻을 수 있다.
프리차지 구동회로 (50(51)) 에서, MOS 트랜지스터 (NM2) 에는 MOS 트랜지스터 (NM1) 보다 더 넓은 채널폭이 제공될 수 있다. 이러한 구성에서, 비트선의 프리차징의 종료시에 MOS 트랜지스터 (NM1, NM2) 사이에 관통전류가 흐르게 하더라도, 트랜지스터 (MN2) 는 트랜지스터 (MN1) 의 전류가 충분히 접지에 흐르게 할 수 있다. 이것은 재충전 신호가 하이레벨에서 로우레벨로 신속히 변하게 한다.
또한, 이 실시예에서, 프리차지신호 (PDL0, PDL1) 의 하이레벨 전압은 전압 (Vcc) 보다 더 커질 수 있다. 이것은 센스증폭기 프리차지회로 (SPD) 를 구성하는 MOS 트랜지스터 (MN4내지 MN45) 의 ON 상태 컨덕턴스와 프리차지회로 (SW1내지 SWn) 를 구성하는 MOS 트랜지스터 (NM3내지 NM5) 의 ON 상태 컨덕턴스를 성공적으로 향상시킨다. 이 경우, 전압 (Vcc) (센스증폭기 (SA1내지 SAn) 가 형성된 n웰의 전위) 보다 더 큰 승압전압 (Vcc2) 은 프리차지 구동회로 (50, 51) 의 각각에 포함된 MOS 트랜지스터 (NM1) 의 드레인에 인가된다. MOS 트랜지스터 (MN40내지 MN45) 와 MOS 트랜지스터 (NM3내지 NM5) 의 임계전압이 Vt2라고 가정한다. 그때, 프리차지 구동신호 (PDLD0, PDLD1) 는 Vcc2+ Vt1+ Vt2보다 더 큰 전압을 갖는 것이 바람직하다.
상기 구성에서, 승압회로 (도시되지 않음) 는 전압 (Vcc2+ Vt1) 보다 더 큰 승압된 전압 (VBOOT) 을 전압컨버터 (3) 에 인가한다. 다시, 승압된 전압 (Vcc2) 는 승압된 전압 (VBOOT) 을 발생하는 전원과는 다른 전원에 의해 발생된다. 이러한 구성은, MOS 트랜지스터 (MN40내지 MN45) 의 게이트 및 MOS 트랜지스터 (NM3내지 NM5) 의 게이트에 전압 (Vcc2) 을 효율적으로 인가하는 데 성공적이다. 결과적으로, 센스증폭기 프리차지회로 (SPD) 를 구성하는 MOS 트랜지스터 (MN40내지 MN45) 와, 프리차지 구동회로 (SW1내지 SWn) 를 구성하는 MOS 트랜지스터 (NM3내지 NM5) 의 ON 상태 컨덕턴스가 향상될 수 있다.
따라서, I/O 선 프리차지회로 (SPD) 는 종래의 I/O 선 프리차지회로보다 더 많은 충전전류가 I/O 선 (IOT, ION) 에 흐르게 하여, I/O 선 (IOT, ION) 에 할당된 프리차징 시간을 절감한다. 또한, MOS 트랜지스터 (MN40, MN41) 의 컨덕턴스가 감소하기 때문에, 이퀄라이징의 결과로서, I/O 선 프리차지회로 (SPD) 는 I/O 선 (IOT, ION) 의 전압이 서로 더 근접하게 한다. 프리차지 구동회로 (50, 51) 의 각각에 포함된 MOS 트랜지스터 (NM1) 가 p채널 MOS 트랜지스터가 아니므로, 전압 (Vcc) (센스증폭기 (SA1내지 SAn) 가 형성된 n웰의 전위) 보다 더 큰 승압된 전압이 트랜지스터 (NM1) 의 드레인에 인가될 수 있다는 점은 주목할 만하다.
도 15 는 본 발명의 또다른 실시예, 특히, 상승시간만을 지연시키기 위하여 여기 포함된 지연회로를 도시한다. 이전의 실시예에서, 프리차지 구동신호 (PDLD0(PDLD1)) 가 프리차지 구동회로 (50(51)) 의 MOS 트랜지스터 (NM1) 를 턴오프하도록 로우로 된 후에, 프리차지 제어신호 (PDLB0(PDLB1)) 는 프리차지신호 (PDL0(PDL1)) 가 로우로 되게 하기 위하여 로우로 된다. 도 15 에 도시된 지연회로는 프리차지 제어신호 (PDLB0(PDLB1)) 의 전이시간을 하이레벨로 조정하도록 사용된다. 이 목적을 위하여, 도 9 및 도 10 에서, 지연회로는 센스증폭기 선택기 (1) 의 출력단자와 프리차지 구동회로 (50) 에 포함된 MOS 트랜지스터 (NM2) 의 게이트 사이, 및 센스증폭기 선택기 (1) 와 프리차지 구동회로 (51) 에 포함된 MOS 트랜지스터 (NM2) 의 게이트 사이에 접속된다.
도시된 바와 같이, 지연회로는 예컨대 저항 및 커패시터를 포함하는 지연장치 (DL) 를 포함한다. 지연장치 (DL) 에는 프리차지 제어신호 (PDLB0(PDLB1)) 의 상승과 MOS 트랜지스터 (NM1) 의 턴오프 사이의 간격과 동일한 소정의 지연시간이 제공된다. NAND 게이트 (MM1) 는 프리차지 제어신호 (PDLB0(PDLB1)) 와 지연장치 (DL) 로부터 출력된 지연신호와의 NAND 를 생성한다. 인버터 (MM2) 는 NAND 게이트 (MM1) 의 출력을 반전하고 그 신호를 MOS 트랜지스터 (NM2) 에 프리차지 정지신호 (PLB0(PLB1)) 로서 입력한다. 이런 식으로, 지연장치 (DL) 는 소정의 지연시간만큼 로우레벨로부터 하이레벨로의 전이를 지연시키지만, 하이레벨로부터 로우레벨로의 전이시간을 지연시키지는 않는다.
상기 구성을 이용하여, 이 실시예는 MOS 트랜지스터 (NM1) 의 턴오프와 관련하여 프리차지 제어신호 (PDLB0(PDLB1)) 의 전이시간을 하이레벨로 조정할 수 있다. 이것은 프리차지 구동회로 (50, 51) 의 각각에 포함된 MOS 트랜지스터 (NM1, NM2) 사이에 관통전류가 흐르지 못하게 한다. 물론, 이 실시예는 또한 이전의 실시예들과 동일한 장점을 달성한다.
본 발명의 사상과 범위안에서 다양한 수정이 가능함은 당업자에게 분명할 것이다.
본 발명은 센스증폭기 프리차지회로에 할당된 면적을 증가시키지 않고서 전원선과 접지선의 프리차징을 신속히 개시할 수 있는 반도체 메모리를 제공하므로, 집적회로의 칩크기의 증가없이 신속한 액세스를 촉진한다.

Claims (23)

  1. 각각이 특정 메모리셀로 구성된 복수의 메모리셀,
    메모리셀을 선택하는 복수의 워드선,
    반도체메모리 외부로부터 입력된 어드레스신호에 기초하여, 상기 어드레스신호에 의해 지정된 메모리셀이 접속된 상기 복수의 워드선 중의 하나를 활성화하는 워드선 구동회로,
    전압변화의 형태로 상기 메모리셀로부터 데이터를 판독하기 위해 활성화된 워드선에 의해 선택된 메모리셀에 접속된 비트선,
    비트선 쌍을 형성하는 2개의 인접 비트선 사이의 전위차를 증폭하여 상기 2개의 비트선에 각각 대응하는 2개의 데이터전압을 출력하는 센스증폭기,
    상기 센스증폭기가 전위차를 증폭하기 전에, 상기 센스증폭기에 전압을 공급하는 전원선 및 접지선을 소정의 전압으로 충전하는 센스증폭기 프리차지회로, 및
    상기 센스증폭기 프리차지회로에 포함된 제 1 의 n채널 MOS 트랜지스터의 게이트 및 제 2 의 n채널 MOS 트랜지스터의 게이트에 제 3 의 n채널 MOS 트랜지스터로부터 소정의 하이레벨의 제어신호를 공급하는 구동회로를 포함하고,
    상기 제 1 및 제 2 의 n채널 MOS 트랜지스터는 프리차지 전원으로부터 출력된 프리차지전류를 상기 전원선 및 상기 접지선에 각각 공급하는 것을 특징으로 하는 반도체 메모리.
  2. 제 1 항에 있어서,
    상기 제 3 의 n채널 MOS 트랜지스터를 턴온하기 위해 상기 제 3 의 n채널 MOS 트랜지스터의 게이트에 입력된 ON 신호는 상기 제 3 의 n채널 MOS 트랜지스터의 제어신호전압과 임계전압의 합보다 더 큰 전압을 갖는 것을 특징으로 하는 반도체 메모리.
  3. 제 2 항에 있어서,
    상기 전원선과 상기 프리차지전원 사이에 상기 제 1 의 n채널 MOS 트랜지스터와 직렬접속된 제 4 의 n채널 MOS 트랜지스터, 및
    상기 접지선과 상기 프리차지전원 사이에 상기 제 2 의 n채널 MOS 트랜지스터와 직렬접속된 제 5 의 n채널 MOS 트랜지스터를 더 포함하고,
    상기 제 1, 제 4, 제 2, 및 제 5 의 n채널 MOS 트랜지스터가 모두 턴온될 때, 상기 전원선과 상기 접지선은 프리차지되는 것을 특징으로 하는 반도체 메모리.
  4. 제 3 항에 있어서,
    상기 전원선과 상기 접지선 상의 전압을 이퀄라이징하기 위해 상기 전원선과 상기 접지선 사이에 직렬접속된 제 6 및 제 7 의 n채널 MOS 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  5. 제 1 항에 있어서,
    상기 전원선과 상기 프리차지전원 사이에 상기 제 1 의 n채널 MOS 트랜지스터와 직렬접속된 제 4 의 n채널 MOS 트랜지스터, 및
    상기 접지선과 상기 프리차지전원 사이에 상기 제 2 의 n채널 MOS 트랜지스터와 직렬접속된 제 5 의 n채널 MOS 트랜지스터를 더 포함하고,
    상기 제 1, 제 4, 제 2, 및 제 5 의 n채널 MOS 트랜지스터가 모두 턴온될 때, 상기 전원선과 상기 접지선은 프리차지되는 것을 특징으로 하는 반도체 메모리.
  6. 제 5 항에 있어서,
    상기 전원선과 상기 접지선 상의 전압을 이퀄라이징하기 위해 상기 전원선과 상기 접지선 사이에 직렬접속된 제 6 및 제 7 의 n채널 MOS 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  7. 제 1 항에 있어서,
    상기 전원선과 상기 접지선 상의 전압을 이퀄라이징하기 위해 상기 전원선과 상기 접지선 사이에 직렬접속된 제 6 및 제 7 의 n채널 MOS 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  8. 각각이 특정 메모리셀로 구성된 복수의 메모리셀,
    메모리셀을 선택하는 복수의 워드선,
    반도체 메모리의 외부로부터 입력된 어드레스신호에 기초하여, 상기 어드레스신호에 의해 지정된 메모리셀이 접속된 상기 복수의 워드선 중의 하나를 활성화하는 워드선 구동회로,
    전압변화의 형태로 상기 메모리셀로부터 데이터를 판독하기 위해 활성화된 워드선에 의해 선택된 메모리셀에 접속된 비트선,
    비트선 쌍을 형성하는 2개의 인접 비트선 사이의 전위차를 증폭하여 상기 2개의 비트선에 각각 대응하는 제 1 데이터전압 및 제 2 데이터전압을 출력하는 센스증폭기,
    상기 센스증폭기로부터 출력된 제 1 데이터전압을 전달하는 제 1 의 I/O 선,
    상기 센스증폭기로부터 출력된 제 2 데이터전압을 전달하는 제 2 의 I/O 선,
    상기 센스증폭기가 제 1 및 제 2 데이터전압을 출력하기 전에, 상기 제 1 및 제 2 의 I/O 선 상의 전위를 소정 전압으로 충전하는 I/O 선 프리차지회로, 및
    상기 I/O 선 프리차지회로에 포함된 제 1 의 n채널 MOS 트랜지스터의 게이트와 제 2 의 n채널 MOS 트랜지스터의 게이트에 제 3 의 n채널 MOS 트랜지스터로부터 소정의 하이레벨 전압의 제어신호를 공급하는 구동회로를 포함하고,
    상기 제 1 및 제 2 의 n채널 MOS 트랜지스터는 프리차지전원으로부터 출력된 프리차지전류를 상기 제 1 및 제 2 의 I/O 선에 각각 공급하는 것을 특징으로 하는 반도체 메모리.
  9. 제 8 항에 있어서,
    상기 제 3 의 n채널 MOS 트랜지스터를 턴온하기 위해 상기 제 3 의 n채널 MOS 트랜지스터의 게이트에 입력된 ON 신호는 상기 제 3 의 n채널 MOS 트랜지스터의 제어신호전압과 임계전압의 합보다 더 큰 전압을 갖는 것을 특징으로 하는 반도체 메모리.
  10. 제 8 항에 있어서,
    상기 제 1 의 I/O 선과 상기 프리차지전원 사이에 상기 제 1 의 n채널 MOS 트랜지스터와 직렬접속된 제 4 의 n채널 MOS 트랜지스터, 및
    상기 제 2 의 I/O 선과 상기 프리차지전원 사이에 상기 제 2 의 n채널 MOS 트랜지스터와 직렬접속된 제 5 의 n채널 MOS 트랜지스터를 더 포함하고,
    상기 제 1, 제 4, 제 2, 및 제 5 의 n채널 MOS 트랜지스터가 모두 턴온될 때, 상기 제 1 및 제 2 의 I/O 선은 프리차지되는 것을 특징으로 하는 반도체 메모리.
  11. 제 8 항에 있어서,
    상기 제 1 및 제 2 의 I/O 선 상의 전압을 이퀄라이징하기 위해 상기 제 1 및 제 2 의 I/O 선 사이에 직렬접속된 제 6 및 제 7 의 n채널 MOS 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  12. 제 8 항에 있어서,
    상기 제 3 의 n채널 MOS 트랜지스터를 턴온하기 위해 내부 논리회로로부터 입력된 충전신호의 하이레벨을 ON 신호로 정의하는 전압을 출력하는 전압컨버터를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  13. 제 8 항에 있어서,
    상기 센스증폭기 및 상기 워드선 구동회로는 상기 센스증폭기, 상기 워드선 구동회로 및 상기 메모리셀이 존재하지 않는 교차영역에서 서로 교차하고, 상기 제 1, 제 2, 제 3, 제 4, 제 5, 제 6, 및 제 7 의 n채널 MOS 트랜지스터는 상기 교차영역에 형성되는 것을 특징으로 하는 반도체 메모리.
  14. 각각이 특정 메모리셀로 구성된 복수의 메모리셀 영역,
    메모리셀을 선택하는 복수의 워드선,
    반도체 메모리의 외부로부터 입력된 어드레스신호에 기초하여, 상기 어드레스신호에 의해 지정된 메모리셀이 접속된 상기 복수의 워드선 중의 하나를 활성화하는 워드선 구동회로,
    전압변화의 형태로 상기 메모리셀로부터 데이터를 판독하기 위해 활성화된 워드선에 의해 선택된 메모리셀에 접속된 비트선,
    비트선 쌍을 형성하는 2개의 인접 비트선 사이의 전위차를 증폭하여 상기 2개의 비트선에 각각 대응하는 제 1 데이터전압 및 제 2 데이터전압을 출력하는 센스증폭기,
    상기 센스증폭기로부터 출력된 제 1 데이터전압을 전달하는 제 1 의 I/O 선,
    상기 센스증폭기로부터 출력된 제 2 데이터전압을 전달하는 제 2 의 I/O 선,
    상기 센스증폭기가 전위차를 증폭하기 전에, 상기 센스증폭기에 전압을 공급하는 전원선 및 접지선을 소정 전압으로 충전하는 센스증폭기 프리차지회로,
    상기 센스증폭기가 제 1 및 제 2 데이터전압을 증폭하기 전에, 상기 제 1 및 제 2 의 I/O 선 상의 전위를 소정 전압으로 충전하는 I/O 선 프리차지회로, 및
    상기 센스증폭기 프리차지회로에 포함된 제 1 의 n채널 MOS 트랜지스터의 게이트와 제 2 의 n채널 MOS 트랜지스터의 게이트, 및 상기 I/O 선 프리차지회로에 포함된 제 3 의 n채널 MOS 트랜지스터의 게이트와 제 4 의 n채널 MOS 트랜지스터의 게이트에 제 5 의 n채널 MOS 트랜지스터로부터 소정의 하이레벨 전압의 제어신호를 공급하는 구동회로를 포함하고,
    상기 제 1 및 제 2 의 n채널 MOS 트랜지스터는 프리차지전원으로부터 출력된 프리차지전류를 상기 전원선 및 상기 접지선에 각각 공급하고, 상기 제 3 및 제 4 의 n채널 MOS 트랜지스터는 상기 프리차지전류를 상기 제 1 및 제 2 의 I/O 선에 각각 공급하는 것을 특징으로 하는 반도체 메모리.
  15. 제 14 항에 있어서,
    상기 제 1, 제 2, 제 3, 및 제 4 MOS 의 n채널 트랜지스터를 턴온하기 위하여 상기 제 5 의 n채널 MOS 트랜지스터의 게이트에 입력된 ON 신호는 상기 제 5 의 n채널 MOS 트랜지스터의 제어신호전압과 임계전압의 합보다 더 큰 전압을 갖는 것을 특징으로 하는 반도체 메모리.
  16. 제 15 항에 있어서,
    상기 전원선과 상기 프리차지전원 사이에 상기 제 1 의 n채널 MOS 트랜지스터와 직렬접속된 제 6 의 n채널 MOS 트랜지스터,
    상기 접지선과 상기 프리차지전원 사이에 상기 제 2 의 n채널 MOS 트랜지스터와 직렬접속된 제 7 의 n채널 MOS 트랜지스터,
    상기 제 1 의 I/O 선과 상기 프리차지전원 사이에 상기 제 3 의 n채널 MOS 트랜지스터와 직렬접속된 제 8 의 n채널 MOS 트랜지스터, 및
    상기 제 2 의 I/O 선과 상기 프리차지전원 사이에 상기 제 4 의 n채널 MOS 트랜지스터와 직렬접속된 제 9 의 n채널 MOS 트랜지스터를 더 포함하고,
    상기 제 1, 제 6, 제 2, 및 제 7 의 n채널 MOS 트랜지스터가 모두 턴온될 때, 상기 전원선과 상기 접지선은 프리차지되고, 상기 제 3, 제 8, 제 4, 및 제 9 의 n채널 MOS 트랜지스터가 모두 턴온될 때,상기 제 1 및 제 2 의 I/O 선은 프리차지되는 것을 특징으로 하는 반도체 메모리.
  17. 제 16 항에 있어서,
    상기 전원선과 상기 접지선 상의 전압을 이퀄라이징하기 위해 상기 전원선과 상기 접지선 사이에 직렬접속된 제 10 및 제 11 의 n채널 MOS 트랜지스터, 및
    상기 제 1 및 제 2 I/O 선 상의 전압을 이퀄라이징하기 위해 상기 제 1 및 제 2 의 I/O 선 사이에 직렬접속된 제 12 및 제 13 의 n채널 MOS 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  18. 제 17 항에 있어서,
    상기 제 5 의 n채널 MOS 트랜지스터를 턴온하기 위해 내부 논리회로로부터 입력된 충전신호의 하이레벨을 ON 신호로 정의하는 전압을 출력하는 전압컨버터를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  19. 제 18 항에 있어서,
    상기 센스증폭기 및 상기 워드선 구동회로는 상기 센스증폭기, 상기 워드선 구동회로, 및 상기 메모리셀이 존재하지 않는 교차영역에서 서로 교차하고, 상기 제 1, 제 2, 제 3, 제 4, 제 5, 제 6, 제 7, 제 8, 제 9, 제 10, 제 11, 제 12, 및 제 13 의 n채널 MOS 트랜지스터는 상기 교차영역에 형성되는 것을 특징으로 하는 반도체 메모리.
  20. 제 14 항에 있어서,
    상기 전원선과 상기 프리차지전원 사이에 상기 제 1 의 n채널 MOS 트랜지스터와 직렬접속된 제 6 의 n채널 MOS 트랜지스터,
    상기 접지선과 상기 프리차자전원 사이에 상기 제 2 의 n채널 MOS 트랜지스터와 직렬접속된 제 7 의 n채널 MOS 트랜지스터,
    상기 제 1 의 I/O 선과 상기 프리차지전원 사이에 상기 제 3 의 n채널 MOS 트랜지스터와 직렬접속된 제 8 의 n채널 MOS 트랜지스터, 및
    상기 제 2 의 I/O 선과 상기 프리차지전원 사이에 상기 제 4 의 n채널 MOS 트랜지스터와 직렬접속된 제 9 의 n채널 MOS 트랜지스터를 더 포함하고,
    상기 제 1, 제 6, 제 2, 및 제 7 의 n채널 MOS 트랜지스터가 모두 턴온될 때, 상기 전원선 및 상기 접지선은 프리차지되고, 상기 제 3, 제 8, 제 4, 및 제 9 의 n채널 MOS 트랜지스터가 모두 턴온될 때, 상기 제 1 및 제 2 의 I/O 선은 프리차지되는 것을 특징으로 하는 반도체 메모리.
  21. 제 20 항에 있어서,
    상기 전원선과 상기 접지선 상의 전압을 이퀄라이징하기 위해 상기 전원선과 상기 접지선 사이에 직렬접속된 제 10 및 제 11 의 n채널 MOS 트랜지스터, 및
    상기 제 1 및 제 2 의 I/O 선 상의 전압을 이퀄라이징하기 위해 상기 제 1 및 제 2 의 I/O 선 사이에 직렬접속된 제 12 및 제 13 의 n채널 MOS 트랜지스터를 더 포함하는 것을 특징으로 한 반도체 메모리.
  22. 제 21 항에 있어서,
    상기 센스증폭기 및 상기 워드선 구동회로는 상기 센스증폭기, 상기 워드선 구동회로, 및 상기 메모리셀이 존재하지 않는 교차영역에서 서로 교차하고, 상기 제 1, 제 2, 제 3, 제 4, 제 5, 제 6, 제 7, 제 8, 제 9, 제 10, 제 11, 제 12, 및 제 13 의 n채널 MOS 트랜지스터는 상기 교차영역에 형성되는 것을 특징으로 하는 반도체 메모리.
  23. 제 14 항에 있어서,
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