JP2001014851A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
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-
- G—PHYSICS
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Abstract
(57)【要約】
【課題】 チップサイズを増加させず、プリチャージの
時間を短縮させ、メモリのアクセスタイムを高速化する
ことが可能な半導体記憶装置を提供する。 【解決手段】 センスアンププリチャージ回路SPDは、n
チャネル型のMOSトランジスタMN20，MOSトランジスタMN
21，MOSトランジスタMN30，MOSトランジスタMN31，MOS
トランジスタMN32，及びMOSトランジスタMN33で構成さ
れており、各々クロス領域に形成されている。MOSトラ
ンジスタMN20のドレインと電源線SAPとが接続されてお
り、MOSトランジスタMN20のソースとMOSトランジスタMN
21のドレインとが接続されている。また、MOSトランジ
スタMN21のソースが電源線SAN(接地線)と接続されてい
る。これにより、プリチャージ信号PDL0とプリチャージ
信号PDL1とが双方ともに「H」レベルのとき、MOSトラン
ジスタMN20とMOSトランジスタMN21とがオン状態とな
り、電源線SAPと電源線SANとの電圧が同一とされる。
時間を短縮させ、メモリのアクセスタイムを高速化する
ことが可能な半導体記憶装置を提供する。 【解決手段】 センスアンププリチャージ回路SPDは、n
チャネル型のMOSトランジスタMN20，MOSトランジスタMN
21，MOSトランジスタMN30，MOSトランジスタMN31，MOS
トランジスタMN32，及びMOSトランジスタMN33で構成さ
れており、各々クロス領域に形成されている。MOSトラ
ンジスタMN20のドレインと電源線SAPとが接続されてお
り、MOSトランジスタMN20のソースとMOSトランジスタMN
21のドレインとが接続されている。また、MOSトランジ
スタMN21のソースが電源線SAN(接地線)と接続されてい
る。これにより、プリチャージ信号PDL0とプリチャージ
信号PDL1とが双方ともに「H」レベルのとき、MOSトラン
ジスタMN20とMOSトランジスタMN21とがオン状態とな
り、電源線SAPと電源線SANとの電圧が同一とされる。
Description
【０００１】
【発明の属する技術分野】この発明は、データの読み出
し／書き込みを高速に行うため、プリチャージ回路にお
けるセンスアンプ及びＩ／Ｏ線（センスアンプの差動増
幅後の信号の出力信号線）へのプリチャージ速度を向上
させる半導体記憶装置に係わるものである。
し／書き込みを高速に行うため、プリチャージ回路にお
けるセンスアンプ及びＩ／Ｏ線（センスアンプの差動増
幅後の信号の出力信号線）へのプリチャージ速度を向上
させる半導体記憶装置に係わるものである。
【０００２】
【従来の技術】ＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）などの半導体記憶装置において、デー
タの読み出し／書き込みを行う前のタイミングに、セン
スアンプ及びＩ／Ｏ線に対する接続されたビット線対に
対するプリチャージ動作が行われている。このプリチャ
ージの動作を早くすることにより、メモリセルに対する
データの読み出し／書き込み処理が高速に行える。
クセス・メモリ）などの半導体記憶装置において、デー
タの読み出し／書き込みを行う前のタイミングに、セン
スアンプ及びＩ／Ｏ線に対する接続されたビット線対に
対するプリチャージ動作が行われている。このプリチャ
ージの動作を早くすることにより、メモリセルに対する
データの読み出し／書き込み処理が高速に行える。
【０００３】図８，図９及び図１０に従来のＤＲＡＭに
おける、シェアード型センスアンプ構成のセンスアンプ
及び周辺回路の要部の回路の一例を示す。図８は、セン
スアンプＳＡＰ1〜センスアンプ回路ＳＡＰnの電源線Ｓ
ＡＰ及び電源線ＳＡＮのプリチャージを行うセンスアン
ププリチャージ回路の構成を示した概念図である。図９
は、プリチャージドライブ回路１００0及びプリチャー
ジドライブ回路１００1周辺の回路を示した概念図であ
る。
おける、シェアード型センスアンプ構成のセンスアンプ
及び周辺回路の要部の回路の一例を示す。図８は、セン
スアンプＳＡＰ1〜センスアンプ回路ＳＡＰnの電源線Ｓ
ＡＰ及び電源線ＳＡＮのプリチャージを行うセンスアン
ププリチャージ回路の構成を示した概念図である。図９
は、プリチャージドライブ回路１００0及びプリチャー
ジドライブ回路１００1周辺の回路を示した概念図であ
る。
【０００４】図８及び図９において、センスアンプＳＡ
Ｐ1〜センスアンプＳＡＰnは、各々ｐチャネル型ＭＯＳ
トランジスタ及びｎチャネル型ＭＯＳトランジスタから
構成されたフリップフロップ型であり、入力されるビッ
ト線対のビット線間の電位差を増幅する。ここで、セン
スアンプＳＡＰ1〜センスアンプＳＡＰnは、上段の２つ
がｐチャネル型ＭＯＳトランジスタであり、下段の２つ
がｎチャネル型ＭＯＳトランジスタである。
Ｐ1〜センスアンプＳＡＰnは、各々ｐチャネル型ＭＯＳ
トランジスタ及びｎチャネル型ＭＯＳトランジスタから
構成されたフリップフロップ型であり、入力されるビッ
ト線対のビット線間の電位差を増幅する。ここで、セン
スアンプＳＡＰ1〜センスアンプＳＡＰnは、上段の２つ
がｐチャネル型ＭＯＳトランジスタであり、下段の２つ
がｎチャネル型ＭＯＳトランジスタである。
【０００５】ビット線ＢＬＴ1〜ビット線ＢＬＴnとビッ
ト線ＢＬＮ1〜ビット線ＢＬＮnの各々のビット線は、そ
れぞれビット線対ＢＬ1〜ビット線対ＢＬnを構成してい
る。同様に、ビット線ＢＬＢＴ1〜ビット線ＢＬＢＴnと
ビット線ＢＬＢＮ1〜ビット線ＢＬＢＮnの各々のビット
線は、それぞれビット線対ＢＬＢ1〜ビット線対ＢＬＢn
を構成している。
ト線ＢＬＮ1〜ビット線ＢＬＮnの各々のビット線は、そ
れぞれビット線対ＢＬ1〜ビット線対ＢＬnを構成してい
る。同様に、ビット線ＢＬＢＴ1〜ビット線ＢＬＢＴnと
ビット線ＢＬＢＮ1〜ビット線ＢＬＢＮnの各々のビット
線は、それぞれビット線対ＢＬＢ1〜ビット線対ＢＬＢn
を構成している。
【０００６】ビット線ＢＬＴ1〜ビット線ＢＬＴnは、各
々ｎチャネル型のＭＯＳトランジスタＭＴを介してセン
スアンプ回路ＳＡＰ1〜センスアンプ回路ＳＡＰnに接続
されている。ビット線ＢＬＮ1〜ビット線ＢＬＮnは、各
々ｎチャネル型のＭＯＳトランジスタＭＮを介してセン
スアンプ回路ＳＡＰ1〜センスアンプ回路ＳＡＰnに接続
されている。制御信号ＴＧ０が「Ｈ」レベルになること
により、ＭＯＳトランジスタＭＴ及びＭＯＳトランジス
タＭＮがオン状態となり、ビット線対ＢＬ1〜ビット線
対ＢＬnは、各々センスアンプ回路ＳＡＰ1〜センスアン
プ回路ＳＡＰnに接続された状態となる。
々ｎチャネル型のＭＯＳトランジスタＭＴを介してセン
スアンプ回路ＳＡＰ1〜センスアンプ回路ＳＡＰnに接続
されている。ビット線ＢＬＮ1〜ビット線ＢＬＮnは、各
々ｎチャネル型のＭＯＳトランジスタＭＮを介してセン
スアンプ回路ＳＡＰ1〜センスアンプ回路ＳＡＰnに接続
されている。制御信号ＴＧ０が「Ｈ」レベルになること
により、ＭＯＳトランジスタＭＴ及びＭＯＳトランジス
タＭＮがオン状態となり、ビット線対ＢＬ1〜ビット線
対ＢＬnは、各々センスアンプ回路ＳＡＰ1〜センスアン
プ回路ＳＡＰnに接続された状態となる。
【０００７】同様に、ビット線ＢＬＢＴ1〜ビット線Ｂ
ＬＢＴnは、各々ｎチャネル型のＭＯＳトランジスタＭ
ＴＢを介してセンスアンプ回路ＳＡＰ1〜センスアンプ
回路ＳＡＰnに接続されている。ビット線ＢＬＢＮ1〜ビ
ット線ＢＬＢＮnは、各々ｎチャネル型のＭＯＳトラン
ジスタＭＮＢを介してセンスアンプ回路ＳＡＰ1〜セン
スアンプ回路ＳＡＰnに接続されている。制御信号ＴＧ
１が「Ｈ」レベルになることにより、ＭＯＳトランジス
タＭＴＢ及びＭＯＳトランジスタＭＮＢがオン状態とな
り、ビット線対ＢＬＢ1〜ビット線対ＢＬＢnは、各々セ
ンスアンプ回路ＳＡＰ1〜センスアンプ回路ＳＡＰnに接
続された状態となる。
ＬＢＴnは、各々ｎチャネル型のＭＯＳトランジスタＭ
ＴＢを介してセンスアンプ回路ＳＡＰ1〜センスアンプ
回路ＳＡＰnに接続されている。ビット線ＢＬＢＮ1〜ビ
ット線ＢＬＢＮnは、各々ｎチャネル型のＭＯＳトラン
ジスタＭＮＢを介してセンスアンプ回路ＳＡＰ1〜セン
スアンプ回路ＳＡＰnに接続されている。制御信号ＴＧ
１が「Ｈ」レベルになることにより、ＭＯＳトランジス
タＭＴＢ及びＭＯＳトランジスタＭＮＢがオン状態とな
り、ビット線対ＢＬＢ1〜ビット線対ＢＬＢnは、各々セ
ンスアンプ回路ＳＡＰ1〜センスアンプ回路ＳＡＰnに接
続された状態となる。
【０００８】センスアンプ選択回路１は、クロス領域Ｃ
Ｒ（図１３参照）に形成され、外部から入力される制御
信号ＲＡＳＢのタイミングにより、内部アドレス信号Ａ
ＤＲの示すメモリセルの接続されたビット線対の接続さ
れたセンスアンプを選択する。また、センスアンプ選択
回路１は、センスアンプが選択されていないとき、プリ
チャージ制御信号ＰＤＬＢ0及びプリチャージ制御信号
ＰＤＬＢ1を「Ｌ」レベルで出力する。このとき、プリ
チャージドライブ回路１００0及びプリチャージドライ
ブ回路１００1は、各々「Ｈ」レベルのプリチャージ信
号ＰＤＬ0及びプリチャージ信号ＰＤＬ1を出力する。プ
リチャージドライブ回路１００0（プリチャージドライ
ブ回路１００1）は、ｐチャネル型のＭＯＳトランジス
タＰＰ及びｎチャネル型のＭＯＳトランジスタＮＮで構
成されている。
Ｒ（図１３参照）に形成され、外部から入力される制御
信号ＲＡＳＢのタイミングにより、内部アドレス信号Ａ
ＤＲの示すメモリセルの接続されたビット線対の接続さ
れたセンスアンプを選択する。また、センスアンプ選択
回路１は、センスアンプが選択されていないとき、プリ
チャージ制御信号ＰＤＬＢ0及びプリチャージ制御信号
ＰＤＬＢ1を「Ｌ」レベルで出力する。このとき、プリ
チャージドライブ回路１００0及びプリチャージドライ
ブ回路１００1は、各々「Ｈ」レベルのプリチャージ信
号ＰＤＬ0及びプリチャージ信号ＰＤＬ1を出力する。プ
リチャージドライブ回路１００0（プリチャージドライ
ブ回路１００1）は、ｐチャネル型のＭＯＳトランジス
タＰＰ及びｎチャネル型のＭＯＳトランジスタＮＮで構
成されている。
【０００９】プリチャージ回路ＳＷ1〜プリチャージ回
路ＳＷnは、ｎチャネル型のＭＯＳトランジスタで構成
されており、制御信号線ＰＤＬ０により、各々ビット線
対ＢＬ1〜ビット線対ＢＬnを構成するビット線のプリチ
ャージを行い、ビット線対毎のビット線のイコライズを
行う。同様に、プリチャージ回路ＳＷＢ1〜プリチャー
ジ回路ＳＷＢnは、ｎチャネル型のＭＯＳトランジスタ
で構成されており、制御信号線ＰＤＬ１により、イコラ
イズを行いながら、各々ビット線対ＢＬＢ1〜ビット線
対ＢＬＢnを構成するビット線の電圧を、電圧ＨＦＶＣ
（例えば、(1/2)ＶCC）とするプリチャージを行う。
路ＳＷnは、ｎチャネル型のＭＯＳトランジスタで構成
されており、制御信号線ＰＤＬ０により、各々ビット線
対ＢＬ1〜ビット線対ＢＬnを構成するビット線のプリチ
ャージを行い、ビット線対毎のビット線のイコライズを
行う。同様に、プリチャージ回路ＳＷＢ1〜プリチャー
ジ回路ＳＷＢnは、ｎチャネル型のＭＯＳトランジスタ
で構成されており、制御信号線ＰＤＬ１により、イコラ
イズを行いながら、各々ビット線対ＢＬＢ1〜ビット線
対ＢＬＢnを構成するビット線の電圧を、電圧ＨＦＶＣ
（例えば、(1/2)ＶCC）とするプリチャージを行う。
【００１０】センスアンププリチャージ回路ＳＰＰは、
センスアンプ回路ＳＡＰ1〜センスアンプ回路ＳＡＰnに
電源を供給する電源信号ＳＡＰ及び電源信号ＳＡＮの各
々の信号線の電圧を、電圧ＨＦＶＣ（例えば、(1/2)ＶC
C）とするプリチャージを行う。センスアンププリチャ
ージ回路ＳＰＰは、アンド回路Ｍ1，ｎチャネル型のＭ
ＯＳトランジスタＮＭ6，ｎチャネル型のＭＯＳトラン
ジスタＮＭ7及びｎチャネル型のＭＯＳトランジスタＮ
Ｍ8で構成されている。
センスアンプ回路ＳＡＰ1〜センスアンプ回路ＳＡＰnに
電源を供給する電源信号ＳＡＰ及び電源信号ＳＡＮの各
々の信号線の電圧を、電圧ＨＦＶＣ（例えば、(1/2)ＶC
C）とするプリチャージを行う。センスアンププリチャ
ージ回路ＳＰＰは、アンド回路Ｍ1，ｎチャネル型のＭ
ＯＳトランジスタＮＭ6，ｎチャネル型のＭＯＳトラン
ジスタＮＭ7及びｎチャネル型のＭＯＳトランジスタＮ
Ｍ8で構成されている。
【００１１】アンド回路Ｍ1の出力が「Ｈ」であると
き、ＭＯＳトランジスタＭＮ6及びＭＯＳトランジスタ
ＭＮ7がオン状態となり、それぞれ電源信号ＳＡＰ及び
電源信号ＳＡＮの信号線に電圧ＨＦＶＣを供給し、プリ
チャージを行う。また、同時にＭＯＳトランジスタＭＮ
８がオン状態となり、電源信号ＳＡＰ及び電源信号ＳＡ
Ｎの信号線の電圧を同一状態（電圧ＨＦＶＣ）となるよ
うにイコライズが行われる。
き、ＭＯＳトランジスタＭＮ6及びＭＯＳトランジスタ
ＭＮ7がオン状態となり、それぞれ電源信号ＳＡＰ及び
電源信号ＳＡＮの信号線に電圧ＨＦＶＣを供給し、プリ
チャージを行う。また、同時にＭＯＳトランジスタＭＮ
８がオン状態となり、電源信号ＳＡＰ及び電源信号ＳＡ
Ｎの信号線の電圧を同一状態（電圧ＨＦＶＣ）となるよ
うにイコライズが行われる。
【００１２】ビット線対ＢＬ1〜ビット線対ＢＬnの各ビ
ット線（ＢＬＴ1〜ＢＬＴn，ＢＬＮ1〜ＢＬＮn）には、
例えば、それぞれメモリセルＭＳ1〜メモリセルＭＳm
（mは自然数、２×n＝m）が接続されている。図示しな
いが、メモリセルＭＳ1〜メモリセルＭＳm以外に、各ビ
ット線（ＢＬＴ1〜ＢＬＴn，ＢＬＮ1〜ＢＬＮn）には、
複数のメモリセルが接続されている。
ット線（ＢＬＴ1〜ＢＬＴn，ＢＬＮ1〜ＢＬＮn）には、
例えば、それぞれメモリセルＭＳ1〜メモリセルＭＳm
（mは自然数、２×n＝m）が接続されている。図示しな
いが、メモリセルＭＳ1〜メモリセルＭＳm以外に、各ビ
ット線（ＢＬＴ1〜ＢＬＴn，ＢＬＮ1〜ＢＬＮn）には、
複数のメモリセルが接続されている。
【００１３】同様に、ビット線対ＢＬＢ1〜ビット線対
ＢＬＢnの各ビット線（ＢＬＢＴ1〜ＢＬＢＴn，ＢＬＢ
Ｎ1〜ＢＬＢＮn）にも、図示しないが各々メモリセルが
接続されている。メモリセルＭＳ1〜メモリセルＭＳm
は、コンデンサＣとｎチャネル型ＭＯＳトランジスタＮ
Ｍ50とで構成されており、コンデンサＣに電荷としてデ
ータを蓄える。
ＢＬＢnの各ビット線（ＢＬＢＴ1〜ＢＬＢＴn，ＢＬＢ
Ｎ1〜ＢＬＢＮn）にも、図示しないが各々メモリセルが
接続されている。メモリセルＭＳ1〜メモリセルＭＳm
は、コンデンサＣとｎチャネル型ＭＯＳトランジスタＮ
Ｍ50とで構成されており、コンデンサＣに電荷としてデ
ータを蓄える。
【００１４】また、図１０は、Ｉ／Ｏ線ＩＯＴ及びＩ／
Ｏ線ＩＯＮのプリチャージを行うＩ／Ｏ線プリチャージ
回路の構成を示した概念図である。図８及び図９と同様
な構成については、同一の符号を付して説明を省略す
る。すなわち、図１０の回路には、図８の回路と同様に
図９からプリチャージ駆動信号ＰＤＬ０及びプリチャー
ジ駆動信号ＰＤＬ１が入力される。
Ｏ線ＩＯＮのプリチャージを行うＩ／Ｏ線プリチャージ
回路の構成を示した概念図である。図８及び図９と同様
な構成については、同一の符号を付して説明を省略す
る。すなわち、図１０の回路には、図８の回路と同様に
図９からプリチャージ駆動信号ＰＤＬ０及びプリチャー
ジ駆動信号ＰＤＬ１が入力される。
【００１５】Ｉ／Ｏ線プリチャージ回路ＩＰＰは、Ｉ／
Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯＮの電圧を、電圧ＨＦＶＣ
（例えば、Ｖcc／２）とするプリチャージを行う。Ｉ／
Ｏ線プリチャージ回路ＩＰＰは、アンド回路Ｍ，ｎチャ
ネル型のＭＯＳトランジスタＮＭ20，ｎチャネル型のＭ
ＯＳトランジスタＮＭ21及びｎチャネル型のＭＯＳトラ
ンジスタＮＭ22で構成されている。
Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯＮの電圧を、電圧ＨＦＶＣ
（例えば、Ｖcc／２）とするプリチャージを行う。Ｉ／
Ｏ線プリチャージ回路ＩＰＰは、アンド回路Ｍ，ｎチャ
ネル型のＭＯＳトランジスタＮＭ20，ｎチャネル型のＭ
ＯＳトランジスタＮＭ21及びｎチャネル型のＭＯＳトラ
ンジスタＮＭ22で構成されている。
【００１６】アンド回路Ｍ2の出力が「Ｈ」であると
き、ＭＯＳトランジスタＭＮ20及びＭＯＳトランジスタ
ＭＮ21がオン状態となり、それぞれＩ／Ｏ線ＩＯＴ及び
Ｉ／Ｏ線ＩＯＮに電圧ＨＦＶＣを供給し、プリチャージ
を行う。また、同時にＭＯＳトランジスタＭＮ22がオン
状態となり、Ｉ／Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯＮの電圧
を同一状態（電圧ＨＦＶＣ）となるようにイコライズが
行われる。さらに、ｎチャネル型のＭＯＳトランジスタ
ＭＮ23は、Ｉ／Ｏ線ＩＯＴとＩ／Ｏ線ＩＯＮとの間に介
挿され、制御信号ＰＩによりオン／オフ制御され、制御
信号ＰＩが「Ｈ」レベルのとき、Ｉ／Ｏ線ＩＯＴとＩ／
Ｏ線ＩＯＮとのイコライズを行う。この制御信号ＰＩ
は、図示しない回路においてカラムアドレスに基づき生
成される。
き、ＭＯＳトランジスタＭＮ20及びＭＯＳトランジスタ
ＭＮ21がオン状態となり、それぞれＩ／Ｏ線ＩＯＴ及び
Ｉ／Ｏ線ＩＯＮに電圧ＨＦＶＣを供給し、プリチャージ
を行う。また、同時にＭＯＳトランジスタＭＮ22がオン
状態となり、Ｉ／Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯＮの電圧
を同一状態（電圧ＨＦＶＣ）となるようにイコライズが
行われる。さらに、ｎチャネル型のＭＯＳトランジスタ
ＭＮ23は、Ｉ／Ｏ線ＩＯＴとＩ／Ｏ線ＩＯＮとの間に介
挿され、制御信号ＰＩによりオン／オフ制御され、制御
信号ＰＩが「Ｈ」レベルのとき、Ｉ／Ｏ線ＩＯＴとＩ／
Ｏ線ＩＯＮとのイコライズを行う。この制御信号ＰＩ
は、図示しない回路においてカラムアドレスに基づき生
成される。
【００１７】例えば、メモリセルＭＳ1のデータを読み
出すとすると、図８及び図９及び図１０の構成におい
て、それぞれ図１１及び図１２に示すタイミングチャー
トに従った読み出し動作が行われる。まず、図１１にお
いて図８及び図９の構成の動作の説明を行う。このと
き、電源信号ＳＡＰ及び電源信号ＳＡＮの各々の信号線
は、制御信号ＰＤＬ（制御信号ＰＤＬ０及び制御信号Ｐ
ＤＬ１）が「Ｈ」レベルのため、各々センスアンププリ
チャージ回路ＳＰＰによりプリチャージされている。
出すとすると、図８及び図９及び図１０の構成におい
て、それぞれ図１１及び図１２に示すタイミングチャー
トに従った読み出し動作が行われる。まず、図１１にお
いて図８及び図９の構成の動作の説明を行う。このと
き、電源信号ＳＡＰ及び電源信号ＳＡＮの各々の信号線
は、制御信号ＰＤＬ（制御信号ＰＤＬ０及び制御信号Ｐ
ＤＬ１）が「Ｈ」レベルのため、各々センスアンププリ
チャージ回路ＳＰＰによりプリチャージされている。
【００１８】まず、時刻ｔ1において、メモリセルＭＳ1
を指定する所定のＲＡＳアドレスが入力されると、図示
しないロウアドレスデコーダ回路から出力される内部ア
ドレス信号ＡＤＲが出力され、外部から入力される制御
信号ＲＡＳＢが「Ｈ」レベルから「Ｌ」レベルに立ち下
がる。このとき、ビット線対ＢＬ1〜ビット線対ＢＬn，
ビット線対ＢＬ1〜ビット線対ＢＬＢn，センスアンプＳ
ＡＰ1〜センスアンプＳＡＰn，Ｉ／Ｏ線ＩＯＴ1〜Ｉ／
Ｏ線ＩＯＴnは、各々プリチャージ状態におる。
を指定する所定のＲＡＳアドレスが入力されると、図示
しないロウアドレスデコーダ回路から出力される内部ア
ドレス信号ＡＤＲが出力され、外部から入力される制御
信号ＲＡＳＢが「Ｈ」レベルから「Ｌ」レベルに立ち下
がる。このとき、ビット線対ＢＬ1〜ビット線対ＢＬn，
ビット線対ＢＬ1〜ビット線対ＢＬＢn，センスアンプＳ
ＡＰ1〜センスアンプＳＡＰn，Ｉ／Ｏ線ＩＯＴ1〜Ｉ／
Ｏ線ＩＯＴnは、各々プリチャージ状態におる。
【００１９】次に、時刻ｔ２において、センスアンプ選
択回路１は、入力される制御信号ＲＡＳＢに基づき、所
定のアドレスデコーダに対応したセンスアンプ行に設け
られたプリチャージドライブ回路１００0及びプリチャ
ージドライブ回路１００1へ、各々「Ｌ」レベルの制御
信号ＰＤＬ0と制御信号ＰＤＬ1とを出力する。
択回路１は、入力される制御信号ＲＡＳＢに基づき、所
定のアドレスデコーダに対応したセンスアンプ行に設け
られたプリチャージドライブ回路１００0及びプリチャ
ージドライブ回路１００1へ、各々「Ｌ」レベルの制御
信号ＰＤＬ0と制御信号ＰＤＬ1とを出力する。
【００２０】これにより、プリチャージドライブ回路１
００0及びプリチャージドライブ回路１００1は、各々接
続されたプリチャージ回路ＳＷ1〜プリチャージ回路Ｓ
Ｗn，プリチャージ回路ＳＷＢ1〜プリチャージ回路ＳＷ
Ｂnへ「Ｈ」レベルのプリチャージ信号ＰＤＬ0及びプリ
チャージ信号ＰＤＬ1を出力する。この結果、プリチャ
ージ回路ＳＷ1〜プリチャージ回路ＳＷnは、各々接続さ
れているビット線対のプリチャージを停止する。同様
に、プリチャージ回路ＳＷＢ1〜プリチャージ回路ＳＷ
Ｂnは、各々接続されているビット線対のプリチャージ
を停止する。また、センスアンププリチャージ回路ＳＰ
Ｐは、各々接続されている電源線ＳＡＰ及び電源線ＳＡ
Ｎのプリチャージを停止する。
００0及びプリチャージドライブ回路１００1は、各々接
続されたプリチャージ回路ＳＷ1〜プリチャージ回路Ｓ
Ｗn，プリチャージ回路ＳＷＢ1〜プリチャージ回路ＳＷ
Ｂnへ「Ｈ」レベルのプリチャージ信号ＰＤＬ0及びプリ
チャージ信号ＰＤＬ1を出力する。この結果、プリチャ
ージ回路ＳＷ1〜プリチャージ回路ＳＷnは、各々接続さ
れているビット線対のプリチャージを停止する。同様
に、プリチャージ回路ＳＷＢ1〜プリチャージ回路ＳＷ
Ｂnは、各々接続されているビット線対のプリチャージ
を停止する。また、センスアンププリチャージ回路ＳＰ
Ｐは、各々接続されている電源線ＳＡＰ及び電源線ＳＡ
Ｎのプリチャージを停止する。
【００２１】このとき、ビット線対ＢＬ1〜ビット線対
ＢＬn，ビット線対ＢＬＢ1〜ビット線対ＢＬＢnの各々
のビット線がオープン状態となり、源線ＳＡＰ及び電源
線ＳＡＮもオープン状態となる。また、ビット線対ＢＬ
1〜ビット線対ＢＬn，ビット線対ＢＬＢ1〜ビット線対
ＢＬＢn，源線ＳＡＰ及び電源線ＳＡＮは、メモリの電
源電圧のＶccに対して、Ｖcc／２の値にチャージされて
いる。
ＢＬn，ビット線対ＢＬＢ1〜ビット線対ＢＬＢnの各々
のビット線がオープン状態となり、源線ＳＡＰ及び電源
線ＳＡＮもオープン状態となる。また、ビット線対ＢＬ
1〜ビット線対ＢＬn，ビット線対ＢＬＢ1〜ビット線対
ＢＬＢn，源線ＳＡＰ及び電源線ＳＡＮは、メモリの電
源電圧のＶccに対して、Ｖcc／２の値にチャージされて
いる。
【００２２】そして、時刻ｔ3において、図示しない回
路がワード線ＷＤを立ち上げるタイミングを生成する制
御信号ＲＡＥを「Ｈ」レベルで出力する。ここで、時刻
ｔ2〜時刻ｔ3までの時間Ｔ23は、時刻ｔ2において制御
信号ＰＤＬが立ち下がってからビット線対のプリチャー
ジが停止されるまでの時間により定義される。
路がワード線ＷＤを立ち上げるタイミングを生成する制
御信号ＲＡＥを「Ｈ」レベルで出力する。ここで、時刻
ｔ2〜時刻ｔ3までの時間Ｔ23は、時刻ｔ2において制御
信号ＰＤＬが立ち下がってからビット線対のプリチャー
ジが停止されるまでの時間により定義される。
【００２３】次に、時刻ｔ5において、副ワード線デコ
ード回路ＳＷＤ（図１３）は、制御信号ＲＡＥに基づ
き、メモリセルＭＳ1のコンデンサＣに蓄えられている
電荷を、ビット線ＢＬＴ1へ出力する様、ＭＯＳトラン
ジスタＭＮ50をオン状態とするため、ワード線ＳＷＬ1
を「Ｈ」レベルとし、活性化する。
ード回路ＳＷＤ（図１３）は、制御信号ＲＡＥに基づ
き、メモリセルＭＳ1のコンデンサＣに蓄えられている
電荷を、ビット線ＢＬＴ1へ出力する様、ＭＯＳトラン
ジスタＭＮ50をオン状態とするため、ワード線ＳＷＬ1
を「Ｈ」レベルとし、活性化する。
【００２４】そして、時刻ｔ6において、ワード線ＳＷ
Ｌ1が「Ｈ」レベルに上昇することにより、ビット線Ｂ
ＬＴ1は、プリチャージ後の電圧ＨＦＶＣから、コンデ
ンサＣから供給される電荷に応じた電圧だけ上昇する。
一方、ビット線ＢＬＮ1は、ワード線ＳＷＬ2が「Ｌ」レ
ベルであり、接続されているメモリセルＭＳ2から電荷
の供給がないため、プリチャージ時点の電圧から変化し
ない。
Ｌ1が「Ｈ」レベルに上昇することにより、ビット線Ｂ
ＬＴ1は、プリチャージ後の電圧ＨＦＶＣから、コンデ
ンサＣから供給される電荷に応じた電圧だけ上昇する。
一方、ビット線ＢＬＮ1は、ワード線ＳＷＬ2が「Ｌ」レ
ベルであり、接続されているメモリセルＭＳ2から電荷
の供給がないため、プリチャージ時点の電圧から変化し
ない。
【００２５】すなわち、メモリセルＭＳ1に「Ｈ」のデ
ータが記録されているとすると、メモリセルＭＳ1のキ
ャパシタＣに蓄積されている電荷がビット線ＢＬＴ1へ
供給され、ビット線ＢＬＴ1の電圧がプリチャージ電圧
「Ｖcc／２」より上昇し、ビット線ＢＬＮ1がダミーラ
インでプリチャージ電圧「Ｖcc／２」のままである。
ータが記録されているとすると、メモリセルＭＳ1のキ
ャパシタＣに蓄積されている電荷がビット線ＢＬＴ1へ
供給され、ビット線ＢＬＴ1の電圧がプリチャージ電圧
「Ｖcc／２」より上昇し、ビット線ＢＬＮ1がダミーラ
インでプリチャージ電圧「Ｖcc／２」のままである。
【００２６】次に、時刻ｔ7において、ワード線ＳＷＬ1
が「Ｈ」レベルに上昇した後、メモリセルＭＳ1のコン
デンサＣに蓄積されていた電荷がビット線ＢＬＴ1へ移
動し、コンデンサＣの電圧とビット線ＢＬＴ1の電圧と
が平衡状態となる。この時点で、図示しない回路が制御
信号ＳＥ１を「Ｈ」レベルへ遷移させる。これにより、
図示しない電源回路が電源線ＳＡＰに電圧Ｖccを供給
し、電源線ＳＡＮに接地電位を供給することで、センス
アンプＳＡＰ1〜センスアンプＳＡＰnが活性化される。
が「Ｈ」レベルに上昇した後、メモリセルＭＳ1のコン
デンサＣに蓄積されていた電荷がビット線ＢＬＴ1へ移
動し、コンデンサＣの電圧とビット線ＢＬＴ1の電圧と
が平衡状態となる。この時点で、図示しない回路が制御
信号ＳＥ１を「Ｈ」レベルへ遷移させる。これにより、
図示しない電源回路が電源線ＳＡＰに電圧Ｖccを供給
し、電源線ＳＡＮに接地電位を供給することで、センス
アンプＳＡＰ1〜センスアンプＳＡＰnが活性化される。
【００２７】次に、時刻ｔ8において、入力されるアド
レス信号に応じて、メモリセルＭＳ1〜メモリセルＭＳm
が接続されている、図の上部のビット線ＢＬＴ1〜ビッ
ト線ＢＬＴn，ビット線ＢＬＮ1〜ビット線ＢＬＮnを選
択するため、図示しない回路が制御信号ＴＧ０を「Ｈ」
レベルに遷移させる。そして、ＭＯＳトランジスタＭＴ
及びＭＯＳトランジスタＭＮがオン状態となり、ビット
線ＢＬＴ1とビット線ＢＬＮ1とがセンスアンプＳＡＰ1
に接続される。
レス信号に応じて、メモリセルＭＳ1〜メモリセルＭＳm
が接続されている、図の上部のビット線ＢＬＴ1〜ビッ
ト線ＢＬＴn，ビット線ＢＬＮ1〜ビット線ＢＬＮnを選
択するため、図示しない回路が制御信号ＴＧ０を「Ｈ」
レベルに遷移させる。そして、ＭＯＳトランジスタＭＴ
及びＭＯＳトランジスタＭＮがオン状態となり、ビット
線ＢＬＴ1とビット線ＢＬＮ1とがセンスアンプＳＡＰ1
に接続される。
【００２８】このとき、ＭＯＳトランジスタＭＴ及びＭ
ＯＳトランジスタＭＮがオン状態となるため、同様に、
ビット線ＢＬＴ2〜ビット線ＢＬＴnと、ビット線ＢＬＮ
2〜ビット線ＢＬＮnとが、各々センスアンプＳＡＰ2〜
センスアンプＳＡＰnへ接続される。これにより、電源
線ＳＡＰ及び電源線ＳＡＮの電圧が、各々電圧Ｖccと接
地電圧とになるに従い、ビット線ＢＬＴ1とビット線Ｂ
ＬＮ1との電圧差が増幅される。
ＯＳトランジスタＭＮがオン状態となるため、同様に、
ビット線ＢＬＴ2〜ビット線ＢＬＴnと、ビット線ＢＬＮ
2〜ビット線ＢＬＮnとが、各々センスアンプＳＡＰ2〜
センスアンプＳＡＰnへ接続される。これにより、電源
線ＳＡＰ及び電源線ＳＡＮの電圧が、各々電圧Ｖccと接
地電圧とになるに従い、ビット線ＢＬＴ1とビット線Ｂ
ＬＮ1との電圧差が増幅される。
【００２９】これにより、センスアンプＳＡＰ1は、ビ
ット線ＢＬＴ1とビット線ＢＬＮ1との電圧差の増幅結果
を、外部から入力されるカラムアドレスに対応して、図
示しないカラムスイッチ及び図示しないデータアンプを
介して、出力ドライバへ「Ｈ」レベルのデータを出力す
る。
ット線ＢＬＴ1とビット線ＢＬＮ1との電圧差の増幅結果
を、外部から入力されるカラムアドレスに対応して、図
示しないカラムスイッチ及び図示しないデータアンプを
介して、出力ドライバへ「Ｈ」レベルのデータを出力す
る。
【００３０】次に、時刻ｔ12において、外部から入力さ
れる制御信号ＲＡＳＢが「Ｈ」レベルに立ち上がる。次
に、時刻ｔ13において、制御信号ＲＡＳＢが「Ｈ」レベ
ルに立ち上がったことにより、ワード線ＳＷＬ1を
「Ｈ」レベルから「Ｌ」レベルへ立ち下げるため、図示
しない回路が制御信号線ＲＡＥを「Ｈ」レベルから
「Ｌ」レベルへ立ち下げ、不活性化する。
れる制御信号ＲＡＳＢが「Ｈ」レベルに立ち上がる。次
に、時刻ｔ13において、制御信号ＲＡＳＢが「Ｈ」レベ
ルに立ち上がったことにより、ワード線ＳＷＬ1を
「Ｈ」レベルから「Ｌ」レベルへ立ち下げるため、図示
しない回路が制御信号線ＲＡＥを「Ｈ」レベルから
「Ｌ」レベルへ立ち下げ、不活性化する。
【００３１】次に、時刻ｔ15において、制御信号線ＲＡ
Ｅが「Ｈ」レベルから「Ｌ」レベルへ立ち下げられるこ
とにより、副ワード線デコーダＳＷＤは、ワード線ＳＷ
Ｌ1を「Ｈ」レベルから「Ｌ」レベルへ立ち下げる。こ
れにより、メモリセルＭＳ1及びワード線ＳＷＬ1に接続
されているメモリセルは、各々ビット線ＢＬＴ1及びそ
の他のビット線から切り離されてオープン状態となる。
Ｅが「Ｈ」レベルから「Ｌ」レベルへ立ち下げられるこ
とにより、副ワード線デコーダＳＷＤは、ワード線ＳＷ
Ｌ1を「Ｈ」レベルから「Ｌ」レベルへ立ち下げる。こ
れにより、メモリセルＭＳ1及びワード線ＳＷＬ1に接続
されているメモリセルは、各々ビット線ＢＬＴ1及びそ
の他のビット線から切り離されてオープン状態となる。
【００３２】同様に、図示しない回路が制御信号ＴＧ０
を「Ｈ」レベルから「Ｌ」レベルへ遷移させる。これに
より、ＭＯＳトランジスタＭＴ及びＭＯＳトランジスタ
ＭＮがオフ状態となり、ビット線ＢＬＴ1〜ビット線Ｂ
ＬＴn及びビット線ＢＬＮ1〜ビット線ＢＬＮnは、各々
センスアンプＳＡＰ1〜センスアンプＳＡＰnから切り離
され、オープン状態となる。
を「Ｈ」レベルから「Ｌ」レベルへ遷移させる。これに
より、ＭＯＳトランジスタＭＴ及びＭＯＳトランジスタ
ＭＮがオフ状態となり、ビット線ＢＬＴ1〜ビット線Ｂ
ＬＴn及びビット線ＢＬＮ1〜ビット線ＢＬＮnは、各々
センスアンプＳＡＰ1〜センスアンプＳＡＰnから切り離
され、オープン状態となる。
【００３３】次に、時刻ｔ18において、ワード線ＳＷＬ
1が完全に「Ｌ」レベルとなり、メモリセルＭＳ1がビッ
ト線ＢＬＴ1から完全に切り離された状態となるため、
図示しない回路が制御信号ＳＥ１を「Ｈ」レベルから
「Ｌ」レベルへ立ち下げる。これにより、電源線ＳＡＰ
及び電源線ＳＡＮは、図示しない電源回路から切り離さ
れてオープン状態となる。
1が完全に「Ｌ」レベルとなり、メモリセルＭＳ1がビッ
ト線ＢＬＴ1から完全に切り離された状態となるため、
図示しない回路が制御信号ＳＥ１を「Ｈ」レベルから
「Ｌ」レベルへ立ち下げる。これにより、電源線ＳＡＰ
及び電源線ＳＡＮは、図示しない電源回路から切り離さ
れてオープン状態となる。
【００３４】次に、時刻ｔ19において、電源線ＳＡＰ及
び電源線ＳＡＮが完全なオープン状態となることによ
り、センスアンプ選択回路１は、プリチャージ制御信号
ＰＤＬＢ0及びプリチャージ制御信号ＰＤＬＢ1を「Ｈ」
レベルから「Ｌ」レベルへ立ち下げる。これにより、プ
リチャージドライブ回路１００0及びプリチャージ回路
１００1は、各々チャージ信号ＰＤＬ0とチャージ信号Ｐ
ＤＬ1とを、「Ｈ」レベルから「Ｌ」レベルへ立ち上げ
る。これにより、各々接続されたプリチャージ回路ＳＷ
1〜プリチャージ回路ＳＷnへ「Ｈ」レベルのプリチャー
ジ信号ＰＤＬ0を出力する。また、各々接続されたプリ
チャージ回路ＳＷＢ1〜プリチャージ回路ＳＷＢnへ
「Ｈ」レベルのプリチャージ信号ＰＤＬ1を出力する。
び電源線ＳＡＮが完全なオープン状態となることによ
り、センスアンプ選択回路１は、プリチャージ制御信号
ＰＤＬＢ0及びプリチャージ制御信号ＰＤＬＢ1を「Ｈ」
レベルから「Ｌ」レベルへ立ち下げる。これにより、プ
リチャージドライブ回路１００0及びプリチャージ回路
１００1は、各々チャージ信号ＰＤＬ0とチャージ信号Ｐ
ＤＬ1とを、「Ｈ」レベルから「Ｌ」レベルへ立ち上げ
る。これにより、各々接続されたプリチャージ回路ＳＷ
1〜プリチャージ回路ＳＷnへ「Ｈ」レベルのプリチャー
ジ信号ＰＤＬ0を出力する。また、各々接続されたプリ
チャージ回路ＳＷＢ1〜プリチャージ回路ＳＷＢnへ
「Ｈ」レベルのプリチャージ信号ＰＤＬ1を出力する。
【００３５】この結果、プリチャージ回路ＳＷ1〜プリ
チャージ回路ＳＷnは、各々接続されているビット線対
のプリチャージを開始する。同様に、センスアンププリ
チャージ回路ＳＰＰは、各々接続されている電源線ＳＡ
Ｐ及び電源線ＳＡＮのプリチャージを開始する。
チャージ回路ＳＷnは、各々接続されているビット線対
のプリチャージを開始する。同様に、センスアンププリ
チャージ回路ＳＰＰは、各々接続されている電源線ＳＡ
Ｐ及び電源線ＳＡＮのプリチャージを開始する。
【００３６】次に、時刻ｔ23において、電源線ＳＡＰ及
び電源線ＳＡＮの電圧は、センスアンププリチャージ回
路ＳＰＰにより、電圧ＨＦＶＣ（プリチャージ電圧「Ｖ
cc／２」）にプリチャージされ、プリチャージが終了す
る。
び電源線ＳＡＮの電圧は、センスアンププリチャージ回
路ＳＰＰにより、電圧ＨＦＶＣ（プリチャージ電圧「Ｖ
cc／２」）にプリチャージされ、プリチャージが終了す
る。
【００３７】次に、時刻ｔ25において、プリチャージ回
路ＳＷ1〜プリチャージ回路ＳＷnは、イコライズを行い
ながら、各々ビット線対ＢＬＢ1〜ビット線対ＢＬＢnを
構成するビット線の電圧を、電圧ＨＦＶＣとするプリチ
ャージし、プリチャージが終了する。
路ＳＷ1〜プリチャージ回路ＳＷnは、イコライズを行い
ながら、各々ビット線対ＢＬＢ1〜ビット線対ＢＬＢnを
構成するビット線の電圧を、電圧ＨＦＶＣとするプリチ
ャージし、プリチャージが終了する。
【００３８】次に、図１２において図１０の構成の動作
の説明を行う。このとき、電源号ＳＡＰ及び電源線ＳＡ
Ｎの各々は、制御信号ＰＤＬ（制御信号ＰＤＬ０及び制
御信号ＰＤＬ１）が「Ｈ」レベルのため、各々Ｉ／Ｏ線
プリチャージ回路ＩＰＰによりプリチャージされてい
る。時刻ｔ1，時刻ｔ2、時刻ｔ4〜時刻ｔ8までのタイミ
ングの説明と、ビット線対のプリチャージの説明につい
ては、図１２のタイミングチャートと同様なため、同じ
時刻を付し説明を省略する。
の説明を行う。このとき、電源号ＳＡＰ及び電源線ＳＡ
Ｎの各々は、制御信号ＰＤＬ（制御信号ＰＤＬ０及び制
御信号ＰＤＬ１）が「Ｈ」レベルのため、各々Ｉ／Ｏ線
プリチャージ回路ＩＰＰによりプリチャージされてい
る。時刻ｔ1，時刻ｔ2、時刻ｔ4〜時刻ｔ8までのタイミ
ングの説明と、ビット線対のプリチャージの説明につい
ては、図１２のタイミングチャートと同様なため、同じ
時刻を付し説明を省略する。
【００３９】このとき、Ｉ／Ｏ線プリチャージ回路ＩＰ
Ｐに入力されている制御信号ＰＤＬ0及び制御信号ＰＤ
Ｌ1が共に「Ｈ」レベルであり、Ｉ／Ｏ線プリチャージ
回路ＩＰＰは、Ｉ／Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯＮのプ
リチャージを行っている。
Ｐに入力されている制御信号ＰＤＬ0及び制御信号ＰＤ
Ｌ1が共に「Ｈ」レベルであり、Ｉ／Ｏ線プリチャージ
回路ＩＰＰは、Ｉ／Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯＮのプ
リチャージを行っている。
【００４０】時刻ｔ4において、時刻Ｔ2で制御信号ＰＤ
Ｌ0及び制御信号ＰＤＬ1が共に「Ｌ」レベルとなること
により、Ｉ／Ｏ線プリチャージ回路ＩＰＰは、Ｉ／Ｏ線
ＩＯＴ及びＩ／Ｏ線ＩＯＮに対するプリチャージを停止
する。このとき、Ｉ／Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯＮ
は、プリチャージ電圧ＨＦＶＣとなっている。そして、
Ｉ／Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯＮは、オープン状態、
すなわちハイインピーダンス（Ｈｉ−Ｚ）状態となる。
Ｌ0及び制御信号ＰＤＬ1が共に「Ｌ」レベルとなること
により、Ｉ／Ｏ線プリチャージ回路ＩＰＰは、Ｉ／Ｏ線
ＩＯＴ及びＩ／Ｏ線ＩＯＮに対するプリチャージを停止
する。このとき、Ｉ／Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯＮ
は、プリチャージ電圧ＨＦＶＣとなっている。そして、
Ｉ／Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯＮは、オープン状態、
すなわちハイインピーダンス（Ｈｉ−Ｚ）状態となる。
【００４１】次に、時刻ｔ9において、外部から入力さ
れる制御信号ＣＡＳＢが「Ｈ」レベルから「Ｌ」レベル
へ移行する。次に、時刻ｔ10において、制御信号ＣＡＳ
Ｂが立ち下がった時に入力されるカラムアドレス信号に
より、すなわちメモリセルＭＳ1に対応するカラムアド
レス信号に基づき、図示しないカラムデコーダは、制御
信号ＣＳＬ1を「Ｌ」レベルから「Ｈ」レベルに遷移さ
せる。
れる制御信号ＣＡＳＢが「Ｈ」レベルから「Ｌ」レベル
へ移行する。次に、時刻ｔ10において、制御信号ＣＡＳ
Ｂが立ち下がった時に入力されるカラムアドレス信号に
より、すなわちメモリセルＭＳ1に対応するカラムアド
レス信号に基づき、図示しないカラムデコーダは、制御
信号ＣＳＬ1を「Ｌ」レベルから「Ｈ」レベルに遷移さ
せる。
【００４２】これにより、ＭＯＳトランジスタＭＩＴ1
及びＭＯＳトランジスタＭＩＮがオン状態となり、ビッ
ト線ＢＬＴ1及びビット線ＢＬＮ1の電圧が、それぞれＩ
／Ｏ線ＩＯＴとＩ／Ｏ線ＩＯＮとに出力される。そし
て、例えば、メモリセルＭＳ1に記憶されているデータ
が「Ｈ」である場合、外部から入力されるカラムアドレ
スに対応して、図示しないカラムスイッチ及び図示しな
いデータアンプを介して、出力ドライバへ「Ｈ」レベル
のデータを出力する。
及びＭＯＳトランジスタＭＩＮがオン状態となり、ビッ
ト線ＢＬＴ1及びビット線ＢＬＮ1の電圧が、それぞれＩ
／Ｏ線ＩＯＴとＩ／Ｏ線ＩＯＮとに出力される。そし
て、例えば、メモリセルＭＳ1に記憶されているデータ
が「Ｈ」である場合、外部から入力されるカラムアドレ
スに対応して、図示しないカラムスイッチ及び図示しな
いデータアンプを介して、出力ドライバへ「Ｈ」レベル
のデータを出力する。
【００４３】次に、時刻ｔ11において、外部から入力さ
れる制御信号ＣＡＳＢが「Ｌ」レベルから「Ｈ」レベル
へ移行する。次に、時刻ｔ12において、制御信号ＣＡＳ
Ｂが立ち下がることにより、図示しないカラムデコーダ
は、制御信号ＣＳＬ1を「Ｈ」レベルから「Ｌ」レベル
に遷移させる。
れる制御信号ＣＡＳＢが「Ｌ」レベルから「Ｈ」レベル
へ移行する。次に、時刻ｔ12において、制御信号ＣＡＳ
Ｂが立ち下がることにより、図示しないカラムデコーダ
は、制御信号ＣＳＬ1を「Ｈ」レベルから「Ｌ」レベル
に遷移させる。
【００４４】次に、時刻ｔ14において、制御信号ＣＳＬ
1が完全に「Ｌ」レベルに遷移Ｍすることにより、ＭＯ
ＳトランジスタＭＩＴ1及びＭＯＳトランジスタＭＩＮ
がオフ状態となり、ビット線ＢＬＴ1及びビット線ＢＬ
Ｎ1は、各々Ｉ／Ｏ線ＩＯＴとＩ／Ｏ線ＩＯＮとから切
り離される。そして、図示しない回路が制御信号ＰＩＯ
を「Ｌ」レベルから「Ｈ」レベルへ遷移させる。
1が完全に「Ｌ」レベルに遷移Ｍすることにより、ＭＯ
ＳトランジスタＭＩＴ1及びＭＯＳトランジスタＭＩＮ
がオフ状態となり、ビット線ＢＬＴ1及びビット線ＢＬ
Ｎ1は、各々Ｉ／Ｏ線ＩＯＴとＩ／Ｏ線ＩＯＮとから切
り離される。そして、図示しない回路が制御信号ＰＩＯ
を「Ｌ」レベルから「Ｈ」レベルへ遷移させる。
【００４５】これにより、ＭＯＳトランジスタＭＮ22が
オン状態となり、Ｉ／Ｏ線ＩＯＴとＩ／Ｏ線ＩＯＮとが
ショートされて、イコライズが行われる。次に、時刻ｔ
16において、上述したイコライズの結果、Ｉ／Ｏ線ＩＯ
ＴとＩ／Ｏ線ＩＯＮとは、電荷の移動により、ほぼ電圧
「Ｖcc／２」において平衡状態となり、プリチャージと
同様な電圧となる。
オン状態となり、Ｉ／Ｏ線ＩＯＴとＩ／Ｏ線ＩＯＮとが
ショートされて、イコライズが行われる。次に、時刻ｔ
16において、上述したイコライズの結果、Ｉ／Ｏ線ＩＯ
ＴとＩ／Ｏ線ＩＯＮとは、電荷の移動により、ほぼ電圧
「Ｖcc／２」において平衡状態となり、プリチャージと
同様な電圧となる。
【００４６】次に、時刻ｔ17において、図示しない回路
が制御信号ＰＩＯを「Ｈ」レベルから「Ｌ」レベルへ遷
移させる。これにより、Ｉ／Ｏ線ＩＯＴ及びＩ／Ｏ線Ｉ
ＯＮは、オープン状態（Ｈｉ−Ｚ：ハイインピーダンス
状態）となる。
が制御信号ＰＩＯを「Ｈ」レベルから「Ｌ」レベルへ遷
移させる。これにより、Ｉ／Ｏ線ＩＯＴ及びＩ／Ｏ線Ｉ
ＯＮは、オープン状態（Ｈｉ−Ｚ：ハイインピーダンス
状態）となる。
【００４７】次に、時刻ｔ19において、時刻ｔ12が
「Ｌ」レベルとなることにより、図示しないセンスアン
プ選択回路は、外部から入力される制御信号ＲＡＳＢに
基づき制御信号ＰＤＬを、「Ｌ」レベルから「Ｈ」レベ
ルへ遷移させる。これにより、時刻ｔ21において、Ｉ／
Ｏ線プリチャージ回路ＩＩＰは、各々接続されたＩ／Ｏ
線ＩＯＴ及びＩ／Ｏ線ＩＯＮのプリチャージを開始す
る。以下の説明は、図８及び図９の動作説明と同様のた
め省略する。
「Ｌ」レベルとなることにより、図示しないセンスアン
プ選択回路は、外部から入力される制御信号ＲＡＳＢに
基づき制御信号ＰＤＬを、「Ｌ」レベルから「Ｈ」レベ
ルへ遷移させる。これにより、時刻ｔ21において、Ｉ／
Ｏ線プリチャージ回路ＩＩＰは、各々接続されたＩ／Ｏ
線ＩＯＴ及びＩ／Ｏ線ＩＯＮのプリチャージを開始す
る。以下の説明は、図８及び図９の動作説明と同様のた
め省略する。
【００４８】上述の説明により明らかなように、図１１
に示した時刻ｔ3から時刻ｔ15までのセンスアンプＳＡ
Ｐ1〜センスアンプＳＡＰnのプリチャージの時間を短縮
することにより、データの読み出しまでの待ち時間が短
縮され、読み出し動作を高速に行うことが可能である。
これに対する対策としては、センスアンププリチャージ
回路ＳＰＰの内部のＭＯＳトランジスタのオン状態への
移行の時間を短縮することと、センスアンププリチャー
ジ回路ＳＰＰの内部のＭＯＳトランジスタのチャージ電
流を増加させることが考えられる。
に示した時刻ｔ3から時刻ｔ15までのセンスアンプＳＡ
Ｐ1〜センスアンプＳＡＰnのプリチャージの時間を短縮
することにより、データの読み出しまでの待ち時間が短
縮され、読み出し動作を高速に行うことが可能である。
これに対する対策としては、センスアンププリチャージ
回路ＳＰＰの内部のＭＯＳトランジスタのオン状態への
移行の時間を短縮することと、センスアンププリチャー
ジ回路ＳＰＰの内部のＭＯＳトランジスタのチャージ電
流を増加させることが考えられる。
【００４９】この対策において、センスアンププリチャ
ージ回路ＳＰＰの内部のＭＯＳトランジスタのチャネル
長は電圧などの要因で決定されており、センスアンププ
リチャージ回路ＳＰＰの内部のＭＯＳトランジスタのト
ランジスタ幅を大きく、また、このＭＯＳトランジスタ
のオン状態におけるチャネルコンダクタンス（コンダク
タンス）を向上させることが考えられる。
ージ回路ＳＰＰの内部のＭＯＳトランジスタのチャネル
長は電圧などの要因で決定されており、センスアンププ
リチャージ回路ＳＰＰの内部のＭＯＳトランジスタのト
ランジスタ幅を大きく、また、このＭＯＳトランジスタ
のオン状態におけるチャネルコンダクタンス（コンダク
タンス）を向上させることが考えられる。
【００５０】同様に、図１２に示した時刻ｔ21から行わ
れるＩ／Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯＮのプリチャージ
の時間を短縮することにより、データの読み出しまでの
待ち時間が短縮され、読み出し動作を高速に行うことが
可能である。これに対する対策としては、Ｉ／Ｏ線プリ
チャージ回路ＩＰＰの内部のＭＯＳトランジスタのオン
状態への移行の時間を短縮することと、Ｉ／Ｏ線プリチ
ャージ回路ＩＰＰの内部のＭＯＳトランジスタのチャー
ジ電流を増加させることが考えられる。
れるＩ／Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯＮのプリチャージ
の時間を短縮することにより、データの読み出しまでの
待ち時間が短縮され、読み出し動作を高速に行うことが
可能である。これに対する対策としては、Ｉ／Ｏ線プリ
チャージ回路ＩＰＰの内部のＭＯＳトランジスタのオン
状態への移行の時間を短縮することと、Ｉ／Ｏ線プリチ
ャージ回路ＩＰＰの内部のＭＯＳトランジスタのチャー
ジ電流を増加させることが考えられる。
【００５１】この対策において、Ｉ／Ｏ線プリチャージ
回路ＩＰＰの内部のＭＯＳトランジスタのチャネル長は
電圧などの要因で決定されており、Ｉ／Ｏ線プリチャー
ジ回路ＩＰＰの内部のＭＯＳトランジスタのトランジス
タ幅を大きく、また、このＭＯＳトランジスタのオン状
態におけるチャネルコンダクタンス（コンダクタンス）
を向上させることが考えられる。
回路ＩＰＰの内部のＭＯＳトランジスタのチャネル長は
電圧などの要因で決定されており、Ｉ／Ｏ線プリチャー
ジ回路ＩＰＰの内部のＭＯＳトランジスタのトランジス
タ幅を大きく、また、このＭＯＳトランジスタのオン状
態におけるチャネルコンダクタンス（コンダクタンス）
を向上させることが考えられる。
【００５２】しかしながら、使用するＭＯＳトランジス
タのチャネル幅を大きくするため、センスアンププリチ
ャージ回路ＳＰＰ及びＩ／Ｏ線プリチャージ回路ＩＰＰ
の形成領域の面積が増加する。ここで、センスアンププ
リチャージ回路ＳＰＰ及びＩ／Ｏ線プリチャージ回路Ｉ
ＰＰが、図１３に示すセンスアンプＳＡＰ1〜センスア
ンプＳＡＰnの形成される領域ＳＡとワード線の制御を
行うワード線デコーダＳＷＤのクロスするクロス領域Ｃ
Ｒに形成される。
タのチャネル幅を大きくするため、センスアンププリチ
ャージ回路ＳＰＰ及びＩ／Ｏ線プリチャージ回路ＩＰＰ
の形成領域の面積が増加する。ここで、センスアンププ
リチャージ回路ＳＰＰ及びＩ／Ｏ線プリチャージ回路Ｉ
ＰＰが、図１３に示すセンスアンプＳＡＰ1〜センスア
ンプＳＡＰnの形成される領域ＳＡとワード線の制御を
行うワード線デコーダＳＷＤのクロスするクロス領域Ｃ
Ｒに形成される。
【００５３】このため、クロス領域ＣＲの面積が増加す
ることにより、限られたメモリセル領域ＭＳの境界部分
を広げる結果となり、半導体記憶装置の全体のチップ面
積を増加させてしまうことになる。ここで、プリチャー
ジ回路ＳＷ1〜プリチャージ回路ＳＷnを駆動するチャー
ジ信号ＰＤＬ０を出力するプリチャージドライブ回路１
００0、及びプリチャージ回路ＳＷＢ1〜プリチャージ回
路ＳＷＢnを駆動するチャージ信号ＰＤＬ１を出力する
プリチャージドライブ回路１００1も、それぞれ対応す
るクロス領域に形成されている。また、プリチャージド
ライブ回路１００0及びプリチャージドライブ回路１０
０1は、ｎチャネル型とｐチャネル型のＭＯＳトランジ
スタで形成されている。ここで、図１３は、シェアード
センス方式を用いたＤＲＡＭの構成を示す概念図であ
る。
ることにより、限られたメモリセル領域ＭＳの境界部分
を広げる結果となり、半導体記憶装置の全体のチップ面
積を増加させてしまうことになる。ここで、プリチャー
ジ回路ＳＷ1〜プリチャージ回路ＳＷnを駆動するチャー
ジ信号ＰＤＬ０を出力するプリチャージドライブ回路１
００0、及びプリチャージ回路ＳＷＢ1〜プリチャージ回
路ＳＷＢnを駆動するチャージ信号ＰＤＬ１を出力する
プリチャージドライブ回路１００1も、それぞれ対応す
るクロス領域に形成されている。また、プリチャージド
ライブ回路１００0及びプリチャージドライブ回路１０
０1は、ｎチャネル型とｐチャネル型のＭＯＳトランジ
スタで形成されている。ここで、図１３は、シェアード
センス方式を用いたＤＲＡＭの構成を示す概念図であ
る。
【００５４】従って、センスアンププリチャージ回路Ｓ
ＰＰ及びＩ／Ｏ線プリチャージ回路ＩＰＰを構成するＭ
ＯＳトランジスタのチャネル幅を大きくするのではな
く、これらのＭＯＳトランジスタのゲートの電位の上昇
時間を短縮させて、すなわちこれらのＭＯＳトランジス
タのターンオン時間を短縮させてプリチャージ開始のタ
イミングを早くするか、又はこれらのＭＯＳトランジス
タのゲート電圧を増加させてチャネルコンダクタンスを
向上させることにより、センスアンププリチャージ回路
ＳＰＰ及びＩ／Ｏ線プリチャージ回路ＩＰＰを構成する
ＭＯＳトランジスタの駆動能力を上げることが考えられ
る。
ＰＰ及びＩ／Ｏ線プリチャージ回路ＩＰＰを構成するＭ
ＯＳトランジスタのチャネル幅を大きくするのではな
く、これらのＭＯＳトランジスタのゲートの電位の上昇
時間を短縮させて、すなわちこれらのＭＯＳトランジス
タのターンオン時間を短縮させてプリチャージ開始のタ
イミングを早くするか、又はこれらのＭＯＳトランジス
タのゲート電圧を増加させてチャネルコンダクタンスを
向上させることにより、センスアンププリチャージ回路
ＳＰＰ及びＩ／Ｏ線プリチャージ回路ＩＰＰを構成する
ＭＯＳトランジスタの駆動能力を上げることが考えられ
る。
【００５５】
【発明が解決しようとする課題】しかしながら、上述し
た半導体記憶装置においては、センスアンププリチャー
ジ回路ＳＰＰを構成するＭＯＳトランジスタＭＮ6及び
ＭＯＳトランジスタＭＮ7を駆動させるアンド回路Ｍ1
が、ＣＭＯＳ（複合型ＭＯＳ）で構成されており、ｐチ
ャネル型のＭＯＳトランジスタを含んでいる。このアン
ド回路Ｍ1は、ＭＯＳトランジスタＭＮ6及びＭＯＳトラ
ンジスタＭＮ7のオン／オフ動作を行うため、駆動能力
により、ＭＯＳトランジスタＭＮ6及びＭＯＳトランジ
スタＭＮ7ターンオン及びターンオフの時間を決定す
る。
た半導体記憶装置においては、センスアンププリチャー
ジ回路ＳＰＰを構成するＭＯＳトランジスタＭＮ6及び
ＭＯＳトランジスタＭＮ7を駆動させるアンド回路Ｍ1
が、ＣＭＯＳ（複合型ＭＯＳ）で構成されており、ｐチ
ャネル型のＭＯＳトランジスタを含んでいる。このアン
ド回路Ｍ1は、ＭＯＳトランジスタＭＮ6及びＭＯＳトラ
ンジスタＭＮ7のオン／オフ動作を行うため、駆動能力
により、ＭＯＳトランジスタＭＮ6及びＭＯＳトランジ
スタＭＮ7ターンオン及びターンオフの時間を決定す
る。
【００５６】同様に、Ｉ／Ｏ線プリチャージ回路ＩＰＰ
を構成するＭＯＳトランジスタＭＮ20及びＭＯＳトラン
ジスタＭＮ21を駆動させるアンド回路Ｍ2が、ＣＭＯＳ
で構成されており、ｐチャネル型のＭＯＳトランジスタ
を含んでいる。このアンド回路Ｍ1は、ＭＯＳトランジ
スタＭＮ20及びＭＯＳトランジスタＭＮ21のオン／オフ
動作を行うため、駆動能力により、ＭＯＳトランジスタ
ＭＮ20及びＭＯＳトランジスタＭＮ21のターンオン及び
ターンオフの時間を決定する。
を構成するＭＯＳトランジスタＭＮ20及びＭＯＳトラン
ジスタＭＮ21を駆動させるアンド回路Ｍ2が、ＣＭＯＳ
で構成されており、ｐチャネル型のＭＯＳトランジスタ
を含んでいる。このアンド回路Ｍ1は、ＭＯＳトランジ
スタＭＮ20及びＭＯＳトランジスタＭＮ21のオン／オフ
動作を行うため、駆動能力により、ＭＯＳトランジスタ
ＭＮ20及びＭＯＳトランジスタＭＮ21のターンオン及び
ターンオフの時間を決定する。
【００５７】また、上述したように、センスアンププリ
チャージ回路ＳＰＰ及びＩ／Ｏ線プリチャージ回路ＩＰ
Ｐは、各々対応するクロス領域ＣＲ（図１３参照）に構
成されている。このため、ＭＯＳトランジスタＭＮ6及
びＭＯＳトランジスタＭＮ7のターンオン時間を短縮さ
せようとして、アンド回路Ｍ1を構成するＭＯＳトラン
ジスタのチャネル幅を大きくしていくと、クロス領域Ｃ
Ｒの面積を増加させる必要が出てくる。同様に、ＭＯＳ
トランジスタＭＮ20及びＭＯＳトランジスタＭＮ21のタ
ーンオン時間を短縮させようとして、アンド回路Ｍ2を
構成するＭＯＳトランジスタのチャネル幅を大きくして
いくと、クロス領域ＣＲの面積を増加させる必要が出て
くる。
チャージ回路ＳＰＰ及びＩ／Ｏ線プリチャージ回路ＩＰ
Ｐは、各々対応するクロス領域ＣＲ（図１３参照）に構
成されている。このため、ＭＯＳトランジスタＭＮ6及
びＭＯＳトランジスタＭＮ7のターンオン時間を短縮さ
せようとして、アンド回路Ｍ1を構成するＭＯＳトラン
ジスタのチャネル幅を大きくしていくと、クロス領域Ｃ
Ｒの面積を増加させる必要が出てくる。同様に、ＭＯＳ
トランジスタＭＮ20及びＭＯＳトランジスタＭＮ21のタ
ーンオン時間を短縮させようとして、アンド回路Ｍ2を
構成するＭＯＳトランジスタのチャネル幅を大きくして
いくと、クロス領域ＣＲの面積を増加させる必要が出て
くる。
【００５８】ここで、クロス領域ＣＲの近傍は、図１３
における領域Ｔを拡大した図１４に示す構造となってい
る。すなわち、アンド回路Ｍ1及びアンド回路Ｍ2におけ
るｐチャネル型のＭＯＳトランジスタが形成可能な領域
は、クロス領域ＣＲ内のｎ-ＷＥＬＬ領域ＮＷのみであ
る。この図で、領域ＰＡは、ｎチャネル型のＭＯＳトラ
ンジスタを作成する領域（ｐ基板またはｐ−ＷＥＬＬ領
域）を示している。
における領域Ｔを拡大した図１４に示す構造となってい
る。すなわち、アンド回路Ｍ1及びアンド回路Ｍ2におけ
るｐチャネル型のＭＯＳトランジスタが形成可能な領域
は、クロス領域ＣＲ内のｎ-ＷＥＬＬ領域ＮＷのみであ
る。この図で、領域ＰＡは、ｎチャネル型のＭＯＳトラ
ンジスタを作成する領域（ｐ基板またはｐ−ＷＥＬＬ領
域）を示している。
【００５９】ＳＰは分離領域であり、ｎ-ＷＥＬＬ領域
ＮＷと、ｎチャネル型のＭＯＳトランジスタを作成する
領域との分離を行っている。このため、ＭＯＳトランジ
スタＭＮ6及びＭＯＳトランジスタＭＮ7と、ＭＯＳトラ
ンジスタＭＮ20及びＭＯＳトランジスタＭＮ21とのター
ンオン時間を大幅に短縮させるほど、各々アンド回路Ｍ
1及びアンド回路Ｍ2におけるｐチャネル型のＭＯＳトラ
ンジスタのチャネル幅を増加させることは困難である。
ＮＷと、ｎチャネル型のＭＯＳトランジスタを作成する
領域との分離を行っている。このため、ＭＯＳトランジ
スタＭＮ6及びＭＯＳトランジスタＭＮ7と、ＭＯＳトラ
ンジスタＭＮ20及びＭＯＳトランジスタＭＮ21とのター
ンオン時間を大幅に短縮させるほど、各々アンド回路Ｍ
1及びアンド回路Ｍ2におけるｐチャネル型のＭＯＳトラ
ンジスタのチャネル幅を増加させることは困難である。
【００６０】すなわち、ｐチャネル型のＭＯＳトランジ
スタを形成するｎ-ＷＥＬＬ領域ＮＷには、電位を安定
させる分離領域ＳＰが必要であり、クロス領域ＣＲにお
けるｎ-ＷＥＬＬ領域の面積がかなり限定されている。
例えば、図１５に示す様に、ＭＯＳトランジスタＰＭの
拡散層と分離領域ＳＰのｎ型拡散層との距離ｄ1，分離
領域ＳＰのｎ型拡散層の幅ｄ2，分離領域ＳＰのｎ型拡
散層とｎ−ＷＥＬＬのエッジとの距離ｄ3，ｎ−ＷＥＬ
Ｌのエッジと分離領域ＳＰのｐ型拡散層との距離ｄ4，
分離領域ＳＰのｐ型拡散層の幅ｄ5，及び分離領域ＳＰ
のｐ型拡散層とｎチャネル型のＭＯＳトランジスタＮＭ
の拡散層との距離ｄ6は、ぞれぞれレイアウトのデザイ
ンルールで決められている所定の値が必要となる。
スタを形成するｎ-ＷＥＬＬ領域ＮＷには、電位を安定
させる分離領域ＳＰが必要であり、クロス領域ＣＲにお
けるｎ-ＷＥＬＬ領域の面積がかなり限定されている。
例えば、図１５に示す様に、ＭＯＳトランジスタＰＭの
拡散層と分離領域ＳＰのｎ型拡散層との距離ｄ1，分離
領域ＳＰのｎ型拡散層の幅ｄ2，分離領域ＳＰのｎ型拡
散層とｎ−ＷＥＬＬのエッジとの距離ｄ3，ｎ−ＷＥＬ
Ｌのエッジと分離領域ＳＰのｐ型拡散層との距離ｄ4，
分離領域ＳＰのｐ型拡散層の幅ｄ5，及び分離領域ＳＰ
のｐ型拡散層とｎチャネル型のＭＯＳトランジスタＮＭ
の拡散層との距離ｄ6は、ぞれぞれレイアウトのデザイ
ンルールで決められている所定の値が必要となる。
【００６１】従って、クロス領域ＣＲにおけるｐチャネ
ル型のＭＯＳトランジスタのチャネル幅を増加させるた
めには、クロス領域ＣＲにおけるｎ-ＷＥＬＬ領域ＮＷ
の面積を広げる必要がある。このため、従来の半導体記
憶装置には、クロス領域ＣＲにおけるｐチャネル型のＭ
ＯＳトランジスタのチャネル幅を増加させると、半導体
記憶装置の全体のチップ面積を増加させる問題がある。
ル型のＭＯＳトランジスタのチャネル幅を増加させるた
めには、クロス領域ＣＲにおけるｎ-ＷＥＬＬ領域ＮＷ
の面積を広げる必要がある。このため、従来の半導体記
憶装置には、クロス領域ＣＲにおけるｐチャネル型のＭ
ＯＳトランジスタのチャネル幅を増加させると、半導体
記憶装置の全体のチップ面積を増加させる問題がある。
【００６２】さらに、センスアンプＳＡＰ1〜センスア
ンプＳＡＰnに対するプリチャージ電流を増加させるた
め、ＭＯＳトランジスタＭＮ6及びＭＯＳトランジスタ
ＭＮ7のチャネル幅を増加させたり、また、Ｉ／Ｏ線Ｉ
ＯＴ及びＩ／Ｏ線ＩＯＮに対するプリチャージ電流を増
加させるため、ＭＯＳトランジスタＭＮ20及びＭＯＳト
ランジスタＭＮ21のチャネル幅を増加させたりすると、
同様にクロス領域ＣＲの面積を増加させる必要がある。
このため、従来の半導体記憶装置には、半導体記憶装置
の全体のチップ面積を増加させる問題がある。
ンプＳＡＰnに対するプリチャージ電流を増加させるた
め、ＭＯＳトランジスタＭＮ6及びＭＯＳトランジスタ
ＭＮ7のチャネル幅を増加させたり、また、Ｉ／Ｏ線Ｉ
ＯＴ及びＩ／Ｏ線ＩＯＮに対するプリチャージ電流を増
加させるため、ＭＯＳトランジスタＭＮ20及びＭＯＳト
ランジスタＭＮ21のチャネル幅を増加させたりすると、
同様にクロス領域ＣＲの面積を増加させる必要がある。
このため、従来の半導体記憶装置には、半導体記憶装置
の全体のチップ面積を増加させる問題がある。
【００６３】加えて、ＭＯＳトランジスタＭＮ6及びＭ
ＯＳトランジスタＭＮ7と、ＭＯＳトランジスタＭＮ20
及びＭＯＳトランジスタＭＮ21とのターンオン時間を高
速化するため、アンド回路Ｍ1及びアンド回路Ｍ2におけ
るｐチャネル型のＭＯＳトランジスタのコンダクタンス
を向上させて、駆動電流を増加させようとすると、ｐチ
ャネル型のＭＯＳトランジスタのゲートへ負の電圧を加
える必要がある。このとき、順方向電流が半導体基板に
流れないように、この負の電圧を印加するための構成を
クロス領域ＣＲへ設ける必要がある。このことは、プリ
チャージドライブ回路１００0及びプリチャージドライ
ブ回路１００1にも言える問題である。従って、従来の
半導体記憶装置には、クロス領域ＣＲの面積を増加させ
てしまい、半導体記憶装置の全体のチップ面積を増加さ
せる問題がある。
ＯＳトランジスタＭＮ7と、ＭＯＳトランジスタＭＮ20
及びＭＯＳトランジスタＭＮ21とのターンオン時間を高
速化するため、アンド回路Ｍ1及びアンド回路Ｍ2におけ
るｐチャネル型のＭＯＳトランジスタのコンダクタンス
を向上させて、駆動電流を増加させようとすると、ｐチ
ャネル型のＭＯＳトランジスタのゲートへ負の電圧を加
える必要がある。このとき、順方向電流が半導体基板に
流れないように、この負の電圧を印加するための構成を
クロス領域ＣＲへ設ける必要がある。このことは、プリ
チャージドライブ回路１００0及びプリチャージドライ
ブ回路１００1にも言える問題である。従って、従来の
半導体記憶装置には、クロス領域ＣＲの面積を増加させ
てしまい、半導体記憶装置の全体のチップ面積を増加さ
せる問題がある。
【００６４】本発明は、このような背景の下になされた
もので、チップサイズを増加させることなく、プリチャ
ージの時間を短縮させて、メモリのアクセスを行うサイ
クルタイムを高速化することが可能な半導体記憶装置を
提供する事にある。
もので、チップサイズを増加させることなく、プリチャ
ージの時間を短縮させて、メモリのアクセスを行うサイ
クルタイムを高速化することが可能な半導体記憶装置を
提供する事にある。
【００６５】
【課題を解決するための手段】請求項１記載の発明は、
半導体記憶装置において、複数のメモリセルから構成さ
れるメモリセル領域と、前記メモリセルを選択する複数
のワード線と、外部から入力されるアドレス信号に基づ
き、このアドレスが指定するメモリセルが接続された前
記ワード線を活性化させるワード線駆動回路と、活性化
されたワード線により選択された前記メモリセルに記憶
されている情報が電圧変化として読み出される、このメ
モリセルに接続されたビット線と、隣接する前記ビット
線が２本組み合わせて形成されたビット線対の電位差を
増幅して、増幅結果として各々のビット線に対応する一
のデータ電圧及び他のデータ電圧を出力するセンスアン
プと、このセンスアンプが増幅を開始する前に、前記セ
ンスアンプに電圧を供給する電源線と接地線との電位
を、所定の電圧にチャージするセンスアンププリチャー
ジ回路と、このセンスアンププリチャージ回路内の、前
記電源線にプリチャージ電源からプリチャージ電流を供
給するｎチャネル型の第１のＭＯＳトランジスタのゲー
ト、及び前記接地線に前記プリチャージ電源からプリチ
ャージ電流を供給するｎチャネル型の第２のＭＯＳトラ
ンジスタのゲートへ、ｎチャネル型の第３のＭＯＳトラ
ンジスタから所定の「Ｈ」レベルの電圧の制御信号を供
給するドライブ回路とを具備することを特徴とする。
半導体記憶装置において、複数のメモリセルから構成さ
れるメモリセル領域と、前記メモリセルを選択する複数
のワード線と、外部から入力されるアドレス信号に基づ
き、このアドレスが指定するメモリセルが接続された前
記ワード線を活性化させるワード線駆動回路と、活性化
されたワード線により選択された前記メモリセルに記憶
されている情報が電圧変化として読み出される、このメ
モリセルに接続されたビット線と、隣接する前記ビット
線が２本組み合わせて形成されたビット線対の電位差を
増幅して、増幅結果として各々のビット線に対応する一
のデータ電圧及び他のデータ電圧を出力するセンスアン
プと、このセンスアンプが増幅を開始する前に、前記セ
ンスアンプに電圧を供給する電源線と接地線との電位
を、所定の電圧にチャージするセンスアンププリチャー
ジ回路と、このセンスアンププリチャージ回路内の、前
記電源線にプリチャージ電源からプリチャージ電流を供
給するｎチャネル型の第１のＭＯＳトランジスタのゲー
ト、及び前記接地線に前記プリチャージ電源からプリチ
ャージ電流を供給するｎチャネル型の第２のＭＯＳトラ
ンジスタのゲートへ、ｎチャネル型の第３のＭＯＳトラ
ンジスタから所定の「Ｈ」レベルの電圧の制御信号を供
給するドライブ回路とを具備することを特徴とする。
【００６６】請求項２記載の発明は、請求項１記載の半
導体記憶装置において、前記第３のＭＯＳトランジスタ
をオン状態とする、この第３のＭＯＳトランジスタのゲ
ートに入力されるオン信号の電圧が、前記制御信号の電
圧とこの第３のＭＯＳトランジスタのしきい値電圧とを
加えた電圧値以上であることを特徴とする。
導体記憶装置において、前記第３のＭＯＳトランジスタ
をオン状態とする、この第３のＭＯＳトランジスタのゲ
ートに入力されるオン信号の電圧が、前記制御信号の電
圧とこの第３のＭＯＳトランジスタのしきい値電圧とを
加えた電圧値以上であることを特徴とする。
【００６７】請求項３記載の発明は、請求項１または請
求項２に記載の半導体記憶装置において、前記電源線と
前記プリチャージ電源との間に前記第１のトランジスタ
と直列に設けられたｎチャネル型の第４のＭＯＳトラン
ジスタ、及び前記接地線と前記プリチャージ電源との間
に前記第２のトランジスタと直列に設けられたｎチャネ
ル型の第５のＭＯＳトランジスタとを具備し、前記第１
のトランジスタ，第４のＭＯＳトランジスタ，第２のＭ
ＯＳトランジスタ及び第５のＭＯＳトランジスタの全て
がオン状態の場合に、前記電源線と前記接地線とに対す
るプリチャージ動作が行われることを特徴とする。
求項２に記載の半導体記憶装置において、前記電源線と
前記プリチャージ電源との間に前記第１のトランジスタ
と直列に設けられたｎチャネル型の第４のＭＯＳトラン
ジスタ、及び前記接地線と前記プリチャージ電源との間
に前記第２のトランジスタと直列に設けられたｎチャネ
ル型の第５のＭＯＳトランジスタとを具備し、前記第１
のトランジスタ，第４のＭＯＳトランジスタ，第２のＭ
ＯＳトランジスタ及び第５のＭＯＳトランジスタの全て
がオン状態の場合に、前記電源線と前記接地線とに対す
るプリチャージ動作が行われることを特徴とする。
【００６８】請求項４記載の発明は、請求項１ないし請
求項３にいずれかに記載の半導体記憶装置において、前
記電源線と前記接地線との間に直列に設けられた、この
電源線とこの接地線との電圧を等しくするイコライズ用
のｎ型チャネルの第６のＭＯＳトランジスタ及びｎチャ
ネル型の第７のＭＯＳトランジスタが設けられているこ
とを特徴とする。
求項３にいずれかに記載の半導体記憶装置において、前
記電源線と前記接地線との間に直列に設けられた、この
電源線とこの接地線との電圧を等しくするイコライズ用
のｎ型チャネルの第６のＭＯＳトランジスタ及びｎチャ
ネル型の第７のＭＯＳトランジスタが設けられているこ
とを特徴とする。
【００６９】請求項５記載の発明は、半導体記憶装置に
おいて、複数のメモリセルから構成されるメモリセル領
域と、前記メモリセルを選択する複数のワード線と、外
部から入力されるアドレス信号に基づき、このアドレス
が指定するメモリセルが接続された前記ワード線を活性
化させるワード線駆動回路と、活性化されたワード線に
より選択された前記メモリセルに記憶されている記憶デ
ータが電圧変化として読み出される、このメモリセルに
接続されたビット線と、隣接する前記ビット線が２本組
み合わせて形成されたビット線対の電位差を増幅して、
増幅結果として各々のビット線に対応する一のデータ電
圧及び他のデータ電圧を出力するセンスアンプと、この
センスアンプから前記一のデータ電圧が出力される第１
のＩ／Ｏ線と、前記センスアンプから前記他のデータ電
圧が出力される第２のＩ／Ｏ線と、前記第１のＩ／Ｏ線
及び前記第２のＩ／Ｏ線にそれぞれ前記センスアンプか
ら前記一のデータ電圧及び前記他のデータ電圧が出力さ
れる前に、前記第１のＩ／Ｏ線及び前記第２のＩ／Ｏ線
の電位を所定の電圧にチャージするＩ／Ｏ線プリチャー
ジ回路と、このＩ／Ｏ線プリチャージ回路内の、前記第
１のＩ／Ｏ線にプリチャージ電源からプリチャージ電流
を供給するｎチャネル型の第１のＭＯＳトランジスタの
ゲート，及び前記第２のＩ／Ｏ線に前記プリチャージ電
源からプリチャージ電流を供給するｎチャネル型の第２
のＭＯＳトランジスタのゲートに、ｎチャネル型の第３
のＭＯＳトランジスタから所定の「Ｈ」レベルの電圧の
制御信号を供給するドライブ回路とを具備することを特
徴とする。
おいて、複数のメモリセルから構成されるメモリセル領
域と、前記メモリセルを選択する複数のワード線と、外
部から入力されるアドレス信号に基づき、このアドレス
が指定するメモリセルが接続された前記ワード線を活性
化させるワード線駆動回路と、活性化されたワード線に
より選択された前記メモリセルに記憶されている記憶デ
ータが電圧変化として読み出される、このメモリセルに
接続されたビット線と、隣接する前記ビット線が２本組
み合わせて形成されたビット線対の電位差を増幅して、
増幅結果として各々のビット線に対応する一のデータ電
圧及び他のデータ電圧を出力するセンスアンプと、この
センスアンプから前記一のデータ電圧が出力される第１
のＩ／Ｏ線と、前記センスアンプから前記他のデータ電
圧が出力される第２のＩ／Ｏ線と、前記第１のＩ／Ｏ線
及び前記第２のＩ／Ｏ線にそれぞれ前記センスアンプか
ら前記一のデータ電圧及び前記他のデータ電圧が出力さ
れる前に、前記第１のＩ／Ｏ線及び前記第２のＩ／Ｏ線
の電位を所定の電圧にチャージするＩ／Ｏ線プリチャー
ジ回路と、このＩ／Ｏ線プリチャージ回路内の、前記第
１のＩ／Ｏ線にプリチャージ電源からプリチャージ電流
を供給するｎチャネル型の第１のＭＯＳトランジスタの
ゲート，及び前記第２のＩ／Ｏ線に前記プリチャージ電
源からプリチャージ電流を供給するｎチャネル型の第２
のＭＯＳトランジスタのゲートに、ｎチャネル型の第３
のＭＯＳトランジスタから所定の「Ｈ」レベルの電圧の
制御信号を供給するドライブ回路とを具備することを特
徴とする。
【００７０】請求項６記載の発明は、請求項５記載の半
導体記憶装置において、前記第３のＭＯＳトランジスタ
をオン状態とする、この第３のＭＯＳトランジスタのゲ
ートに入力されるオン信号の電圧が、前記制御信号の電
圧とこの第３のＭＯＳトランジスタのしきい値電圧とを
加えた電圧値以上であることを特徴とする。
導体記憶装置において、前記第３のＭＯＳトランジスタ
をオン状態とする、この第３のＭＯＳトランジスタのゲ
ートに入力されるオン信号の電圧が、前記制御信号の電
圧とこの第３のＭＯＳトランジスタのしきい値電圧とを
加えた電圧値以上であることを特徴とする。
【００７１】請求項７記載の発明は、請求項５または請
求項６に記載の半導体記憶装置において、前記第１のＩ
／Ｏ線と前記プリチャージ電源との間に前記第１のトラ
ンジスタと直列に設けられたｎチャネル型の第４のＭＯ
Ｓトランジスタ、及び前記第２のＩ／Ｏ線と前記プリチ
ャージ電源との間に前記第２のトランジスタと直列に設
けられたｎチャネル型の第５のＭＯＳトランジスタとを
具備し、前記第１のトランジスタ，第４のＭＯＳトラン
ジスタ，第２のＭＯＳトランジスタ及び第５のＭＯＳト
ランジスタの全てがオン状態の場合に、前記第１のＩ／
Ｏ線と前記第２のＩ／Ｏ線とに対するプリチャージ動作
が行われることを特徴とする。
求項６に記載の半導体記憶装置において、前記第１のＩ
／Ｏ線と前記プリチャージ電源との間に前記第１のトラ
ンジスタと直列に設けられたｎチャネル型の第４のＭＯ
Ｓトランジスタ、及び前記第２のＩ／Ｏ線と前記プリチ
ャージ電源との間に前記第２のトランジスタと直列に設
けられたｎチャネル型の第５のＭＯＳトランジスタとを
具備し、前記第１のトランジスタ，第４のＭＯＳトラン
ジスタ，第２のＭＯＳトランジスタ及び第５のＭＯＳト
ランジスタの全てがオン状態の場合に、前記第１のＩ／
Ｏ線と前記第２のＩ／Ｏ線とに対するプリチャージ動作
が行われることを特徴とする。
【００７２】請求項８記載の発明は、請求項４または請
求項５に記載の半導体記憶装置において、前記第１のＩ
／Ｏ線と前記第２のＩ／Ｏ線との間に直列に設けられ
た、この第１のＩ／Ｏ線とこの第２のＩ／Ｏ線との電圧
を等しくするイコライズ用のｎ型チャネルの第６のＭＯ
Ｓトランジスタ及びｎチャネル型の第７のＭＯＳトラン
ジスタが設けられていることを特徴とする。
求項５に記載の半導体記憶装置において、前記第１のＩ
／Ｏ線と前記第２のＩ／Ｏ線との間に直列に設けられ
た、この第１のＩ／Ｏ線とこの第２のＩ／Ｏ線との電圧
を等しくするイコライズ用のｎ型チャネルの第６のＭＯ
Ｓトランジスタ及びｎチャネル型の第７のＭＯＳトラン
ジスタが設けられていることを特徴とする。
【００７３】請求項９記載の発明は、請求項１ないし請
求項８のいずれかに記載の半導体記憶装置において、内
部論理回路から入力される前記第３のＭＯＳトランジス
タをオンするチャージ信号の「Ｈ」レベルの電圧を、前
記制御信号の電圧とこの第３のＭＯＳトランジスタのし
きい値電圧とを加えた電圧値以上の電圧の前記オン信号
として出力する電圧変換回路を具備することを特徴とす
る。
求項８のいずれかに記載の半導体記憶装置において、内
部論理回路から入力される前記第３のＭＯＳトランジス
タをオンするチャージ信号の「Ｈ」レベルの電圧を、前
記制御信号の電圧とこの第３のＭＯＳトランジスタのし
きい値電圧とを加えた電圧値以上の電圧の前記オン信号
として出力する電圧変換回路を具備することを特徴とす
る。
【００７４】請求項１０記載の発明は、請求項１ないし
請求項９のいずれかに記載の半導体記憶装置において、
前記センスアンプと前記ワード線駆動回路とが交差する
部分に、前記センスアンプ，前記ワード線駆動回路及び
メモリセルが形成されないクロス領域が存在し、前記第
１のＭＯＳトランジスタ，前記第２のＭＯＳトランジス
タ，前記第３のＭＯＳトランジスタ，前記第４のＭＯＳ
トランジスタ，前記第５のＭＯＳトランジスタ，前記第
６のＭＯＳトランジスタ，及び前記第７のＭＯＳトラン
ジスタがこのクロス領域に形成されることを特徴とす
る。
請求項９のいずれかに記載の半導体記憶装置において、
前記センスアンプと前記ワード線駆動回路とが交差する
部分に、前記センスアンプ，前記ワード線駆動回路及び
メモリセルが形成されないクロス領域が存在し、前記第
１のＭＯＳトランジスタ，前記第２のＭＯＳトランジス
タ，前記第３のＭＯＳトランジスタ，前記第４のＭＯＳ
トランジスタ，前記第５のＭＯＳトランジスタ，前記第
６のＭＯＳトランジスタ，及び前記第７のＭＯＳトラン
ジスタがこのクロス領域に形成されることを特徴とす
る。
【００７５】請求項１１記載の発明は、半導体記憶装置
において、複数のメモリセルから構成されるメモリセル
領域と、前記メモリセルを選択する複数のワード線と、
外部から入力されるアドレス信号に基づき、このアドレ
スが指定するメモリセルが接続された前記ワード線を活
性化させるワード線駆動回路と、活性化されたワード線
により選択された前記メモリセルに記憶されている情報
が電圧変化として読み出される、このメモリセルに接続
されたビット線と、隣接する前記ビット線が２本組み合
わせて形成されたビット線対の電位差を増幅して、増幅
結果として各々のビット線に対応する一のデータ電圧及
び他のデータ電圧を出力するセンスアンプと、前記セン
スアンプから前記一のデータ電圧が出力される第１のＩ
／Ｏ線と、前記センスアンプから前記他のデータ電圧が
出力される第２のＩ／Ｏ線と、前記センスアンプが増幅
を開始する前に、前記センスアンプに電圧を供給する電
源線及び接地線の電位を、所定の電圧にチャージするセ
ンスアンププリチャージ回路と、前記第１のＩ／Ｏ線と
前記第２のＩ／Ｏ線とに、前記センスアンプからそれぞ
れ前記一のデータ電圧及び前記他の記憶データが出力さ
れる前に、前記第１のＩ／Ｏ線及び前記第２のＩ／Ｏ線
の電位を所定の電圧にチャージするＩ／Ｏ線プリチャー
ジ回路と、前記センスアンププリチャージ回路内の、前
記電源線にプリチャージ電源からプリチャージ電流を供
給するｎチャネル型の第１のＭＯＳトランジスタのゲー
ト，及び前記接地線にプリチャージ電源からプリチャー
ジ電流を供給するｎチャネル型の第２のＭＯＳトランジ
スタのゲート，また前記Ｉ／Ｏ線プリチャージ回路内
の、前記第１のＩ／Ｏ線にプリチャージ電源からプリチ
ャージ電流を供給するｎチャネル型の第３のＭＯＳトラ
ンジスタのゲート，及び前記第２のＩ／Ｏ線にプリチャ
ージ電源からプリチャージ電流を供給するｎチャネル型
の第４のＭＯＳトランジスタのゲートに、ｎチャネル型
の第５のＭＯＳトランジスタから所定の「Ｈ」レベルの
電圧の制御信号を供給するドライブ回路とを具備するこ
とを特徴とする。
において、複数のメモリセルから構成されるメモリセル
領域と、前記メモリセルを選択する複数のワード線と、
外部から入力されるアドレス信号に基づき、このアドレ
スが指定するメモリセルが接続された前記ワード線を活
性化させるワード線駆動回路と、活性化されたワード線
により選択された前記メモリセルに記憶されている情報
が電圧変化として読み出される、このメモリセルに接続
されたビット線と、隣接する前記ビット線が２本組み合
わせて形成されたビット線対の電位差を増幅して、増幅
結果として各々のビット線に対応する一のデータ電圧及
び他のデータ電圧を出力するセンスアンプと、前記セン
スアンプから前記一のデータ電圧が出力される第１のＩ
／Ｏ線と、前記センスアンプから前記他のデータ電圧が
出力される第２のＩ／Ｏ線と、前記センスアンプが増幅
を開始する前に、前記センスアンプに電圧を供給する電
源線及び接地線の電位を、所定の電圧にチャージするセ
ンスアンププリチャージ回路と、前記第１のＩ／Ｏ線と
前記第２のＩ／Ｏ線とに、前記センスアンプからそれぞ
れ前記一のデータ電圧及び前記他の記憶データが出力さ
れる前に、前記第１のＩ／Ｏ線及び前記第２のＩ／Ｏ線
の電位を所定の電圧にチャージするＩ／Ｏ線プリチャー
ジ回路と、前記センスアンププリチャージ回路内の、前
記電源線にプリチャージ電源からプリチャージ電流を供
給するｎチャネル型の第１のＭＯＳトランジスタのゲー
ト，及び前記接地線にプリチャージ電源からプリチャー
ジ電流を供給するｎチャネル型の第２のＭＯＳトランジ
スタのゲート，また前記Ｉ／Ｏ線プリチャージ回路内
の、前記第１のＩ／Ｏ線にプリチャージ電源からプリチ
ャージ電流を供給するｎチャネル型の第３のＭＯＳトラ
ンジスタのゲート，及び前記第２のＩ／Ｏ線にプリチャ
ージ電源からプリチャージ電流を供給するｎチャネル型
の第４のＭＯＳトランジスタのゲートに、ｎチャネル型
の第５のＭＯＳトランジスタから所定の「Ｈ」レベルの
電圧の制御信号を供給するドライブ回路とを具備するこ
とを特徴とする。
【００７６】請求項１２記載の発明は、請求項１１記載
の半導体記憶装置において、前記第１のＭＯＳトランジ
スタ，前記第２のＭＯＳトランジスタ，前記第３のＭＯ
Ｓトランジスタ，及び前記第４のＭＯＳトランジスタを
オン状態とする、この第５のＭＯＳトランジスタのゲー
トに入力されるオン信号の電圧が、前記制御信号の電圧
とこの第５のＭＯＳトランジスタのしきい値電圧とを加
えた電圧値以上であることを特徴とする。
の半導体記憶装置において、前記第１のＭＯＳトランジ
スタ，前記第２のＭＯＳトランジスタ，前記第３のＭＯ
Ｓトランジスタ，及び前記第４のＭＯＳトランジスタを
オン状態とする、この第５のＭＯＳトランジスタのゲー
トに入力されるオン信号の電圧が、前記制御信号の電圧
とこの第５のＭＯＳトランジスタのしきい値電圧とを加
えた電圧値以上であることを特徴とする。
【００７７】請求項１３記載の発明は、請求項１１また
は請求項１２に記載の半導体記憶装置において、前記電
源線と前記プリチャージ電源との間に前記第１のトラン
ジスタと直列に設けられたｎチャネル型の第６のＭＯＳ
トランジスタ，前記接地線と前記プリチャージ電源との
間に前記第２のトランジスタと直列に設けられたｎチャ
ネル型の第７のＭＯＳトランジスタ，前記第１のＩ／Ｏ
線と前記プリチャージ電源との間に前記第３のトランジ
スタと直列に設けられたｎチャネル型の第８のＭＯＳト
ランジスタ，前記第２のＩ／Ｏ線と前記プリチャージ電
源との間に前記第４のトランジスタと直列に設けられた
ｎチャネル型の第９のＭＯＳトランジスタとを具備し、
前記第１のトランジスタ，第６のＭＯＳトランジスタ，
第２のＭＯＳトランジスタ及び第７のＭＯＳトランジス
タの全てがオン状態の場合に、前記電源線と前記接地線
とに対するプリチャージ動作が行われ、前記第３のトラ
ンジスタ，第８のＭＯＳトランジスタ，第４のＭＯＳト
ランジスタ及び第９のＭＯＳトランジスタの全てがオン
状態の場合に、前記第１のＩ／Ｏ線と前記第２のＩ／Ｏ
線とに対するプリチャージ動作が行われることを特徴と
する。
は請求項１２に記載の半導体記憶装置において、前記電
源線と前記プリチャージ電源との間に前記第１のトラン
ジスタと直列に設けられたｎチャネル型の第６のＭＯＳ
トランジスタ，前記接地線と前記プリチャージ電源との
間に前記第２のトランジスタと直列に設けられたｎチャ
ネル型の第７のＭＯＳトランジスタ，前記第１のＩ／Ｏ
線と前記プリチャージ電源との間に前記第３のトランジ
スタと直列に設けられたｎチャネル型の第８のＭＯＳト
ランジスタ，前記第２のＩ／Ｏ線と前記プリチャージ電
源との間に前記第４のトランジスタと直列に設けられた
ｎチャネル型の第９のＭＯＳトランジスタとを具備し、
前記第１のトランジスタ，第６のＭＯＳトランジスタ，
第２のＭＯＳトランジスタ及び第７のＭＯＳトランジス
タの全てがオン状態の場合に、前記電源線と前記接地線
とに対するプリチャージ動作が行われ、前記第３のトラ
ンジスタ，第８のＭＯＳトランジスタ，第４のＭＯＳト
ランジスタ及び第９のＭＯＳトランジスタの全てがオン
状態の場合に、前記第１のＩ／Ｏ線と前記第２のＩ／Ｏ
線とに対するプリチャージ動作が行われることを特徴と
する。
【００７８】請求項１４記載の発明は、請求項１１ない
し請求項１３に記載の半導体記憶装置において、前記電
源線と前記接地線との間に直列に設けられた、この電源
線とこの接地線との電圧を等しくするイコライズ用のｎ
型チャネルの第１０のＭＯＳトランジスタ及びｎチャネ
ル型の第１１のＭＯＳトランジスタ、かつ前記第１のＩ
／Ｏ線と前記第２のＩ／Ｏ線との間に直列に設けられ
た、この第１のＩ／Ｏ線とこの第２のＩ／Ｏ線との電圧
を等しくするイコライズ用のｎチャネル型の第１２のＭ
ＯＳトランジスタ及びｎチャネル型の第１３のＭＯＳト
ランジスタが設けられていることを特徴とする。
し請求項１３に記載の半導体記憶装置において、前記電
源線と前記接地線との間に直列に設けられた、この電源
線とこの接地線との電圧を等しくするイコライズ用のｎ
型チャネルの第１０のＭＯＳトランジスタ及びｎチャネ
ル型の第１１のＭＯＳトランジスタ、かつ前記第１のＩ
／Ｏ線と前記第２のＩ／Ｏ線との間に直列に設けられ
た、この第１のＩ／Ｏ線とこの第２のＩ／Ｏ線との電圧
を等しくするイコライズ用のｎチャネル型の第１２のＭ
ＯＳトランジスタ及びｎチャネル型の第１３のＭＯＳト
ランジスタが設けられていることを特徴とする。
【００７９】請求項１５記載の発明は、請求項１１ない
し請求項１４のいずれかに記載の半導体記憶装置におい
て、内部論理回路から入力される前記第５のＭＯＳトラ
ンジスタをオンするチャージ信号の「Ｈ」レベルの電圧
を、前記制御信号の電圧とこの第５のＭＯＳトランジス
タのしきい値電圧とを加えた電圧値以上の電圧の前記オ
ン信号として出力する電圧変換回路を具備することを特
徴とする。
し請求項１４のいずれかに記載の半導体記憶装置におい
て、内部論理回路から入力される前記第５のＭＯＳトラ
ンジスタをオンするチャージ信号の「Ｈ」レベルの電圧
を、前記制御信号の電圧とこの第５のＭＯＳトランジス
タのしきい値電圧とを加えた電圧値以上の電圧の前記オ
ン信号として出力する電圧変換回路を具備することを特
徴とする。
【００８０】請求項１６記載の発明は、請求項１１ない
し請求項１５のいずれかに記載の半導体記憶装置におい
て、前記センスアンプと前記ワード線駆動回路とが交差
する部分に、前記センスアンプ，前記ワード線駆動回路
及びメモリセルが形成されないクロス領域が存在し、前
記第１のＭＯＳトランジスタ，前記第２のＭＯＳトラン
ジスタ，前記第３のＭＯＳトランジスタ，前記第４のＭ
ＯＳトランジスタ，前記第５のＭＯＳトランジスタ，前
記第６のＭＯＳトランジスタ，前記第７のＭＯＳトラン
ジスタ，前記第８のＭＯＳトランジスタ，前記第９のＭ
ＯＳトランジスタ，前記第１０，前記第１１のＭＯＳト
ランジスタのＭＯＳトランジスタ，前記第１２のＭＯＳ
トランジスタ及び前記第１３のＭＯＳトランジスタがこ
のクロス領域に形成されることを特徴とする。
し請求項１５のいずれかに記載の半導体記憶装置におい
て、前記センスアンプと前記ワード線駆動回路とが交差
する部分に、前記センスアンプ，前記ワード線駆動回路
及びメモリセルが形成されないクロス領域が存在し、前
記第１のＭＯＳトランジスタ，前記第２のＭＯＳトラン
ジスタ，前記第３のＭＯＳトランジスタ，前記第４のＭ
ＯＳトランジスタ，前記第５のＭＯＳトランジスタ，前
記第６のＭＯＳトランジスタ，前記第７のＭＯＳトラン
ジスタ，前記第８のＭＯＳトランジスタ，前記第９のＭ
ＯＳトランジスタ，前記第１０，前記第１１のＭＯＳト
ランジスタのＭＯＳトランジスタ，前記第１２のＭＯＳ
トランジスタ及び前記第１３のＭＯＳトランジスタがこ
のクロス領域に形成されることを特徴とする。
【００８１】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１及び図２は、本発明の一
実施形態による半導体記憶装置のセンスアンプのプリチ
ャージを行うセンスアンププリチャージ回路の部分の構
成を示すブロック図である。また、図８及び図９の従来
例と同様な構成については、同一符号を付し、この構成
の説明を省略する。これらの図において、１はセンスア
ンプ選択回路であり、外部から供給される制御信号ＲＡ
ＳＢのタイミングで、ワード線デコード回路（ＸＤＥ
Ｃ：ロウデコーダ，図１３参照）から入力される内部ア
ドレス信号ＡＤＲに基づき、この内部アドレス信号ＡＤ
Ｒに対応するセンスアンプ行、例えばセンスアンプＳＡ
Ｐ1〜センスアンプＳＡＰnの選択を行う。
施形態について説明する。図１及び図２は、本発明の一
実施形態による半導体記憶装置のセンスアンプのプリチ
ャージを行うセンスアンププリチャージ回路の部分の構
成を示すブロック図である。また、図８及び図９の従来
例と同様な構成については、同一符号を付し、この構成
の説明を省略する。これらの図において、１はセンスア
ンプ選択回路であり、外部から供給される制御信号ＲＡ
ＳＢのタイミングで、ワード線デコード回路（ＸＤＥ
Ｃ：ロウデコーダ，図１３参照）から入力される内部ア
ドレス信号ＡＤＲに基づき、この内部アドレス信号ＡＤ
Ｒに対応するセンスアンプ行、例えばセンスアンプＳＡ
Ｐ1〜センスアンプＳＡＰnの選択を行う。
【００８２】また、センスアンプ選択回路１は、入力さ
れる内部アドレス信号ＡＤＲに応じて、このセンスアン
プＳＡＰ1〜センスアンプＳＡＰnに各々接続されるビッ
ト線ＢＬＴ1〜ビット線ＢＬＴn，ビット線ＢＬＮ1〜ビ
ット線ＢＬＮn，ビット線ＢＬＢＴ1〜ビット線ＢＬＢＴ
n，ビット線ＢＬＢＮ1〜ビット線ＢＬＢＮnを所定のプ
リチャージ電圧（電圧ＨＦＶＣ）へプリチャージを行う
プリチャージ制御信号ＰＤＬＢ0及びプリチャージ信号
ＰＤＬＢ1を出力する。
れる内部アドレス信号ＡＤＲに応じて、このセンスアン
プＳＡＰ1〜センスアンプＳＡＰnに各々接続されるビッ
ト線ＢＬＴ1〜ビット線ＢＬＴn，ビット線ＢＬＮ1〜ビ
ット線ＢＬＮn，ビット線ＢＬＢＴ1〜ビット線ＢＬＢＴ
n，ビット線ＢＬＢＮ1〜ビット線ＢＬＢＮnを所定のプ
リチャージ電圧（電圧ＨＦＶＣ）へプリチャージを行う
プリチャージ制御信号ＰＤＬＢ0及びプリチャージ信号
ＰＤＬＢ1を出力する。
【００８３】２及び２’はインバータであり、センスア
ンプ選択回路１から入力されるプリチャージ制御信号Ｐ
ＤＬＢ0及びプリチャージ電圧ＰＤＬＢ1の信号の極性を
それぞれ反転して、この反転信号を各々電圧変換回路３
及び電圧変換回路３’（図１３参照）へ出力する。
ンプ選択回路１から入力されるプリチャージ制御信号Ｐ
ＤＬＢ0及びプリチャージ電圧ＰＤＬＢ1の信号の極性を
それぞれ反転して、この反転信号を各々電圧変換回路３
及び電圧変換回路３’（図１３参照）へ出力する。
【００８４】電圧変換回路３は、入力されるプリチャー
ジ制御信号ＰＤＬＢ0の反転された信号の「Ｈ」レベル
側の電圧値を、半導体記憶装置の図示しない論理回路で
使用されている電源電圧Ｖccと、各クロス領域ＣＲに設
けられたプリチャージドライブ回路５0のＭＯＳトラン
ジスタＮＭ1のしきい値電圧Ｖt1とを加えた値「Ｖcc＋
Ｖt1」以上の電圧ＶDVに変換して、プリチャージ駆動信
号ＰＤＬＤ0として出力する。ここで、ＭＯＳトランジ
スタＮＭ1は、ｎチャネル型のＭＯＳトランジスタであ
る。
ジ制御信号ＰＤＬＢ0の反転された信号の「Ｈ」レベル
側の電圧値を、半導体記憶装置の図示しない論理回路で
使用されている電源電圧Ｖccと、各クロス領域ＣＲに設
けられたプリチャージドライブ回路５0のＭＯＳトラン
ジスタＮＭ1のしきい値電圧Ｖt1とを加えた値「Ｖcc＋
Ｖt1」以上の電圧ＶDVに変換して、プリチャージ駆動信
号ＰＤＬＤ0として出力する。ここで、ＭＯＳトランジ
スタＮＭ1は、ｎチャネル型のＭＯＳトランジスタであ
る。
【００８５】同様に、電圧変換回路３’は、入力される
プリチャージ制御信号ＰＤＬＢ1の反転された信号の
「Ｈ」レベル側の電圧値を、半導体記憶装置の図示しな
い論理回路で使用されている電源電圧Ｖccと、プリチャ
ージドライブ回路５1のＭＯＳトランジスタＮＭ1のしき
い値電圧Ｖt1とを加えた値「Ｖcc＋Ｖt1」以上の電圧Ｖ
DVに変換して、プリチャージ駆動信号ＰＤＬＤ1として
出力する。
プリチャージ制御信号ＰＤＬＢ1の反転された信号の
「Ｈ」レベル側の電圧値を、半導体記憶装置の図示しな
い論理回路で使用されている電源電圧Ｖccと、プリチャ
ージドライブ回路５1のＭＯＳトランジスタＮＭ1のしき
い値電圧Ｖt1とを加えた値「Ｖcc＋Ｖt1」以上の電圧Ｖ
DVに変換して、プリチャージ駆動信号ＰＤＬＤ1として
出力する。
【００８６】この電圧ＶDVは、図示しない昇圧回路から
昇圧電圧ＶＢＯＯＴとして、プリチャージが開始される
タイミングより前に供給される。すなわち、外部から制
御信号ＲＡＳＢが「Ｌ」レベルで入力された時点で、図
示しない昇圧回路は、電圧変換回路３及び電圧変換回路
３’へ昇圧電圧ＶＢＯＯＴを供給する。
昇圧電圧ＶＢＯＯＴとして、プリチャージが開始される
タイミングより前に供給される。すなわち、外部から制
御信号ＲＡＳＢが「Ｌ」レベルで入力された時点で、図
示しない昇圧回路は、電圧変換回路３及び電圧変換回路
３’へ昇圧電圧ＶＢＯＯＴを供給する。
【００８７】プリチャージドライブ回路５0及びプリチ
ャージドライブ回路５1は、内部アドレス信号ＡＤＲが
示すメモリセル領域ＭＳに対応するクロス領域ＣＲ（図
１３参照）に各々形成され、ｎチャネル型のＭＯＳトラ
ンジスタＮＭ1と、ｎチャネル型のＭＯＳトランジスタ
ＮＭ２とで構成されている。また、プリチャージドライ
ブ回路５0は、プリチャージ駆動信号ＰＤＬＤ0が「Ｈ」
レベルで入力されると、プリチャージ信号ＰＤＬ0を
「Ｈ」レベルで出力する。同様に、プリチャージドライ
ブ回路1は、プリチャージ駆動信号ＰＤＬＤ1が「Ｈ」レ
ベルで入力されると、プリチャージ信号ＰＤＬ1を
「Ｈ」レベルで出力する。
ャージドライブ回路５1は、内部アドレス信号ＡＤＲが
示すメモリセル領域ＭＳに対応するクロス領域ＣＲ（図
１３参照）に各々形成され、ｎチャネル型のＭＯＳトラ
ンジスタＮＭ1と、ｎチャネル型のＭＯＳトランジスタ
ＮＭ２とで構成されている。また、プリチャージドライ
ブ回路５0は、プリチャージ駆動信号ＰＤＬＤ0が「Ｈ」
レベルで入力されると、プリチャージ信号ＰＤＬ0を
「Ｈ」レベルで出力する。同様に、プリチャージドライ
ブ回路1は、プリチャージ駆動信号ＰＤＬＤ1が「Ｈ」レ
ベルで入力されると、プリチャージ信号ＰＤＬ1を
「Ｈ」レベルで出力する。
【００８８】すなわち、プリチャージドライブ回路５0
（又はプリチャージドライブ回路５1）のＭＯＳトラン
ジスタＮＭ1は、ゲートに「Ｈ」レベルのプリチャージ
駆動信号ＰＤＬＤ0（又はプリチャージ駆動信号ＰＤＬ
Ｄ1）が入力されるとオン状態となり、また、このプリ
チャージ駆動信号ＰＤＬＤ0（又はプリチャージ駆動信
号ＰＤＬＤ1）の電圧が「Ｖcc＋Ｖt1」以上のため、
「Ｈ」レベルの値が電源電圧「Ｖcc」の電圧値であるプ
リチャージ信号ＰＤＬ0（又はプリチャージ信号ＰＤＬ
1）を出力する。
（又はプリチャージドライブ回路５1）のＭＯＳトラン
ジスタＮＭ1は、ゲートに「Ｈ」レベルのプリチャージ
駆動信号ＰＤＬＤ0（又はプリチャージ駆動信号ＰＤＬ
Ｄ1）が入力されるとオン状態となり、また、このプリ
チャージ駆動信号ＰＤＬＤ0（又はプリチャージ駆動信
号ＰＤＬＤ1）の電圧が「Ｖcc＋Ｖt1」以上のため、
「Ｈ」レベルの値が電源電圧「Ｖcc」の電圧値であるプ
リチャージ信号ＰＤＬ0（又はプリチャージ信号ＰＤＬ
1）を出力する。
【００８９】このとき、プリチャージ制御信号ＰＤＬＢ
0（又はプリチャージ制御回路ＰＤＬＢ1）は、プリチャ
ージ駆動信号ＰＤＬＤ0（又はプリチャージ駆動信号Ｐ
ＤＬＤ1）の逆の極性であるため、「Ｌ」レベルとなっ
ている。このため、ＭＯＳトランジスタＮＭ2はオフ状
態となっている。逆に、プリチャージドライブ回路５0
（又はプリチャージドライブ回路５1）は、プリチャー
ジ駆動信号ＰＤＬＤ0（又はプリチャージ駆動信号ＰＤ
ＬＤ1）が「Ｌ」レベルで入力されると、プリチャージ
信号ＰＤＬ0（又はプリチャージ信号ＰＤＬ1）を「Ｌ」
レベルで出力する。
0（又はプリチャージ制御回路ＰＤＬＢ1）は、プリチャ
ージ駆動信号ＰＤＬＤ0（又はプリチャージ駆動信号Ｐ
ＤＬＤ1）の逆の極性であるため、「Ｌ」レベルとなっ
ている。このため、ＭＯＳトランジスタＮＭ2はオフ状
態となっている。逆に、プリチャージドライブ回路５0
（又はプリチャージドライブ回路５1）は、プリチャー
ジ駆動信号ＰＤＬＤ0（又はプリチャージ駆動信号ＰＤ
ＬＤ1）が「Ｌ」レベルで入力されると、プリチャージ
信号ＰＤＬ0（又はプリチャージ信号ＰＤＬ1）を「Ｌ」
レベルで出力する。
【００９０】すなわち、プリチャージ制御信号ＰＤＬＢ
0（又はプリチャージ制御信号ＰＤＬＢ1）は、プリチャ
ージ駆動信号ＰＤＬＤ0（又はプリチャージ駆動信号Ｐ
ＤＬＤ1）の逆の極性であるため、「Ｈ」レベルとなっ
ている。このため、ＭＯＳトランジスタＮＭ2は、オン
状態となっており、プリチャージ信号ＰＤＬ0（又はプ
リチャージ信号ＰＤＬ1）を「Ｈ」レベルから「Ｌ」レ
ベルへ引き下げる。
0（又はプリチャージ制御信号ＰＤＬＢ1）は、プリチャ
ージ駆動信号ＰＤＬＤ0（又はプリチャージ駆動信号Ｐ
ＤＬＤ1）の逆の極性であるため、「Ｈ」レベルとなっ
ている。このため、ＭＯＳトランジスタＮＭ2は、オン
状態となっており、プリチャージ信号ＰＤＬ0（又はプ
リチャージ信号ＰＤＬ1）を「Ｈ」レベルから「Ｌ」レ
ベルへ引き下げる。
【００９１】また、プリチャージ制御信号ＰＤＬＢ0
（又はプリチャージ制御信号ＰＤＬＢ1）は、直接にセ
ンスアンプ選択回路１からプリチャージドライブ回路５
0（又はプリチャージドライブ回路５1）へ入力されてい
るため、「Ｌ」レベルから「Ｈ」レベルへ遷移したとき
高速にプリチャージ信号ＰＤＬ0（プリチャージ信号Ｐ
ＤＬ1）を「Ｈ」レベルから「Ｌ」レベルへ遷移させる
ことができる。このとき、ＭＯＳトランジスタＮＭ1
は、プリチャージ駆動信号ＰＤＬＤ0（プリチャージ信
号ＰＤＬＤ1）が「Ｌ」レベルで入力されているため、
オフ状態となっている。
（又はプリチャージ制御信号ＰＤＬＢ1）は、直接にセ
ンスアンプ選択回路１からプリチャージドライブ回路５
0（又はプリチャージドライブ回路５1）へ入力されてい
るため、「Ｌ」レベルから「Ｈ」レベルへ遷移したとき
高速にプリチャージ信号ＰＤＬ0（プリチャージ信号Ｐ
ＤＬ1）を「Ｈ」レベルから「Ｌ」レベルへ遷移させる
ことができる。このとき、ＭＯＳトランジスタＮＭ1
は、プリチャージ駆動信号ＰＤＬＤ0（プリチャージ信
号ＰＤＬＤ1）が「Ｌ」レベルで入力されているため、
オフ状態となっている。
【００９２】プリチャージ回路ＳＷ1（プリチャージ回
路ＳＷ2〜プリチャージ回路ＳＷn）は、図１３における
領域ＳＡに設けられ、ｎチャネル型のＭＯＳトランジス
タＮＭ3，ＭＯＳトランジスタＮＭ4，ＭＯＳトランジス
タＮＭ5により構成されている。また、プリチャージ回
路ＳＷ1（プリチャージ回路ＳＷ2〜プリチャージ回路Ｓ
Ｗn）は、センスアンプＳＡＰ1（センスアンプＳＡＰ2
〜センスアンプＳＡＰnが活性化される前に、ビット線
対ＢＬ1（ビット線対ＢＬ2〜ビット線対ＢＬn）を所定
のプリチャージ電圧ＨＦＶＣ、例えばプリチャージ電圧
「（Ｖcc／２）」へチャージする。
路ＳＷ2〜プリチャージ回路ＳＷn）は、図１３における
領域ＳＡに設けられ、ｎチャネル型のＭＯＳトランジス
タＮＭ3，ＭＯＳトランジスタＮＭ4，ＭＯＳトランジス
タＮＭ5により構成されている。また、プリチャージ回
路ＳＷ1（プリチャージ回路ＳＷ2〜プリチャージ回路Ｓ
Ｗn）は、センスアンプＳＡＰ1（センスアンプＳＡＰ2
〜センスアンプＳＡＰnが活性化される前に、ビット線
対ＢＬ1（ビット線対ＢＬ2〜ビット線対ＢＬn）を所定
のプリチャージ電圧ＨＦＶＣ、例えばプリチャージ電圧
「（Ｖcc／２）」へチャージする。
【００９３】ここで、ＭＯＳトランジスタＮＭ3は、入
力されるプリチャージ信号ＰＤＬ0（又はプリチャージ
信号ＰＤＬ1）が「Ｈ」レベルの場合にオン状態とな
り、ビット線対ＢＬ1を構成するビット線ＢＬＴ1の電圧
と、ビット線ＢＬＮ1の電圧とを同一の値とするイコラ
イズを行う。
力されるプリチャージ信号ＰＤＬ0（又はプリチャージ
信号ＰＤＬ1）が「Ｈ」レベルの場合にオン状態とな
り、ビット線対ＢＬ1を構成するビット線ＢＬＴ1の電圧
と、ビット線ＢＬＮ1の電圧とを同一の値とするイコラ
イズを行う。
【００９４】ＭＯＳトランジスタＮＭ4は、ドレインが
プリチャージ電圧を供給する電源に接続され、ソースが
ビット線ＢＬＴ1に接続されており、プリチャージ信号
ＰＤＬ0（又はプリチャージ信号ＰＤＬ1）が「Ｈ」レベ
ルでゲートに入力されると、ビット線ＢＬＴ1を電圧値
「Ｖcc／２」へプリチャージする。同様に、ＭＯＳトラ
ンジスタＮＭ5は、ドレインがプリチャージ電圧を供給
する電源に接続され、ソースがビット線ＢＬＮ1に接続
されており、プリチャージ信号が「Ｈ」レベルでゲート
に入力されると、ビット線ＢＬＮ1を電圧値「Ｖcc／
２」へプリチャージする。
プリチャージ電圧を供給する電源に接続され、ソースが
ビット線ＢＬＴ1に接続されており、プリチャージ信号
ＰＤＬ0（又はプリチャージ信号ＰＤＬ1）が「Ｈ」レベ
ルでゲートに入力されると、ビット線ＢＬＴ1を電圧値
「Ｖcc／２」へプリチャージする。同様に、ＭＯＳトラ
ンジスタＮＭ5は、ドレインがプリチャージ電圧を供給
する電源に接続され、ソースがビット線ＢＬＮ1に接続
されており、プリチャージ信号が「Ｈ」レベルでゲート
に入力されると、ビット線ＢＬＮ1を電圧値「Ｖcc／
２」へプリチャージする。
【００９５】ビットラインＢＬＴ1には、メモリセルＭ
Ｓ1及び図示しない複数のメモリセルが接続されてい
る。同様に、ビットラインＢＬＮ1には、メモリセルＭ
Ｓ2及び図示しない複数のメモリセルが接続されてい
る。また、他の、ビット線対ＢＬ2〜ビット線対ＢＬnを
構成するビット線にも複数のメモリセルが接続されてい
る。メモリセルＭＳ1，メモリセルＭＳ3，……，メモリ
セルＭＳ(m-3)，メモリセルＭＳ(m-1)には、ワード線
（副ワード線）ＳＷＬ0が接続されており、メモリセル
ＭＳ2，メモリセルＭＳ4，……，メモリセルＭＳ(m-
2)，メモリセルＭＳmには、ワード線（副ワード線）Ｓ
ＷＬ1が接続されている。
Ｓ1及び図示しない複数のメモリセルが接続されてい
る。同様に、ビットラインＢＬＮ1には、メモリセルＭ
Ｓ2及び図示しない複数のメモリセルが接続されてい
る。また、他の、ビット線対ＢＬ2〜ビット線対ＢＬnを
構成するビット線にも複数のメモリセルが接続されてい
る。メモリセルＭＳ1，メモリセルＭＳ3，……，メモリ
セルＭＳ(m-3)，メモリセルＭＳ(m-1)には、ワード線
（副ワード線）ＳＷＬ0が接続されており、メモリセル
ＭＳ2，メモリセルＭＳ4，……，メモリセルＭＳ(m-
2)，メモリセルＭＳmには、ワード線（副ワード線）Ｓ
ＷＬ1が接続されている。
【００９６】また、プリチャージ回路ＳＷＢ1（プリチ
ャージ回路ＳＷＢ2〜プリチャージ回路ＳＷＢn）も、構
成がプリチャージ回路ＳＷ1と同様であり、接続されて
いるビット線対ＢＬＢ1（ビット線対ＢＬＢ2〜ビット線
対ＢＬＢn）を所定のプリチャージ電圧ＨＦＶＣ、例え
ばプリチャージ電圧「（Ｖcc／２）」へチャージする。
ここで、この一実施形態の半導体記憶装置には、分割ワ
ード線方式の構成が一例として用いられており、主ワー
ド線（図１３のロウデコーダＸＤＥＣの出力）が複数の
副ワード線（図１３の副ロウデコーダＳＷＤの出力）に
分割されて、各メモリセルの選択を行っている。
ャージ回路ＳＷＢ2〜プリチャージ回路ＳＷＢn）も、構
成がプリチャージ回路ＳＷ1と同様であり、接続されて
いるビット線対ＢＬＢ1（ビット線対ＢＬＢ2〜ビット線
対ＢＬＢn）を所定のプリチャージ電圧ＨＦＶＣ、例え
ばプリチャージ電圧「（Ｖcc／２）」へチャージする。
ここで、この一実施形態の半導体記憶装置には、分割ワ
ード線方式の構成が一例として用いられており、主ワー
ド線（図１３のロウデコーダＸＤＥＣの出力）が複数の
副ワード線（図１３の副ロウデコーダＳＷＤの出力）に
分割されて、各メモリセルの選択を行っている。
【００９７】メモリセルＭＳ1〜メモリセルＭＳmは、図
１３のメモリセル領域ＭＳに形成され、各々ｎチャネル
型のＭＯＳトランジスタＮＭ50とコンデンサＣとで構成
されている。例えば、メモリセルＭＳ1に注目すると、
ＭＯＳトランジスタＮＭ50は、ゲートがワード線ＳＷＬ
0に接続され、ドレインがビット線ＢＬＴ1に接続され、
ソースがコンデンサＣの一端に接続されている。コンデ
ンサＣの他端は、所定の電圧、例えば電圧「Ｖcc／２」
に電源に接続されている。他のメモリセルＭＳ2〜メモ
リセルＭＳm（mは自然数）の構成も同様である。
１３のメモリセル領域ＭＳに形成され、各々ｎチャネル
型のＭＯＳトランジスタＮＭ50とコンデンサＣとで構成
されている。例えば、メモリセルＭＳ1に注目すると、
ＭＯＳトランジスタＮＭ50は、ゲートがワード線ＳＷＬ
0に接続され、ドレインがビット線ＢＬＴ1に接続され、
ソースがコンデンサＣの一端に接続されている。コンデ
ンサＣの他端は、所定の電圧、例えば電圧「Ｖcc／２」
に電源に接続されている。他のメモリセルＭＳ2〜メモ
リセルＭＳm（mは自然数）の構成も同様である。
【００９８】また、コンデンサＣは、データの記憶を電
荷の蓄積として電圧レベルにより行う、すなわち、
「Ｈ」レベルのデータとして前記一端に電圧「Ｖcc／
２」より高い電圧、また「Ｌ」レベルのデータとして
「Ｖcc／２」より低い電圧となるように、各々記憶する
データの状態に応じて電荷を蓄えることで、データの保
持（記憶）を行う。
荷の蓄積として電圧レベルにより行う、すなわち、
「Ｈ」レベルのデータとして前記一端に電圧「Ｖcc／
２」より高い電圧、また「Ｌ」レベルのデータとして
「Ｖcc／２」より低い電圧となるように、各々記憶する
データの状態に応じて電荷を蓄えることで、データの保
持（記憶）を行う。
【００９９】例えば、副ロウデコーダＳＷＤ（図１３参
照）がロウデコーダＸＤＥＣからの内部アドレス信号Ａ
ＤＲに基づき、ワード線ＳＷＬ0を選択し、副ロウデコ
ーダＳＷＤ（図１３参照）がこの選択されたワード線Ｓ
ＷＬ0を活性化すると、すなわちワード線ＳＷＬ0を
「Ｈ」レベルとする。これにより、メモリセルＭＳ1内
のＭＯＳトランジスタＮＭ50がオン状態となり、コンデ
ンサＣに「Ｈ」レベルのデータが蓄えられている場合、
コンデンサＣに蓄えられた電荷がビット線ＢＬＴ1へ移
動し、ビット線ＢＬＴ1の電圧は、ビット線ＢＬＴ1とコ
ンデンサＣとの容量比に対応した値だけ上昇する。
照）がロウデコーダＸＤＥＣからの内部アドレス信号Ａ
ＤＲに基づき、ワード線ＳＷＬ0を選択し、副ロウデコ
ーダＳＷＤ（図１３参照）がこの選択されたワード線Ｓ
ＷＬ0を活性化すると、すなわちワード線ＳＷＬ0を
「Ｈ」レベルとする。これにより、メモリセルＭＳ1内
のＭＯＳトランジスタＮＭ50がオン状態となり、コンデ
ンサＣに「Ｈ」レベルのデータが蓄えられている場合、
コンデンサＣに蓄えられた電荷がビット線ＢＬＴ1へ移
動し、ビット線ＢＬＴ1の電圧は、ビット線ＢＬＴ1とコ
ンデンサＣとの容量比に対応した値だけ上昇する。
【０１００】逆に、コンデンサＣに「Ｌ」レベルのデー
タが蓄えられている場合、ワード線ＳＷＬ0活性化され
ると、ビット線ＢＬＴ1の電荷がコンデンサＣへ移動
し、ビット線ＢＬＴ1の電圧がビット線ＢＬＴ1とコンデ
ンサＣとの容量比に対応した値だけ下降する。他のメモ
リセルＭＳ2〜メモリセルＭＳm及び図示しないメモリセ
ルも、上述したメモリセルＭＳ1と同様にデータが記憶
され、各々が接続されたワード線ＳＷＬ0，ワード線Ｓ
ＷＬ1，…が活性化されると、各々記憶されているデー
タがビット線ＢＬＴ2〜ビット線ＢＬＴn，ビット線ＢＬ
Ｎ2〜ビット線ＢＬＮnの電圧値の変化として、それぞれ
対応するビット線ＢＬＴ2〜ビット線ＢＬＴn，ビット線
ＢＬＮ2〜ビット線ＢＬＮnへ出力される。
タが蓄えられている場合、ワード線ＳＷＬ0活性化され
ると、ビット線ＢＬＴ1の電荷がコンデンサＣへ移動
し、ビット線ＢＬＴ1の電圧がビット線ＢＬＴ1とコンデ
ンサＣとの容量比に対応した値だけ下降する。他のメモ
リセルＭＳ2〜メモリセルＭＳm及び図示しないメモリセ
ルも、上述したメモリセルＭＳ1と同様にデータが記憶
され、各々が接続されたワード線ＳＷＬ0，ワード線Ｓ
ＷＬ1，…が活性化されると、各々記憶されているデー
タがビット線ＢＬＴ2〜ビット線ＢＬＴn，ビット線ＢＬ
Ｎ2〜ビット線ＢＬＮnの電圧値の変化として、それぞれ
対応するビット線ＢＬＴ2〜ビット線ＢＬＴn，ビット線
ＢＬＮ2〜ビット線ＢＬＮnへ出力される。
【０１０１】センスアンププリチャージ回路ＳＰＤは、
ｎチャネル型のＭＯＳトランジスタＭＮ20，ｎチャネル
型のＭＯＳトランジスタＭＮ21，ｎチャネル型のＭＯＳ
トランジスタＭＮ30，ｎチャネル型のＭＯＳトランジス
タＭＮ31，ｎチャネル型のＭＯＳトランジスタＭＮ32，
及びｎチャネル型のＭＯＳトランジスタＭＮ33で構成さ
れており、各々クロス領域ＣＲ（図１３参照）に形成さ
れている。
ｎチャネル型のＭＯＳトランジスタＭＮ20，ｎチャネル
型のＭＯＳトランジスタＭＮ21，ｎチャネル型のＭＯＳ
トランジスタＭＮ30，ｎチャネル型のＭＯＳトランジス
タＭＮ31，ｎチャネル型のＭＯＳトランジスタＭＮ32，
及びｎチャネル型のＭＯＳトランジスタＭＮ33で構成さ
れており、各々クロス領域ＣＲ（図１３参照）に形成さ
れている。
【０１０２】ＭＯＳトランジスタＭＮ２０のドレインと
電源線ＳＡＰとが接続されており、ＭＯＳトランジスタ
ＭＮ２０のソースとＭＯＳトランジスタＭＮ２１のドレ
インとが接続されている。また、ＭＯＳトランジスタＭ
Ｎ２１のソースが電源線ＳＡＮ（接地線）と接続されて
いる。これにより、プリチャージ信号ＰＤＬ0とプリチ
ャージ信号ＰＤＬ1とが双方ともに「Ｈ」レベルのと
き、ＭＯＳトランジスタＭＮ20とＭＯＳトランジスタＭ
Ｎ21とがオン状態となり、電源線ＳＡＰと電源線ＳＡＮ
との電圧が同一とされる（イコライズ処理）。
電源線ＳＡＰとが接続されており、ＭＯＳトランジスタ
ＭＮ２０のソースとＭＯＳトランジスタＭＮ２１のドレ
インとが接続されている。また、ＭＯＳトランジスタＭ
Ｎ２１のソースが電源線ＳＡＮ（接地線）と接続されて
いる。これにより、プリチャージ信号ＰＤＬ0とプリチ
ャージ信号ＰＤＬ1とが双方ともに「Ｈ」レベルのと
き、ＭＯＳトランジスタＭＮ20とＭＯＳトランジスタＭ
Ｎ21とがオン状態となり、電源線ＳＡＰと電源線ＳＡＮ
との電圧が同一とされる（イコライズ処理）。
【０１０３】電源線ＳＡＰとＭＯＳトランジスタＭＮ30
のソースとが接続されており、ＭＯＳトランジスタＭＮ
30のドレインとＭＯＳトランジスタＭＮ31のソースとが
接続されている。また、ＭＯＳトランジスタＭＮ31のド
レインとプリチャージ電圧ＨＦＶＣを供給する信号線と
が接続されている。同様に、電源線ＳＡＮとＭＯＳトラ
ンジスタＭＮ33のソースとが接続されており、ＭＯＳト
ランジスタＭＮ33のドレインとＭＯＳトランジスタＭＮ
32のソースとが接続されている。また、ＭＯＳトランジ
スタＭＮ32のドレインとプリチャージ電圧ＨＦＶＣ（例
えばプリチャージ電圧「Ｖcc／２」）を供給する信号線
とが接続されている。
のソースとが接続されており、ＭＯＳトランジスタＭＮ
30のドレインとＭＯＳトランジスタＭＮ31のソースとが
接続されている。また、ＭＯＳトランジスタＭＮ31のド
レインとプリチャージ電圧ＨＦＶＣを供給する信号線と
が接続されている。同様に、電源線ＳＡＮとＭＯＳトラ
ンジスタＭＮ33のソースとが接続されており、ＭＯＳト
ランジスタＭＮ33のドレインとＭＯＳトランジスタＭＮ
32のソースとが接続されている。また、ＭＯＳトランジ
スタＭＮ32のドレインとプリチャージ電圧ＨＦＶＣ（例
えばプリチャージ電圧「Ｖcc／２」）を供給する信号線
とが接続されている。
【０１０４】これにより、プリチャージ信号ＰＤＬ0と
プリチャージ信号ＰＤＬ1とが双方ともに「Ｈ」レベル
のとき、ＭＯＳトランジスタＭＮ30，ＭＯＳトランジス
タＭＮ31，ＭＯＳトランジスタ32，及びＭＯＳトランジ
スタＭＮ33が全てオン状態となり、電源線ＳＡＰと電源
線ＳＡＮとに、プリチャージ電圧ＨＦＶＣを供給する信
号線からプリチャージ電流が流れ、電源線ＳＡＰと電源
線ＳＡＮとが共にプリチャージ電圧ＨＦＶＣとなる。こ
れにより、センスアンプＳＡＰ1〜センスアンプＳＡＰn
の出力電圧もプリチャージ電圧ＨＦＶＣとなる。
プリチャージ信号ＰＤＬ1とが双方ともに「Ｈ」レベル
のとき、ＭＯＳトランジスタＭＮ30，ＭＯＳトランジス
タＭＮ31，ＭＯＳトランジスタ32，及びＭＯＳトランジ
スタＭＮ33が全てオン状態となり、電源線ＳＡＰと電源
線ＳＡＮとに、プリチャージ電圧ＨＦＶＣを供給する信
号線からプリチャージ電流が流れ、電源線ＳＡＰと電源
線ＳＡＮとが共にプリチャージ電圧ＨＦＶＣとなる。こ
れにより、センスアンプＳＡＰ1〜センスアンプＳＡＰn
の出力電圧もプリチャージ電圧ＨＦＶＣとなる。
【０１０５】ビット線ＢＬＴ1〜ビット線ＢＬＴn，ビッ
ト線ＢＬＮ1〜ビット線ＢＬＮnは、それぞれ構成するビ
ット線対ＢＬ1〜ビット線対ＢＬn毎に、それぞれセンス
アンプＳＡＰ1〜センスアンプＳＡＰnへ接続されてい
る。センスアンプＳＡＰ1〜センスアンプＳＡＰnは、図
１３における領域ＳＡに設けられ、入力されるビット線
対のビット線の各々の電圧の差を増幅して、コンデンサ
Ｃに記憶されているデータの検出を行う。
ト線ＢＬＮ1〜ビット線ＢＬＮnは、それぞれ構成するビ
ット線対ＢＬ1〜ビット線対ＢＬn毎に、それぞれセンス
アンプＳＡＰ1〜センスアンプＳＡＰnへ接続されてい
る。センスアンプＳＡＰ1〜センスアンプＳＡＰnは、図
１３における領域ＳＡに設けられ、入力されるビット線
対のビット線の各々の電圧の差を増幅して、コンデンサ
Ｃに記憶されているデータの検出を行う。
【０１０６】また、センスアンプＳＡＰ1〜センスアン
プＳＡＰnは、活性化されると、図示しない電源回路か
ら電源線ＳＡＰと電源線ＳＡＮとを介して駆動に必要な
電圧が印加される。すなわち、センスアンプＳＡＰ1〜
センスアンプＳＡＰnは、活性化されていないとき、上
述した図示しない電源回路と切り離された状態となって
いる。
プＳＡＰnは、活性化されると、図示しない電源回路か
ら電源線ＳＡＰと電源線ＳＡＮとを介して駆動に必要な
電圧が印加される。すなわち、センスアンプＳＡＰ1〜
センスアンプＳＡＰnは、活性化されていないとき、上
述した図示しない電源回路と切り離された状態となって
いる。
【０１０７】センスアンプＳＡＰ1〜センスアンプＳＡ
Ｐnは、下側の２つのｎチャネル型のＭＯＳトランジス
タと上側の２つのｐチャネル型のＭＯＳトランジスタ
（矢印付き）とで構成されたフリップフロップ型のセン
スアンプであり、接続されているビット線対ＢＬ1，
…，ビット線対ＢＬn、又は接続されているビット線対
ＢＬＢ11，…，ビット線対ＢＬＢnの各々を構成するビ
ット線間の電圧差の増幅を行う。また、センスアンプＳ
ＡＰ1〜センスアンプＳＡＰnは、増幅処理を行うタイミ
ングの前に、電源信号ＳＡＰが「Ｈ」レベル（電源電圧
Ｖcc）となり電力が供給され、電源信号ＳＡＮが「Ｌ」
レベル（接地電圧）となり接地され、活性化された状態
となる。
Ｐnは、下側の２つのｎチャネル型のＭＯＳトランジス
タと上側の２つのｐチャネル型のＭＯＳトランジスタ
（矢印付き）とで構成されたフリップフロップ型のセン
スアンプであり、接続されているビット線対ＢＬ1，
…，ビット線対ＢＬn、又は接続されているビット線対
ＢＬＢ11，…，ビット線対ＢＬＢnの各々を構成するビ
ット線間の電圧差の増幅を行う。また、センスアンプＳ
ＡＰ1〜センスアンプＳＡＰnは、増幅処理を行うタイミ
ングの前に、電源信号ＳＡＰが「Ｈ」レベル（電源電圧
Ｖcc）となり電力が供給され、電源信号ＳＡＮが「Ｌ」
レベル（接地電圧）となり接地され、活性化された状態
となる。
【０１０８】センスアンプＳＡＰ1〜センスアンプＳＡ
Ｐnにおいて検出されたデータは、カラムアドレスに基
づき、図１３の領域ＹＤＥＣに設けられたＹスイッチに
より選択される。ここで、選択されたデータは、図示し
ないデータアンプへ出力され、このデータアンプによ
り、接地電圧と電源電圧Ｖccとの幅に増幅した後に出力
バッファへ送られ、最終的に入出力回路ＰＩＯ（図１３
参照）を介して外部回路へ出力される。
Ｐnにおいて検出されたデータは、カラムアドレスに基
づき、図１３の領域ＹＤＥＣに設けられたＹスイッチに
より選択される。ここで、選択されたデータは、図示し
ないデータアンプへ出力され、このデータアンプによ
り、接地電圧と電源電圧Ｖccとの幅に増幅した後に出力
バッファへ送られ、最終的に入出力回路ＰＩＯ（図１３
参照）を介して外部回路へ出力される。
【０１０９】図３は本発明の一実施形態による半導体記
憶装置のＩ／Ｏ線のプリチャージを行うＩ／Ｏ線プリチ
ャージ回路の部分の構成を示すブロック図である。ま
た、図８及び図９の従来例及び図１及び図２の実施形態
と同様な構成については、同一符号を付し、この構成の
説明を省略する。
憶装置のＩ／Ｏ線のプリチャージを行うＩ／Ｏ線プリチ
ャージ回路の部分の構成を示すブロック図である。ま
た、図８及び図９の従来例及び図１及び図２の実施形態
と同様な構成については、同一符号を付し、この構成の
説明を省略する。
【０１１０】Ｉ／Ｏ線ＩＯＴとＩ／Ｏ線ＩＯＮとは、各
々ｎチャンネル型のトランジスタＭＩＴ1及びｎチャン
ネル型のＭＯＳトランジスタＭＩＮ1を介して、それぞ
れセンスアンプＳＡＰ1の出力へ接続されている。同様
に、Ｉ／Ｏ線ＩＯＴとＩ／Ｏ線ＩＯＮとは、各々ｎチャ
ンネル型のトランジスタＭＩＴ2及びｎチャンネル型の
ＭＯＳトランジスタＭＩＮ2，……，ｎチャンネル型の
トランジスタＭＩＴn及びｎチャンネル型のＭＯＳトラ
ンジスタＭＩＮnを介して、それぞれセンスアンプＳＡ
Ｐ2,……，センスアンプＳＡＰnの出力へ接続されてい
る。
々ｎチャンネル型のトランジスタＭＩＴ1及びｎチャン
ネル型のＭＯＳトランジスタＭＩＮ1を介して、それぞ
れセンスアンプＳＡＰ1の出力へ接続されている。同様
に、Ｉ／Ｏ線ＩＯＴとＩ／Ｏ線ＩＯＮとは、各々ｎチャ
ンネル型のトランジスタＭＩＴ2及びｎチャンネル型の
ＭＯＳトランジスタＭＩＮ2，……，ｎチャンネル型の
トランジスタＭＩＴn及びｎチャンネル型のＭＯＳトラ
ンジスタＭＩＮnを介して、それぞれセンスアンプＳＡ
Ｐ2,……，センスアンプＳＡＰnの出力へ接続されてい
る。
【０１１１】Ｉ／Ｏ線プリチャージ回路ＩＰは、ｎチャ
ンネル型のＭＯＳトランジスタＭＮ40，ｎチャネル型の
ＭＯＳトランジスタＭＮ41，ｎチャネル型のＭＯＳトラ
ンジスタＭＮ42，ｎチャネル型のＭＯＳトランジスタＭ
Ｎ43，ｎチャネル型のＭＯＳトランジスタＭＮ44，ｎチ
ャネル型のＭＯＳトランジスタＭＮ45，及びｎチャネル
型のＭＯＳトランジスタＭＮ46で構成されており、各々
クロス領域ＣＲ（図１３参照）に形成されている。
ンネル型のＭＯＳトランジスタＭＮ40，ｎチャネル型の
ＭＯＳトランジスタＭＮ41，ｎチャネル型のＭＯＳトラ
ンジスタＭＮ42，ｎチャネル型のＭＯＳトランジスタＭ
Ｎ43，ｎチャネル型のＭＯＳトランジスタＭＮ44，ｎチ
ャネル型のＭＯＳトランジスタＭＮ45，及びｎチャネル
型のＭＯＳトランジスタＭＮ46で構成されており、各々
クロス領域ＣＲ（図１３参照）に形成されている。
【０１１２】ＭＯＳトランジスタＭＮ40のドレインとＩ
／Ｏ線ＩＯＮとが接続されており、ＭＯＳトランジスタ
ＭＮ40のソースとＭＯＳトランジスタＭＮ41のドレイン
とが接続されている。また、ＭＯＳトランジスタＭＮ41
のソースがＩ／Ｏ線ＩＯＴと接続されている。これによ
り、プリチャージ信号ＰＤＬ0とプリチャージ信号ＰＤ
Ｌ1とが双方ともに「Ｈ」レベルのとき、ＭＯＳトラン
ジスタＭＮ20とＭＯＳトランジスタＭＮ21とがオン状態
となり、Ｉ／Ｏ線ＩＯＰとＩ／Ｏ線ＩＯＮとの電圧が同
一となる（イコライズ処理）。
／Ｏ線ＩＯＮとが接続されており、ＭＯＳトランジスタ
ＭＮ40のソースとＭＯＳトランジスタＭＮ41のドレイン
とが接続されている。また、ＭＯＳトランジスタＭＮ41
のソースがＩ／Ｏ線ＩＯＴと接続されている。これによ
り、プリチャージ信号ＰＤＬ0とプリチャージ信号ＰＤ
Ｌ1とが双方ともに「Ｈ」レベルのとき、ＭＯＳトラン
ジスタＭＮ20とＭＯＳトランジスタＭＮ21とがオン状態
となり、Ｉ／Ｏ線ＩＯＰとＩ／Ｏ線ＩＯＮとの電圧が同
一となる（イコライズ処理）。
【０１１３】また、Ｉ／Ｏ線ＩＯＮとＭＯＳトランジス
タＭＮ42のソースとが接続されており、ＭＯＳトランジ
スタＭＮ42のドレインとＭＯＳトランジスタＭＮ43のソ
ースとが接続されている。また、ＭＯＳトランジスタＭ
Ｎ43のドレインとプリチャージ電圧ＨＦＶＣを供給する
信号線とが接続されている。同様に、Ｉ／Ｏ線ＩＯＴと
ＭＯＳトランジスタＭＮ45のソースとが接続されてお
り、ＭＯＳトランジスタＭＮ45のドレインとＭＯＳトラ
ンジスタＭＮ44のソースとが接続されている。また、Ｍ
ＯＳトランジスタＭＮ44のドレインとプリチャージ電圧
ＨＦＶＣを供給する信号線とが接続されている。
タＭＮ42のソースとが接続されており、ＭＯＳトランジ
スタＭＮ42のドレインとＭＯＳトランジスタＭＮ43のソ
ースとが接続されている。また、ＭＯＳトランジスタＭ
Ｎ43のドレインとプリチャージ電圧ＨＦＶＣを供給する
信号線とが接続されている。同様に、Ｉ／Ｏ線ＩＯＴと
ＭＯＳトランジスタＭＮ45のソースとが接続されてお
り、ＭＯＳトランジスタＭＮ45のドレインとＭＯＳトラ
ンジスタＭＮ44のソースとが接続されている。また、Ｍ
ＯＳトランジスタＭＮ44のドレインとプリチャージ電圧
ＨＦＶＣを供給する信号線とが接続されている。
【０１１４】これにより、プリチャージ信号ＰＤＬ0と
プリチャージ信号ＰＤＬ1とが双方ともに「Ｈ」レベル
のとき、ＭＯＳトランジスタＭＮ42，ＭＯＳトランジス
タＭＮ43，ＭＯＳトランジスタ44，及びＭＯＳトランジ
スタＭＮ45が全てオン状態となり、Ｉ／Ｏ線ＩＯＴとＩ
／Ｏ線ＩＯＮとに、プリチャージ電圧ＨＦＶＣを供給す
る信号線からプリチャージ電流が流れ、Ｉ／Ｏ線ＩＯＴ
とＩ／Ｏ線ＩＯＮとが共にプリチャージ電圧ＨＦＶＣと
なる。
プリチャージ信号ＰＤＬ1とが双方ともに「Ｈ」レベル
のとき、ＭＯＳトランジスタＭＮ42，ＭＯＳトランジス
タＭＮ43，ＭＯＳトランジスタ44，及びＭＯＳトランジ
スタＭＮ45が全てオン状態となり、Ｉ／Ｏ線ＩＯＴとＩ
／Ｏ線ＩＯＮとに、プリチャージ電圧ＨＦＶＣを供給す
る信号線からプリチャージ電流が流れ、Ｉ／Ｏ線ＩＯＴ
とＩ／Ｏ線ＩＯＮとが共にプリチャージ電圧ＨＦＶＣと
なる。
【０１１５】ビット線ＢＬＴ1〜ビット線ＢＬＴn，ビッ
ト線ＢＬＮ1〜ビット線ＢＬＮnは、それぞれ構成するビ
ット線対ＢＬ1〜ビット線対ＢＬn毎に、それぞれセンス
アンプＳＡＰ1〜センスアンプＳＡＰnへ接続されてい
る。センスアンプＳＡＰ1〜センスアンプＳＡＰnは、図
１３における領域ＳＡに設けられ、入力されるビット線
対のビット線の各々の電圧の差を増幅して、コンデンサ
Ｃに記憶されているデータの検出を行う。
ト線ＢＬＮ1〜ビット線ＢＬＮnは、それぞれ構成するビ
ット線対ＢＬ1〜ビット線対ＢＬn毎に、それぞれセンス
アンプＳＡＰ1〜センスアンプＳＡＰnへ接続されてい
る。センスアンプＳＡＰ1〜センスアンプＳＡＰnは、図
１３における領域ＳＡに設けられ、入力されるビット線
対のビット線の各々の電圧の差を増幅して、コンデンサ
Ｃに記憶されているデータの検出を行う。
【０１１６】また、Ｉ／Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯＮ
は、図示しないカラムデコーダが入力されるカラムアド
レスに基づき出力する制御信号ＣＳＬ1〜制御信号ＣＳ
Ｌnに応じて、センスアンプＳＡＰ1〜センスアンプＳＡ
Ｐnのいずれかのセンスアンプの出力端子に接続され
る。このとき、制御信号ＣＳＬ1〜制御信号ＣＳＬnのい
ずれか１本が「Ｈ」レベル状態となる。例えば、制御信
号ＣＳＬ1が「Ｈ」レベルとなると、ＭＯＳトランジス
タＭＩＴ1及びＭＯＳトランジスタＭＩＮ1がオン状態と
なり、Ｉ／Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯＮとは、センス
アンプＳＡＰ1の出力端子に対して接続状態となる。
は、図示しないカラムデコーダが入力されるカラムアド
レスに基づき出力する制御信号ＣＳＬ1〜制御信号ＣＳ
Ｌnに応じて、センスアンプＳＡＰ1〜センスアンプＳＡ
Ｐnのいずれかのセンスアンプの出力端子に接続され
る。このとき、制御信号ＣＳＬ1〜制御信号ＣＳＬnのい
ずれか１本が「Ｈ」レベル状態となる。例えば、制御信
号ＣＳＬ1が「Ｈ」レベルとなると、ＭＯＳトランジス
タＭＩＴ1及びＭＯＳトランジスタＭＩＮ1がオン状態と
なり、Ｉ／Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯＮとは、センス
アンプＳＡＰ1の出力端子に対して接続状態となる。
【０１１７】これにより、センスアンプＳＡＰ1〜セン
スアンプＳＡＰnにおいて検出されたデータは、カラム
アドレスに基づき、図１３の領域ＹＤＥＣに設けられた
Ｙスイッチにより選択される。ここで、選択されたデー
タは、図示しないデータアンプへ出力され、このデータ
アンプにより、接地電圧と電源電圧Ｖccとの幅に増幅し
た後に出力バッファへ送られ、最終的に入出力回路ＰＩ
Ｏ（図１３参照）を介して外部回路へ出力される。
スアンプＳＡＰnにおいて検出されたデータは、カラム
アドレスに基づき、図１３の領域ＹＤＥＣに設けられた
Ｙスイッチにより選択される。ここで、選択されたデー
タは、図示しないデータアンプへ出力され、このデータ
アンプにより、接地電圧と電源電圧Ｖccとの幅に増幅し
た後に出力バッファへ送られ、最終的に入出力回路ＰＩ
Ｏ（図１３参照）を介して外部回路へ出力される。
【０１１８】次に、図４を参照して、図２の電圧変換回
路３及び電圧変換回路３’を説明する。図４は、電圧変
換回路３及び電圧変換回路３’の構成を示す概念図であ
る。この図において、ＮＰ10はｐチャネル型のＭＯＳト
ランジスタであり、ソースが昇圧電源ＶＢＯＯＴに接続
され、ゲートが端子Ｔ11へ接続され、ドレインがＭＯＳ
トランジスタ１０のドレインが接続されている。ここ
で、昇圧電源ＶＢＯＯＴは、図示しない昇圧回路からプ
リチャージが開始されるタイミングより前に電圧変換回
路３へ供給される電圧である。また、昇圧電源ＶＢＯＯ
Ｔは、プリチャージ駆動信号ＰＤＬＤの「Ｈ」レベルに
用いられる「Ｖcc＋Ｖt1」の値より高い電圧である。
路３及び電圧変換回路３’を説明する。図４は、電圧変
換回路３及び電圧変換回路３’の構成を示す概念図であ
る。この図において、ＮＰ10はｐチャネル型のＭＯＳト
ランジスタであり、ソースが昇圧電源ＶＢＯＯＴに接続
され、ゲートが端子Ｔ11へ接続され、ドレインがＭＯＳ
トランジスタ１０のドレインが接続されている。ここ
で、昇圧電源ＶＢＯＯＴは、図示しない昇圧回路からプ
リチャージが開始されるタイミングより前に電圧変換回
路３へ供給される電圧である。また、昇圧電源ＶＢＯＯ
Ｔは、プリチャージ駆動信号ＰＤＬＤの「Ｈ」レベルに
用いられる「Ｖcc＋Ｖt1」の値より高い電圧である。
【０１１９】この昇圧電圧ＶＢＯＯＴは、プリチャージ
動作が行われるタイミングより前に、図示しない昇圧回
路からＭＯＳトランジスタＮＰ10のソース及びＭＯＳト
ランジスタＮＰ11のソースへ供給される。すなわち、電
圧変換回路３は、プリチャージ動作が行われるタイミン
グより前に、プリチャージドライブ回路５1〜プリチャ
ージ回路５qへ昇圧電圧ＶＢＯＯＴを供給することが可
能となる。
動作が行われるタイミングより前に、図示しない昇圧回
路からＭＯＳトランジスタＮＰ10のソース及びＭＯＳト
ランジスタＮＰ11のソースへ供給される。すなわち、電
圧変換回路３は、プリチャージ動作が行われるタイミン
グより前に、プリチャージドライブ回路５1〜プリチャ
ージ回路５qへ昇圧電圧ＶＢＯＯＴを供給することが可
能となる。
【０１２０】ＮＰ11はｐチャネル型のＭＯＳトランジス
タであり、ソースが昇圧電源ＶＢＯＯＴに接続され、ゲ
ートがＭＯＳトランジスタ１０のドレインへ接続され、
ドレインが端子Ｔ11へ接続されている。ＭＯＳトランジ
スタＮＭ10は、ソースが接地されたｎチャネル型のＭＯ
Ｓトランジスタであり、ドレインがＭＯＳトランジスタ
ＮＰ10のドレインと接続され、ゲートが端子Ｔ10へ接続
されている。
タであり、ソースが昇圧電源ＶＢＯＯＴに接続され、ゲ
ートがＭＯＳトランジスタ１０のドレインへ接続され、
ドレインが端子Ｔ11へ接続されている。ＭＯＳトランジ
スタＮＭ10は、ソースが接地されたｎチャネル型のＭＯ
Ｓトランジスタであり、ドレインがＭＯＳトランジスタ
ＮＰ10のドレインと接続され、ゲートが端子Ｔ10へ接続
されている。
【０１２１】ＮＭ11はソースが接地されたｎチャネル型
のＭＯＳトランジスタであり、ドレインがＭＯＳトラン
ジスタＮＰ11のドレインと接続され、ゲートがインバー
タ１０の出力端子に接続されている。インバータ１０
は、端子Ｔ10から入力端子へ入力されるインバータ２か
らの信号を反転し、出力端子からＭＯＳトランジスタＮ
Ｍ11のゲートへ出力する。
のＭＯＳトランジスタであり、ドレインがＭＯＳトラン
ジスタＮＰ11のドレインと接続され、ゲートがインバー
タ１０の出力端子に接続されている。インバータ１０
は、端子Ｔ10から入力端子へ入力されるインバータ２か
らの信号を反転し、出力端子からＭＯＳトランジスタＮ
Ｍ11のゲートへ出力する。
【０１２２】ＭＯＳトランジスタＮＰ10のゲート及びＭ
ＯＳトランジスタＮＰ11のゲートをそれぞれ対向するＭ
ＯＳトランジタのドレインへ接続させるのは、ＭＯＳト
ランジスタＮＰ10のゲート及びＭＯＳトランジスタＮＰ
11のゲートを電源ＶＢＯＯＴの「Ｈ」レベルとし、完全
にオフ状態とするためである。
ＯＳトランジスタＮＰ11のゲートをそれぞれ対向するＭ
ＯＳトランジタのドレインへ接続させるのは、ＭＯＳト
ランジスタＮＰ10のゲート及びＭＯＳトランジスタＮＰ
11のゲートを電源ＶＢＯＯＴの「Ｈ」レベルとし、完全
にオフ状態とするためである。
【０１２３】例えば、センスアンプ選択回路１がプリチ
ャージ制御信号ＰＤＬＢを「Ｌ」レベルで出力すると、
インバータ２は入力されるプリチャージ制御信号ＰＤＬ
Ｂを反転して、「Ｈ」レベルの反転信号として出力す
る。これにより、端子Ｔ10にはプリチャージ制御信号Ｐ
ＤＬＢの反転信号が「Ｈ」レベルで出力される。そし
て、ＮＭＯＳトランジスタＮＭ10は、ゲートに「Ｈ」レ
ベルの反転信号が入力され、ドレインが「Ｌ」レベルに
引き下げられる。
ャージ制御信号ＰＤＬＢを「Ｌ」レベルで出力すると、
インバータ２は入力されるプリチャージ制御信号ＰＤＬ
Ｂを反転して、「Ｈ」レベルの反転信号として出力す
る。これにより、端子Ｔ10にはプリチャージ制御信号Ｐ
ＤＬＢの反転信号が「Ｈ」レベルで出力される。そし
て、ＮＭＯＳトランジスタＮＭ10は、ゲートに「Ｈ」レ
ベルの反転信号が入力され、ドレインが「Ｌ」レベルに
引き下げられる。
【０１２４】同時に、インバータ１０の入力端子に
「Ｈ」レベルの反転信号が入力され、インバータ１０は
この反転信号を反転し、「Ｌ」レベルの信号として、Ｍ
ＯＳトランジスタＮＭ11のゲートへ出力する。これによ
り、ＭＯＳトランジスタＮＭ11は、オフ状態となる。
「Ｈ」レベルの反転信号が入力され、インバータ１０は
この反転信号を反転し、「Ｌ」レベルの信号として、Ｍ
ＯＳトランジスタＮＭ11のゲートへ出力する。これによ
り、ＭＯＳトランジスタＮＭ11は、オフ状態となる。
【０１２５】この結果、ＭＯＳトランジスタＮＰ11のゲ
ートが「Ｌ」レベルとなり、ＭＯＳトランジスタＮＰ11
はオン状態となり、ＭＯＳトランジスタＮＭ11がオフ状
態のため、端子Ｔ11の電圧レベルを「Ｈ」レベルに上昇
させる。そして、ＭＯＳトランジスタＮＰ10は、ゲート
が「Ｈ」レベルとなるためオフ状態となる。これに伴
い、ＭＯＳトランジスタＮＭ10のドレインの電圧は、接
地電圧に近い「Ｌ」レベルへ下がる。
ートが「Ｌ」レベルとなり、ＭＯＳトランジスタＮＰ11
はオン状態となり、ＭＯＳトランジスタＮＭ11がオフ状
態のため、端子Ｔ11の電圧レベルを「Ｈ」レベルに上昇
させる。そして、ＭＯＳトランジスタＮＰ10は、ゲート
が「Ｈ」レベルとなるためオフ状態となる。これに伴
い、ＭＯＳトランジスタＮＭ10のドレインの電圧は、接
地電圧に近い「Ｌ」レベルへ下がる。
【０１２６】従って、センスアンプ選択回路１がプリチ
ャージ制御信号ＰＤＬＢを「Ｌ」レベルで出力すると、
電圧変換回路３は、ＭＯＳトランジスタＮＭ1のしきい
値電圧Ｖt1とを加えた値「Ｖcc＋Ｖt1」より高い値の昇
圧電圧ＶＢＢＴ（電圧ＶDV）の電圧レベルのプリチャー
ジ駆動信号ＰＤＬＤを出力する。
ャージ制御信号ＰＤＬＢを「Ｌ」レベルで出力すると、
電圧変換回路３は、ＭＯＳトランジスタＮＭ1のしきい
値電圧Ｖt1とを加えた値「Ｖcc＋Ｖt1」より高い値の昇
圧電圧ＶＢＢＴ（電圧ＶDV）の電圧レベルのプリチャー
ジ駆動信号ＰＤＬＤを出力する。
【０１２７】また、逆に、センスアンプ選択回路１がプ
リチャージ制御信号ＰＤＬＢを「Ｈ」レベルで出力する
と、インバータ２は入力されるプリチャージ制御信号Ｐ
ＤＬＢを反転して、「Ｌ」レベルの反転信号として出力
する。これにより、端子Ｔ10にはプリチャージ制御信号
ＰＤＬＢの反転信号が「Ｌ」レベルで出力される。そし
て、ＮＭＯＳトランジスタＮＭ10は、ゲートに「Ｌ」レ
ベルの反転信号が入力され、オフ状態となる。
リチャージ制御信号ＰＤＬＢを「Ｈ」レベルで出力する
と、インバータ２は入力されるプリチャージ制御信号Ｐ
ＤＬＢを反転して、「Ｌ」レベルの反転信号として出力
する。これにより、端子Ｔ10にはプリチャージ制御信号
ＰＤＬＢの反転信号が「Ｌ」レベルで出力される。そし
て、ＮＭＯＳトランジスタＮＭ10は、ゲートに「Ｌ」レ
ベルの反転信号が入力され、オフ状態となる。
【０１２８】同時に、インバータ１０の入力端子に
「Ｌ」レベルの反転信号が入力され、インバータ１０は
この反転信号を反転し、「Ｈ」レベルの信号として、Ｍ
ＯＳトランジスタＮＭ11のゲートへ出力する。これによ
り、ＭＯＳトランジスタＮＭ11は、オン状態となる。
「Ｌ」レベルの反転信号が入力され、インバータ１０は
この反転信号を反転し、「Ｈ」レベルの信号として、Ｍ
ＯＳトランジスタＮＭ11のゲートへ出力する。これによ
り、ＭＯＳトランジスタＮＭ11は、オン状態となる。
【０１２９】この結果、ＭＯＳトランジスタＮＰ11のゲ
ートが「Ｈ」レベルとなり、ＭＯＳトランジスタＮＰ11
はオフ状態となり、ＭＯＳトランジスタＮＭ11がオン状
態のため、端子Ｔ11の電圧レベルを「Ｌ」レベルに低下
させる。そして、ＭＯＳトランジスタＮＰ10は、ゲート
が「Ｌ」レベルとなるためオン状態となる。これに伴
い、ＭＯＳトランジスタＮＭ10のドレインの電圧は、昇
圧電圧ＶＢＯＯＴの電圧値の「Ｈ」レベルへ上昇する。
ートが「Ｈ」レベルとなり、ＭＯＳトランジスタＮＰ11
はオフ状態となり、ＭＯＳトランジスタＮＭ11がオン状
態のため、端子Ｔ11の電圧レベルを「Ｌ」レベルに低下
させる。そして、ＭＯＳトランジスタＮＰ10は、ゲート
が「Ｌ」レベルとなるためオン状態となる。これに伴
い、ＭＯＳトランジスタＮＭ10のドレインの電圧は、昇
圧電圧ＶＢＯＯＴの電圧値の「Ｈ」レベルへ上昇する。
【０１３０】従って、センスアンプ選択回路１がプリチ
ャージ制御信号ＰＤＬＢ0（プリチャージ制御信号ＰＤ
ＬＢ1）を「Ｌ」レベルで出力すると、電圧変換回路３
（電圧変換回路３’）は、接地電圧の電圧値の「Ｌ」レ
ベルのプリチャージ駆動信号ＰＤＬＤ0（プリチャージ
駆動信号ＰＤＬＤ1）を出力する。ここで、端子Ｔ10は
インバータ２（インバータ２’）の出力端子に接続され
ており、端子Ｔ11はプリチャージドライブ回路５0（プ
リチャージドライブ回路５1）のＭＯＳトランジスタＮ
Ｍ1のゲートに接続されている。
ャージ制御信号ＰＤＬＢ0（プリチャージ制御信号ＰＤ
ＬＢ1）を「Ｌ」レベルで出力すると、電圧変換回路３
（電圧変換回路３’）は、接地電圧の電圧値の「Ｌ」レ
ベルのプリチャージ駆動信号ＰＤＬＤ0（プリチャージ
駆動信号ＰＤＬＤ1）を出力する。ここで、端子Ｔ10は
インバータ２（インバータ２’）の出力端子に接続され
ており、端子Ｔ11はプリチャージドライブ回路５0（プ
リチャージドライブ回路５1）のＭＯＳトランジスタＮ
Ｍ1のゲートに接続されている。
【０１３１】次に、図５を参照して図１のワード線ＳＷ
Ｌ0及びワード線ＳＷＬ1を活性化させる、図１及び図２
３に示す副ロウデコーダＳＷＤの説明を行う。図５は、
図１及び図２３に示す副ロウデコーダＳＷＤの構成を示
すブロック図である。この図において、ＮＮ1〜ＮＮ16
はｎチャネル型のＭＯＳトランジスタである。主ワード
線ＭＷＬが活性化されると、主ワード線ＭＷＬが「Ｈ」
レベルの所定の電圧となり、ＭＯＳトランジスタＮＮ13
を介してＭＯＳトランジスタＮＮ1のゲートを「Ｈ」レ
ベルとし、ＭＯＳトランジスタＮＮ1はオン状態とな
る。
Ｌ0及びワード線ＳＷＬ1を活性化させる、図１及び図２
３に示す副ロウデコーダＳＷＤの説明を行う。図５は、
図１及び図２３に示す副ロウデコーダＳＷＤの構成を示
すブロック図である。この図において、ＮＮ1〜ＮＮ16
はｎチャネル型のＭＯＳトランジスタである。主ワード
線ＭＷＬが活性化されると、主ワード線ＭＷＬが「Ｈ」
レベルの所定の電圧となり、ＭＯＳトランジスタＮＮ13
を介してＭＯＳトランジスタＮＮ1のゲートを「Ｈ」レ
ベルとし、ＭＯＳトランジスタＮＮ1はオン状態とな
る。
【０１３２】同様に、主ワード線ＭＷＬが活性化される
と、主ワード線ＭＷＬが「Ｈ」レベルの所定の電圧とな
り、ＭＯＳトランジスタＮＮ14，ＭＯＳトランジスタＮ
Ｎ15，ＭＯＳトランジスタＮＮ16を各々介して、それぞ
れＭＯＳトランジスタＮＮ4，ＭＯＳトランジスタＮＮ
７，ＭＯＳトランジスタＮＮ10のゲートを「Ｈ」レベル
とし、それぞれＭＯＳトランジスタＮＮ4，ＭＯＳトラ
ンジスタＮＮ７，ＭＯＳトランジスタＮＮ10はオン状態
となる。
と、主ワード線ＭＷＬが「Ｈ」レベルの所定の電圧とな
り、ＭＯＳトランジスタＮＮ14，ＭＯＳトランジスタＮ
Ｎ15，ＭＯＳトランジスタＮＮ16を各々介して、それぞ
れＭＯＳトランジスタＮＮ4，ＭＯＳトランジスタＮＮ
７，ＭＯＳトランジスタＮＮ10のゲートを「Ｈ」レベル
とし、それぞれＭＯＳトランジスタＮＮ4，ＭＯＳトラ
ンジスタＮＮ７，ＭＯＳトランジスタＮＮ10はオン状態
となる。
【０１３３】ここで、ＭＯＳトランジスタＮＮ13〜ＭＯ
ＳトランジスタＮＮ16は、ゲートが所定の電圧で「Ｈ」
レベルにプルアップされている。すなわち、ＭＯＳトラ
ンジスタＮＮ13〜ＭＯＳトランジスタＮＮ16は、低電流
回路を構成している。また、内部アドレス信号ＲＡＩ0
〜内部アドレス信号ＲＡＩ3及び内部アドレス信号ＲＡ
ＩＢ0〜内部アドレス信号ＲＡＩＢ3は、外部回路から入
力されるロウアドレスに基づき、主ワード線デコーダＸ
ＤＥＣから出力される。
ＳトランジスタＮＮ16は、ゲートが所定の電圧で「Ｈ」
レベルにプルアップされている。すなわち、ＭＯＳトラ
ンジスタＮＮ13〜ＭＯＳトランジスタＮＮ16は、低電流
回路を構成している。また、内部アドレス信号ＲＡＩ0
〜内部アドレス信号ＲＡＩ3及び内部アドレス信号ＲＡ
ＩＢ0〜内部アドレス信号ＲＡＩＢ3は、外部回路から入
力されるロウアドレスに基づき、主ワード線デコーダＸ
ＤＥＣから出力される。
【０１３４】内部アドレス信号ＲＡＩ0と内部アドレス
信号ＲＡＩＢ0と、内部アドレス信号ＲＡＩ1と内部アド
レス信号ＲＡＩＢ1と、内部アドレス信号ＲＡＩ2と内部
アドレス信号ＲＡＩＢ2と、内部アドレス信号ＲＡＩ3と
内部アドレス信号ＲＡＩＢ3とは、各々が相補的な信号
レベルの関係となっている。例えば、内部アドレス信号
ＲＡＩ0が「Ｈ」レベルのとき、内部アドレス信号ＲＡ
ＩＢ0は「Ｌ」レベルであり、内部アドレス信号ＲＡＩ0
が「Ｌ」レベルのとき、内部アドレス信号ＲＡＩＢ0は
「Ｈ」レベルである。また、他の内部アドレス信号ＲＡ
Ｉ1〜内部アドレス信号ＲＡＩ3と、内部アドレス信号Ｒ
ＡＩＢ1〜内部アドレス信号ＲＡＩＢ3との関係も、上述
した内部アドレス信号ＲＡＩ0と内部アドレス信号ＲＡ
ＩＢ0の関係と同様である。
信号ＲＡＩＢ0と、内部アドレス信号ＲＡＩ1と内部アド
レス信号ＲＡＩＢ1と、内部アドレス信号ＲＡＩ2と内部
アドレス信号ＲＡＩＢ2と、内部アドレス信号ＲＡＩ3と
内部アドレス信号ＲＡＩＢ3とは、各々が相補的な信号
レベルの関係となっている。例えば、内部アドレス信号
ＲＡＩ0が「Ｈ」レベルのとき、内部アドレス信号ＲＡ
ＩＢ0は「Ｌ」レベルであり、内部アドレス信号ＲＡＩ0
が「Ｌ」レベルのとき、内部アドレス信号ＲＡＩＢ0は
「Ｈ」レベルである。また、他の内部アドレス信号ＲＡ
Ｉ1〜内部アドレス信号ＲＡＩ3と、内部アドレス信号Ｒ
ＡＩＢ1〜内部アドレス信号ＲＡＩＢ3との関係も、上述
した内部アドレス信号ＲＡＩ0と内部アドレス信号ＲＡ
ＩＢ0の関係と同様である。
【０１３５】例えば、ＭＷＬnが活性化されて「Ｈ」レ
ベルとなり、内部アドレス信号ＲＡＩ0が「Ｈ」レベル
で出力され、内部アドレス信号ＲＡＩ1〜内部アドレス
信号ＲＡＩ3が「Ｌ」レベルで出力されたとする。この
とき、内部アドレス信号ＲＡＩＢ0が「Ｌ」レベルで出
力され、内部アドレス信号ＲＡＩＢ1〜内部アドレス信
号ＲＡＩＢ3が「Ｈ」レベルで出力される。
ベルとなり、内部アドレス信号ＲＡＩ0が「Ｈ」レベル
で出力され、内部アドレス信号ＲＡＩ1〜内部アドレス
信号ＲＡＩ3が「Ｌ」レベルで出力されたとする。この
とき、内部アドレス信号ＲＡＩＢ0が「Ｌ」レベルで出
力され、内部アドレス信号ＲＡＩＢ1〜内部アドレス信
号ＲＡＩＢ3が「Ｈ」レベルで出力される。
【０１３６】従って、ＭＯＳトランジスタＮＮ1がオン
状態となり、ＭＯＳトランジスタＮＮ2がオフ状態とな
ることにより、内部アドレス信号ＲＡＩ0の「Ｈ」レベ
ルの所定の電圧が、ＭＯＳトランジスタＮＮ3のゲート
を「Ｈ」レベルとし、ＭＯＳトランジスタＮＮ3はオン
状態となる。これにより、ワード線ＳＷＬ0n（ワード線
ＳＷＬ0）を活性化させて「Ｈ」レベルとする。
状態となり、ＭＯＳトランジスタＮＮ2がオフ状態とな
ることにより、内部アドレス信号ＲＡＩ0の「Ｈ」レベ
ルの所定の電圧が、ＭＯＳトランジスタＮＮ3のゲート
を「Ｈ」レベルとし、ＭＯＳトランジスタＮＮ3はオン
状態となる。これにより、ワード線ＳＷＬ0n（ワード線
ＳＷＬ0）を活性化させて「Ｈ」レベルとする。
【０１３７】一方、ワード線ＳＷＬ1n（ワード線ＳＷＬ
1）〜ワード線ＳＷＬ3nは、内部アドレス信号ＲＡＩ1〜
内部アドレス信号ＲＡＩ3が「Ｌ」レベルのため、ＭＯ
ＳトランジスタＮＮ6，ＭＯＳトランジスタＮＮ9，ＭＯ
ＳトランジスタＮＮ12が各々オフ状態となり、また、内
部アドレス信号ＲＡＩＢ1〜内部アドレス信号ＲＡＩＢ3
が「Ｈ」レベルのため、ＭＯＳトランジスタＮＮ5，Ｍ
ＯＳトランジスタＮＮ8，ＭＯＳトランジスタＮＮ11が
各々オン状態となることで、活性化されずに「Ｌ」レベ
ルである。
1）〜ワード線ＳＷＬ3nは、内部アドレス信号ＲＡＩ1〜
内部アドレス信号ＲＡＩ3が「Ｌ」レベルのため、ＭＯ
ＳトランジスタＮＮ6，ＭＯＳトランジスタＮＮ9，ＭＯ
ＳトランジスタＮＮ12が各々オフ状態となり、また、内
部アドレス信号ＲＡＩＢ1〜内部アドレス信号ＲＡＩＢ3
が「Ｈ」レベルのため、ＭＯＳトランジスタＮＮ5，Ｍ
ＯＳトランジスタＮＮ8，ＭＯＳトランジスタＮＮ11が
各々オン状態となることで、活性化されずに「Ｌ」レベ
ルである。
【０１３８】上述したように、本発明の一実施形態によ
る半導体記憶装置は、センスアンププリチャージ回路Ｓ
ＰＤ及びＩ／Ｏ線プリチャージ回路ＩＰが、全てｎチャ
ネル型のＭＯＳトランジスタで構成されている。このた
め、本発明の一実施形態による半導体記憶装置は、図１
及び図２３の領域Ｔの部分を拡大した図６のクロス領域
ＣＲ近傍の図に示す様に、クロス領域ＣＲにｎ−ＷＥＬ
Ｌ領域ＮＷを構成する必要がなくなり、ｎ−ＷＥＬＬ領
域ＮＷとｐ−ＷＥＬＬ領域との分離のための分離領域Ｓ
Ｐがクロス領域ＣＲ内に不必要となり、チップサイズを
増大させずにクロス領域ＣＲ内に従来に比較して、チャ
ネル幅が大きなＭＯＳトランジスタにより、センスアン
ププリチャージ回路ＳＰＤ及びＩ／Ｏ線プリチャージ回
路ＩＰを構成することが可能となる。クロス領域ＣＲ及
び副ロウデコーダＳＷＤとは、ｎチャネル型のＭＯＳト
ランジスタが形成されるｐ−ＷＥＬＬ（またはｐ型基
板）となっている。ここで、ＰＡは、ｎチャネル型のＭ
ＯＳトランジスタの形成領域である。
る半導体記憶装置は、センスアンププリチャージ回路Ｓ
ＰＤ及びＩ／Ｏ線プリチャージ回路ＩＰが、全てｎチャ
ネル型のＭＯＳトランジスタで構成されている。このた
め、本発明の一実施形態による半導体記憶装置は、図１
及び図２３の領域Ｔの部分を拡大した図６のクロス領域
ＣＲ近傍の図に示す様に、クロス領域ＣＲにｎ−ＷＥＬ
Ｌ領域ＮＷを構成する必要がなくなり、ｎ−ＷＥＬＬ領
域ＮＷとｐ−ＷＥＬＬ領域との分離のための分離領域Ｓ
Ｐがクロス領域ＣＲ内に不必要となり、チップサイズを
増大させずにクロス領域ＣＲ内に従来に比較して、チャ
ネル幅が大きなＭＯＳトランジスタにより、センスアン
ププリチャージ回路ＳＰＤ及びＩ／Ｏ線プリチャージ回
路ＩＰを構成することが可能となる。クロス領域ＣＲ及
び副ロウデコーダＳＷＤとは、ｎチャネル型のＭＯＳト
ランジスタが形成されるｐ−ＷＥＬＬ（またはｐ型基
板）となっている。ここで、ＰＡは、ｎチャネル型のＭ
ＯＳトランジスタの形成領域である。
【０１３９】また、本発明の一実施形態による半導体記
憶装置は、センスアンププリチャージ回路ＳＰＤ及びＩ
／Ｏ線プリチャージ回路ＩＰを構成するＭＯＳトランジ
スタが、ｎ−ＷＥＬＬ内に作成されるｐチャネル型のＭ
ＯＳトランジスタでなく、ｎ型トランジスタであるた
め、ｐチャネル型に比較してキャリアの移動度が高い。
このため、本発明の一実施形態による半導体記憶装置
は、オン状態のコンダクタンスが向上し、高速にプリチ
ャージを行うことが可能であり、プリチャージがの開始
されるまでの時間を従来より短縮し、アクセスタイムを
高速化させる。
憶装置は、センスアンププリチャージ回路ＳＰＤ及びＩ
／Ｏ線プリチャージ回路ＩＰを構成するＭＯＳトランジ
スタが、ｎ−ＷＥＬＬ内に作成されるｐチャネル型のＭ
ＯＳトランジスタでなく、ｎ型トランジスタであるた
め、ｐチャネル型に比較してキャリアの移動度が高い。
このため、本発明の一実施形態による半導体記憶装置
は、オン状態のコンダクタンスが向上し、高速にプリチ
ャージを行うことが可能であり、プリチャージがの開始
されるまでの時間を従来より短縮し、アクセスタイムを
高速化させる。
【０１４０】さらに、本発明の一実施形態による半導体
記憶装置は、ＭＯＳトランジスタＮＭ1のゲートに、
「Ｖcc（センスアンプＳＡ1〜センスアンプＳＡnが形成
されるｎ−ＷＥＬＬの電位）＋Ｖt1（ＭＯＳトランジス
タＮＭ1のしきい値電圧）」の値より高い電圧のプリチ
ャージ駆動信号ＰＤＬＤ0が、入力されるので、センス
アンププリチャージ回路ＳＰＤ及びＩ／Ｏ線プリチャー
ジ回路ＩＰを構成するＭＯＳトランジスタのゲートに、
これらのＭＯＳトランジスタを高速にオン状態に移行さ
せることができる電流を流すことが可能である。このた
め、本発明の一実施形態による半導体記憶装置は、セン
スアンププリチャージ回路ＳＰＤ及びＩ／Ｏ線プリチャ
ージ回路ＩＰのプリチャージ動作を行わせることが可能
であり、プリチャージがの開始されるまでの時間を従来
より短縮し、アクセスタイムを高速化させる。
記憶装置は、ＭＯＳトランジスタＮＭ1のゲートに、
「Ｖcc（センスアンプＳＡ1〜センスアンプＳＡnが形成
されるｎ−ＷＥＬＬの電位）＋Ｖt1（ＭＯＳトランジス
タＮＭ1のしきい値電圧）」の値より高い電圧のプリチ
ャージ駆動信号ＰＤＬＤ0が、入力されるので、センス
アンププリチャージ回路ＳＰＤ及びＩ／Ｏ線プリチャー
ジ回路ＩＰを構成するＭＯＳトランジスタのゲートに、
これらのＭＯＳトランジスタを高速にオン状態に移行さ
せることができる電流を流すことが可能である。このた
め、本発明の一実施形態による半導体記憶装置は、セン
スアンププリチャージ回路ＳＰＤ及びＩ／Ｏ線プリチャ
ージ回路ＩＰのプリチャージ動作を行わせることが可能
であり、プリチャージがの開始されるまでの時間を従来
より短縮し、アクセスタイムを高速化させる。
【０１４１】さらに、本発明の一実施形態による半導体
記憶装置は、前述したプリチャージ駆動信号ＰＤＬＤに
用いられる昇圧電圧ＶＢＯＯＴがプリチャージ動作が行
われるタイミングより前に、図示しない昇圧回路からＭ
ＯＳトランジスタＮＰ10のソース及びＭＯＳトランジス
タＮＰ11のソース（図４参照）へ供給される。このた
め、本発明の一実施形態による半導体記憶装置は、電圧
変換回路３（電圧変換回路３’）がプリチャージ動作が
行われるタイミングより前に、プリチャージ回路５0及
びプリチャージドライブ回路５1へ昇圧電圧ＶＢＯＯＴ
が供給されているので、センスアンプ選択回路１から選
択信号ＰＤＬＢ0（選択信号ＰＤＬＢ1）が出力されると
同時に、高速にプリチャージ信号ＰＤＬＤ0（プリチャ
ージ信号ＰＤＬＤ1）を昇圧電圧ＶＢＯＯＴすることが
可能となり、高速にプリチャージ信号ＰＤＬ0（プリチ
ャージ信号ＰＤＬ1）を「Ｌ」レベルから「Ｈ」レベル
へ遷移させることができる。
記憶装置は、前述したプリチャージ駆動信号ＰＤＬＤに
用いられる昇圧電圧ＶＢＯＯＴがプリチャージ動作が行
われるタイミングより前に、図示しない昇圧回路からＭ
ＯＳトランジスタＮＰ10のソース及びＭＯＳトランジス
タＮＰ11のソース（図４参照）へ供給される。このた
め、本発明の一実施形態による半導体記憶装置は、電圧
変換回路３（電圧変換回路３’）がプリチャージ動作が
行われるタイミングより前に、プリチャージ回路５0及
びプリチャージドライブ回路５1へ昇圧電圧ＶＢＯＯＴ
が供給されているので、センスアンプ選択回路１から選
択信号ＰＤＬＢ0（選択信号ＰＤＬＢ1）が出力されると
同時に、高速にプリチャージ信号ＰＤＬＤ0（プリチャ
ージ信号ＰＤＬＤ1）を昇圧電圧ＶＢＯＯＴすることが
可能となり、高速にプリチャージ信号ＰＤＬ0（プリチ
ャージ信号ＰＤＬ1）を「Ｌ」レベルから「Ｈ」レベル
へ遷移させることができる。
【０１４２】次に、図１，図２及び図１１を参照し、一
実施形態の動作例を説明する。図１１は、図１及び図２
に示す半導体記憶装置の動作例を示すタイミングチャー
トである。特に、動作を記さない部分については、従来
例の動作と同様である。例えば、メモリセルＭＳ1のデ
ータを読み出すとすると、図１１のタイミングチャート
に従った読み出し動作が行われる。このとき、制御信号
ＲＡＳＢが「Ｈ」レベルであるため、制御信号ＰＤＬＢ
0及び制御信号ＰＤＬＢ1は、「Ｌ」レベルである。
実施形態の動作例を説明する。図１１は、図１及び図２
に示す半導体記憶装置の動作例を示すタイミングチャー
トである。特に、動作を記さない部分については、従来
例の動作と同様である。例えば、メモリセルＭＳ1のデ
ータを読み出すとすると、図１１のタイミングチャート
に従った読み出し動作が行われる。このとき、制御信号
ＲＡＳＢが「Ｈ」レベルであるため、制御信号ＰＤＬＢ
0及び制御信号ＰＤＬＢ1は、「Ｌ」レベルである。
【０１４３】このため、電圧変換回路３からは、プリチ
ャージドライブ回路５0へ「Ｖcc＋Ｖt1」より高い値の
プリチャージ駆動信号ＰＤＬＤ0が出力されている。こ
れにより、プリチャージドライブ回路５0は、センスア
ンププリチャージ回路ＳＰＤ及びプリチャージ回路ＳＷ
1〜プリチャージ回路ＳＷnに対して電圧「Ｖcc」のプリ
チャージ信号ＰＬＤ0を出力している。
ャージドライブ回路５0へ「Ｖcc＋Ｖt1」より高い値の
プリチャージ駆動信号ＰＤＬＤ0が出力されている。こ
れにより、プリチャージドライブ回路５0は、センスア
ンププリチャージ回路ＳＰＤ及びプリチャージ回路ＳＷ
1〜プリチャージ回路ＳＷnに対して電圧「Ｖcc」のプリ
チャージ信号ＰＬＤ0を出力している。
【０１４４】同様に、電圧変換回路３’からは、プリチ
ャージドライブ回路５1へ「Ｖcc＋Ｖt1」より高い値の
プリチャージ駆動信号ＰＤＬＤ1が出力されている。こ
れにより、プリチャージドライブ回路５1は、センスア
ンププリチャージ回路ＳＰＤ，Ｉ／Ｏ線プリチャージ回
路ＩＰ及びプリチャージ回路ＳＷＢ1〜プリチャージ回
路ＳＷＢnに対して電圧「Ｖcc」のプリチャージ信号Ｐ
ＤＬ1が出力されている。
ャージドライブ回路５1へ「Ｖcc＋Ｖt1」より高い値の
プリチャージ駆動信号ＰＤＬＤ1が出力されている。こ
れにより、プリチャージドライブ回路５1は、センスア
ンププリチャージ回路ＳＰＤ，Ｉ／Ｏ線プリチャージ回
路ＩＰ及びプリチャージ回路ＳＷＢ1〜プリチャージ回
路ＳＷＢnに対して電圧「Ｖcc」のプリチャージ信号Ｐ
ＤＬ1が出力されている。
【０１４５】これにより、センスアンププリチャージ回
路ＳＰＤは、電源線ＳＡＰ及び電源線ＳＡＮのプリチャ
ージを行っている。同様に、各々プリチャージ回路ＳＷ
1〜プリチャージ回路ＳＷnは、接続されているビット線
対ＢＬ1〜ビット線対ＢＬnの各々のビット線のプリチャ
ージ処理を行っている。また、同様に、各々プリチャー
ジ回路ＳＷＢ1〜プリチャージ回路ＳＷＢnは、接続され
ているビット線対ＢＬＢ1〜ビット線対ＢＬＢnの各々の
ビット線のプリチャージ処理を行っている。
路ＳＰＤは、電源線ＳＡＰ及び電源線ＳＡＮのプリチャ
ージを行っている。同様に、各々プリチャージ回路ＳＷ
1〜プリチャージ回路ＳＷnは、接続されているビット線
対ＢＬ1〜ビット線対ＢＬnの各々のビット線のプリチャ
ージ処理を行っている。また、同様に、各々プリチャー
ジ回路ＳＷＢ1〜プリチャージ回路ＳＷＢnは、接続され
ているビット線対ＢＬＢ1〜ビット線対ＢＬＢnの各々の
ビット線のプリチャージ処理を行っている。
【０１４６】次に、時刻ｔ1において、メモリセルＭＳ1
を指定する所定のＲＡＳアドレスが入力されると、図示
しないロウアドレスデコーダ回路から出力される内部ア
ドレス信号ＡＤＲが出力され、外部から入力される制御
信号ＲＡＳＢが「Ｈ」レベルから「Ｌ」レベルに立ち下
がる。
を指定する所定のＲＡＳアドレスが入力されると、図示
しないロウアドレスデコーダ回路から出力される内部ア
ドレス信号ＡＤＲが出力され、外部から入力される制御
信号ＲＡＳＢが「Ｈ」レベルから「Ｌ」レベルに立ち下
がる。
【０１４７】次に、時刻ｔ2において、センスアン選択
プ回路１は、入力される制御信号ＲＡＳＢの立ち下がり
に基づき、所定のアドレスデコーダに対応したセンスア
ンプ行に設けられたプリチャージドライブ回路５0及び
プリチャージドライブ回路５1へ、それぞれ「Ｈ」レベ
ルの制御信号ＰＤＬＢ0及び制御信号ＰＤＬＢ1を出力す
る。この結果、プリチャージ信号ＰＤＬ0及びプリチャ
ージ信号ＰＤＬ1は、「Ｈ」レベルから「Ｌ」レベルへ
の立ち下がりを開始する。
プ回路１は、入力される制御信号ＲＡＳＢの立ち下がり
に基づき、所定のアドレスデコーダに対応したセンスア
ンプ行に設けられたプリチャージドライブ回路５0及び
プリチャージドライブ回路５1へ、それぞれ「Ｈ」レベ
ルの制御信号ＰＤＬＢ0及び制御信号ＰＤＬＢ1を出力す
る。この結果、プリチャージ信号ＰＤＬ0及びプリチャ
ージ信号ＰＤＬ1は、「Ｈ」レベルから「Ｌ」レベルへ
の立ち下がりを開始する。
【０１４８】これにより、電源線ＳＡＰ及び電源線ＳＡ
Ｎ，ビット線対ＢＬ1〜ビット線対ＢＬnの各ビット線へ
のプリチャージ動作は終了する。同時に、図示しない昇
圧回路は、電圧変換回路３への昇圧電圧ＶＢＯＯＴの供
給を停止する。
Ｎ，ビット線対ＢＬ1〜ビット線対ＢＬnの各ビット線へ
のプリチャージ動作は終了する。同時に、図示しない昇
圧回路は、電圧変換回路３への昇圧電圧ＶＢＯＯＴの供
給を停止する。
【０１４９】これにより、電源線ＳＡＰ及び電源線ＳＡ
Ｎの間に介挿されているＭＯＳトランジスタＭＮ20及び
ＭＯＳトランジスタＭＮ21がオフ状態となるため、セン
スアンププリチャージ回路ＳＰＤにおける電源線ＳＡＰ
及び電源線ＳＡＮ同士のイコライズ動作も停止される。
この結果、電源線ＳＡＰ及び電源線ＳＡＮは、どこにも
電気的に接続されておらずオープン状態となる。
Ｎの間に介挿されているＭＯＳトランジスタＭＮ20及び
ＭＯＳトランジスタＭＮ21がオフ状態となるため、セン
スアンププリチャージ回路ＳＰＤにおける電源線ＳＡＰ
及び電源線ＳＡＮ同士のイコライズ動作も停止される。
この結果、電源線ＳＡＰ及び電源線ＳＡＮは、どこにも
電気的に接続されておらずオープン状態となる。
【０１５０】同様に、プリチャージ回路ＳＷ1〜プリチ
ャージ回路ＳＷnにおけるビット線対ＢＬ1〜ビット線対
ＢＬnの相補のビット線同士、例えばビット線対ＢＬ1を
構成するビット線ＢＬＴ1及びビット線ＢＬＮ1のイコラ
イズを行うＭＯＳトランジスタＮＭ3がオフ状態とな
り、かつプリチャージ電流供給用のＭＯＳトランジスタ
ＮＭ4及びＭＯＳトランジスタＮＭ5がオフ状態となる。
この結果、ビット線対ＢＬ1〜ビット線対ＢＬnの各々の
ビット線は、どこにも電気的に接続されておらずオープ
ン状態となる。
ャージ回路ＳＷnにおけるビット線対ＢＬ1〜ビット線対
ＢＬnの相補のビット線同士、例えばビット線対ＢＬ1を
構成するビット線ＢＬＴ1及びビット線ＢＬＮ1のイコラ
イズを行うＭＯＳトランジスタＮＭ3がオフ状態とな
り、かつプリチャージ電流供給用のＭＯＳトランジスタ
ＮＭ4及びＭＯＳトランジスタＮＭ5がオフ状態となる。
この結果、ビット線対ＢＬ1〜ビット線対ＢＬnの各々の
ビット線は、どこにも電気的に接続されておらずオープ
ン状態となる。
【０１５１】このとき、電源線ＳＡＰ及び電源線ＳＡＮ
は、例えば、メモリの電源電圧のＶccに対して、プリチ
ャージ電圧ＨＦＶＣ（Ｖcc／２の電圧値）にチャージさ
れている。同様に、ビット線対ＢＬ1〜ビット線対ＢＬn
の各ビット線は、例えば、メモリの電源電圧のＶccに対
して、プリチャージ電圧ＨＦＶＣ（Ｖcc／２の電圧値）
にチャージされている。
は、例えば、メモリの電源電圧のＶccに対して、プリチ
ャージ電圧ＨＦＶＣ（Ｖcc／２の電圧値）にチャージさ
れている。同様に、ビット線対ＢＬ1〜ビット線対ＢＬn
の各ビット線は、例えば、メモリの電源電圧のＶccに対
して、プリチャージ電圧ＨＦＶＣ（Ｖcc／２の電圧値）
にチャージされている。
【０１５２】ここで、時刻ｔ2〜時刻ｔ3までの時間Ｔ23
は、時刻ｔ2において制御信号ＰＤＬが立ち下がってか
らビット線対のプリチャージが停止されるまでの時間に
より定義される。
は、時刻ｔ2において制御信号ＰＤＬが立ち下がってか
らビット線対のプリチャージが停止されるまでの時間に
より定義される。
【０１５３】そして、時刻ｔ3において、図示しない回
路がワード線ＷＤを立ち上げるタイミングを生成する制
御信号ＲＡＥを「Ｈ」レベルで出力する。ここで、時刻
ｔ2〜時刻ｔ3までの時間Ｔ23は、時刻ｔ2において制御
信号ＰＤＬが立ち下がってからビット線対のプリチャー
ジが停止されるまでの時間、すなわち、プリチャージ信
号ＰＤＬ0及びプリチャージ信号ＰＤＬ1が立ち下がり初
めてから、プリチャージ動作が完全に停止された状態に
なるのに必要な時間として定義される。
路がワード線ＷＤを立ち上げるタイミングを生成する制
御信号ＲＡＥを「Ｈ」レベルで出力する。ここで、時刻
ｔ2〜時刻ｔ3までの時間Ｔ23は、時刻ｔ2において制御
信号ＰＤＬが立ち下がってからビット線対のプリチャー
ジが停止されるまでの時間、すなわち、プリチャージ信
号ＰＤＬ0及びプリチャージ信号ＰＤＬ1が立ち下がり初
めてから、プリチャージ動作が完全に停止された状態に
なるのに必要な時間として定義される。
【０１５４】次に、時刻ｔ5において、制御信号ＲＡＥ
が「Ｈ」レベルで出力されることにより、図５に示す副
ワードデコーダＳＷＤは、ワード線ＳＷＬ0を「Ｌ」レ
ベルから「Ｈ」レベルへ立ち上げ、ワード線ＳＷＬ0を
活性化する。
が「Ｈ」レベルで出力されることにより、図５に示す副
ワードデコーダＳＷＤは、ワード線ＳＷＬ0を「Ｌ」レ
ベルから「Ｈ」レベルへ立ち上げ、ワード線ＳＷＬ0を
活性化する。
【０１５５】次に、時刻ｔ6において、ワード線ＳＷＬ0
が活性化されることにより、メモリセルＭＳ1のＭＯＳ
トランジスタＭＮ50がオン状態となり、コンデンサＣに
蓄えられているデータを表す電荷がＭＯＳトランジスタ
を介して、ビット線ＢＬＴ1へ移動し始める。そして、
ビット線ＢＬＴ1は、プリチャージ後の電圧ＨＦＶＣか
ら、コンデンサＣから供給される電荷に応じた電圧だけ
上昇する。一方、ビット線ＢＬＮ1は、ワード線ＳＷＬ1
が「Ｌ」レベルであり、接続されているメモリセルＭＳ
2から電荷の供給がないため、プリチャージ時点の電圧
から変化しない。
が活性化されることにより、メモリセルＭＳ1のＭＯＳ
トランジスタＭＮ50がオン状態となり、コンデンサＣに
蓄えられているデータを表す電荷がＭＯＳトランジスタ
を介して、ビット線ＢＬＴ1へ移動し始める。そして、
ビット線ＢＬＴ1は、プリチャージ後の電圧ＨＦＶＣか
ら、コンデンサＣから供給される電荷に応じた電圧だけ
上昇する。一方、ビット線ＢＬＮ1は、ワード線ＳＷＬ1
が「Ｌ」レベルであり、接続されているメモリセルＭＳ
2から電荷の供給がないため、プリチャージ時点の電圧
から変化しない。
【０１５６】すなわち、メモリセルＭＳ1に「Ｈ」のデ
ータが記録されているとすると、メモリセルＭＳ1のキ
ャパシタＣに蓄積されている電荷がビット線ＢＬＴ1へ
供給され、ビット線ＢＬＴ1の電圧がプリチャージ電圧
「Ｖcc／２」より上昇し、ビット線ＢＬＮ1がダミーラ
インでプリチャージ電圧「Ｖcc／２」のままである。
ータが記録されているとすると、メモリセルＭＳ1のキ
ャパシタＣに蓄積されている電荷がビット線ＢＬＴ1へ
供給され、ビット線ＢＬＴ1の電圧がプリチャージ電圧
「Ｖcc／２」より上昇し、ビット線ＢＬＮ1がダミーラ
インでプリチャージ電圧「Ｖcc／２」のままである。
【０１５７】次に、時刻ｔ7において、ワード線ＳＷＬ0
が「Ｈ」レベルに上昇した後、メモリセルＭＳ1のコン
デンサＣに蓄積されていた電荷がビット線ＢＬＴ1へ移
動し、コンデンサＣの電圧とビット線ＢＬＴ1の電圧と
が平衡状態となる。この時点で、図示しない回路が制御
信号ＳＥ１を「Ｈ」レベルへ遷移させる。これにより、
図示しない電源回路が電源線ＳＡＰに電圧Ｖccを供給
し、電源線ＳＡＮに接地電位を供給することで、センス
アンプＳＡＰ1〜センスアンプＳＡＰnが活性化される。
が「Ｈ」レベルに上昇した後、メモリセルＭＳ1のコン
デンサＣに蓄積されていた電荷がビット線ＢＬＴ1へ移
動し、コンデンサＣの電圧とビット線ＢＬＴ1の電圧と
が平衡状態となる。この時点で、図示しない回路が制御
信号ＳＥ１を「Ｈ」レベルへ遷移させる。これにより、
図示しない電源回路が電源線ＳＡＰに電圧Ｖccを供給
し、電源線ＳＡＮに接地電位を供給することで、センス
アンプＳＡＰ1〜センスアンプＳＡＰnが活性化される。
【０１５８】次に、時刻ｔ8において、入力されるアド
レス信号に応じて、メモリセルＭＳ1〜メモリセルＭＳm
が接続されている、図の上部のビット線ＢＬＴ1〜ビッ
ト線ＢＬＴn，ビット線ＢＬＮ1〜ビット線ＢＬＮnを選
択するため、図示しない回路が制御信号ＴＧ０を「Ｈ」
レベルに遷移させる。そして、ＭＯＳトランジスタＭＴ
及びＭＯＳトランジスタＭＮがオン状態となり、ビット
線ＢＬＴ1とビット線ＢＬＮ1とがセンスアンプＳＡＰ1
に接続される。
レス信号に応じて、メモリセルＭＳ1〜メモリセルＭＳm
が接続されている、図の上部のビット線ＢＬＴ1〜ビッ
ト線ＢＬＴn，ビット線ＢＬＮ1〜ビット線ＢＬＮnを選
択するため、図示しない回路が制御信号ＴＧ０を「Ｈ」
レベルに遷移させる。そして、ＭＯＳトランジスタＭＴ
及びＭＯＳトランジスタＭＮがオン状態となり、ビット
線ＢＬＴ1とビット線ＢＬＮ1とがセンスアンプＳＡＰ1
に接続される。
【０１５９】このとき、ＭＯＳトランジスタＭＴ及びＭ
ＯＳトランジスタＭＮがオン状態となるため、同様に、
ビット線ＢＬＴ2〜ビット線ＢＬＴnと、ビット線ＢＬＮ
2〜ビット線ＢＬＮnとが、各々センスアンプＳＡＰ2〜
センスアンプＳＡＰnへ接続される。これにより、電源
線ＳＡＰ及び電源線ＳＡＮの電圧が、各々電圧Ｖccと接
地電圧とになるに従い、ビット線ＢＬＴ1とビット線Ｂ
ＬＮ1との電圧差が増幅される。
ＯＳトランジスタＭＮがオン状態となるため、同様に、
ビット線ＢＬＴ2〜ビット線ＢＬＴnと、ビット線ＢＬＮ
2〜ビット線ＢＬＮnとが、各々センスアンプＳＡＰ2〜
センスアンプＳＡＰnへ接続される。これにより、電源
線ＳＡＰ及び電源線ＳＡＮの電圧が、各々電圧Ｖccと接
地電圧とになるに従い、ビット線ＢＬＴ1とビット線Ｂ
ＬＮ1との電圧差が増幅される。
【０１６０】これにより、センスアンプＳＡＰ1は、ビ
ット線ＢＬＴ1とビット線ＢＬＮ1との電圧差の増幅結果
を、外部から入力されるカラムアドレスに対応して、図
示しないカラムスイッチ及び図示しないデータアンプを
介して、メモリセルＭＳ1に記憶されているデータ、す
なわち「Ｈ」レベルのデータを出力ドライバへ出力す
る。
ット線ＢＬＴ1とビット線ＢＬＮ1との電圧差の増幅結果
を、外部から入力されるカラムアドレスに対応して、図
示しないカラムスイッチ及び図示しないデータアンプを
介して、メモリセルＭＳ1に記憶されているデータ、す
なわち「Ｈ」レベルのデータを出力ドライバへ出力す
る。
【０１６１】次に、時刻ｔ12において、外部から入力さ
れる制御信号ＲＡＳＢが「Ｌ」レベルから「Ｈ」レベル
に立ち上がる。次に、時刻ｔ13において、制御信号ＲＡ
ＳＢが「Ｈ」レベルに立ち上がったことにより、ワード
線ＳＷＬ0を不活性化させるため、すなわち「Ｈ」レベ
ルから「Ｌ」レベルへ立ち下げるため、図示しない回路
が制御信号線ＲＡＥを「Ｈ」レベルから「Ｌ」レベルへ
立ち下げる。
れる制御信号ＲＡＳＢが「Ｌ」レベルから「Ｈ」レベル
に立ち上がる。次に、時刻ｔ13において、制御信号ＲＡ
ＳＢが「Ｈ」レベルに立ち上がったことにより、ワード
線ＳＷＬ0を不活性化させるため、すなわち「Ｈ」レベ
ルから「Ｌ」レベルへ立ち下げるため、図示しない回路
が制御信号線ＲＡＥを「Ｈ」レベルから「Ｌ」レベルへ
立ち下げる。
【０１６２】次に、時刻ｔ15において、制御信号線ＲＡ
Ｅが「Ｈ」レベルから「Ｌ」レベルへ立ち下げられるこ
とにより、副ロウデコーダは、ワード線ＳＷＬ0を
「Ｈ」レベルから「Ｌ」レベルへ立ち下げ、不活性化す
る。これにより、メモリセルＭＳ1及びワード線ＳＷＬ0
に接続されている他のメモリセルは、各々ビット線ＢＬ
Ｔ1及びその他のビット線から切り離されてオープン状
態となる。
Ｅが「Ｈ」レベルから「Ｌ」レベルへ立ち下げられるこ
とにより、副ロウデコーダは、ワード線ＳＷＬ0を
「Ｈ」レベルから「Ｌ」レベルへ立ち下げ、不活性化す
る。これにより、メモリセルＭＳ1及びワード線ＳＷＬ0
に接続されている他のメモリセルは、各々ビット線ＢＬ
Ｔ1及びその他のビット線から切り離されてオープン状
態となる。
【０１６３】同様に、図示しない回路が制御信号ＴＧ０
を「Ｈ」レベルから「Ｌ」レベルへ遷移させる。これに
より、ＭＯＳトランジスタＭＴ及びＭＯＳトランジスタ
ＭＮがオフ状態となり、ビット線ＢＬＴ1〜ビット線Ｂ
ＬＴn及びビット線ＢＬＮ1〜ビット線ＢＬＮnは、各々
センスアンプＳＡＰ1〜センスアンプＳＡＰnから切り離
され、オープン状態となる。
を「Ｈ」レベルから「Ｌ」レベルへ遷移させる。これに
より、ＭＯＳトランジスタＭＴ及びＭＯＳトランジスタ
ＭＮがオフ状態となり、ビット線ＢＬＴ1〜ビット線Ｂ
ＬＴn及びビット線ＢＬＮ1〜ビット線ＢＬＮnは、各々
センスアンプＳＡＰ1〜センスアンプＳＡＰnから切り離
され、オープン状態となる。
【０１６４】次に、時刻ｔ18において、ワード線ＳＷＬ
1が完全に「Ｌ」レベルとなり、メモリセルＭＳ1がビッ
ト線ＢＬＴ1から完全に切り離された状態となるため、
図示しない回路が制御信号ＳＥ１を「Ｈ」レベルから
「Ｌ」レベルへ立ち下げる。これにより、電源線ＳＡＰ
及び電源線ＳＡＮは、図示しない電源回路から切り離さ
れてオープン状態となる。
1が完全に「Ｌ」レベルとなり、メモリセルＭＳ1がビッ
ト線ＢＬＴ1から完全に切り離された状態となるため、
図示しない回路が制御信号ＳＥ１を「Ｈ」レベルから
「Ｌ」レベルへ立ち下げる。これにより、電源線ＳＡＰ
及び電源線ＳＡＮは、図示しない電源回路から切り離さ
れてオープン状態となる。
【０１６５】次に、時刻ｔ19において、電源線ＳＡＰ及
び電源線ＳＡＮが完全なオープン状態となることによ
り、センスアンプ選択回路１は、プリチャージ制御信号
ＰＤＬＢ0及びプリチャージ制御信号ＰＤＬＢ1を「Ｈ」
レベルから「Ｌ」レベルへ立ち下げる。
び電源線ＳＡＮが完全なオープン状態となることによ
り、センスアンプ選択回路１は、プリチャージ制御信号
ＰＤＬＢ0及びプリチャージ制御信号ＰＤＬＢ1を「Ｈ」
レベルから「Ｌ」レベルへ立ち下げる。
【０１６６】これにより、電圧変換回路３は、プリチャ
ージ駆動信号ＰＤＬＤ0を、接地電位の「Ｌ」レベルか
ら電圧「Ｖcc＋Ｖt1」の「Ｈ」レベルからへ立ち上げ
る。同様に、電圧変換回路３’は、プリチャージ駆動信
号ＰＤＬＤ1を、接地電位の「Ｌ」レベルから電圧「Ｖc
c＋Ｖt1」の「Ｈ」レベルからへ立ち上げる。そして、
プリチャージドライブ回路５0は、プリチャージ信号Ｐ
ＤＬ0を「Ｈ」レベルにより出力する。また、プリチャ
ージドライブ回路５1は、プリチャージ信号ＰＤＬ1を
「Ｈ」レベルにより出力する。
ージ駆動信号ＰＤＬＤ0を、接地電位の「Ｌ」レベルか
ら電圧「Ｖcc＋Ｖt1」の「Ｈ」レベルからへ立ち上げ
る。同様に、電圧変換回路３’は、プリチャージ駆動信
号ＰＤＬＤ1を、接地電位の「Ｌ」レベルから電圧「Ｖc
c＋Ｖt1」の「Ｈ」レベルからへ立ち上げる。そして、
プリチャージドライブ回路５0は、プリチャージ信号Ｐ
ＤＬ0を「Ｈ」レベルにより出力する。また、プリチャ
ージドライブ回路５1は、プリチャージ信号ＰＤＬ1を
「Ｈ」レベルにより出力する。
【０１６７】次に、時刻ｔ20において、プリチャージ信
号ＰＤＬ0及びプリチャージ信号ＰＤＬ1が「Ｈ」レベル
となることにより、センスアンププリチャージ回路ＳＰ
Ｄは、電源線ＳＡＰ及び電源線ＳＡＮに対するプリチャ
ージ動作を開始する。同様に、プリチャージ回路ＳＷ1
〜プリチャージ回路ＳＷnは、各々接続されているビッ
ト線対ＢＬ1〜ビット線対ＢＬnに対するプリチャージを
開始する。また、プリチャージ回路ＳＷＢ1〜プリチャ
ージ回路ＳＷＢnは、各々接続されているビット線対Ｂ
ＬＢ1〜ビット線対ＢＬＢnに対するプリチャージを開始
する。
号ＰＤＬ0及びプリチャージ信号ＰＤＬ1が「Ｈ」レベル
となることにより、センスアンププリチャージ回路ＳＰ
Ｄは、電源線ＳＡＰ及び電源線ＳＡＮに対するプリチャ
ージ動作を開始する。同様に、プリチャージ回路ＳＷ1
〜プリチャージ回路ＳＷnは、各々接続されているビッ
ト線対ＢＬ1〜ビット線対ＢＬnに対するプリチャージを
開始する。また、プリチャージ回路ＳＷＢ1〜プリチャ
ージ回路ＳＷＢnは、各々接続されているビット線対Ｂ
ＬＢ1〜ビット線対ＢＬＢnに対するプリチャージを開始
する。
【０１６８】次に、時刻ｔ22において、電源線ＳＡＰ及
び電源線ＳＡＮの電圧は、センスアンププリチャージ回
路ＳＰＰにより、電圧ＨＦＶＣ（プリチャージ電圧「Ｖ
cc／２」）にプリチャージされ、プリチャージが終了す
る。従来の半導体記憶装置のセンスアンププリチャージ
回路の場合、時刻ｔ23までプリチャージの時間が必要で
ある。
び電源線ＳＡＮの電圧は、センスアンププリチャージ回
路ＳＰＰにより、電圧ＨＦＶＣ（プリチャージ電圧「Ｖ
cc／２」）にプリチャージされ、プリチャージが終了す
る。従来の半導体記憶装置のセンスアンププリチャージ
回路の場合、時刻ｔ23までプリチャージの時間が必要で
ある。
【０１６９】次に、時刻ｔ24において、プリチャージ回
路ＳＷ1〜プリチャージ回路ＳＷnは、イコライズを行い
ながら、各々ビット線対ＢＬ1〜ビット線対ＢＬnを構成
するビット線の電圧を、電圧ＨＦＶＣとするプリチャー
ジし、プリチャージ回路ＳＷＢ1〜プリチャージ回路Ｓ
ＷＢnは、イコライズを行いながら、各々ビット線対Ｂ
ＬＢ1〜ビット線対ＢＬＢnを構成するビット線の電圧
を、電圧ＨＦＶＣとするプリチャージしてプリチャージ
が終了する。従来の半導体記憶装置のプリチャージ回路
の場合、時刻ｔ25までプリチャージの時間が必要であ
る。
路ＳＷ1〜プリチャージ回路ＳＷnは、イコライズを行い
ながら、各々ビット線対ＢＬ1〜ビット線対ＢＬnを構成
するビット線の電圧を、電圧ＨＦＶＣとするプリチャー
ジし、プリチャージ回路ＳＷＢ1〜プリチャージ回路Ｓ
ＷＢnは、イコライズを行いながら、各々ビット線対Ｂ
ＬＢ1〜ビット線対ＢＬＢnを構成するビット線の電圧
を、電圧ＨＦＶＣとするプリチャージしてプリチャージ
が終了する。従来の半導体記憶装置のプリチャージ回路
の場合、時刻ｔ25までプリチャージの時間が必要であ
る。
【０１７０】このとき、一実施形態による半導体記憶装
置のセンスアンププリチャージ回路ＳＰＤは、従来例の
ｐチャネル型のＭＯＳトランジスタを含んだアンド回路
Ｍ１の回路部分に対応する構成に、ｐチャネル型のＭＯ
Ｓトランジスタより電荷の移動度が高いｎチャネル型の
ＭＯＳトランジスタＭＮ30，ＭＯＳトランジスタＭＮ3
1，ＭＯＳトランジスタＭＮ32及びＭＯＳトランジスタ
ＭＮ33を用い、また、プリチャージ駆動信号ＰＤＬＤ0
及びプリチャージ駆動信号ＰＤＬＤ1の「Ｈ」レベルが
「Ｖcc＋Ｖt1」より高い電圧の昇圧電圧ＶＢＯＯＴとな
っている。
置のセンスアンププリチャージ回路ＳＰＤは、従来例の
ｐチャネル型のＭＯＳトランジスタを含んだアンド回路
Ｍ１の回路部分に対応する構成に、ｐチャネル型のＭＯ
Ｓトランジスタより電荷の移動度が高いｎチャネル型の
ＭＯＳトランジスタＭＮ30，ＭＯＳトランジスタＭＮ3
1，ＭＯＳトランジスタＭＮ32及びＭＯＳトランジスタ
ＭＮ33を用い、また、プリチャージ駆動信号ＰＤＬＤ0
及びプリチャージ駆動信号ＰＤＬＤ1の「Ｈ」レベルが
「Ｖcc＋Ｖt1」より高い電圧の昇圧電圧ＶＢＯＯＴとな
っている。
【０１７１】このため、一実施形態による半導体記憶装
置は、プリチャージ信号ＰＬＤ0及びプリチャージ信号
ＰＤＬ1の立ち上がりが早く、ＭＯＳトランジスタＭＮ3
0，ＭＯＳトランジスタＭＮ31，ＭＯＳトランジスタＭ
Ｎ32及びＭＯＳトランジスタＭＮ33のオン状態への移行
が早く、かつＭＯＳトランジスタＭＮ30，ＭＯＳトラン
ジスタＭＮ31，ＭＯＳトランジスタＭＮ32及びＭＯＳト
ランジスタＭＮ33のチャンネル幅をｐチャネル型のトラ
ンジスタよりチャネル幅を大きく取ることが出来て、各
トランジスタのコンダクタンスを増加させることができ
る。
置は、プリチャージ信号ＰＬＤ0及びプリチャージ信号
ＰＤＬ1の立ち上がりが早く、ＭＯＳトランジスタＭＮ3
0，ＭＯＳトランジスタＭＮ31，ＭＯＳトランジスタＭ
Ｎ32及びＭＯＳトランジスタＭＮ33のオン状態への移行
が早く、かつＭＯＳトランジスタＭＮ30，ＭＯＳトラン
ジスタＭＮ31，ＭＯＳトランジスタＭＮ32及びＭＯＳト
ランジスタＭＮ33のチャンネル幅をｐチャネル型のトラ
ンジスタよりチャネル幅を大きく取ることが出来て、各
トランジスタのコンダクタンスを増加させることができ
る。
【０１７２】従って、一実施形態による半導体記憶装置
は、時刻ｔ22からのセンスアンプのプリチャージの時間
を、高速とすることができ、従来の半導体記憶装置に比
較して、クロス領域ＣＲの面積を増加させずに、プリチ
ャージ時間を短縮することができる。すなわち、一実施
形態による半導体記憶装置は、半導体記憶装置のチップ
面積を増加させずに、アクセスタイムを高速にすること
が可能である。
は、時刻ｔ22からのセンスアンプのプリチャージの時間
を、高速とすることができ、従来の半導体記憶装置に比
較して、クロス領域ＣＲの面積を増加させずに、プリチ
ャージ時間を短縮することができる。すなわち、一実施
形態による半導体記憶装置は、半導体記憶装置のチップ
面積を増加させずに、アクセスタイムを高速にすること
が可能である。
【０１７３】また、プリチャージドライブ回路５0（プ
リチャージドライブ回路５1）において、ＭＯＳトラン
ジスタＮＭ1よりＭＯＳトランジスタ回路ＮＭ2のチャネ
ル幅を長くすることで、ビット線へのプリチャージ動作
を停止させるとき、ＭＯＳトランジスタＮＭ1とＭＯＳ
トランジスタ回路ＮＭ2との間で貫通電流が流れる状態
になったとしても、ＭＯＳトランジスタＮＭ1の電流を
十分にＭＯＳトランジスタＮＭ2が接地点へ流すことが
できるため、プリチャージ信号のレベルを「Ｈ」レベル
から「Ｌ」レベルへ高速に遷移させることが可能となる
リチャージドライブ回路５1）において、ＭＯＳトラン
ジスタＮＭ1よりＭＯＳトランジスタ回路ＮＭ2のチャネ
ル幅を長くすることで、ビット線へのプリチャージ動作
を停止させるとき、ＭＯＳトランジスタＮＭ1とＭＯＳ
トランジスタ回路ＮＭ2との間で貫通電流が流れる状態
になったとしても、ＭＯＳトランジスタＮＭ1の電流を
十分にＭＯＳトランジスタＮＭ2が接地点へ流すことが
できるため、プリチャージ信号のレベルを「Ｈ」レベル
から「Ｌ」レベルへ高速に遷移させることが可能となる
【０１７４】さらに、一実施形態による半導体記憶装置
において、センスアンププリチャージ回路ＳＰＤを構成
するＭＯＳトランジスタＭＮ20，ＭＯＳトランジスタＭ
Ｎ21，ＭＯＳトランジスタＭＮ30，ＭＯＳトランジスタ
ＭＮ31，ＭＯＳトランジスタＭＮ32，ＭＯＳトランジス
タＭＮ33，及びプリチャージ回路ＳＷ1〜プリチャージ
回路ＳＷnを各々構成するＭＯＳトランジスタＮＭ3，Ｍ
ＯＳトランジスタＮＭ4，ＭＯＳトランジスタＮＭ5のオ
ン状態のコンダクタンスを向上させるため、プリチャー
ジ信号ＰＤＬ0及びプリチャージ電圧ＰＤＬ1の「Ｈ」レ
ベルの電圧を内部回路で使用する電圧Ｖccより高くする
ことも可能である。
において、センスアンププリチャージ回路ＳＰＤを構成
するＭＯＳトランジスタＭＮ20，ＭＯＳトランジスタＭ
Ｎ21，ＭＯＳトランジスタＭＮ30，ＭＯＳトランジスタ
ＭＮ31，ＭＯＳトランジスタＭＮ32，ＭＯＳトランジス
タＭＮ33，及びプリチャージ回路ＳＷ1〜プリチャージ
回路ＳＷnを各々構成するＭＯＳトランジスタＮＭ3，Ｍ
ＯＳトランジスタＮＭ4，ＭＯＳトランジスタＮＭ5のオ
ン状態のコンダクタンスを向上させるため、プリチャー
ジ信号ＰＤＬ0及びプリチャージ電圧ＰＤＬ1の「Ｈ」レ
ベルの電圧を内部回路で使用する電圧Ｖccより高くする
ことも可能である。
【０１７５】このとき、プリチャージドライブ回路５0
及びプリチャージドライブ回路５1それぞれのＭＯＳト
ランジスタＮＭ1のドレインに電源電圧Ｖcc（センスア
ンプＳＡ1〜センスアンプＳＡnが形成されるｎ−ＷＥＬ
Ｌの電位）より高い電圧の昇圧電圧Ｖcc2が接続され
る。そして、ＭＯＳトランジスタＭＮ20，ＭＯＳトラン
ジスタＭＮ21，ＭＯＳトランジスタＭＮ30，ＭＯＳトラ
ンジスタＭＮ31，ＭＯＳトランジスタＭＮ32，ＭＯＳト
ランジスタＭＮ33，ＭＯＳトランジスタＮＭ3，ＭＯＳ
トランジスタＮＭ4及びＭＯＳトランジスタＮＭ5のゲー
トをこの昇圧電圧Ｖcc2で駆動する。このとき、プリチ
ャージ駆動信号ＰＤＬＤ0及びプリチャージ駆動信号Ｐ
ＤＬＤ1の電圧は、「Ｖcc2＋Ｖt1」より高い電圧が望ま
しい。
及びプリチャージドライブ回路５1それぞれのＭＯＳト
ランジスタＮＭ1のドレインに電源電圧Ｖcc（センスア
ンプＳＡ1〜センスアンプＳＡnが形成されるｎ−ＷＥＬ
Ｌの電位）より高い電圧の昇圧電圧Ｖcc2が接続され
る。そして、ＭＯＳトランジスタＭＮ20，ＭＯＳトラン
ジスタＭＮ21，ＭＯＳトランジスタＭＮ30，ＭＯＳトラ
ンジスタＭＮ31，ＭＯＳトランジスタＭＮ32，ＭＯＳト
ランジスタＭＮ33，ＭＯＳトランジスタＮＭ3，ＭＯＳ
トランジスタＮＭ4及びＭＯＳトランジスタＮＭ5のゲー
トをこの昇圧電圧Ｖcc2で駆動する。このとき、プリチ
ャージ駆動信号ＰＤＬＤ0及びプリチャージ駆動信号Ｐ
ＤＬＤ1の電圧は、「Ｖcc2＋Ｖt1」より高い電圧が望ま
しい。
【０１７６】従って、図示しない昇圧回路は、「Ｖcc2
＋Ｖt1」より高い昇圧電圧ＶＢＯＯＴを電圧変換回路３
へ供給する。ここで、昇圧電圧Ｖcc2は、昇圧電圧ＶＢ
ＯＯＴを生成する電源と異なる電源で生成される。上述
のようにすることにより、ＭＯＳトランジスタＭＮ20，
ＭＯＳトランジスタＭＮ21，ＭＯＳトランジスタＭＮ3
0，ＭＯＳトランジスタＭＮ31，ＭＯＳトランジスタＭ
Ｎ32，ＭＯＳトランジスタＭＮ33，ＭＯＳトランジスタ
ＮＭ3，ＭＯＳトランジスタＮＭ4及びＭＯＳトランジス
タＮＭ5のゲートに電圧Ｖcc2を効率的に印加することが
できる。
＋Ｖt1」より高い昇圧電圧ＶＢＯＯＴを電圧変換回路３
へ供給する。ここで、昇圧電圧Ｖcc2は、昇圧電圧ＶＢ
ＯＯＴを生成する電源と異なる電源で生成される。上述
のようにすることにより、ＭＯＳトランジスタＭＮ20，
ＭＯＳトランジスタＭＮ21，ＭＯＳトランジスタＭＮ3
0，ＭＯＳトランジスタＭＮ31，ＭＯＳトランジスタＭ
Ｎ32，ＭＯＳトランジスタＭＮ33，ＭＯＳトランジスタ
ＮＭ3，ＭＯＳトランジスタＮＭ4及びＭＯＳトランジス
タＮＭ5のゲートに電圧Ｖcc2を効率的に印加することが
できる。
【０１７７】この結果、センスアンププリチャージ回路
ＳＰＤを構成するＭＯＳトランジスタＭＮ20，ＭＯＳト
ランジスタＭＮ21，ＭＯＳトランジスタＭＮ30，ＭＯＳ
トランジスタＭＮ31，ＭＯＳトランジスタＭＮ32，ＭＯ
ＳトランジスタＭＮ33，及びプリチャージドライブ回路
ＳＷ1〜プリチャージドライブ回路ＳＷnを構成するＭＯ
ＳトランジスタＮＭ3，ＭＯＳトランジスタＮＭ4，ＭＯ
ＳトランジスタＮＭ5のオン状態のコンダクタンスを向
上することができる。
ＳＰＤを構成するＭＯＳトランジスタＭＮ20，ＭＯＳト
ランジスタＭＮ21，ＭＯＳトランジスタＭＮ30，ＭＯＳ
トランジスタＭＮ31，ＭＯＳトランジスタＭＮ32，ＭＯ
ＳトランジスタＭＮ33，及びプリチャージドライブ回路
ＳＷ1〜プリチャージドライブ回路ＳＷnを構成するＭＯ
ＳトランジスタＮＭ3，ＭＯＳトランジスタＮＭ4，ＭＯ
ＳトランジスタＮＭ5のオン状態のコンダクタンスを向
上することができる。
【０１７８】これにより、一実施形態によるセンスアン
ププリチャージ回路ＳＰＤは、従来の半導体記憶装置と
比較して、電源線ＳＡＰ及び電源線ＳＡＮに対するチャ
ージ電流を多く流すことが可能となるため、電源線ＳＡ
Ｐ及び電源線ＳＡＮのプリチャージ時間を短縮する事が
可能となる。また、一実施形態によるセンスアンププリ
チャージ回路ＳＰＤは、ＭＯＳトランジスタＭＮ20及び
ＭＯＳトランジスタＭＮ21のコンダクタンスが低下する
ため、電源線ＳＡＰと電源線ＳＡＮとのイコライズ動作
の結果、電源線ＳＡＰと電源線ＳＡＮとの電圧をより近
づけることが可能となる。このとき、プリチャージドラ
イブ回路５0及びプリチャージドライブ回路５1のそれぞ
れにおけるＭＯＳトランジスタＮＭ1は、ｐチャネル型
のＭＯＳトランジスタでないため、昇圧して電源電圧Ｖ
cc（すなわち、センスアンプＳＡ1〜センスアンプＳＡn
が形成されるｎ−ＷＥＬＬの電位）より高い電圧を、ド
レインに対して印加できる。
ププリチャージ回路ＳＰＤは、従来の半導体記憶装置と
比較して、電源線ＳＡＰ及び電源線ＳＡＮに対するチャ
ージ電流を多く流すことが可能となるため、電源線ＳＡ
Ｐ及び電源線ＳＡＮのプリチャージ時間を短縮する事が
可能となる。また、一実施形態によるセンスアンププリ
チャージ回路ＳＰＤは、ＭＯＳトランジスタＭＮ20及び
ＭＯＳトランジスタＭＮ21のコンダクタンスが低下する
ため、電源線ＳＡＰと電源線ＳＡＮとのイコライズ動作
の結果、電源線ＳＡＰと電源線ＳＡＮとの電圧をより近
づけることが可能となる。このとき、プリチャージドラ
イブ回路５0及びプリチャージドライブ回路５1のそれぞ
れにおけるＭＯＳトランジスタＮＭ1は、ｐチャネル型
のＭＯＳトランジスタでないため、昇圧して電源電圧Ｖ
cc（すなわち、センスアンプＳＡ1〜センスアンプＳＡn
が形成されるｎ−ＷＥＬＬの電位）より高い電圧を、ド
レインに対して印加できる。
【０１７９】次に、図２，図３，及び図１２を参照し、
一実施形態の動作例を説明する。図１２は、図２及び図
３に示す半導体記憶装置の動作例を示すタイミングチャ
ートである。特に、動作を記さない部分については、従
来例及び上述したセンスアンププリチャージ回路ＳＰＤ
の動作と同様である。
一実施形態の動作例を説明する。図１２は、図２及び図
３に示す半導体記憶装置の動作例を示すタイミングチャ
ートである。特に、動作を記さない部分については、従
来例及び上述したセンスアンププリチャージ回路ＳＰＤ
の動作と同様である。
【０１８０】例えば、メモリセルＭＳ1のデータを読み
出すとすると、図１２のタイミングチャートに従った読
み出し動作が行われる。このとき、制御信号ＲＡＳＢが
「Ｈ」レベルであるため、制御信号ＰＤＬＢ0及び制御
信号ＰＤＬＢ1は、「Ｌ」レベルである。
出すとすると、図１２のタイミングチャートに従った読
み出し動作が行われる。このとき、制御信号ＲＡＳＢが
「Ｈ」レベルであるため、制御信号ＰＤＬＢ0及び制御
信号ＰＤＬＢ1は、「Ｌ」レベルである。
【０１８１】このため、電圧変換回路３からは、プリチ
ャージドライブ回路５0へ「Ｖcc＋Ｖt1」より高い値の
プリチャージ駆動信号ＰＤＬＤ0が出力されている。こ
れにより、プリチャージドライブ回路５0は、センスア
ンププリチャージ回路ＳＰＤ及びプリチャージ回路ＳＷ
1〜プリチャージ回路ＳＷnに対して電圧「Ｖcc」のプリ
チャージ信号ＰＬＤ0を出力している。
ャージドライブ回路５0へ「Ｖcc＋Ｖt1」より高い値の
プリチャージ駆動信号ＰＤＬＤ0が出力されている。こ
れにより、プリチャージドライブ回路５0は、センスア
ンププリチャージ回路ＳＰＤ及びプリチャージ回路ＳＷ
1〜プリチャージ回路ＳＷnに対して電圧「Ｖcc」のプリ
チャージ信号ＰＬＤ0を出力している。
【０１８２】同様に、電圧変換回路３’からは、プリチ
ャージドライブ回路５1へ「Ｖcc＋Ｖt1」より高い値の
プリチャージ駆動信号ＰＤＬＤ1が出力されている。こ
れにより、プリチャージドライブ回路５1は、センスア
ンププリチャージ回路ＳＰＤ，Ｉ／Ｏ線プリチャージ回
路ＩＰ及びプリチャージ回路ＳＷＢ1〜プリチャージ回
路ＳＷＢnに対して電圧「Ｖcc」のプリチャージ信号Ｐ
ＤＬ1が出力されている。
ャージドライブ回路５1へ「Ｖcc＋Ｖt1」より高い値の
プリチャージ駆動信号ＰＤＬＤ1が出力されている。こ
れにより、プリチャージドライブ回路５1は、センスア
ンププリチャージ回路ＳＰＤ，Ｉ／Ｏ線プリチャージ回
路ＩＰ及びプリチャージ回路ＳＷＢ1〜プリチャージ回
路ＳＷＢnに対して電圧「Ｖcc」のプリチャージ信号Ｐ
ＤＬ1が出力されている。
【０１８３】これにより、Ｉ／Ｏ線プリチャージ回路Ｓ
ＰＤは、Ｉ／Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯＮのプリチャ
ージを行っている。同様に、各々プリチャージ回路ＳＷ
1〜プリチャージ回路ＳＷnは、接続されているビット線
対ＢＬ1〜ビット線対ＢＬnの各々のビット線のプリチャ
ージ処理を行っている。また、同様に、各々プリチャー
ジ回路ＳＷＢ1〜プリチャージ回路ＳＷＢnは、接続され
ているビット線対ＢＬＢ1〜ビット線対ＢＬＢnの各々の
ビット線のプリチャージ処理を行っている。
ＰＤは、Ｉ／Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯＮのプリチャ
ージを行っている。同様に、各々プリチャージ回路ＳＷ
1〜プリチャージ回路ＳＷnは、接続されているビット線
対ＢＬ1〜ビット線対ＢＬnの各々のビット線のプリチャ
ージ処理を行っている。また、同様に、各々プリチャー
ジ回路ＳＷＢ1〜プリチャージ回路ＳＷＢnは、接続され
ているビット線対ＢＬＢ1〜ビット線対ＢＬＢnの各々の
ビット線のプリチャージ処理を行っている。
【０１８４】次に、時刻ｔ1において、メモリセルＭＳ1
を指定する所定のＲＡＳアドレスが入力されると、図示
しないロウアドレスデコーダ回路から出力される内部ア
ドレス信号ＡＤＲが出力され、外部から入力される制御
信号ＲＡＳＢが「Ｈ」レベルから「Ｌ」レベルに立ち下
がる。
を指定する所定のＲＡＳアドレスが入力されると、図示
しないロウアドレスデコーダ回路から出力される内部ア
ドレス信号ＡＤＲが出力され、外部から入力される制御
信号ＲＡＳＢが「Ｈ」レベルから「Ｌ」レベルに立ち下
がる。
【０１８５】次に、時刻ｔ2において、センスアン選択
プ回路１は、入力される制御信号ＲＡＳＢの立ち下がり
に基づき、所定のアドレスデータに対応したセンスアン
プ行に設けられたプリチャージドライブ回路５0及びプ
リチャージドライブ回路５1へ、それぞれ「Ｈ」レベル
の制御信号ＰＤＬＢ0及び制御信号ＰＤＬＢ1を出力す
る。この結果、プリチャージ信号ＰＤＬ0及びプリチャ
ージ信号ＰＤＬ1は、「Ｈ」レベルから「Ｌ」レベルへ
の立ち下がりを開始する。
プ回路１は、入力される制御信号ＲＡＳＢの立ち下がり
に基づき、所定のアドレスデータに対応したセンスアン
プ行に設けられたプリチャージドライブ回路５0及びプ
リチャージドライブ回路５1へ、それぞれ「Ｈ」レベル
の制御信号ＰＤＬＢ0及び制御信号ＰＤＬＢ1を出力す
る。この結果、プリチャージ信号ＰＤＬ0及びプリチャ
ージ信号ＰＤＬ1は、「Ｈ」レベルから「Ｌ」レベルへ
の立ち下がりを開始する。
【０１８６】そして、Ｉ／Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯ
Ｎ，ビット線対ＢＬ1〜ビット線対ＢＬnの各ビット線へ
のプリチャージ動作は終了する。同時に、図示しない昇
圧回路は、電圧変換回路３への昇圧電圧ＶＢＯＯＴの供
給を停止する。
Ｎ，ビット線対ＢＬ1〜ビット線対ＢＬnの各ビット線へ
のプリチャージ動作は終了する。同時に、図示しない昇
圧回路は、電圧変換回路３への昇圧電圧ＶＢＯＯＴの供
給を停止する。
【０１８７】これにより、Ｉ／Ｏ線ＩＯＴ及びＩ／Ｏ線
ＩＯＮの間に介挿されているＭＯＳトランジスタＭＮ40
及びＭＯＳトランジスタＭＮ41がオフ状態となるため、
Ｉ／Ｏ線プリチャージ回路ＩＰにおけるＩ／Ｏ線ＩＯＴ
及びＩ／Ｏ線ＩＯＮ同士のイコライズ動作も停止され
る。
ＩＯＮの間に介挿されているＭＯＳトランジスタＭＮ40
及びＭＯＳトランジスタＭＮ41がオフ状態となるため、
Ｉ／Ｏ線プリチャージ回路ＩＰにおけるＩ／Ｏ線ＩＯＴ
及びＩ／Ｏ線ＩＯＮ同士のイコライズ動作も停止され
る。
【０１８８】同様に、プリチャージ回路ＳＷ1〜プリチ
ャージ回路ＳＷnにおけるビット線対ＢＬ1〜ビット線対
ＢＬnの相補のビット線同士、例えばビット線対ＢＬ1を
構成するビット線ＢＬＴ1及びビット線ＢＬＮ1のイコラ
イズを行うＭＯＳトランジスタＮＭ3がオフ状態とな
り、かつプリチャージ電流供給用のＭＯＳトランジスタ
ＮＭ4及びＭＯＳトランジスタＮＭ5がオフ状態となる。
この結果、ビット線対ＢＬ1〜ビット線対ＢＬnの各々の
ビット線は、どこにも電気的に接続されておらずオープ
ン状態となる。
ャージ回路ＳＷnにおけるビット線対ＢＬ1〜ビット線対
ＢＬnの相補のビット線同士、例えばビット線対ＢＬ1を
構成するビット線ＢＬＴ1及びビット線ＢＬＮ1のイコラ
イズを行うＭＯＳトランジスタＮＭ3がオフ状態とな
り、かつプリチャージ電流供給用のＭＯＳトランジスタ
ＮＭ4及びＭＯＳトランジスタＮＭ5がオフ状態となる。
この結果、ビット線対ＢＬ1〜ビット線対ＢＬnの各々の
ビット線は、どこにも電気的に接続されておらずオープ
ン状態となる。
【０１８９】そして、ビット線対ＢＬ1〜ビット線対Ｂ
Ｌnの各ビット線は、例えば、メモリの電源電圧のＶcc
に対して、プリチャージ電圧ＨＦＶＣ（Ｖcc／２の電圧
値）にチャージされている。
Ｌnの各ビット線は、例えば、メモリの電源電圧のＶcc
に対して、プリチャージ電圧ＨＦＶＣ（Ｖcc／２の電圧
値）にチャージされている。
【０１９０】次に、時刻ｔ4において、時刻ｔ2でチャー
ジ信号ＰＤＬ0及びチャージ信号ＰＤＬ1が共に「Ｌ」レ
ベルとなることで、Ｉ／Ｏ線プリチャージ回路ＩＰは、
Ｉ／Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯＮに対するプリチャー
ジを停止する。この結果、Ｉ／Ｏ線ＩＯＴ及びＩ／Ｏ線
ＩＯＮは、どこにも電気的に接続されておらずオープン
状態、すなわちハイインピーダンス状態となる。このと
き、Ｉ／Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯＮは、例えば、メ
モリの電源電圧のＶccに対して、プリチャージ電圧ＨＦ
ＶＣ（Ｖcc／２の電圧値）にチャージされている。
ジ信号ＰＤＬ0及びチャージ信号ＰＤＬ1が共に「Ｌ」レ
ベルとなることで、Ｉ／Ｏ線プリチャージ回路ＩＰは、
Ｉ／Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯＮに対するプリチャー
ジを停止する。この結果、Ｉ／Ｏ線ＩＯＴ及びＩ／Ｏ線
ＩＯＮは、どこにも電気的に接続されておらずオープン
状態、すなわちハイインピーダンス状態となる。このと
き、Ｉ／Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯＮは、例えば、メ
モリの電源電圧のＶccに対して、プリチャージ電圧ＨＦ
ＶＣ（Ｖcc／２の電圧値）にチャージされている。
【０１９１】次に、時刻ｔ5において、制御信号ＲＡＥ
が「Ｈ」レベルで出力されることにより、図５に示す副
ワードデコーダＳＷＤは、ワード線ＳＷＬ0を「Ｌ」レ
ベルから「Ｈ」レベルへ立ち上げ、ワード線ＳＷＬ0を
活性化する。
が「Ｈ」レベルで出力されることにより、図５に示す副
ワードデコーダＳＷＤは、ワード線ＳＷＬ0を「Ｌ」レ
ベルから「Ｈ」レベルへ立ち上げ、ワード線ＳＷＬ0を
活性化する。
【０１９２】次に、時刻ｔ6において、ワード線ＳＷＬ0
が活性化されることにより、メモリセルＭＳ1のＭＯＳ
トランジスタＭＮ50がオン状態となり、コンデンサＣに
蓄えられているデータを表す電荷がＭＯＳトランジスタ
を介して、ビット線ＢＬＴ1へ移動し始める。そして、
ビット線ＢＬＴ1は、プリチャージ後の電圧ＨＦＶＣか
ら、コンデンサＣから供給される電荷に応じた電圧だけ
上昇する。一方、ビット線ＢＬＮ1は、ワード線ＳＷＬ1
が「Ｌ」レベルであり、接続されているメモリセルＭＳ
2から電荷の供給がないため、プリチャージ時点の電圧
から変化しない。
が活性化されることにより、メモリセルＭＳ1のＭＯＳ
トランジスタＭＮ50がオン状態となり、コンデンサＣに
蓄えられているデータを表す電荷がＭＯＳトランジスタ
を介して、ビット線ＢＬＴ1へ移動し始める。そして、
ビット線ＢＬＴ1は、プリチャージ後の電圧ＨＦＶＣか
ら、コンデンサＣから供給される電荷に応じた電圧だけ
上昇する。一方、ビット線ＢＬＮ1は、ワード線ＳＷＬ1
が「Ｌ」レベルであり、接続されているメモリセルＭＳ
2から電荷の供給がないため、プリチャージ時点の電圧
から変化しない。
【０１９３】すなわち、メモリセルＭＳ1に「Ｈ」のデ
ータが記録されているとすると、メモリセルＭＳ1のキ
ャパシタＣに蓄積されている電荷がビット線ＢＬＴ1へ
供給され、ビット線ＢＬＴ1の電圧がプリチャージ電圧
「Ｖcc／２」より上昇し、ビット線ＢＬＮ1がダミーラ
インでプリチャージ電圧「Ｖcc／２」のままである。
ータが記録されているとすると、メモリセルＭＳ1のキ
ャパシタＣに蓄積されている電荷がビット線ＢＬＴ1へ
供給され、ビット線ＢＬＴ1の電圧がプリチャージ電圧
「Ｖcc／２」より上昇し、ビット線ＢＬＮ1がダミーラ
インでプリチャージ電圧「Ｖcc／２」のままである。
【０１９４】次に、時刻ｔ8において、入力されるアド
レス信号に応じて、メモリセルＭＳ1〜メモリセルＭＳm
が接続されている、図の上部のビット線ＢＬＴ1〜ビッ
ト線ＢＬＴn，ビット線ＢＬＮ1〜ビット線ＢＬＮnを選
択するため、図示しない回路が制御信号ＴＧ０を「Ｈ」
レベルに遷移させる。そして、ＭＯＳトランジスタＭＴ
及びＭＯＳトランジスタＭＮがオン状態となり、ビット
線ＢＬＴ1とビット線ＢＬＮ1とがセンスアンプＳＡＰ1
に接続される。このとき、センスアンプＳＡＰ1〜セン
スアンプＳＡＰnは、活性化されている。
レス信号に応じて、メモリセルＭＳ1〜メモリセルＭＳm
が接続されている、図の上部のビット線ＢＬＴ1〜ビッ
ト線ＢＬＴn，ビット線ＢＬＮ1〜ビット線ＢＬＮnを選
択するため、図示しない回路が制御信号ＴＧ０を「Ｈ」
レベルに遷移させる。そして、ＭＯＳトランジスタＭＴ
及びＭＯＳトランジスタＭＮがオン状態となり、ビット
線ＢＬＴ1とビット線ＢＬＮ1とがセンスアンプＳＡＰ1
に接続される。このとき、センスアンプＳＡＰ1〜セン
スアンプＳＡＰnは、活性化されている。
【０１９５】このとき、ＭＯＳトランジスタＭＴ及びＭ
ＯＳトランジスタＭＮがオン状態となるため、同様に、
ビット線ＢＬＴ2〜ビット線ＢＬＴnと、ビット線ＢＬＮ
2〜ビット線ＢＬＮnとが、各々センスアンプＳＡＰ2〜
センスアンプＳＡＰnへ接続される。これにより、電源
線ＳＡＰ及び電源線ＳＡＮの電圧が、各々電圧Ｖccと接
地電圧とになるに従い、ビット線ＢＬＴ1とビット線Ｂ
ＬＮ1との電圧差が増幅される。
ＯＳトランジスタＭＮがオン状態となるため、同様に、
ビット線ＢＬＴ2〜ビット線ＢＬＴnと、ビット線ＢＬＮ
2〜ビット線ＢＬＮnとが、各々センスアンプＳＡＰ2〜
センスアンプＳＡＰnへ接続される。これにより、電源
線ＳＡＰ及び電源線ＳＡＮの電圧が、各々電圧Ｖccと接
地電圧とになるに従い、ビット線ＢＬＴ1とビット線Ｂ
ＬＮ1との電圧差が増幅される。
【０１９６】これにより、センスアンプＳＡＰ1は、ビ
ット線ＢＬＴ1とビット線ＢＬＮ1との電圧差の増幅結果
を、外部から入力されるカラムアドレスに対応して、図
示しないカラムスイッチ及び図示しないデータアンプを
介して、メモリセルＭＳ1に記憶されているデータ、す
なわち「Ｈ」レベルのデータを出力ドライバへ出力す
る。
ット線ＢＬＴ1とビット線ＢＬＮ1との電圧差の増幅結果
を、外部から入力されるカラムアドレスに対応して、図
示しないカラムスイッチ及び図示しないデータアンプを
介して、メモリセルＭＳ1に記憶されているデータ、す
なわち「Ｈ」レベルのデータを出力ドライバへ出力す
る。
【０１９７】次に、時刻ｔ9において、外部から入力さ
れる、カラムアドレス信号の入力タイミングを示す制御
信号ＣＡＳＢが「Ｈ」レベルから「Ｌ」レベルへ移行す
る。このとき、メモリセルＭＳ1を示すカラムアドレス
信号が、図示しないカラムデコーダへ入力される。
れる、カラムアドレス信号の入力タイミングを示す制御
信号ＣＡＳＢが「Ｈ」レベルから「Ｌ」レベルへ移行す
る。このとき、メモリセルＭＳ1を示すカラムアドレス
信号が、図示しないカラムデコーダへ入力される。
【０１９８】次に、時刻ｔ10において、制御信号ＣＡＳ
Ｂが立ち下がった時に入力されるカラムアドレス信号に
より、すなわちメモリセルＭＳ1に対応するカラムアド
レス信号に基づき、図示しないカラムデコーダは、制御
信号ＣＳＬ1を「Ｌ」レベルから「Ｈ」レベルに遷移さ
せる。
Ｂが立ち下がった時に入力されるカラムアドレス信号に
より、すなわちメモリセルＭＳ1に対応するカラムアド
レス信号に基づき、図示しないカラムデコーダは、制御
信号ＣＳＬ1を「Ｌ」レベルから「Ｈ」レベルに遷移さ
せる。
【０１９９】これにより、ＭＯＳトランジスタＭＩＴ1
及びＭＯＳトランジスタＭＩＮ1がオン状態となり、ビ
ット線ＢＬＴ1及びビット線ＢＬＮ1の電圧が、それぞれ
Ｉ／Ｏ線ＩＯＴとＩ／Ｏ線ＩＯＮとに出力される。そし
て、例えば、メモリセルＭＳ1に記憶されているデータ
が「Ｈ」である場合、外部から入力されるカラムアドレ
スに対応して、図示しないカラムスイッチ及び図示しな
いデータアンプを介して、出力ドライバへ「Ｈ」レベル
のデータが出力される。
及びＭＯＳトランジスタＭＩＮ1がオン状態となり、ビ
ット線ＢＬＴ1及びビット線ＢＬＮ1の電圧が、それぞれ
Ｉ／Ｏ線ＩＯＴとＩ／Ｏ線ＩＯＮとに出力される。そし
て、例えば、メモリセルＭＳ1に記憶されているデータ
が「Ｈ」である場合、外部から入力されるカラムアドレ
スに対応して、図示しないカラムスイッチ及び図示しな
いデータアンプを介して、出力ドライバへ「Ｈ」レベル
のデータが出力される。
【０２００】次に、時刻ｔ11において、外部から入力さ
れる制御信号ＣＡＳＢが「Ｌ」レベルから「Ｈ」レベル
へ移行する。次に、時刻ｔ12において、制御信号ＣＡＳ
Ｂが立ち下がることにより、図示しないカラムデコーダ
は、制御信号ＣＳＬ1を「Ｈ」レベルから「Ｌ」レベル
に遷移させる。
れる制御信号ＣＡＳＢが「Ｌ」レベルから「Ｈ」レベル
へ移行する。次に、時刻ｔ12において、制御信号ＣＡＳ
Ｂが立ち下がることにより、図示しないカラムデコーダ
は、制御信号ＣＳＬ1を「Ｈ」レベルから「Ｌ」レベル
に遷移させる。
【０２０１】次に、時刻ｔ14において、制御信号ＣＳＬ
1が完全に「Ｌ」レベルに遷移することにより、ＭＯＳ
トランジスタＭＩＴ1及びＭＯＳトランジスタＭＩＮが
オフ状態となり、ビット線ＢＬＴ1及びビット線ＢＬＮ1
は、各々Ｉ／Ｏ線ＩＯＴとＩ／Ｏ線ＩＯＮとから切り離
される。そして、図示しない回路が制御信号ＰＩを
「Ｌ」レベルから「Ｈ」レベルへ遷移させる。
1が完全に「Ｌ」レベルに遷移することにより、ＭＯＳ
トランジスタＭＩＴ1及びＭＯＳトランジスタＭＩＮが
オフ状態となり、ビット線ＢＬＴ1及びビット線ＢＬＮ1
は、各々Ｉ／Ｏ線ＩＯＴとＩ／Ｏ線ＩＯＮとから切り離
される。そして、図示しない回路が制御信号ＰＩを
「Ｌ」レベルから「Ｈ」レベルへ遷移させる。
【０２０２】これにより、ＭＯＳトランジスタＭＮ46が
オン状態となり、Ｉ／Ｏ線ＩＯＴとＩ／Ｏ線ＩＯＮとが
ショートされて、イコライズが行われる。ここで、制御
信号ＰＩは、ロウアドレス固定でカラムアドレスのみを
変更して、例えば、メモリセルＭＳ1，メモリセルＭＳ
3，……，メモリセルＭＳm-1，メモリセルＭＳmの順に
データを読み出していく場合、Ｉ／Ｏ線ＩＯＴとＩ／Ｏ
線ＩＯＮとに擬似的なプリチャージを行う場合に、
「Ｈ」レベルで入力される。
オン状態となり、Ｉ／Ｏ線ＩＯＴとＩ／Ｏ線ＩＯＮとが
ショートされて、イコライズが行われる。ここで、制御
信号ＰＩは、ロウアドレス固定でカラムアドレスのみを
変更して、例えば、メモリセルＭＳ1，メモリセルＭＳ
3，……，メモリセルＭＳm-1，メモリセルＭＳmの順に
データを読み出していく場合、Ｉ／Ｏ線ＩＯＴとＩ／Ｏ
線ＩＯＮとに擬似的なプリチャージを行う場合に、
「Ｈ」レベルで入力される。
【０２０３】次に、時刻ｔ16において、上述したイコラ
イズの結果、Ｉ／Ｏ線ＩＯＴとＩ／Ｏ線ＩＯＮとは、電
荷の移動により、ほぼ電圧「Ｖcc／２」において平衡状
態となり、プリチャージと同様な電圧となる。
イズの結果、Ｉ／Ｏ線ＩＯＴとＩ／Ｏ線ＩＯＮとは、電
荷の移動により、ほぼ電圧「Ｖcc／２」において平衡状
態となり、プリチャージと同様な電圧となる。
【０２０４】次に、時刻ｔ17において、図示しない回路
が制御信号ＰＩＯを「Ｈ」レベルから「Ｌ」レベルへ遷
移させる。これにより、Ｉ／Ｏ線ＩＯＴ及びＩ／Ｏ線Ｉ
ＯＮは、オープン状態（Ｈｉ−Ｚ：ハイインピーダンス
状態）となる。
が制御信号ＰＩＯを「Ｈ」レベルから「Ｌ」レベルへ遷
移させる。これにより、Ｉ／Ｏ線ＩＯＴ及びＩ／Ｏ線Ｉ
ＯＮは、オープン状態（Ｈｉ−Ｚ：ハイインピーダンス
状態）となる。
【０２０５】次に、時刻ｔ19において、時刻ｔ12が
「Ｌ」レベルとなることにより、図示しないセンスアン
プ選択回路１は、外部から入力される制御信号ＲＡＳＢ
に基づき、プリチャージ制御信号ＰＤＬＢ0及びプリチ
ャージ信号ＰＤＬＢ1を「Ｌ」レベルで出力する。これ
により、電圧変換回路３は「Ｈ」レベルのプリチャージ
駆動信号ＰＤＬＤ0を出力し、また、電圧変換回路３’
も「Ｈ」レベルのプリチャージ駆動信号ＰＤＬＤ1を出
力する。
「Ｌ」レベルとなることにより、図示しないセンスアン
プ選択回路１は、外部から入力される制御信号ＲＡＳＢ
に基づき、プリチャージ制御信号ＰＤＬＢ0及びプリチ
ャージ信号ＰＤＬＢ1を「Ｌ」レベルで出力する。これ
により、電圧変換回路３は「Ｈ」レベルのプリチャージ
駆動信号ＰＤＬＤ0を出力し、また、電圧変換回路３’
も「Ｈ」レベルのプリチャージ駆動信号ＰＤＬＤ1を出
力する。
【０２０６】そして、プリチャージドライブ回路５0及
びプリチャージドライブ回路５1は、各々プリチャージ
信号ＰＤＬ0及びプリチャージ信号ＰＤＬ1を、「Ｌ」レ
ベルから電圧「Ｖcc＋Ｖt1」の「Ｈ」レベルへ遷移させ
る。これにより、時刻ｔ21において、Ｉ／Ｏ線プリチャ
ージ回路ＩＰは、各々接続されたＩ／Ｏ線ＩＯＴ及びＩ
／Ｏ線ＩＯＮのプリチャージを開始する。そして、Ｉ／
Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯＮの電圧は、Ｉ／Ｏ線プリ
チャージ回路ＩＰにより、電圧ＨＦＶＣ（プリチャージ
電圧「Ｖcc／２」）にプリチャージされ、プリチャージ
が終了する。
びプリチャージドライブ回路５1は、各々プリチャージ
信号ＰＤＬ0及びプリチャージ信号ＰＤＬ1を、「Ｌ」レ
ベルから電圧「Ｖcc＋Ｖt1」の「Ｈ」レベルへ遷移させ
る。これにより、時刻ｔ21において、Ｉ／Ｏ線プリチャ
ージ回路ＩＰは、各々接続されたＩ／Ｏ線ＩＯＴ及びＩ
／Ｏ線ＩＯＮのプリチャージを開始する。そして、Ｉ／
Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯＮの電圧は、Ｉ／Ｏ線プリ
チャージ回路ＩＰにより、電圧ＨＦＶＣ（プリチャージ
電圧「Ｖcc／２」）にプリチャージされ、プリチャージ
が終了する。
【０２０７】このとき、一実施形態による半導体記憶装
置のＩ／Ｏ線プリチャージ回路ＩＰは、従来例のｐチャ
ネル型のＭＯＳトランジスタを含んだアンド回路Ｍ２の
回路部分に対応する構成に、ｐチャネル型のＭＯＳトラ
ンジスタより電荷の移動度が高いｎチャネル型のＭＯＳ
トランジスタＭＮ42，ＭＯＳトランジスタＭＮ43，ＭＯ
ＳトランジスタＭＮ44及びＭＯＳトランジスタＭＮ45を
用い、また、プリチャージ駆動信号ＰＤＬＤ0及びプリ
チャージ駆動信号ＰＤＬＤ1の「Ｈ」レベルが「Ｖcc＋
Ｖt1」より高い電圧の昇圧電圧ＶＢＯＯＴとなってい
る。
置のＩ／Ｏ線プリチャージ回路ＩＰは、従来例のｐチャ
ネル型のＭＯＳトランジスタを含んだアンド回路Ｍ２の
回路部分に対応する構成に、ｐチャネル型のＭＯＳトラ
ンジスタより電荷の移動度が高いｎチャネル型のＭＯＳ
トランジスタＭＮ42，ＭＯＳトランジスタＭＮ43，ＭＯ
ＳトランジスタＭＮ44及びＭＯＳトランジスタＭＮ45を
用い、また、プリチャージ駆動信号ＰＤＬＤ0及びプリ
チャージ駆動信号ＰＤＬＤ1の「Ｈ」レベルが「Ｖcc＋
Ｖt1」より高い電圧の昇圧電圧ＶＢＯＯＴとなってい
る。
【０２０８】このため、一実施形態による半導体記憶装
置は、プリチャージ信号ＰＬＤ0及びプリチャージ信号
ＰＤＬ1の立ち上がりが早く、ＭＯＳトランジスタＭＮ4
0，ＭＯＳトランジスタＭＮ41，ＭＯＳトランジスタＭ
Ｎ42，ＭＯＳトランジスタＭＮ43，ＭＯＳトランジスタ
ＭＮ44及びＭＯＳトランジスタＭＮ45のオン状態への移
行が早く、かつＭＯＳトランジスタＭＮ40，ＭＯＳトラ
ンジスタＭＮ41，ＭＯＳトランジスタＭＮ42，ＭＯＳト
ランジスタＭＮ43，ＭＯＳトランジスタＭＮ44及びＭＯ
ＳトランジスタＭＮ45のチャネル幅をｐチャネル型のト
ランジスタよりチャネル幅を大きく取ることが出来て、
各トランジスタのコンダクタンスを増加させることがで
きる。
置は、プリチャージ信号ＰＬＤ0及びプリチャージ信号
ＰＤＬ1の立ち上がりが早く、ＭＯＳトランジスタＭＮ4
0，ＭＯＳトランジスタＭＮ41，ＭＯＳトランジスタＭ
Ｎ42，ＭＯＳトランジスタＭＮ43，ＭＯＳトランジスタ
ＭＮ44及びＭＯＳトランジスタＭＮ45のオン状態への移
行が早く、かつＭＯＳトランジスタＭＮ40，ＭＯＳトラ
ンジスタＭＮ41，ＭＯＳトランジスタＭＮ42，ＭＯＳト
ランジスタＭＮ43，ＭＯＳトランジスタＭＮ44及びＭＯ
ＳトランジスタＭＮ45のチャネル幅をｐチャネル型のト
ランジスタよりチャネル幅を大きく取ることが出来て、
各トランジスタのコンダクタンスを増加させることがで
きる。
【０２０９】従って、一実施形態による半導体記憶装置
は、時刻ｔ21からのＩ／Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯＮ
のプリチャージの時間を、高速とすることができ、従来
の半導体記憶装置に比較して、クロス領域ＣＲの面積を
増加させずに、プリチャージ時間を短縮することができ
る。すなわち、一実施形態による半導体記憶装置は、半
導体記憶装置のチップ面積を増加させずに、アクセスタ
イムを高速にすることが可能である。このとき、Ｉ／Ｏ
線プリチャージ回路ＳＰＤにおけるｐチャネル型のＭＯ
Ｓトランジスタが無くなることにより、ｎ−ＷＥＬＬを
形成する必要が無く、他の駆動用のｎチャネル型のＭＯ
Ｓトランジスタのチャネル幅を大きく形成する事が可能
となる。これにより、センスアンププリチャージ回路Ｓ
ＰＰやプリチャージドライブ回路５0及びプリチャージ
ドライブ回路５1の動作が高速になる。この結果、半導
体記憶装置のアクセスタイムが高速化される。
は、時刻ｔ21からのＩ／Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯＮ
のプリチャージの時間を、高速とすることができ、従来
の半導体記憶装置に比較して、クロス領域ＣＲの面積を
増加させずに、プリチャージ時間を短縮することができ
る。すなわち、一実施形態による半導体記憶装置は、半
導体記憶装置のチップ面積を増加させずに、アクセスタ
イムを高速にすることが可能である。このとき、Ｉ／Ｏ
線プリチャージ回路ＳＰＤにおけるｐチャネル型のＭＯ
Ｓトランジスタが無くなることにより、ｎ−ＷＥＬＬを
形成する必要が無く、他の駆動用のｎチャネル型のＭＯ
Ｓトランジスタのチャネル幅を大きく形成する事が可能
となる。これにより、センスアンププリチャージ回路Ｓ
ＰＰやプリチャージドライブ回路５0及びプリチャージ
ドライブ回路５1の動作が高速になる。この結果、半導
体記憶装置のアクセスタイムが高速化される。
【０２１０】また、プリチャージドライブ回路５0（プ
リチャージドライブ回路５1）において、ＭＯＳトラン
ジスタＮＭ1よりＭＯＳトランジスタ回路ＮＭ2のチャネ
ル幅を長くすることで、ビット線へのプリチャージ動作
を停止させるとき、ＭＯＳトランジスタＮＭ1とＭＯＳ
トランジスタ回路ＮＭ2との間で貫通電流が流れる状態
になったとしても、ＭＯＳトランジスタＮＭ1の電流を
十分にＭＯＳトランジスタＮＭ2が接地点へ流すことが
できるため、プリチャージ信号のレベルを「Ｈ」レベル
から「Ｌ」レベルへ高速に遷移させることが可能となる
リチャージドライブ回路５1）において、ＭＯＳトラン
ジスタＮＭ1よりＭＯＳトランジスタ回路ＮＭ2のチャネ
ル幅を長くすることで、ビット線へのプリチャージ動作
を停止させるとき、ＭＯＳトランジスタＮＭ1とＭＯＳ
トランジスタ回路ＮＭ2との間で貫通電流が流れる状態
になったとしても、ＭＯＳトランジスタＮＭ1の電流を
十分にＭＯＳトランジスタＮＭ2が接地点へ流すことが
できるため、プリチャージ信号のレベルを「Ｈ」レベル
から「Ｌ」レベルへ高速に遷移させることが可能となる
【０２１１】さらに、一実施形態による半導体記憶装置
において、センスアンププリチャージ回路ＳＰＤを構成
するＭＯＳトランジスタＭＮ40，ＭＯＳトランジスタＭ
Ｎ41，ＭＯＳトランジスタＭＮ42，ＭＯＳトランジスタ
ＭＮ43，ＭＯＳトランジスタＭＮ44及びＭＯＳトランジ
スタＭＮ45，及びプリチャージ回路ＳＷ1〜プリチャー
ジ回路ＳＷnを各々構成するＭＯＳトランジスタＮＭ3，
ＭＯＳトランジスタＮＭ4，ＭＯＳトランジスタＮＭ5の
オン状態のコンダクタンスを向上させるため、プリチャ
ージ信号ＰＤＬ0及びプリチャージ電圧ＰＤＬ1の「Ｈ」
レベルの電圧を内部回路で使用する電圧Ｖccより高くす
ることも可能である。
において、センスアンププリチャージ回路ＳＰＤを構成
するＭＯＳトランジスタＭＮ40，ＭＯＳトランジスタＭ
Ｎ41，ＭＯＳトランジスタＭＮ42，ＭＯＳトランジスタ
ＭＮ43，ＭＯＳトランジスタＭＮ44及びＭＯＳトランジ
スタＭＮ45，及びプリチャージ回路ＳＷ1〜プリチャー
ジ回路ＳＷnを各々構成するＭＯＳトランジスタＮＭ3，
ＭＯＳトランジスタＮＭ4，ＭＯＳトランジスタＮＭ5の
オン状態のコンダクタンスを向上させるため、プリチャ
ージ信号ＰＤＬ0及びプリチャージ電圧ＰＤＬ1の「Ｈ」
レベルの電圧を内部回路で使用する電圧Ｖccより高くす
ることも可能である。
【０２１２】このとき、プリチャージドライブ回路５0
及びプリチャージドライブ回路５1それぞれのＭＯＳト
ランジスタＮＭ1のドレインに電源電圧Ｖcc（センスア
ンプＳＡ1〜センスアンプＳＡnが形成されるｎ−ＷＥＬ
Ｌの電位）より高い電圧の昇圧電圧Ｖcc2が接続され
る。そして、ＭＯＳトランジスタＭＮ40，ＭＯＳトラン
ジスタＭＮ41，ＭＯＳトランジスタＭＮ42，ＭＯＳトラ
ンジスタＭＮ43，ＭＯＳトランジスタＭＮ44及びＭＯＳ
トランジスタＭＮ45，ＭＯＳトランジスタＮＭ3，ＭＯ
ＳトランジスタＮＭ4及びＭＯＳトランジスタＮＭ5のし
きい値電圧が「Ｖt2」であるとすると、プリチャージ駆
動信号ＰＤＬＤ0及びプリチャージ駆動信号ＰＤＬＤ1の
電圧は、「Ｖcc2＋Ｖt1＋Ｖt2」より高い電圧が望まし
い。
及びプリチャージドライブ回路５1それぞれのＭＯＳト
ランジスタＮＭ1のドレインに電源電圧Ｖcc（センスア
ンプＳＡ1〜センスアンプＳＡnが形成されるｎ−ＷＥＬ
Ｌの電位）より高い電圧の昇圧電圧Ｖcc2が接続され
る。そして、ＭＯＳトランジスタＭＮ40，ＭＯＳトラン
ジスタＭＮ41，ＭＯＳトランジスタＭＮ42，ＭＯＳトラ
ンジスタＭＮ43，ＭＯＳトランジスタＭＮ44及びＭＯＳ
トランジスタＭＮ45，ＭＯＳトランジスタＮＭ3，ＭＯ
ＳトランジスタＮＭ4及びＭＯＳトランジスタＮＭ5のし
きい値電圧が「Ｖt2」であるとすると、プリチャージ駆
動信号ＰＤＬＤ0及びプリチャージ駆動信号ＰＤＬＤ1の
電圧は、「Ｖcc2＋Ｖt1＋Ｖt2」より高い電圧が望まし
い。
【０２１３】従って、図示しない昇圧回路は、「Ｖcc2
＋Ｖt1＋Ｖt2」より高い昇圧電圧ＶＢＯＯＴを電圧変換
回路３へ供給する。ここで、昇圧電圧Ｖcc2は、昇圧電
圧ＶＢＯＯＴを生成する電源と異なる電源で生成され
る。上述のようにすることにより、ＭＯＳトランジスタ
ＭＮ40，ＭＯＳトランジスタＭＮ41，ＭＯＳトランジス
タＭＮ42，ＭＯＳトランジスタＭＮ43，ＭＯＳトランジ
スタＭＮ44及びＭＯＳトランジスタＭＮ45，ＭＯＳトラ
ンジスタＮＭ3，ＭＯＳトランジスタＮＭ4及びＭＯＳト
ランジスタＮＭ5のゲートに電圧Ｖcc2を効率的に印加す
ることができる。
＋Ｖt1＋Ｖt2」より高い昇圧電圧ＶＢＯＯＴを電圧変換
回路３へ供給する。ここで、昇圧電圧Ｖcc2は、昇圧電
圧ＶＢＯＯＴを生成する電源と異なる電源で生成され
る。上述のようにすることにより、ＭＯＳトランジスタ
ＭＮ40，ＭＯＳトランジスタＭＮ41，ＭＯＳトランジス
タＭＮ42，ＭＯＳトランジスタＭＮ43，ＭＯＳトランジ
スタＭＮ44及びＭＯＳトランジスタＭＮ45，ＭＯＳトラ
ンジスタＮＭ3，ＭＯＳトランジスタＮＭ4及びＭＯＳト
ランジスタＮＭ5のゲートに電圧Ｖcc2を効率的に印加す
ることができる。
【０２１４】この結果、センスアンププリチャージ回路
ＳＰＤを構成するＭＯＳトランジスタＭＮ40，ＭＯＳト
ランジスタＭＮ41，ＭＯＳトランジスタＭＮ42，ＭＯＳ
トランジスタＭＮ43，ＭＯＳトランジスタＭＮ44及びＭ
ＯＳトランジスタＭＮ45，及びプリチャージドライブ回
路ＳＷ1〜プリチャージドライブ回路ＳＷnを構成するＭ
ＯＳトランジスタＮＭ3，ＭＯＳトランジスタＮＭ4，Ｍ
ＯＳトランジスタＮＭ5のオン状態のコンダクタンスを
向上することができる。
ＳＰＤを構成するＭＯＳトランジスタＭＮ40，ＭＯＳト
ランジスタＭＮ41，ＭＯＳトランジスタＭＮ42，ＭＯＳ
トランジスタＭＮ43，ＭＯＳトランジスタＭＮ44及びＭ
ＯＳトランジスタＭＮ45，及びプリチャージドライブ回
路ＳＷ1〜プリチャージドライブ回路ＳＷnを構成するＭ
ＯＳトランジスタＮＭ3，ＭＯＳトランジスタＮＭ4，Ｍ
ＯＳトランジスタＮＭ5のオン状態のコンダクタンスを
向上することができる。
【０２１５】これにより、一実施形態によるＩ／Ｏ線プ
リチャージ回路ＩＰは、従来の半導体記憶装置と比較し
て、Ｉ／Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯＮに対するチャー
ジ電流を多く流すことが可能となるため、Ｉ／Ｏ線ＩＯ
Ｔ及びＩ／Ｏ線ＩＯＮのプリチャージ時間を短縮する事
が可能となる。また、一実施形態によるＩ／Ｏ線プリチ
ャージ回路ＩＰは、ＭＯＳトランジスタＭＮ40及びＭＯ
ＳトランジスタＭＮ41のコンダクタンスが低下するた
め、Ｉ／Ｏ線ＩＯＴとＩ／Ｏ線ＩＯＮとのイコライズ動
作の結果、Ｉ／Ｏ線ＩＯＴとＩ／Ｏ線ＩＯＮとの電圧を
より近づけることが可能となる。このとき、プリチャー
ジドライブ回路５0及びプリチャージドライブ回路５1の
それぞれにおけるＭＯＳトランジスタＮＭ1は、ｐチャ
ネル型のＭＯＳトランジスタでないため、昇圧して電源
電圧Ｖcc（すなわち、センスアンプＳＡ1〜センスアン
プＳＡnが形成されるｎ−ＷＥＬＬの電位）より高い電
圧を、ドレインに対して印加できる。
リチャージ回路ＩＰは、従来の半導体記憶装置と比較し
て、Ｉ／Ｏ線ＩＯＴ及びＩ／Ｏ線ＩＯＮに対するチャー
ジ電流を多く流すことが可能となるため、Ｉ／Ｏ線ＩＯ
Ｔ及びＩ／Ｏ線ＩＯＮのプリチャージ時間を短縮する事
が可能となる。また、一実施形態によるＩ／Ｏ線プリチ
ャージ回路ＩＰは、ＭＯＳトランジスタＭＮ40及びＭＯ
ＳトランジスタＭＮ41のコンダクタンスが低下するた
め、Ｉ／Ｏ線ＩＯＴとＩ／Ｏ線ＩＯＮとのイコライズ動
作の結果、Ｉ／Ｏ線ＩＯＴとＩ／Ｏ線ＩＯＮとの電圧を
より近づけることが可能となる。このとき、プリチャー
ジドライブ回路５0及びプリチャージドライブ回路５1の
それぞれにおけるＭＯＳトランジスタＮＭ1は、ｐチャ
ネル型のＭＯＳトランジスタでないため、昇圧して電源
電圧Ｖcc（すなわち、センスアンプＳＡ1〜センスアン
プＳＡnが形成されるｎ−ＷＥＬＬの電位）より高い電
圧を、ドレインに対して印加できる。
【０２１６】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。第２の実施形態
の説明を図７を参照して行う。図７は、立ち上がり時間
のみを遅らせるディレイ回路の構成を示す概念図であ
る。このディレイ回路は、第１の実施形態において、プ
リチャージ駆動信号ＰＤＬＤ0（プリチャージ駆動信号
ＰＤＬＤ1）が「Ｌ」レベルに遷移して、プリチャージ
ドライブ回路５0（プリチャージドライブ回路５1）にお
けるＭＯＳトランジスタＮＭ1がオフ状態となった後
に、プリチャージ制御信号ＰＤＬＢ0（プリチャージ制
御信号ＰＤＬＢ1）を「Ｈ」レベルへ遷移させてプリチ
ャージ信号ＰＤＬ0（プリチャージ信号ＰＤＬ1）を
「Ｌ」レベルに下げるため、プリチャージ制御信号ＰＤ
ＬＢ0（プリチャージ制御信号ＰＤＬＢ1）の「Ｈ」レベ
ルへの遷移時間を調整するために用いられる。このた
め、このディレイ回路は、図１及び図２に示すブロック
図において、センスアンプ選択回路１の出力端子とプリ
チャージドライブ回路５0のＭＯＳトランジスタＮＭ2の
ゲートとの間、及びセンスアンプ選択回路１とプリチャ
ージドライブ回路５1のＭＯＳトランジスタＮＭ2のゲー
トとの間にそれぞれ介挿される。
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。第２の実施形態
の説明を図７を参照して行う。図７は、立ち上がり時間
のみを遅らせるディレイ回路の構成を示す概念図であ
る。このディレイ回路は、第１の実施形態において、プ
リチャージ駆動信号ＰＤＬＤ0（プリチャージ駆動信号
ＰＤＬＤ1）が「Ｌ」レベルに遷移して、プリチャージ
ドライブ回路５0（プリチャージドライブ回路５1）にお
けるＭＯＳトランジスタＮＭ1がオフ状態となった後
に、プリチャージ制御信号ＰＤＬＢ0（プリチャージ制
御信号ＰＤＬＢ1）を「Ｈ」レベルへ遷移させてプリチ
ャージ信号ＰＤＬ0（プリチャージ信号ＰＤＬ1）を
「Ｌ」レベルに下げるため、プリチャージ制御信号ＰＤ
ＬＢ0（プリチャージ制御信号ＰＤＬＢ1）の「Ｈ」レベ
ルへの遷移時間を調整するために用いられる。このた
め、このディレイ回路は、図１及び図２に示すブロック
図において、センスアンプ選択回路１の出力端子とプリ
チャージドライブ回路５0のＭＯＳトランジスタＮＭ2の
ゲートとの間、及びセンスアンプ選択回路１とプリチャ
ージドライブ回路５1のＭＯＳトランジスタＮＭ2のゲー
トとの間にそれぞれ介挿される。
【０２１７】この図７において、ＤＬは、抵抗及びコン
デンサなどから構成されるディレイ素子である。また、
ディレイ素子ＤＬのディレイ時間は、プリチャージ制御
信号ＰＤＬＢ0（プリチャージ信号ＰＤＬＢ1）が「Ｈ」
レベルに遷移してから、ＭＯＳトランジスタＮＭ1がオ
フ状態となるまでの時間に設定される。ＭＭ1はナンド
回路であり、入力されるプリチャージ制御信号ＰＤＬＢ
と、このプリチャージ制御信号ＰＤＬＢ（プリチャージ
信号ＰＤＬＢ1）の遅延された信号との論理積を出力す
る。ＭＭ2はインバータであり、ナンド回路ＭＭ1の出力
を反転して、プリチャージ停止信号ＰＬＢ0（プリチャ
ージ停止信号ＰＬＢ1）として、ＭＯＳトランジスタＮ
Ｍ2へ出力する。これにより、このディレイ回路は、
「Ｈ」レベルから「Ｌ」レベルへの遷移時間を変化させ
ず、「Ｌ」レベルから「Ｈ」レベルの遷移の時間を、デ
ィレイ素子ＤＬのディレイ時間だけ遅延させることがで
きる。
デンサなどから構成されるディレイ素子である。また、
ディレイ素子ＤＬのディレイ時間は、プリチャージ制御
信号ＰＤＬＢ0（プリチャージ信号ＰＤＬＢ1）が「Ｈ」
レベルに遷移してから、ＭＯＳトランジスタＮＭ1がオ
フ状態となるまでの時間に設定される。ＭＭ1はナンド
回路であり、入力されるプリチャージ制御信号ＰＤＬＢ
と、このプリチャージ制御信号ＰＤＬＢ（プリチャージ
信号ＰＤＬＢ1）の遅延された信号との論理積を出力す
る。ＭＭ2はインバータであり、ナンド回路ＭＭ1の出力
を反転して、プリチャージ停止信号ＰＬＢ0（プリチャ
ージ停止信号ＰＬＢ1）として、ＭＯＳトランジスタＮ
Ｍ2へ出力する。これにより、このディレイ回路は、
「Ｈ」レベルから「Ｌ」レベルへの遷移時間を変化させ
ず、「Ｌ」レベルから「Ｈ」レベルの遷移の時間を、デ
ィレイ素子ＤＬのディレイ時間だけ遅延させることがで
きる。
【０２１８】これにより、第２の実施形態による半導体
記憶装置は、プリチャージドライブ回路５0及びプリチ
ャージドライブ回路５1におけるＭＯＳトランジスタＮ
Ｍ1とＭＯＳランジスタＮＭ2との間に貫通電流を流さな
いように、ＭＯＳトランジスタＮＭ1がオフ状態となる
タイミングに合わせて、プリチャージ制御信号ＰＤＬＢ
0（プリチャージ制御信号ＰＤＬＢ1）の「Ｈ」レベルへ
の遷移時間を調整することが出来る。また、これに加え
て、第２の実施形態による半導体記憶装置は、上述した
一実施形態による半導体記憶装置における効果を有す
る。
記憶装置は、プリチャージドライブ回路５0及びプリチ
ャージドライブ回路５1におけるＭＯＳトランジスタＮ
Ｍ1とＭＯＳランジスタＮＭ2との間に貫通電流を流さな
いように、ＭＯＳトランジスタＮＭ1がオフ状態となる
タイミングに合わせて、プリチャージ制御信号ＰＤＬＢ
0（プリチャージ制御信号ＰＤＬＢ1）の「Ｈ」レベルへ
の遷移時間を調整することが出来る。また、これに加え
て、第２の実施形態による半導体記憶装置は、上述した
一実施形態による半導体記憶装置における効果を有す
る。
【０２１９】
【発明の効果】請求項１記載の発明によれば、複数のメ
モリセルから構成されるメモリセル領域と、前記メモリ
セルを選択する複数のワード線と、外部から入力される
アドレス信号に基づき、このアドレスが指定するメモリ
セルが接続された前記ワード線を活性化させるワード線
駆動回路と、活性化されたワード線により選択された前
記メモリセルに記憶されている情報が電圧変化として読
み出される、このメモリセルに接続されたビット線と、
隣接する前記ビット線が２本組み合わせて形成されたビ
ット線対の電位差を増幅して、増幅結果として各々のビ
ット線に対応する一のデータ電圧及び他のデータ電圧を
出力するセンスアンプと、このセンスアンプが増幅を開
始する前に、前記センスアンプに電圧を供給する電源線
と接地線との電位を、所定の電圧にチャージするセンス
アンププリチャージ回路と、このセンスアンププリチャ
ージ回路内の、前記電源線にプリチャージ電源からプリ
チャージ電流を供給するｎチャネル型の第１のＭＯＳト
ランジスタのゲート、及び前記接地線に前記プリチャー
ジ電源からプリチャージ電流を供給するｎチャネル型の
第２のＭＯＳトランジスタのゲートへ、ｎチャネル型の
第３のＭＯＳトランジスタから所定の「Ｈ」レベルの電
圧の制御信号を供給するドライブ回路とを具備するた
め、センスアンププリチャージ回路を全てｎチャネル型
のＭＯＳトランジスタで構成したので、クロス領域ＣＲ
にｎ−ＷＥＬＬ領域を形成する必要がなくなり、ｎ−Ｗ
ＥＬＬ領域とｐ−ＷＥＬＬ領域との分離のための分離領
域がクロス領域内に不必要となり、半導体記憶装置のチ
ップサイズを増大させずにクロス領域ＣＲ内に従来に比
較して、チャネル幅が大きな第１のＭＯＳトランジス
タ，第２のＭＯＳトランジスタ及び第３のＭＯＳトラン
ジスタを構成することが可能となり、かつ、第１のＭＯ
Ｓトランジスタ及び第２のＭＯＳトランジスタを駆動す
る第３のＭＯＳトランジスタと、プリチャージを行う第
１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタ
とがｐチャネル型よりキャリアの移動度の大きいｎチャ
ネル型であるため、センスアンププリチャージ回路の面
積を増加させることなく、電源線及び接地線のプリチャ
ージを高速化でき、半導体のアクセスタイムを高速化す
る事が可能である。
モリセルから構成されるメモリセル領域と、前記メモリ
セルを選択する複数のワード線と、外部から入力される
アドレス信号に基づき、このアドレスが指定するメモリ
セルが接続された前記ワード線を活性化させるワード線
駆動回路と、活性化されたワード線により選択された前
記メモリセルに記憶されている情報が電圧変化として読
み出される、このメモリセルに接続されたビット線と、
隣接する前記ビット線が２本組み合わせて形成されたビ
ット線対の電位差を増幅して、増幅結果として各々のビ
ット線に対応する一のデータ電圧及び他のデータ電圧を
出力するセンスアンプと、このセンスアンプが増幅を開
始する前に、前記センスアンプに電圧を供給する電源線
と接地線との電位を、所定の電圧にチャージするセンス
アンププリチャージ回路と、このセンスアンププリチャ
ージ回路内の、前記電源線にプリチャージ電源からプリ
チャージ電流を供給するｎチャネル型の第１のＭＯＳト
ランジスタのゲート、及び前記接地線に前記プリチャー
ジ電源からプリチャージ電流を供給するｎチャネル型の
第２のＭＯＳトランジスタのゲートへ、ｎチャネル型の
第３のＭＯＳトランジスタから所定の「Ｈ」レベルの電
圧の制御信号を供給するドライブ回路とを具備するた
め、センスアンププリチャージ回路を全てｎチャネル型
のＭＯＳトランジスタで構成したので、クロス領域ＣＲ
にｎ−ＷＥＬＬ領域を形成する必要がなくなり、ｎ−Ｗ
ＥＬＬ領域とｐ−ＷＥＬＬ領域との分離のための分離領
域がクロス領域内に不必要となり、半導体記憶装置のチ
ップサイズを増大させずにクロス領域ＣＲ内に従来に比
較して、チャネル幅が大きな第１のＭＯＳトランジス
タ，第２のＭＯＳトランジスタ及び第３のＭＯＳトラン
ジスタを構成することが可能となり、かつ、第１のＭＯ
Ｓトランジスタ及び第２のＭＯＳトランジスタを駆動す
る第３のＭＯＳトランジスタと、プリチャージを行う第
１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタ
とがｐチャネル型よりキャリアの移動度の大きいｎチャ
ネル型であるため、センスアンププリチャージ回路の面
積を増加させることなく、電源線及び接地線のプリチャ
ージを高速化でき、半導体のアクセスタイムを高速化す
る事が可能である。
【０２２０】請求項２記載の発明によれば、前記第３の
ＭＯＳトランジスタをオン状態とする、この第３のＭＯ
Ｓトランジスタのゲートに入力されるオン信号の電圧
が、前記制御信号の電圧とこの第３のＭＯＳトランジス
タのしきい値電圧とを加えた電圧値以上であるため、第
１のＭＯＳトランジスタ，第２のＭＯＳトランジスタ及
び第３のＭＯＳトランジスタがｎチャネル型のＭＯＳト
ランジスタ構成されているので、クロス領域ＣＲにｎ−
ＷＥＬＬ領域を形成する必要がなくなり、ｎ−ＷＥＬＬ
領域とｐ−ＷＥＬＬ領域との分離のための分離領域がク
ロス領域内に不必要となり、半導体記憶装置のチップサ
イズを増大させずにクロス領域ＣＲ内に従来に比較し
て、チャネル幅が大きな第１のＭＯＳトランジスタ及び
第２のＭＯＳトランジスタを構成することが可能とな
り、また、第３のＭＯＳトランジスタがｎ−ＷＥＬＬ内
に作成されるｐチャネル型のＭＯＳトランジスタでない
ので、第１のＭＯＳトランジスタ及び第２のＭＯＳトラ
ンジスタのゲートへ、「Ｈ」レベルの信号を供給する第
３のＭＯＳトランジスタのゲートを、「電源電圧Ｖcc
（ｎ−ＷＥＬＬの電位）＋第３のＭＯＳトランジスタの
しきい値電圧」の値より高い電圧により駆動することが
可能であるため、第３のＭＯＳトランジスタのオン状態
のコンダクタンスを向上させ、高速に第１のＭＯＳトラ
ンジスタ及び第２のＭＯＳトランジスタをオン状態にさ
せ、電源線及び接地線のプリチャージを高速に開始させ
ることで、半導体集積回路のチップサイズを増大させず
に、アクセスタイムの高速化が可能となる。
ＭＯＳトランジスタをオン状態とする、この第３のＭＯ
Ｓトランジスタのゲートに入力されるオン信号の電圧
が、前記制御信号の電圧とこの第３のＭＯＳトランジス
タのしきい値電圧とを加えた電圧値以上であるため、第
１のＭＯＳトランジスタ，第２のＭＯＳトランジスタ及
び第３のＭＯＳトランジスタがｎチャネル型のＭＯＳト
ランジスタ構成されているので、クロス領域ＣＲにｎ−
ＷＥＬＬ領域を形成する必要がなくなり、ｎ−ＷＥＬＬ
領域とｐ−ＷＥＬＬ領域との分離のための分離領域がク
ロス領域内に不必要となり、半導体記憶装置のチップサ
イズを増大させずにクロス領域ＣＲ内に従来に比較し
て、チャネル幅が大きな第１のＭＯＳトランジスタ及び
第２のＭＯＳトランジスタを構成することが可能とな
り、また、第３のＭＯＳトランジスタがｎ−ＷＥＬＬ内
に作成されるｐチャネル型のＭＯＳトランジスタでない
ので、第１のＭＯＳトランジスタ及び第２のＭＯＳトラ
ンジスタのゲートへ、「Ｈ」レベルの信号を供給する第
３のＭＯＳトランジスタのゲートを、「電源電圧Ｖcc
（ｎ−ＷＥＬＬの電位）＋第３のＭＯＳトランジスタの
しきい値電圧」の値より高い電圧により駆動することが
可能であるため、第３のＭＯＳトランジスタのオン状態
のコンダクタンスを向上させ、高速に第１のＭＯＳトラ
ンジスタ及び第２のＭＯＳトランジスタをオン状態にさ
せ、電源線及び接地線のプリチャージを高速に開始させ
ることで、半導体集積回路のチップサイズを増大させず
に、アクセスタイムの高速化が可能となる。
【０２２１】請求項３記載の発明によれば、前記電源線
と前記プリチャージ電源との間に前記第１のトランジス
タと直列に設けられたｎチャネル型の第４のＭＯＳトラ
ンジスタ、及び前記接地線と前記プリチャージ電源との
間に前記第２のトランジスタと直列に設けられたｎチャ
ネル型の第５のＭＯＳトランジスタとを具備し、前記第
１のトランジスタ，第４のＭＯＳトランジスタ，第２の
ＭＯＳトランジスタ及び第５のＭＯＳトランジスタの全
てがオン状態の場合に、前記電源線と前記接地線とに対
するプリチャージ動作が行われるため、ｎチャネル型の
ＭＯＳトランジスタで従来例のセンスアンププリチャー
ジ回路におけるアンド回路を構成しているので、クロス
領域ＣＲにｎ−ＷＥＬＬ領域を形成する必要がなくな
り、ｎ−ＷＥＬＬ領域とｐ−ＷＥＬＬ領域との分離のた
めの分離領域がクロス領域内に不必要となり、半導体記
憶装置のチップサイズを増大させずにクロス領域ＣＲ内
に従来に比較して、チャネル幅が大きな第１のＭＯＳト
ランジスタ，第２のＭＯＳトランジスタ，第３のＭＯＳ
トランジスタ，第４のＭＯＳトランジスタ及び第５のＭ
ＯＳトランジスタを構成することが可能となり、また、
第３のＭＯＳトランジスタがｎ−ＷＥＬＬ内に作成され
るｐチャネル型のＭＯＳトランジスタでないので、第１
のＭＯＳトランジスタ，第２のＭＯＳトランジスタ，第
４のＭＯＳトランジスタ，第５のＭＯＳトランジスタの
ゲートへ、「Ｈ」レベルの信号を供給する第３のＭＯＳ
トランジスタのゲートを、「電源電圧Ｖcc（ｎ−ＷＥＬ
Ｌの電位）＋第３のＭＯＳトランジスタのしきい値電
圧」の値より高い電圧により駆動することが可能である
ため、第３のＭＯＳトランジスタのオン状態のコンダク
タンスを向上させ、高速に第１のＭＯＳトランジスタ，
第２のＭＯＳトランジスタ，第４のＭＯＳトランジスタ
及び第５のＭＯＳトランジスタをオン状態にさせ、電源
線及び接地線のプリチャージを高速に開始させること
で、半導体集積回路のチップサイズを増大させずに、ア
クセスタイムの高速化が可能となる。
と前記プリチャージ電源との間に前記第１のトランジス
タと直列に設けられたｎチャネル型の第４のＭＯＳトラ
ンジスタ、及び前記接地線と前記プリチャージ電源との
間に前記第２のトランジスタと直列に設けられたｎチャ
ネル型の第５のＭＯＳトランジスタとを具備し、前記第
１のトランジスタ，第４のＭＯＳトランジスタ，第２の
ＭＯＳトランジスタ及び第５のＭＯＳトランジスタの全
てがオン状態の場合に、前記電源線と前記接地線とに対
するプリチャージ動作が行われるため、ｎチャネル型の
ＭＯＳトランジスタで従来例のセンスアンププリチャー
ジ回路におけるアンド回路を構成しているので、クロス
領域ＣＲにｎ−ＷＥＬＬ領域を形成する必要がなくな
り、ｎ−ＷＥＬＬ領域とｐ−ＷＥＬＬ領域との分離のた
めの分離領域がクロス領域内に不必要となり、半導体記
憶装置のチップサイズを増大させずにクロス領域ＣＲ内
に従来に比較して、チャネル幅が大きな第１のＭＯＳト
ランジスタ，第２のＭＯＳトランジスタ，第３のＭＯＳ
トランジスタ，第４のＭＯＳトランジスタ及び第５のＭ
ＯＳトランジスタを構成することが可能となり、また、
第３のＭＯＳトランジスタがｎ−ＷＥＬＬ内に作成され
るｐチャネル型のＭＯＳトランジスタでないので、第１
のＭＯＳトランジスタ，第２のＭＯＳトランジスタ，第
４のＭＯＳトランジスタ，第５のＭＯＳトランジスタの
ゲートへ、「Ｈ」レベルの信号を供給する第３のＭＯＳ
トランジスタのゲートを、「電源電圧Ｖcc（ｎ−ＷＥＬ
Ｌの電位）＋第３のＭＯＳトランジスタのしきい値電
圧」の値より高い電圧により駆動することが可能である
ため、第３のＭＯＳトランジスタのオン状態のコンダク
タンスを向上させ、高速に第１のＭＯＳトランジスタ，
第２のＭＯＳトランジスタ，第４のＭＯＳトランジスタ
及び第５のＭＯＳトランジスタをオン状態にさせ、電源
線及び接地線のプリチャージを高速に開始させること
で、半導体集積回路のチップサイズを増大させずに、ア
クセスタイムの高速化が可能となる。
【０２２２】請求項４記載の発明によれば、前記電源線
と前記接地線との間に直列に設けられた、この電源線と
この接地線との電圧を等しくするイコライズ用のｎ型チ
ャネルの第６のＭＯＳトランジスタ及びｎチャネル型の
第７のＭＯＳトランジスタが設けられているため、ｎチ
ャネル型のＭＯＳトランジスタでイコライズ用の回路部
分を構成しているので、クロス領域ＣＲにｎ−ＷＥＬＬ
領域を形成する必要がなくなり、ｎ−ＷＥＬＬ領域とｐ
−ＷＥＬＬ領域との分離のための分離領域がクロス領域
内に不必要となり、半導体記憶装置のチップサイズを増
大させずにクロス領域ＣＲ内に従来に比較して、チャネ
ル幅が大きな第６のＭＯＳトランジスタ及び第７のＭＯ
Ｓトランジスタを構成することが可能となり、また、第
３のＭＯＳトランジスタがｎ−ＷＥＬＬ内に作成される
ｐチャネル型のＭＯＳトランジスタでないので、第６の
ＭＯＳトランジスタ及び第７のＭＯＳトランジスタのゲ
ートへ、「Ｈ」レベルの信号を供給する第３のＭＯＳト
ランジスタのゲートを、「電源電圧Ｖcc（ｎ−ＷＥＬＬ
の電位）＋第３のＭＯＳトランジスタのしきい値電圧」
の値より高い電圧により駆動することが可能であるた
め、第３のＭＯＳトランジスタのオン状態のコンダクタ
ンスを向上させ、高速に第６のＭＯＳトランジスタ及び
第７のＭＯＳトランジスタをオン状態にさせ、電源線及
び接地線のプリチャージにおけるイコライズを高速に開
始させることで、半導体集積回路のチップサイズを増大
させずに、アクセスタイムの高速化が可能となる。
と前記接地線との間に直列に設けられた、この電源線と
この接地線との電圧を等しくするイコライズ用のｎ型チ
ャネルの第６のＭＯＳトランジスタ及びｎチャネル型の
第７のＭＯＳトランジスタが設けられているため、ｎチ
ャネル型のＭＯＳトランジスタでイコライズ用の回路部
分を構成しているので、クロス領域ＣＲにｎ−ＷＥＬＬ
領域を形成する必要がなくなり、ｎ−ＷＥＬＬ領域とｐ
−ＷＥＬＬ領域との分離のための分離領域がクロス領域
内に不必要となり、半導体記憶装置のチップサイズを増
大させずにクロス領域ＣＲ内に従来に比較して、チャネ
ル幅が大きな第６のＭＯＳトランジスタ及び第７のＭＯ
Ｓトランジスタを構成することが可能となり、また、第
３のＭＯＳトランジスタがｎ−ＷＥＬＬ内に作成される
ｐチャネル型のＭＯＳトランジスタでないので、第６の
ＭＯＳトランジスタ及び第７のＭＯＳトランジスタのゲ
ートへ、「Ｈ」レベルの信号を供給する第３のＭＯＳト
ランジスタのゲートを、「電源電圧Ｖcc（ｎ−ＷＥＬＬ
の電位）＋第３のＭＯＳトランジスタのしきい値電圧」
の値より高い電圧により駆動することが可能であるた
め、第３のＭＯＳトランジスタのオン状態のコンダクタ
ンスを向上させ、高速に第６のＭＯＳトランジスタ及び
第７のＭＯＳトランジスタをオン状態にさせ、電源線及
び接地線のプリチャージにおけるイコライズを高速に開
始させることで、半導体集積回路のチップサイズを増大
させずに、アクセスタイムの高速化が可能となる。
【０２２３】請求項５記載の発明によれば、複数のメモ
リセルから構成されるメモリセル領域と、前記メモリセ
ルを選択する複数のワード線と、外部から入力されるア
ドレス信号に基づき、このアドレスが指定するメモリセ
ルが接続された前記ワード線を活性化させるワード線駆
動回路と、活性化されたワード線により選択された前記
メモリセルに記憶されている記憶データが電圧変化とし
て読み出される、このメモリセルに接続されたビット線
と、隣接する前記ビット線が２本組み合わせて形成され
たビット線対の電位差を増幅して、増幅結果として各々
のビット線に対応する一のデータ電圧及び他のデータ電
圧を出力するセンスアンプと、このセンスアンプから前
記一のデータ電圧が出力される第１のＩ／Ｏ線と、前記
センスアンプから前記他のデータ電圧が出力される第２
のＩ／Ｏ線と、前記第１のＩ／Ｏ線及び前記第２のＩ／
Ｏ線にそれぞれ前記センスアンプから前記一のデータ電
圧及び前記他のデータ電圧が出力される前に、前記第１
のＩ／Ｏ線及び前記第２のＩ／Ｏ線の電位を所定の電圧
にチャージするＩ／Ｏ線プリチャージ回路と、このＩ／
Ｏ線プリチャージ回路内の、前記第１のＩ／Ｏ線にプリ
チャージ電源からプリチャージ電流を供給するｎチャネ
ル型の第１のＭＯＳトランジスタのゲート，及び前記第
２のＩ／Ｏ線に前記プリチャージ電源からプリチャージ
電流を供給するｎチャネル型の第２のＭＯＳトランジス
タのゲートに、ｎチャネル型の第３のＭＯＳトランジス
タから所定の「Ｈ」レベルの電圧の制御信号を供給する
ドライブ回路とを具備するため、Ｉ／Ｏ線プリチャージ
回路を全てｎチャネル型のＭＯＳトランジスタで構成し
たので、クロス領域ＣＲにｎ−ＷＥＬＬ領域を形成する
必要がなくなり、ｎ−ＷＥＬＬ領域とｐ−ＷＥＬＬ領域
との分離のための分離領域がクロス領域内に不必要とな
り、半導体記憶装置のチップサイズを増大させずにクロ
ス領域ＣＲ内に従来に比較して、チャネル幅が大きな第
１のＭＯＳトランジスタ，第２のＭＯＳトランジスタ及
び第３のＭＯＳトランジスタを構成することが可能とな
り、かつ、第１のＭＯＳトランジスタ及び第２のＭＯＳ
トランジスタを駆動する第３のＭＯＳトランジスタと、
ｎチャネル型の第３のＭＯＳトランジスタプリチャージ
を行う第１のＭＯＳトランジスタ及び第２のＭＯＳトラ
ンジスタとがｐチャネル型よりキャリアの移動度の大き
いｎチャネル型であるため、センスアンププリチャージ
回路の面積を増加させることなく、第１のＩ／Ｏ線及び
第２のＩ／Ｏ線のプリチャージを高速化でき、半導体の
アクセスタイムを高速化する事が可能である。
リセルから構成されるメモリセル領域と、前記メモリセ
ルを選択する複数のワード線と、外部から入力されるア
ドレス信号に基づき、このアドレスが指定するメモリセ
ルが接続された前記ワード線を活性化させるワード線駆
動回路と、活性化されたワード線により選択された前記
メモリセルに記憶されている記憶データが電圧変化とし
て読み出される、このメモリセルに接続されたビット線
と、隣接する前記ビット線が２本組み合わせて形成され
たビット線対の電位差を増幅して、増幅結果として各々
のビット線に対応する一のデータ電圧及び他のデータ電
圧を出力するセンスアンプと、このセンスアンプから前
記一のデータ電圧が出力される第１のＩ／Ｏ線と、前記
センスアンプから前記他のデータ電圧が出力される第２
のＩ／Ｏ線と、前記第１のＩ／Ｏ線及び前記第２のＩ／
Ｏ線にそれぞれ前記センスアンプから前記一のデータ電
圧及び前記他のデータ電圧が出力される前に、前記第１
のＩ／Ｏ線及び前記第２のＩ／Ｏ線の電位を所定の電圧
にチャージするＩ／Ｏ線プリチャージ回路と、このＩ／
Ｏ線プリチャージ回路内の、前記第１のＩ／Ｏ線にプリ
チャージ電源からプリチャージ電流を供給するｎチャネ
ル型の第１のＭＯＳトランジスタのゲート，及び前記第
２のＩ／Ｏ線に前記プリチャージ電源からプリチャージ
電流を供給するｎチャネル型の第２のＭＯＳトランジス
タのゲートに、ｎチャネル型の第３のＭＯＳトランジス
タから所定の「Ｈ」レベルの電圧の制御信号を供給する
ドライブ回路とを具備するため、Ｉ／Ｏ線プリチャージ
回路を全てｎチャネル型のＭＯＳトランジスタで構成し
たので、クロス領域ＣＲにｎ−ＷＥＬＬ領域を形成する
必要がなくなり、ｎ−ＷＥＬＬ領域とｐ−ＷＥＬＬ領域
との分離のための分離領域がクロス領域内に不必要とな
り、半導体記憶装置のチップサイズを増大させずにクロ
ス領域ＣＲ内に従来に比較して、チャネル幅が大きな第
１のＭＯＳトランジスタ，第２のＭＯＳトランジスタ及
び第３のＭＯＳトランジスタを構成することが可能とな
り、かつ、第１のＭＯＳトランジスタ及び第２のＭＯＳ
トランジスタを駆動する第３のＭＯＳトランジスタと、
ｎチャネル型の第３のＭＯＳトランジスタプリチャージ
を行う第１のＭＯＳトランジスタ及び第２のＭＯＳトラ
ンジスタとがｐチャネル型よりキャリアの移動度の大き
いｎチャネル型であるため、センスアンププリチャージ
回路の面積を増加させることなく、第１のＩ／Ｏ線及び
第２のＩ／Ｏ線のプリチャージを高速化でき、半導体の
アクセスタイムを高速化する事が可能である。
【０２２４】請求項６記載の発明によれば、前記第３の
ＭＯＳトランジスタをオン状態とする、この第３のＭＯ
Ｓトランジスタのゲートに入力されるオン信号の電圧
が、前記制御信号の電圧とこの第３のＭＯＳトランジス
タのしきい値電圧とを加えた電圧値以上であるため、第
１のＭＯＳトランジスタ，第２のＭＯＳトランジスタ及
び第３のＭＯＳトランジスタがｎチャネル型のＭＯＳト
ランジスタ構成されているので、クロス領域ＣＲにｎ−
ＷＥＬＬ領域を形成する必要がなくなり、ｎ−ＷＥＬＬ
領域とｐ−ＷＥＬＬ領域との分離のための分離領域がク
ロス領域内に不必要となり、半導体記憶装置のチップサ
イズを増大させずにクロス領域ＣＲ内に従来に比較し
て、チャネル幅が大きな第１のＭＯＳトランジスタ及び
第２のＭＯＳトランジスタを構成することが可能とな
り、また、第３のＭＯＳトランジスタがｎ−ＷＥＬＬ内
に作成されるｐチャネル型のＭＯＳトランジスタでない
ので、第１のＭＯＳトランジスタ及び第２のＭＯＳトラ
ンジスタのゲートへ、「Ｈ」レベルの信号を供給する第
３のＭＯＳトランジスタのゲートを、「電源電圧Ｖcc
（ｎ−ＷＥＬＬの電位）＋第３のＭＯＳトランジスタの
しきい値電圧」の値より高い電圧により駆動することが
可能であるため、第３のＭＯＳトランジスタのオン状態
のコンダクタンスを向上させ、高速に第１のＭＯＳトラ
ンジスタ及び第２のＭＯＳトランジスタをオン状態にさ
せ、第１のＩ／Ｏ線及び第２のＩ／Ｏ線のプリチャージ
を高速に開始させることで、半導体集積回路のチップサ
イズを増大させずに、アクセスタイムの高速化が可能と
なる。
ＭＯＳトランジスタをオン状態とする、この第３のＭＯ
Ｓトランジスタのゲートに入力されるオン信号の電圧
が、前記制御信号の電圧とこの第３のＭＯＳトランジス
タのしきい値電圧とを加えた電圧値以上であるため、第
１のＭＯＳトランジスタ，第２のＭＯＳトランジスタ及
び第３のＭＯＳトランジスタがｎチャネル型のＭＯＳト
ランジスタ構成されているので、クロス領域ＣＲにｎ−
ＷＥＬＬ領域を形成する必要がなくなり、ｎ−ＷＥＬＬ
領域とｐ−ＷＥＬＬ領域との分離のための分離領域がク
ロス領域内に不必要となり、半導体記憶装置のチップサ
イズを増大させずにクロス領域ＣＲ内に従来に比較し
て、チャネル幅が大きな第１のＭＯＳトランジスタ及び
第２のＭＯＳトランジスタを構成することが可能とな
り、また、第３のＭＯＳトランジスタがｎ−ＷＥＬＬ内
に作成されるｐチャネル型のＭＯＳトランジスタでない
ので、第１のＭＯＳトランジスタ及び第２のＭＯＳトラ
ンジスタのゲートへ、「Ｈ」レベルの信号を供給する第
３のＭＯＳトランジスタのゲートを、「電源電圧Ｖcc
（ｎ−ＷＥＬＬの電位）＋第３のＭＯＳトランジスタの
しきい値電圧」の値より高い電圧により駆動することが
可能であるため、第３のＭＯＳトランジスタのオン状態
のコンダクタンスを向上させ、高速に第１のＭＯＳトラ
ンジスタ及び第２のＭＯＳトランジスタをオン状態にさ
せ、第１のＩ／Ｏ線及び第２のＩ／Ｏ線のプリチャージ
を高速に開始させることで、半導体集積回路のチップサ
イズを増大させずに、アクセスタイムの高速化が可能と
なる。
【０２２５】請求項７記載の発明によれば、前記第１の
Ｉ／Ｏ線と前記プリチャージ電源との間に前記第１のト
ランジスタと直列に設けられたｎチャネル型の第４のＭ
ＯＳトランジスタ、及び前記第２のＩ／Ｏ線と前記プリ
チャージ電源との間に前記第２のトランジスタと直列に
設けられたｎチャネル型の第５のＭＯＳトランジスタと
を具備し、前記第１のトランジスタ，第４のＭＯＳトラ
ンジスタ，第２のＭＯＳトランジスタ及び第５のＭＯＳ
トランジスタの全てがオン状態の場合に、前記第１のＩ
／Ｏ線と前記第２のＩ／Ｏ線とに対するプリチャージ動
作が行われるため、ｎチャネル型のＭＯＳトランジスタ
で従来例のＩ／Ｏ線プリチャージ回路におけるアンド回
路を構成しているので、クロス領域ＣＲにｎ−ＷＥＬＬ
領域を形成する必要がなくなり、ｎ−ＷＥＬＬ領域とｐ
−ＷＥＬＬ領域との分離のための分離領域がクロス領域
内に不必要となり、半導体記憶装置のチップサイズを増
大させずにクロス領域ＣＲ内に従来に比較して、チャネ
ル幅が大きな第１のＭＯＳトランジスタ，第２のＭＯＳ
トランジスタ，第３のＭＯＳトランジスタ，第４のＭＯ
Ｓトランジスタ及び第５のＭＯＳトランジスタを構成す
ることが可能となり、また、第３のＭＯＳトランジスタ
がｎ−ＷＥＬＬ内に作成されるｐチャネル型のＭＯＳト
ランジスタでないので、第１のＭＯＳトランジスタ，第
２のＭＯＳトランジスタ，第４のＭＯＳトランジスタ，
第５のＭＯＳトランジスタのゲートへ、「Ｈ」レベルの
信号を供給する第３のＭＯＳトランジスタのゲートを、
「電源電圧Ｖcc（ｎ−ＷＥＬＬの電位）＋第３のＭＯＳ
トランジスタのしきい値電圧」の値より高い電圧により
駆動することが可能であるため、第３のＭＯＳトランジ
スタのオン状態のコンダクタンスを向上させ、高速に第
１のＭＯＳトランジスタ，第２のＭＯＳトランジスタ，
第４のＭＯＳトランジスタ及び第５のＭＯＳトランジス
タをオン状態にさせ、第１のＩ／Ｏ線及び第２のＩ／Ｏ
線のプリチャージを高速に開始させることで、半導体集
積回路のチップサイズを増大させずに、アクセスタイム
の高速化が可能となる。
Ｉ／Ｏ線と前記プリチャージ電源との間に前記第１のト
ランジスタと直列に設けられたｎチャネル型の第４のＭ
ＯＳトランジスタ、及び前記第２のＩ／Ｏ線と前記プリ
チャージ電源との間に前記第２のトランジスタと直列に
設けられたｎチャネル型の第５のＭＯＳトランジスタと
を具備し、前記第１のトランジスタ，第４のＭＯＳトラ
ンジスタ，第２のＭＯＳトランジスタ及び第５のＭＯＳ
トランジスタの全てがオン状態の場合に、前記第１のＩ
／Ｏ線と前記第２のＩ／Ｏ線とに対するプリチャージ動
作が行われるため、ｎチャネル型のＭＯＳトランジスタ
で従来例のＩ／Ｏ線プリチャージ回路におけるアンド回
路を構成しているので、クロス領域ＣＲにｎ−ＷＥＬＬ
領域を形成する必要がなくなり、ｎ−ＷＥＬＬ領域とｐ
−ＷＥＬＬ領域との分離のための分離領域がクロス領域
内に不必要となり、半導体記憶装置のチップサイズを増
大させずにクロス領域ＣＲ内に従来に比較して、チャネ
ル幅が大きな第１のＭＯＳトランジスタ，第２のＭＯＳ
トランジスタ，第３のＭＯＳトランジスタ，第４のＭＯ
Ｓトランジスタ及び第５のＭＯＳトランジスタを構成す
ることが可能となり、また、第３のＭＯＳトランジスタ
がｎ−ＷＥＬＬ内に作成されるｐチャネル型のＭＯＳト
ランジスタでないので、第１のＭＯＳトランジスタ，第
２のＭＯＳトランジスタ，第４のＭＯＳトランジスタ，
第５のＭＯＳトランジスタのゲートへ、「Ｈ」レベルの
信号を供給する第３のＭＯＳトランジスタのゲートを、
「電源電圧Ｖcc（ｎ−ＷＥＬＬの電位）＋第３のＭＯＳ
トランジスタのしきい値電圧」の値より高い電圧により
駆動することが可能であるため、第３のＭＯＳトランジ
スタのオン状態のコンダクタンスを向上させ、高速に第
１のＭＯＳトランジスタ，第２のＭＯＳトランジスタ，
第４のＭＯＳトランジスタ及び第５のＭＯＳトランジス
タをオン状態にさせ、第１のＩ／Ｏ線及び第２のＩ／Ｏ
線のプリチャージを高速に開始させることで、半導体集
積回路のチップサイズを増大させずに、アクセスタイム
の高速化が可能となる。
【０２２６】請求項８記載の発明によれば、前記第１の
Ｉ／Ｏ線と前記第２のＩ／Ｏ線との間に直列に設けられ
た、この第１のＩ／Ｏ線とこの第２のＩ／Ｏ線との電圧
を等しくするイコライズ用のｎ型チャネルの第６のＭＯ
Ｓトランジスタ及びｎチャネル型の第７のＭＯＳトラン
ジスタが設けられているため、ｎチャネル型のＭＯＳト
ランジスタでイコライズ用の回路部分を構成しているの
で、クロス領域ＣＲにｎ−ＷＥＬＬ領域を形成する必要
がなくなり、ｎ−ＷＥＬＬ領域とｐ−ＷＥＬＬ領域との
分離のための分離領域がクロス領域内に不必要となり、
半導体記憶装置のチップサイズを増大させずにクロス領
域ＣＲ内に従来に比較して、チャネル幅が大きな第６の
ＭＯＳトランジスタ及び第７のＭＯＳトランジスタを構
成することが可能となり、また、第３のＭＯＳトランジ
スタがｎ−ＷＥＬＬ内に作成されるｐチャネル型のＭＯ
Ｓトランジスタでないので、第６のＭＯＳトランジスタ
及び第７のＭＯＳトランジスタのゲートへ、「Ｈ」レベ
ルの信号を供給する第３のＭＯＳトランジスタのゲート
を、「電源電圧Ｖcc（ｎ−ＷＥＬＬの電位）＋第３のＭ
ＯＳトランジスタのしきい値電圧」の値より高い電圧に
より駆動することが可能であるため、第３のＭＯＳトラ
ンジスタのオン状態のコンダクタンスを向上させ、高速
に第６のＭＯＳトランジスタ及び第７のＭＯＳトランジ
スタをオン状態にさせ、第１のＩ／Ｏ線及び第２のＩ／
Ｏ線のプリチャージにおけるイコライズを高速に開始さ
せることで、半導体集積回路のチップサイズを増大させ
ずに、アクセスタイムの高速化が可能となる。
Ｉ／Ｏ線と前記第２のＩ／Ｏ線との間に直列に設けられ
た、この第１のＩ／Ｏ線とこの第２のＩ／Ｏ線との電圧
を等しくするイコライズ用のｎ型チャネルの第６のＭＯ
Ｓトランジスタ及びｎチャネル型の第７のＭＯＳトラン
ジスタが設けられているため、ｎチャネル型のＭＯＳト
ランジスタでイコライズ用の回路部分を構成しているの
で、クロス領域ＣＲにｎ−ＷＥＬＬ領域を形成する必要
がなくなり、ｎ−ＷＥＬＬ領域とｐ−ＷＥＬＬ領域との
分離のための分離領域がクロス領域内に不必要となり、
半導体記憶装置のチップサイズを増大させずにクロス領
域ＣＲ内に従来に比較して、チャネル幅が大きな第６の
ＭＯＳトランジスタ及び第７のＭＯＳトランジスタを構
成することが可能となり、また、第３のＭＯＳトランジ
スタがｎ−ＷＥＬＬ内に作成されるｐチャネル型のＭＯ
Ｓトランジスタでないので、第６のＭＯＳトランジスタ
及び第７のＭＯＳトランジスタのゲートへ、「Ｈ」レベ
ルの信号を供給する第３のＭＯＳトランジスタのゲート
を、「電源電圧Ｖcc（ｎ−ＷＥＬＬの電位）＋第３のＭ
ＯＳトランジスタのしきい値電圧」の値より高い電圧に
より駆動することが可能であるため、第３のＭＯＳトラ
ンジスタのオン状態のコンダクタンスを向上させ、高速
に第６のＭＯＳトランジスタ及び第７のＭＯＳトランジ
スタをオン状態にさせ、第１のＩ／Ｏ線及び第２のＩ／
Ｏ線のプリチャージにおけるイコライズを高速に開始さ
せることで、半導体集積回路のチップサイズを増大させ
ずに、アクセスタイムの高速化が可能となる。
【０２２７】請求項９記載の発明によれば、内部論理回
路から入力される前記第３のＭＯＳトランジスタをオン
するチャージ信号の「Ｈ」レベルの電圧を、前記制御信
号の電圧とこの第３のＭＯＳトランジスタのしきい値電
圧とを加えた電圧値以上の電圧の前記オン信号として出
力する電圧変換回路を具備するため、前記第３のＭＯＳ
トランジスタがオン状態のとき、前記制御信号の電圧が
出力され、効率よく第３のＭＯＳトランジスタのオン状
態のコンダクタンスを向上させることが出来、高速に第
１のＭＯＳトランジスタ，第１のＭＯＳトランジスタ，
第２のＭＯＳトランジスタ，第４のＭＯＳトランジス
タ，第５のＭＯＳトランジスタ，第６のＭＯＳトランジ
スタ及び第７のＭＯＳトランジスタをオン状態にさせ、
電源線及び接地線または第１のＩ／Ｏ線及び第２のＩ／
Ｏ線のプリチャージを高速に開始させることで、半導体
記憶装置のアクセスタイムの高速化が可能となる。
路から入力される前記第３のＭＯＳトランジスタをオン
するチャージ信号の「Ｈ」レベルの電圧を、前記制御信
号の電圧とこの第３のＭＯＳトランジスタのしきい値電
圧とを加えた電圧値以上の電圧の前記オン信号として出
力する電圧変換回路を具備するため、前記第３のＭＯＳ
トランジスタがオン状態のとき、前記制御信号の電圧が
出力され、効率よく第３のＭＯＳトランジスタのオン状
態のコンダクタンスを向上させることが出来、高速に第
１のＭＯＳトランジスタ，第１のＭＯＳトランジスタ，
第２のＭＯＳトランジスタ，第４のＭＯＳトランジス
タ，第５のＭＯＳトランジスタ，第６のＭＯＳトランジ
スタ及び第７のＭＯＳトランジスタをオン状態にさせ、
電源線及び接地線または第１のＩ／Ｏ線及び第２のＩ／
Ｏ線のプリチャージを高速に開始させることで、半導体
記憶装置のアクセスタイムの高速化が可能となる。
【０２２８】請求項１０記載の発明によれば、前記セン
スアンプと前記ワード線駆動回路とが交差する部分に、
前記センスアンプ，前記ワード線駆動回路及びメモリセ
ルが形成されないクロス領域が存在し、前記第１のＭＯ
Ｓトランジスタ，前記第２のＭＯＳトランジスタ，前記
第３のＭＯＳトランジスタ，前記第４のＭＯＳトランジ
スタ，前記第５のＭＯＳトランジスタ，前記第６のＭＯ
Ｓトランジスタ，及び前記第７のＭＯＳトランジスタが
このクロス領域に形成されるため、前記第１のＭＯＳト
ランジスタ，前記第２のＭＯＳトランジスタ，前記第３
のＭＯＳトランジスタ，前記第４のＭＯＳトランジス
タ，前記第５のＭＯＳトランジスタ，前記第６のＭＯＳ
トランジスタ，及び前記第７のＭＯＳトランジスタが、
移動度のｐチャネル型より高いｎチャネル型のＭＯＳト
ランジスタであり、かつｎ−ＷＥＬＬをクロス領域に作
成する必要が無くなり、ｎ−ＷＥＬＬとｐ−ＷＥＬＬと
の分離領域の形成されない面積の分、前記第１のＭＯＳ
トランジスタ，前記第２のＭＯＳトランジスタ，前記第
３のＭＯＳトランジスタ，前記第４のＭＯＳトランジス
タ，前記第５のＭＯＳトランジスタ，前記第６のＭＯＳ
トランジスタ，及び前記第７のＭＯＳトランジスタのチ
ャネル幅を大きくすることが出来、電源線及び接地線ま
たは第１のＩ／Ｏ線及び第２のＩ／Ｏ線のプリチャージ
を高速に開始させ、また、電源線及び接地線または第１
のＩ／Ｏ線及び第２のＩ／Ｏ線のプリチャージを高速に
停止させ、前記センスアンプにおける増幅処理に移行で
きるので、アクセスタイムの高速化が可能となる。
スアンプと前記ワード線駆動回路とが交差する部分に、
前記センスアンプ，前記ワード線駆動回路及びメモリセ
ルが形成されないクロス領域が存在し、前記第１のＭＯ
Ｓトランジスタ，前記第２のＭＯＳトランジスタ，前記
第３のＭＯＳトランジスタ，前記第４のＭＯＳトランジ
スタ，前記第５のＭＯＳトランジスタ，前記第６のＭＯ
Ｓトランジスタ，及び前記第７のＭＯＳトランジスタが
このクロス領域に形成されるため、前記第１のＭＯＳト
ランジスタ，前記第２のＭＯＳトランジスタ，前記第３
のＭＯＳトランジスタ，前記第４のＭＯＳトランジス
タ，前記第５のＭＯＳトランジスタ，前記第６のＭＯＳ
トランジスタ，及び前記第７のＭＯＳトランジスタが、
移動度のｐチャネル型より高いｎチャネル型のＭＯＳト
ランジスタであり、かつｎ−ＷＥＬＬをクロス領域に作
成する必要が無くなり、ｎ−ＷＥＬＬとｐ−ＷＥＬＬと
の分離領域の形成されない面積の分、前記第１のＭＯＳ
トランジスタ，前記第２のＭＯＳトランジスタ，前記第
３のＭＯＳトランジスタ，前記第４のＭＯＳトランジス
タ，前記第５のＭＯＳトランジスタ，前記第６のＭＯＳ
トランジスタ，及び前記第７のＭＯＳトランジスタのチ
ャネル幅を大きくすることが出来、電源線及び接地線ま
たは第１のＩ／Ｏ線及び第２のＩ／Ｏ線のプリチャージ
を高速に開始させ、また、電源線及び接地線または第１
のＩ／Ｏ線及び第２のＩ／Ｏ線のプリチャージを高速に
停止させ、前記センスアンプにおける増幅処理に移行で
きるので、アクセスタイムの高速化が可能となる。
【０２２９】請求項１１記載の発明によれば、複数のメ
モリセルから構成されるメモリセル領域と、前記メモリ
セルを選択する複数のワード線と、外部から入力される
アドレス信号に基づき、このアドレスが指定するメモリ
セルが接続された前記ワード線を活性化させるワード線
駆動回路と、活性化されたワード線により選択された前
記メモリセルに記憶されている情報が電圧変化として読
み出される、このメモリセルに接続されたビット線と、
隣接する前記ビット線が２本組み合わせて形成されたビ
ット線対の電位差を増幅して、増幅結果として各々のビ
ット線に対応する一のデータ電圧及び他のデータ電圧を
出力するセンスアンプと、前記センスアンプから前記一
のデータ電圧が出力される第１のＩ／Ｏ線と、前記セン
スアンプから前記他のデータ電圧が出力される第２のＩ
／Ｏ線と、前記センスアンプが増幅を開始する前に、前
記センスアンプに電圧を供給する電源線及び接地線の電
位を、所定の電圧にチャージするセンスアンププリチャ
ージ回路と、前記第１のＩ／Ｏ線と前記第２のＩ／Ｏ線
とに、前記センスアンプからそれぞれ前記一のデータ電
圧及び前記他の記憶データが出力される前に、前記第１
のＩ／Ｏ線及び前記第２のＩ／Ｏ線の電位を所定の電圧
にチャージするＩ／Ｏ線プリチャージ回路と、前記セン
スアンププリチャージ回路内の、前記電源線にプリチャ
ージ電源からプリチャージ電流を供給するｎチャネル型
の第１のＭＯＳトランジスタのゲート，及び前記接地線
にプリチャージ電源からプリチャージ電流を供給するｎ
チャネル型の第２のＭＯＳトランジスタのゲート，また
前記Ｉ／Ｏ線プリチャージ回路内の、前記第１のＩ／Ｏ
線にプリチャージ電源からプリチャージ電流を供給する
ｎチャネル型の第３のＭＯＳトランジスタのゲート，及
び前記第２のＩ／Ｏ線にプリチャージ電源からプリチャ
ージ電流を供給するｎチャネル型の第４のＭＯＳトラン
ジスタのゲートに、ｎチャネル型の第５のＭＯＳトラン
ジスタから所定の「Ｈ」レベルの電圧の制御信号を供給
するドライブ回路とを具備するため、センスアンププリ
チャージ回路及びＩ／Ｏ線プリチャージ回路を全てｎチ
ャネル型のＭＯＳトランジスタで構成したので、クロス
領域ＣＲにｎ−ＷＥＬＬ領域を形成する必要がなくな
り、ｎ−ＷＥＬＬ領域とｐ−ＷＥＬＬ領域との分離のた
めの分離領域がクロス領域内に不必要となり、半導体記
憶装置のチップサイズを増大させずにクロス領域ＣＲ内
に従来に比較して、チャネル幅が大きな第１のＭＯＳト
ランジスタ，第２のＭＯＳトランジスタ，第３のＭＯＳ
トランジスタ，第４のＭＯＳトランジスタ及び第５のＭ
ＯＳトランジスタを構成することが可能となり、かつ、
第１のＭＯＳトランジスタ，第２のＭＯＳトランジス
タ，第３のＭＯＳトランジスタ及び第４のＭＯＳトラン
ジスタを駆動する第５のＭＯＳトランジスタと、プリチ
ャージを行う第１のＭＯＳトランジスタ，第２のＭＯＳ
トランジスタ，第３のＭＯＳトランジスタ及び第４のＭ
ＯＳトランジスタとがｐチャネル型よりキャリアの移動
度の大きいｎチャネル型であるため、センスアンププリ
チャージ回路の面積を増加させることなく、電源線及び
接地線と第１のＩ／Ｏ線及び第２のＩ／Ｏ線のプリチャ
ージを高速化でき、半導体のアクセスタイムを高速化す
る事が可能である。
モリセルから構成されるメモリセル領域と、前記メモリ
セルを選択する複数のワード線と、外部から入力される
アドレス信号に基づき、このアドレスが指定するメモリ
セルが接続された前記ワード線を活性化させるワード線
駆動回路と、活性化されたワード線により選択された前
記メモリセルに記憶されている情報が電圧変化として読
み出される、このメモリセルに接続されたビット線と、
隣接する前記ビット線が２本組み合わせて形成されたビ
ット線対の電位差を増幅して、増幅結果として各々のビ
ット線に対応する一のデータ電圧及び他のデータ電圧を
出力するセンスアンプと、前記センスアンプから前記一
のデータ電圧が出力される第１のＩ／Ｏ線と、前記セン
スアンプから前記他のデータ電圧が出力される第２のＩ
／Ｏ線と、前記センスアンプが増幅を開始する前に、前
記センスアンプに電圧を供給する電源線及び接地線の電
位を、所定の電圧にチャージするセンスアンププリチャ
ージ回路と、前記第１のＩ／Ｏ線と前記第２のＩ／Ｏ線
とに、前記センスアンプからそれぞれ前記一のデータ電
圧及び前記他の記憶データが出力される前に、前記第１
のＩ／Ｏ線及び前記第２のＩ／Ｏ線の電位を所定の電圧
にチャージするＩ／Ｏ線プリチャージ回路と、前記セン
スアンププリチャージ回路内の、前記電源線にプリチャ
ージ電源からプリチャージ電流を供給するｎチャネル型
の第１のＭＯＳトランジスタのゲート，及び前記接地線
にプリチャージ電源からプリチャージ電流を供給するｎ
チャネル型の第２のＭＯＳトランジスタのゲート，また
前記Ｉ／Ｏ線プリチャージ回路内の、前記第１のＩ／Ｏ
線にプリチャージ電源からプリチャージ電流を供給する
ｎチャネル型の第３のＭＯＳトランジスタのゲート，及
び前記第２のＩ／Ｏ線にプリチャージ電源からプリチャ
ージ電流を供給するｎチャネル型の第４のＭＯＳトラン
ジスタのゲートに、ｎチャネル型の第５のＭＯＳトラン
ジスタから所定の「Ｈ」レベルの電圧の制御信号を供給
するドライブ回路とを具備するため、センスアンププリ
チャージ回路及びＩ／Ｏ線プリチャージ回路を全てｎチ
ャネル型のＭＯＳトランジスタで構成したので、クロス
領域ＣＲにｎ−ＷＥＬＬ領域を形成する必要がなくな
り、ｎ−ＷＥＬＬ領域とｐ−ＷＥＬＬ領域との分離のた
めの分離領域がクロス領域内に不必要となり、半導体記
憶装置のチップサイズを増大させずにクロス領域ＣＲ内
に従来に比較して、チャネル幅が大きな第１のＭＯＳト
ランジスタ，第２のＭＯＳトランジスタ，第３のＭＯＳ
トランジスタ，第４のＭＯＳトランジスタ及び第５のＭ
ＯＳトランジスタを構成することが可能となり、かつ、
第１のＭＯＳトランジスタ，第２のＭＯＳトランジス
タ，第３のＭＯＳトランジスタ及び第４のＭＯＳトラン
ジスタを駆動する第５のＭＯＳトランジスタと、プリチ
ャージを行う第１のＭＯＳトランジスタ，第２のＭＯＳ
トランジスタ，第３のＭＯＳトランジスタ及び第４のＭ
ＯＳトランジスタとがｐチャネル型よりキャリアの移動
度の大きいｎチャネル型であるため、センスアンププリ
チャージ回路の面積を増加させることなく、電源線及び
接地線と第１のＩ／Ｏ線及び第２のＩ／Ｏ線のプリチャ
ージを高速化でき、半導体のアクセスタイムを高速化す
る事が可能である。
【０２３０】請求項１２記載の発明によれば、前記第１
のＭＯＳトランジスタ，前記第２のＭＯＳトランジス
タ，前記第３のＭＯＳトランジスタ，及び前記第４のＭ
ＯＳトランジスタをオン状態とする、この第５のＭＯＳ
トランジスタのゲートに入力されるオン信号の電圧が、
前記制御信号の電圧とこの第５のＭＯＳトランジスタの
しきい値電圧とを加えた電圧値以上であるため、第１の
ＭＯＳトランジスタ，第２のＭＯＳトランジスタ，第３
のＭＯＳトランジスタ，第４のＭＯＳトランジスタ及び
第５のＭＯＳトランジスタがｎチャネル型のＭＯＳトラ
ンジスタ構成されているので、クロス領域ＣＲにｎ−Ｗ
ＥＬＬ領域を形成する必要がなくなり、ｎ−ＷＥＬＬ領
域とｐ−ＷＥＬＬ領域との分離のための分離領域がクロ
ス領域内に不必要となり、半導体記憶装置のチップサイ
ズを増大させずにクロス領域ＣＲ内に従来に比較して、
チャネル幅が大きな第１のＭＯＳトランジスタ，第２の
ＭＯＳトランジスタ，第３のＭＯＳトランジスタ，第４
のＭＯＳトランジスタ及び第５のＭＯＳトランジスタを
構成することが可能となり、また、第５のＭＯＳトラン
ジスタがｎ−ＷＥＬＬ内に作成されるｐチャネル型のＭ
ＯＳトランジスタでないので、第１のＭＯＳトランジス
タ及び第２のＭＯＳトランジスタのゲートへ、「Ｈ」レ
ベルの信号を供給する第３のＭＯＳトランジスタのゲー
トを、「電源電圧Ｖcc（ｎ−ＷＥＬＬの電位）＋第３の
ＭＯＳトランジスタのしきい値電圧」の値より高い電圧
により駆動することが可能であるため、第３のＭＯＳト
ランジスタのオン状態のコンダクタンスを向上させ、高
速に第１のＭＯＳトランジスタ及び第２のＭＯＳトラン
ジスタをオン状態にさせ、電源線及び接地線と第１のＩ
／Ｏ線及び第２のＩ／Ｏ線とのプリチャージを高速に開
始させることで、半導体集積回路のチップサイズを増大
させずに、アクセスタイムの高速化が可能となる。
のＭＯＳトランジスタ，前記第２のＭＯＳトランジス
タ，前記第３のＭＯＳトランジスタ，及び前記第４のＭ
ＯＳトランジスタをオン状態とする、この第５のＭＯＳ
トランジスタのゲートに入力されるオン信号の電圧が、
前記制御信号の電圧とこの第５のＭＯＳトランジスタの
しきい値電圧とを加えた電圧値以上であるため、第１の
ＭＯＳトランジスタ，第２のＭＯＳトランジスタ，第３
のＭＯＳトランジスタ，第４のＭＯＳトランジスタ及び
第５のＭＯＳトランジスタがｎチャネル型のＭＯＳトラ
ンジスタ構成されているので、クロス領域ＣＲにｎ−Ｗ
ＥＬＬ領域を形成する必要がなくなり、ｎ−ＷＥＬＬ領
域とｐ−ＷＥＬＬ領域との分離のための分離領域がクロ
ス領域内に不必要となり、半導体記憶装置のチップサイ
ズを増大させずにクロス領域ＣＲ内に従来に比較して、
チャネル幅が大きな第１のＭＯＳトランジスタ，第２の
ＭＯＳトランジスタ，第３のＭＯＳトランジスタ，第４
のＭＯＳトランジスタ及び第５のＭＯＳトランジスタを
構成することが可能となり、また、第５のＭＯＳトラン
ジスタがｎ−ＷＥＬＬ内に作成されるｐチャネル型のＭ
ＯＳトランジスタでないので、第１のＭＯＳトランジス
タ及び第２のＭＯＳトランジスタのゲートへ、「Ｈ」レ
ベルの信号を供給する第３のＭＯＳトランジスタのゲー
トを、「電源電圧Ｖcc（ｎ−ＷＥＬＬの電位）＋第３の
ＭＯＳトランジスタのしきい値電圧」の値より高い電圧
により駆動することが可能であるため、第３のＭＯＳト
ランジスタのオン状態のコンダクタンスを向上させ、高
速に第１のＭＯＳトランジスタ及び第２のＭＯＳトラン
ジスタをオン状態にさせ、電源線及び接地線と第１のＩ
／Ｏ線及び第２のＩ／Ｏ線とのプリチャージを高速に開
始させることで、半導体集積回路のチップサイズを増大
させずに、アクセスタイムの高速化が可能となる。
【０２３１】請求項１３記載の発明によれば、前記電源
線と前記プリチャージ電源との間に前記第１のトランジ
スタと直列に設けられたｎチャネル型の第６のＭＯＳト
ランジスタ，前記接地線と前記プリチャージ電源との間
に前記第２のトランジスタと直列に設けられたｎチャネ
ル型の第７のＭＯＳトランジスタ，前記第１のＩ／Ｏ線
と前記プリチャージ電源との間に前記第３のトランジス
タと直列に設けられたｎチャネル型の第８のＭＯＳトラ
ンジスタ，前記第２のＩ／Ｏ線と前記プリチャージ電源
との間に前記第４のトランジスタと直列に設けられたｎ
チャネル型の第９のＭＯＳトランジスタとを具備し、前
記第１のトランジスタ，第６のＭＯＳトランジスタ，第
２のＭＯＳトランジスタ及び第７のＭＯＳトランジスタ
の全てがオン状態の場合に、前記電源線と前記接地線と
に対するプリチャージ動作が行われ、前記第３のトラン
ジスタ，第８のＭＯＳトランジスタ，第４のＭＯＳトラ
ンジスタ及び第９のＭＯＳトランジスタの全てがオン状
態の場合に、前記第１のＩ／Ｏ線と前記第２のＩ／Ｏ線
とに対するプリチャージ動作が行われるため、ｎチャネ
ル型のＭＯＳトランジスタで従来例のセンスアンププリ
チャージ回路及びＩ／Ｏ線プリチャージ回路におけるア
ンド回路を構成しているので、クロス領域ＣＲにｎ−Ｗ
ＥＬＬ領域を形成する必要がなくなり、ｎ−ＷＥＬＬ領
域とｐ−ＷＥＬＬ領域との分離のための分離領域がクロ
ス領域内に不必要となり、半導体記憶装置のチップサイ
ズを増大させずにクロス領域ＣＲ内に従来に比較して、
チャネル幅が大きな第１のＭＯＳトランジスタ，第２の
ＭＯＳトランジスタ，第３のＭＯＳトランジスタ，第４
のＭＯＳトランジスタ，第５のＭＯＳトランジスタ，第
６のＭＯＳトランジスタ，第７のＭＯＳトランジスタ，
第８のＭＯＳトランジスタ，第９のＭＯＳトランジスタ
を構成することが可能となり、また、第５のＭＯＳトラ
ンジスタがｎ−ＷＥＬＬ内に作成されるｐチャネル型の
ＭＯＳトランジスタでないので、第１のＭＯＳトランジ
スタ，第２のＭＯＳトランジスタ，第３のＭＯＳトラン
ジスタ，第４のＭＯＳトランジスタ，第６のＭＯＳトラ
ンジスタ，第７のＭＯＳトランジスタ，第８のＭＯＳト
ランジスタ及び第９のＭＯＳトランジスタのゲートへ、
「Ｈ」レベルの信号を供給する第５のＭＯＳトランジス
タのゲートを、「電源電圧Ｖcc（ｎ−ＷＥＬＬの電位）
＋第５のＭＯＳトランジスタのしきい値電圧」の値より
高い電圧により駆動することが可能であるため、第５の
ＭＯＳトランジスタのオン状態のコンダクタンスを向上
させ、高速に第１のＭＯＳトランジスタ，第２のＭＯＳ
トランジスタ，第３のＭＯＳトランジスタ，第４のＭＯ
Ｓトランジスタ，第６のＭＯＳトランジスタ，第７のＭ
ＯＳトランジスタ，第８のＭＯＳトランジスタ及び第９
のＭＯＳトランジスタをオン状態にさせ、電源線及び接
地線と第１のＩ／Ｏ線及び第２のＩ／Ｏ線のプリチャー
ジを高速に開始させることで、半導体集積回路のチップ
サイズを増大させずに、アクセスタイムの高速化が可能
となる。
線と前記プリチャージ電源との間に前記第１のトランジ
スタと直列に設けられたｎチャネル型の第６のＭＯＳト
ランジスタ，前記接地線と前記プリチャージ電源との間
に前記第２のトランジスタと直列に設けられたｎチャネ
ル型の第７のＭＯＳトランジスタ，前記第１のＩ／Ｏ線
と前記プリチャージ電源との間に前記第３のトランジス
タと直列に設けられたｎチャネル型の第８のＭＯＳトラ
ンジスタ，前記第２のＩ／Ｏ線と前記プリチャージ電源
との間に前記第４のトランジスタと直列に設けられたｎ
チャネル型の第９のＭＯＳトランジスタとを具備し、前
記第１のトランジスタ，第６のＭＯＳトランジスタ，第
２のＭＯＳトランジスタ及び第７のＭＯＳトランジスタ
の全てがオン状態の場合に、前記電源線と前記接地線と
に対するプリチャージ動作が行われ、前記第３のトラン
ジスタ，第８のＭＯＳトランジスタ，第４のＭＯＳトラ
ンジスタ及び第９のＭＯＳトランジスタの全てがオン状
態の場合に、前記第１のＩ／Ｏ線と前記第２のＩ／Ｏ線
とに対するプリチャージ動作が行われるため、ｎチャネ
ル型のＭＯＳトランジスタで従来例のセンスアンププリ
チャージ回路及びＩ／Ｏ線プリチャージ回路におけるア
ンド回路を構成しているので、クロス領域ＣＲにｎ−Ｗ
ＥＬＬ領域を形成する必要がなくなり、ｎ−ＷＥＬＬ領
域とｐ−ＷＥＬＬ領域との分離のための分離領域がクロ
ス領域内に不必要となり、半導体記憶装置のチップサイ
ズを増大させずにクロス領域ＣＲ内に従来に比較して、
チャネル幅が大きな第１のＭＯＳトランジスタ，第２の
ＭＯＳトランジスタ，第３のＭＯＳトランジスタ，第４
のＭＯＳトランジスタ，第５のＭＯＳトランジスタ，第
６のＭＯＳトランジスタ，第７のＭＯＳトランジスタ，
第８のＭＯＳトランジスタ，第９のＭＯＳトランジスタ
を構成することが可能となり、また、第５のＭＯＳトラ
ンジスタがｎ−ＷＥＬＬ内に作成されるｐチャネル型の
ＭＯＳトランジスタでないので、第１のＭＯＳトランジ
スタ，第２のＭＯＳトランジスタ，第３のＭＯＳトラン
ジスタ，第４のＭＯＳトランジスタ，第６のＭＯＳトラ
ンジスタ，第７のＭＯＳトランジスタ，第８のＭＯＳト
ランジスタ及び第９のＭＯＳトランジスタのゲートへ、
「Ｈ」レベルの信号を供給する第５のＭＯＳトランジス
タのゲートを、「電源電圧Ｖcc（ｎ−ＷＥＬＬの電位）
＋第５のＭＯＳトランジスタのしきい値電圧」の値より
高い電圧により駆動することが可能であるため、第５の
ＭＯＳトランジスタのオン状態のコンダクタンスを向上
させ、高速に第１のＭＯＳトランジスタ，第２のＭＯＳ
トランジスタ，第３のＭＯＳトランジスタ，第４のＭＯ
Ｓトランジスタ，第６のＭＯＳトランジスタ，第７のＭ
ＯＳトランジスタ，第８のＭＯＳトランジスタ及び第９
のＭＯＳトランジスタをオン状態にさせ、電源線及び接
地線と第１のＩ／Ｏ線及び第２のＩ／Ｏ線のプリチャー
ジを高速に開始させることで、半導体集積回路のチップ
サイズを増大させずに、アクセスタイムの高速化が可能
となる。
【０２３２】請求項１４記載の発明によれば、前記電源
線と前記接地線との間に直列に設けられた、この電源線
とこの接地線との電圧を等しくするイコライズ用のｎ型
チャネルの第１０のＭＯＳトランジスタ及びｎチャネル
型の第１１のＭＯＳトランジスタ、かつ前記第１のＩ／
Ｏ線と前記第２のＩ／Ｏ線との間に直列に設けられた、
この第１のＩ／Ｏ線とこの第２のＩ／Ｏ線との電圧を等
しくするイコライズ用のｎチャネル型の第１２のＭＯＳ
トランジスタ及びｎチャネル型の第１３のＭＯＳトラン
ジスタが設けられているため、ｎチャネル型のＭＯＳト
ランジスタでイコライズ用の回路部分を構成しているの
で、クロス領域ＣＲにｎ−ＷＥＬＬ領域を形成する必要
がなくなり、ｎ−ＷＥＬＬ領域とｐ−ＷＥＬＬ領域との
分離のための分離領域がクロス領域内に不必要となり、
半導体記憶装置のチップサイズを増大させずにクロス領
域ＣＲ内に従来に比較して、チャネル幅が大きな第１０
のＭＯＳトランジスタ，第１１のＭＯＳトランジスタ，
第１２のＭＯＳトランジスタ及び第１３のＭＯＳトラン
ジスタを構成することが可能となり、また、第５のＭＯ
Ｓトランジスタがｎ−ＷＥＬＬ内に作成されるｐチャネ
ル型のＭＯＳトランジスタでないので、第１０のＭＯＳ
トランジスタ，第１１のＭＯＳトランジスタ，第１２の
ＭＯＳトランジスタ及び第１３のＭＯＳトランジスタの
ゲートへ、「Ｈ」レベルの信号を供給する第５のＭＯＳ
トランジスタのゲートを、「電源電圧Ｖcc（ｎ−ＷＥＬ
Ｌの電位）＋第５のＭＯＳトランジスタのしきい値電
圧」の値より高い電圧により駆動することが可能である
ため、第５のＭＯＳトランジスタのオン状態のコンダク
タンスを向上させ、高速に第１０のＭＯＳトランジス
タ，第１１のＭＯＳトランジスタ，第１２のＭＯＳトラ
ンジスタ及び第１３のＭＯＳトランジスタをオン状態に
させ、電源線及び接地線と第１のＩ／Ｏ線及び第２のＩ
／Ｏ線とのプリチャージにおけるイコライズを高速に開
始させることで、半導体集積回路のチップサイズを増大
させずに、アクセスタイムの高速化が可能となる。
線と前記接地線との間に直列に設けられた、この電源線
とこの接地線との電圧を等しくするイコライズ用のｎ型
チャネルの第１０のＭＯＳトランジスタ及びｎチャネル
型の第１１のＭＯＳトランジスタ、かつ前記第１のＩ／
Ｏ線と前記第２のＩ／Ｏ線との間に直列に設けられた、
この第１のＩ／Ｏ線とこの第２のＩ／Ｏ線との電圧を等
しくするイコライズ用のｎチャネル型の第１２のＭＯＳ
トランジスタ及びｎチャネル型の第１３のＭＯＳトラン
ジスタが設けられているため、ｎチャネル型のＭＯＳト
ランジスタでイコライズ用の回路部分を構成しているの
で、クロス領域ＣＲにｎ−ＷＥＬＬ領域を形成する必要
がなくなり、ｎ−ＷＥＬＬ領域とｐ−ＷＥＬＬ領域との
分離のための分離領域がクロス領域内に不必要となり、
半導体記憶装置のチップサイズを増大させずにクロス領
域ＣＲ内に従来に比較して、チャネル幅が大きな第１０
のＭＯＳトランジスタ，第１１のＭＯＳトランジスタ，
第１２のＭＯＳトランジスタ及び第１３のＭＯＳトラン
ジスタを構成することが可能となり、また、第５のＭＯ
Ｓトランジスタがｎ−ＷＥＬＬ内に作成されるｐチャネ
ル型のＭＯＳトランジスタでないので、第１０のＭＯＳ
トランジスタ，第１１のＭＯＳトランジスタ，第１２の
ＭＯＳトランジスタ及び第１３のＭＯＳトランジスタの
ゲートへ、「Ｈ」レベルの信号を供給する第５のＭＯＳ
トランジスタのゲートを、「電源電圧Ｖcc（ｎ−ＷＥＬ
Ｌの電位）＋第５のＭＯＳトランジスタのしきい値電
圧」の値より高い電圧により駆動することが可能である
ため、第５のＭＯＳトランジスタのオン状態のコンダク
タンスを向上させ、高速に第１０のＭＯＳトランジス
タ，第１１のＭＯＳトランジスタ，第１２のＭＯＳトラ
ンジスタ及び第１３のＭＯＳトランジスタをオン状態に
させ、電源線及び接地線と第１のＩ／Ｏ線及び第２のＩ
／Ｏ線とのプリチャージにおけるイコライズを高速に開
始させることで、半導体集積回路のチップサイズを増大
させずに、アクセスタイムの高速化が可能となる。
【０２３３】請求項１５記載の発明によれば、内部論理
回路から入力される前記第５のＭＯＳトランジスタをオ
ンするチャージ信号の「Ｈ」レベルの電圧を、前記制御
信号の電圧とこの第５のＭＯＳトランジスタのしきい値
電圧とを加えた電圧値以上の電圧の前記オン信号として
出力する電圧変換回路を具備するため、前記第５のＭＯ
Ｓトランジスタがオン状態のとき、前記制御信号の電圧
が出力され、効率よく第５のＭＯＳトランジスタのオン
状態のコンダクタンスを向上させることが出来、高速に
第１のＭＯＳトランジスタ，第１のＭＯＳトランジス
タ，第２のＭＯＳトランジスタ，第４のＭＯＳトランジ
スタ，第６のＭＯＳトランジスタ，第７のＭＯＳトラン
ジスタ，第８のＭＯＳトランジスタ，第９のＭＯＳトラ
ンジスタ，第１０のＭＯＳトランジスタ，第１１のＭＯ
Ｓトランジスタ，第１２のＭＯＳトランジスタ及び第１
３のＭＯＳトランジスタをオン状態にさせ、電源線及び
接地線及び第１のＩ／Ｏ線及び第２のＩ／Ｏ線のプリチ
ャージを高速に開始させることで、半導体記憶装置のア
クセスタイムの高速化が可能となる。
回路から入力される前記第５のＭＯＳトランジスタをオ
ンするチャージ信号の「Ｈ」レベルの電圧を、前記制御
信号の電圧とこの第５のＭＯＳトランジスタのしきい値
電圧とを加えた電圧値以上の電圧の前記オン信号として
出力する電圧変換回路を具備するため、前記第５のＭＯ
Ｓトランジスタがオン状態のとき、前記制御信号の電圧
が出力され、効率よく第５のＭＯＳトランジスタのオン
状態のコンダクタンスを向上させることが出来、高速に
第１のＭＯＳトランジスタ，第１のＭＯＳトランジス
タ，第２のＭＯＳトランジスタ，第４のＭＯＳトランジ
スタ，第６のＭＯＳトランジスタ，第７のＭＯＳトラン
ジスタ，第８のＭＯＳトランジスタ，第９のＭＯＳトラ
ンジスタ，第１０のＭＯＳトランジスタ，第１１のＭＯ
Ｓトランジスタ，第１２のＭＯＳトランジスタ及び第１
３のＭＯＳトランジスタをオン状態にさせ、電源線及び
接地線及び第１のＩ／Ｏ線及び第２のＩ／Ｏ線のプリチ
ャージを高速に開始させることで、半導体記憶装置のア
クセスタイムの高速化が可能となる。
【０２３４】請求項１６記載の発明によれば、前記セン
スアンプと前記ワード線駆動回路とが交差する部分に、
前記センスアンプ，前記ワード線駆動回路及びメモリセ
ルが形成されないクロス領域が存在し、前記第１のＭＯ
Ｓトランジスタ，前記第２のＭＯＳトランジスタ，前記
第３のＭＯＳトランジスタ，前記第４のＭＯＳトランジ
スタ，前記第５のＭＯＳトランジスタ，前記第６のＭＯ
Ｓトランジスタ，前記第７のＭＯＳトランジスタ，前記
第８のＭＯＳトランジスタ，前記第９のＭＯＳトランジ
スタ，前記第１０，前記第１１のＭＯＳトランジスタの
ＭＯＳトランジスタ，前記第１２のＭＯＳトランジスタ
及び前記第１３のＭＯＳトランジスタがこのクロス領域
に形成されるため、前記第１のＭＯＳトランジスタ，前
記第２のＭＯＳトランジスタ，前記第３のＭＯＳトラン
ジスタ，前記第４のＭＯＳトランジスタ，前記第５のＭ
ＯＳトランジスタ，前記第６のＭＯＳトランジスタ，前
記第７のＭＯＳトランジスタ，前記第８のＭＯＳトラン
ジスタ，前記第９のＭＯＳトランジスタ，前記第１０，
前記第１１のＭＯＳトランジスタのＭＯＳトランジス
タ，前記第１２のＭＯＳトランジスタ及び前記第１３の
ＭＯＳトランジスタが、移動度のｐチャネル型より高い
ｎチャネル型のＭＯＳトランジスタであり、かつｎ−Ｗ
ＥＬＬをクロス領域に作成する必要が無くなり、ｎ−Ｗ
ＥＬＬとｐ−ＷＥＬＬとの分離領域の形成されない面積
の分、前記第１のＭＯＳトランジスタ，前記第２のＭＯ
Ｓトランジスタ，前記第３のＭＯＳトランジスタ，前記
第４のＭＯＳトランジスタ，前記第５のＭＯＳトランジ
スタ，前記第６のＭＯＳトランジスタ，前記第７のＭＯ
Ｓトランジスタ，前記第８のＭＯＳトランジスタ，前記
第９のＭＯＳトランジスタ，前記第１０，前記第１１の
ＭＯＳトランジスタのＭＯＳトランジスタ，前記第１２
のＭＯＳトランジスタ及び前記第１３のＭＯＳトランジ
スタのチャネル幅を大きくすることが出来、電源線及び
接地線または第１のＩ／Ｏ線及び第２のＩ／Ｏ線のプリ
チャージを高速に開始させ、また、電源線及び接地線と
第１のＩ／Ｏ線及び第２のＩ／Ｏ線とのプリチャージを
高速に停止させ、前記センスアンプにおける増幅処理に
移行できるので、アクセスタイムの高速化が可能とな
る。
スアンプと前記ワード線駆動回路とが交差する部分に、
前記センスアンプ，前記ワード線駆動回路及びメモリセ
ルが形成されないクロス領域が存在し、前記第１のＭＯ
Ｓトランジスタ，前記第２のＭＯＳトランジスタ，前記
第３のＭＯＳトランジスタ，前記第４のＭＯＳトランジ
スタ，前記第５のＭＯＳトランジスタ，前記第６のＭＯ
Ｓトランジスタ，前記第７のＭＯＳトランジスタ，前記
第８のＭＯＳトランジスタ，前記第９のＭＯＳトランジ
スタ，前記第１０，前記第１１のＭＯＳトランジスタの
ＭＯＳトランジスタ，前記第１２のＭＯＳトランジスタ
及び前記第１３のＭＯＳトランジスタがこのクロス領域
に形成されるため、前記第１のＭＯＳトランジスタ，前
記第２のＭＯＳトランジスタ，前記第３のＭＯＳトラン
ジスタ，前記第４のＭＯＳトランジスタ，前記第５のＭ
ＯＳトランジスタ，前記第６のＭＯＳトランジスタ，前
記第７のＭＯＳトランジスタ，前記第８のＭＯＳトラン
ジスタ，前記第９のＭＯＳトランジスタ，前記第１０，
前記第１１のＭＯＳトランジスタのＭＯＳトランジス
タ，前記第１２のＭＯＳトランジスタ及び前記第１３の
ＭＯＳトランジスタが、移動度のｐチャネル型より高い
ｎチャネル型のＭＯＳトランジスタであり、かつｎ−Ｗ
ＥＬＬをクロス領域に作成する必要が無くなり、ｎ−Ｗ
ＥＬＬとｐ−ＷＥＬＬとの分離領域の形成されない面積
の分、前記第１のＭＯＳトランジスタ，前記第２のＭＯ
Ｓトランジスタ，前記第３のＭＯＳトランジスタ，前記
第４のＭＯＳトランジスタ，前記第５のＭＯＳトランジ
スタ，前記第６のＭＯＳトランジスタ，前記第７のＭＯ
Ｓトランジスタ，前記第８のＭＯＳトランジスタ，前記
第９のＭＯＳトランジスタ，前記第１０，前記第１１の
ＭＯＳトランジスタのＭＯＳトランジスタ，前記第１２
のＭＯＳトランジスタ及び前記第１３のＭＯＳトランジ
スタのチャネル幅を大きくすることが出来、電源線及び
接地線または第１のＩ／Ｏ線及び第２のＩ／Ｏ線のプリ
チャージを高速に開始させ、また、電源線及び接地線と
第１のＩ／Ｏ線及び第２のＩ／Ｏ線とのプリチャージを
高速に停止させ、前記センスアンプにおける増幅処理に
移行できるので、アクセスタイムの高速化が可能とな
る。
【図１】 本発明の一実施形態による半導体記憶装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】 本発明の一実施形態による半導体記憶装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図３】 本発明の一実施形態による半導体記憶装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図４】 図１に示す電圧変換回路３（電圧変換回路
３’）の構成を示す概念図である。
３’）の構成を示す概念図である。
【図５】 図１３に示す副ロウデコーダＳＷＤの構成を
示すブロック図である。
示すブロック図である。
【図６】 本発明における図１３に示す半導体記憶装置
の概念図のクロス領域ＣＲ近傍の拡大図である。
の概念図のクロス領域ＣＲ近傍の拡大図である。
【図７】 本発明の第３の実施形態の半導体記憶装置に
使用されるディレイ回路の構成を示すブロック図であ
る。
使用されるディレイ回路の構成を示すブロック図であ
る。
【図８】 従来例による半導体記憶装置の構成を示すブ
ロック図である。
ロック図である。
【図９】 従来例による半導体記憶装置の構成を示すブ
ロック図である。
ロック図である。
【図１０】 従来例による半導体記憶装置の構成を示す
ブロック図である。
ブロック図である。
【図１１】 半導体記憶装置の動作例を示すタイミング
チャートである。
チャートである。
【図１２】 半導体記憶装置の動作例を示すタイミング
チャートである。
チャートである。
【図１３】 シェアードセンス方式を用いたＤＲＡＭの
構成を示す概念図である。
構成を示す概念図である。
【図１４】 従来例による半導体記憶装置の図１３にお
けるクロス領域ＣＲ近傍を拡大した図である。
けるクロス領域ＣＲ近傍を拡大した図である。
【図１５】 半導体記憶装置のｎ−ＷＥＬＬ（ウェル）
近傍の断面図である。
近傍の断面図である。
１ センスアンプ選択回路 ２、２’ インバータ ３、３’ 電圧変換回路 ５0、５1 プリチャージドライブ回路 Ｃ コンデンサ ＭＳ1，……，ＭＳm メモリセル ＮＭ1，ＮＭ2，ＭＴ，ＭＮ，ＭＴＢ，ＭＮＢ ＭＯＳト
ランジスタ ＮＭ3，ＮＭ4，ＮＭ5，ＭＮ20，ＭＮ21，ＭＮ50 ＭＯ
Ｓトランジスタ ＭＮ30，ＭＮ31，ＭＮ32，ＭＮ33 ＭＯＳトランジスタ ＭＮ40，ＭＮ41，ＭＮ42，ＭＮ43，ＭＮ44，ＭＮ45 Ｍ
ＯＳトランジスタ ＳＡ1，……，ＳＡn センスアンプ ＩＰ Ｉ／Ｏ線プリチャージ回路 ＳＰＤ センスアンププリチャージ回路 ＳＷ1，……，ＳＷn，ＳＷＢ1，……，ＳＷＢn プリチ
ャージ回路
ランジスタ ＮＭ3，ＮＭ4，ＮＭ5，ＭＮ20，ＭＮ21，ＭＮ50 ＭＯ
Ｓトランジスタ ＭＮ30，ＭＮ31，ＭＮ32，ＭＮ33 ＭＯＳトランジスタ ＭＮ40，ＭＮ41，ＭＮ42，ＭＮ43，ＭＮ44，ＭＮ45 Ｍ
ＯＳトランジスタ ＳＡ1，……，ＳＡn センスアンプ ＩＰ Ｉ／Ｏ線プリチャージ回路 ＳＰＤ センスアンププリチャージ回路 ＳＷ1，……，ＳＷn，ＳＷＢ1，……，ＳＷＢn プリチ
ャージ回路
Claims (16)
- 【請求項１】 複数のメモリセルから構成されるメモリ
セル領域と、 前記メモリセルを選択する複数のワード線と、 外部から入力されるアドレス信号に基づき、このアドレ
スが指定するメモリセルが接続された前記ワード線を活
性化させるワード線駆動回路と、 活性化されたワード線により選択された前記メモリセル
に記憶されている情報が電圧変化として読み出される、
このメモリセルに接続されたビット線と、 隣接する前記ビット線が２本組み合わせて形成されたビ
ット線対の電位差を増幅して、増幅結果として各々のビ
ット線に対応する一のデータ電圧及び他のデータ電圧を
出力するセンスアンプと、 このセンスアンプが増幅を開始する前に、前記センスア
ンプに電圧を供給する電源線と接地線との電位を、所定
の電圧にチャージするセンスアンププリチャージ回路
と、 このセンスアンププリチャージ回路内の、前記電源線に
プリチャージ電源からプリチャージ電流を供給するｎチ
ャネル型の第１のＭＯＳトランジスタのゲート、及び前
記接地線に前記プリチャージ電源からプリチャージ電流
を供給するｎチャネル型の第２のＭＯＳトランジスタの
ゲートへ、ｎチャネル型の第３のＭＯＳトランジスタか
ら所定の「Ｈ」レベルの電圧の制御信号を供給するドラ
イブ回路とを具備することを特徴とする半導体記憶装
置。 - 【請求項２】 前記第３のＭＯＳトランジスタをオン状
態とする、この第３のＭＯＳトランジスタのゲートに入
力されるオン信号の電圧が、前記制御信号の電圧とこの
第３のＭＯＳトランジスタのしきい値電圧とを加えた電
圧値以上であることを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項３】 前記電源線と前記プリチャージ電源との
間に前記第１のトランジスタと直列に設けられたｎチャ
ネル型の第４のＭＯＳトランジスタ、及び前記接地線と
前記プリチャージ電源との間に前記第２のトランジスタ
と直列に設けられたｎチャネル型の第５のＭＯＳトラン
ジスタとを具備し、前記第１のトランジスタ，第４のＭ
ＯＳトランジスタ，第２のＭＯＳトランジスタ及び第５
のＭＯＳトランジスタの全てがオン状態の場合に、前記
電源線と前記接地線とに対するプリチャージ動作が行わ
れることを特徴とする請求項１または請求項２に記載の
半導体記憶装置。 - 【請求項４】 前記電源線と前記接地線との間に直列に
設けられた、この電源線とこの接地線との電圧を等しく
するイコライズ用のｎ型チャネルの第６のＭＯＳトラン
ジスタ及びｎチャネル型の第７のＭＯＳトランジスタが
設けられていることを特徴とする請求項１ないし請求項
３にいずれかに記載の半導体記憶装置。 - 【請求項５】 複数のメモリセルから構成されるメモリ
セル領域と、 前記メモリセルを選択する複数のワード線と、 外部から入力されるアドレス信号に基づき、このアドレ
スが指定するメモリセルが接続された前記ワード線を活
性化させるワード線駆動回路と、 活性化されたワード線により選択された前記メモリセル
に記憶されている記憶データが電圧変化として読み出さ
れる、このメモリセルに接続されたビット線と、 隣接する前記ビット線が２本組み合わせて形成されたビ
ット線対の電位差を増幅して、増幅結果として各々のビ
ット線に対応する一のデータ電圧及び他のデータ電圧を
出力するセンスアンプと、 このセンスアンプから前記一のデータ電圧が出力される
第１のＩ／Ｏ線と、 前記センスアンプから前記他のデータ電圧が出力される
第２のＩ／Ｏ線と、 前記第１のＩ／Ｏ線及び前記第２のＩ／Ｏ線にそれぞれ
前記センスアンプから前記一のデータ電圧及び前記他の
データ電圧が出力される前に、前記第１のＩ／Ｏ線及び
前記第２のＩ／Ｏ線の電位を所定の電圧にチャージする
Ｉ／Ｏ線プリチャージ回路と、 このＩ／Ｏ線プリチャージ回路内の、前記第１のＩ／Ｏ
線にプリチャージ電源からプリチャージ電流を供給する
ｎチャネル型の第１のＭＯＳトランジスタのゲート，及
び前記第２のＩ／Ｏ線に前記プリチャージ電源からプリ
チャージ電流を供給するｎチャネル型の第２のＭＯＳト
ランジスタのゲートに、ｎチャネル型の第３のＭＯＳト
ランジスタから所定の「Ｈ」レベルの電圧の制御信号を
供給するドライブ回路とを具備することを特徴とする半
導体記憶装置。 - 【請求項６】 前記第３のＭＯＳトランジスタをオン状
態とする、この第３のＭＯＳトランジスタのゲートに入
力されるオン信号の電圧が、前記制御信号の電圧とこの
第３のＭＯＳトランジスタのしきい値電圧とを加えた電
圧値以上であることを特徴とする請求項５記載の半導体
記憶装置。 - 【請求項７】 前記第１のＩ／Ｏ線と前記プリチャージ
電源との間に前記第１のトランジスタと直列に設けられ
たｎチャネル型の第４のＭＯＳトランジスタ、及び前記
第２のＩ／Ｏ線と前記プリチャージ電源との間に前記第
２のトランジスタと直列に設けられたｎチャネル型の第
５のＭＯＳトランジスタとを具備し、前記第１のトラン
ジスタ，第４のＭＯＳトランジスタ，第２のＭＯＳトラ
ンジスタ及び第５のＭＯＳトランジスタの全てがオン状
態の場合に、前記第１のＩ／Ｏ線と前記第２のＩ／Ｏ線
とに対するプリチャージ動作が行われることを特徴とす
る請求項５または請求項６に記載の半導体記憶装置。 - 【請求項８】 前記第１のＩ／Ｏ線と前記第２のＩ／Ｏ
線との間に直列に設けられた、この第１のＩ／Ｏ線とこ
の第２のＩ／Ｏ線との電圧を等しくするイコライズ用の
ｎ型チャネルの第６のＭＯＳトランジスタ及びｎチャネ
ル型の第７のＭＯＳトランジスタが設けられていること
を特徴とする請求項４または請求項５に記載の半導体記
憶装置。 - 【請求項９】 内部論理回路から入力される前記第３の
ＭＯＳトランジスタをオンするチャージ信号の「Ｈ」レ
ベルの電圧を、前記制御信号の電圧とこの第３のＭＯＳ
トランジスタのしきい値電圧とを加えた電圧値以上の電
圧の前記オン信号として出力する電圧変換回路を具備す
ることを特徴とする請求項１ないし請求項８のいずれか
に記載の半導体記憶装置。 - 【請求項１０】 前記センスアンプと前記ワード線駆動
回路とが交差する部分に、前記センスアンプ，前記ワー
ド線駆動回路及びメモリセルが形成されないクロス領域
が存在し、前記第１のＭＯＳトランジスタ，前記第２の
ＭＯＳトランジスタ，前記第３のＭＯＳトランジスタ，
前記第４のＭＯＳトランジスタ，前記第５のＭＯＳトラ
ンジスタ，前記第６のＭＯＳトランジスタ，及び前記第
７のＭＯＳトランジスタがこのクロス領域に形成される
ことを特徴とする請求項１ないし請求項９のいずれかに
記載の半導体記憶装置。 - 【請求項１１】 複数のメモリセルから構成されるメモ
リセル領域と、 前記メモリセルを選択する複数のワード線と、 外部から入力されるアドレス信号に基づき、このアドレ
スが指定するメモリセルが接続された前記ワード線を活
性化させるワード線駆動回路と、 活性化されたワード線により選択された前記メモリセル
に記憶されている情報が電圧変化として読み出される、
このメモリセルに接続されたビット線と、 隣接する前記ビット線が２本組み合わせて形成されたビ
ット線対の電位差を増幅して、増幅結果として各々のビ
ット線に対応する一のデータ電圧及び他のデータ電圧を
出力するセンスアンプと、 前記センスアンプから前記一のデータ電圧が出力される
第１のＩ／Ｏ線と、 前記センスアンプから前記他のデータ電圧が出力される
第２のＩ／Ｏ線と、 前記センスアンプが増幅を開始する前に、前記センスア
ンプに電圧を供給する電源線及び接地線の電位を、所定
の電圧にチャージするセンスアンププリチャージ回路
と、 前記第１のＩ／Ｏ線と前記第２のＩ／Ｏ線とに、前記セ
ンスアンプからそれぞれ前記一のデータ電圧及び前記他
の記憶データが出力される前に、前記第１のＩ／Ｏ線及
び前記第２のＩ／Ｏ線の電位を所定の電圧にチャージす
るＩ／Ｏ線プリチャージ回路と、 前記センスアンププリチャージ回路内の、前記電源線に
プリチャージ電源からプリチャージ電流を供給するｎチ
ャネル型の第１のＭＯＳトランジスタのゲート，及び前
記接地線にプリチャージ電源からプリチャージ電流を供
給するｎチャネル型の第２のＭＯＳトランジスタのゲー
ト，また前記Ｉ／Ｏ線プリチャージ回路内の、前記第１
のＩ／Ｏ線にプリチャージ電源からプリチャージ電流を
供給するｎチャネル型の第３のＭＯＳトランジスタのゲ
ート，及び前記第２のＩ／Ｏ線にプリチャージ電源から
プリチャージ電流を供給するｎチャネル型の第４のＭＯ
Ｓトランジスタのゲートに、ｎチャネル型の第５のＭＯ
Ｓトランジスタから所定の「Ｈ」レベルの電圧の制御信
号を供給するドライブ回路とを具備することを特徴とす
る半導体記憶装置。 - 【請求項１２】 前記第１のＭＯＳトランジスタ，前記
第２のＭＯＳトランジスタ，前記第３のＭＯＳトランジ
スタ，及び前記第４のＭＯＳトランジスタをオン状態と
する、この第５のＭＯＳトランジスタのゲートに入力さ
れるオン信号の電圧が、前記制御信号の電圧とこの第５
のＭＯＳトランジスタのしきい値電圧とを加えた電圧値
以上であることを特徴とする請求項１１記載の半導体記
憶装置。 - 【請求項１３】 前記電源線と前記プリチャージ電源と
の間に前記第１のトランジスタと直列に設けられたｎチ
ャネル型の第６のＭＯＳトランジスタ，前記接地線と前
記プリチャージ電源との間に前記第２のトランジスタと
直列に設けられたｎチャネル型の第７のＭＯＳトランジ
スタ，前記第１のＩ／Ｏ線と前記プリチャージ電源との
間に前記第３のトランジスタと直列に設けられたｎチャ
ネル型の第８のＭＯＳトランジスタ，前記第２のＩ／Ｏ
線と前記プリチャージ電源との間に前記第４のトランジ
スタと直列に設けられたｎチャネル型の第９のＭＯＳト
ランジスタとを具備し、前記第１のトランジスタ，第６
のＭＯＳトランジスタ，第２のＭＯＳトランジスタ及び
第７のＭＯＳトランジスタの全てがオン状態の場合に、
前記電源線と前記接地線とに対するプリチャージ動作が
行われ、前記第３のトランジスタ，第８のＭＯＳトラン
ジスタ，第４のＭＯＳトランジスタ及び第９のＭＯＳト
ランジスタの全てがオン状態の場合に、前記第１のＩ／
Ｏ線と前記第２のＩ／Ｏ線とに対するプリチャージ動作
が行われることを特徴とする請求項１１または請求項１
２に記載の半導体記憶装置。 - 【請求項１４】 前記電源線と前記接地線との間に直列
に設けられた、この電源線とこの接地線との電圧を等し
くするイコライズ用のｎ型チャネルの第１０のＭＯＳト
ランジスタ及びｎチャネル型の第１１のＭＯＳトランジ
スタ、かつ前記第１のＩ／Ｏ線と前記第２のＩ／Ｏ線と
の間に直列に設けられた、この第１のＩ／Ｏ線とこの第
２のＩ／Ｏ線との電圧を等しくするイコライズ用のｎチ
ャネル型の第１２のＭＯＳトランジスタ及びｎチャネル
型の第１３のＭＯＳトランジスタが設けられていること
を特徴とする請求項１１ないし請求項１３に記載の半導
体記憶装置。 - 【請求項１５】 内部論理回路から入力される前記第５
のＭＯＳトランジスタをオンするチャージ信号の「Ｈ」
レベルの電圧を、前記制御信号の電圧とこの第５のＭＯ
Ｓトランジスタのしきい値電圧とを加えた電圧値以上の
電圧の前記オン信号として出力する電圧変換回路を具備
することを特徴とする請求項１１ないし請求項１４のい
ずれかに記載の半導体記憶装置。 - 【請求項１６】 前記センスアンプと前記ワード線駆動
回路とが交差する部分に、前記センスアンプ，前記ワー
ド線駆動回路及びメモリセルが形成されないクロス領域
が存在し、前記第１のＭＯＳトランジスタ，前記第２の
ＭＯＳトランジスタ，前記第３のＭＯＳトランジスタ，
前記第４のＭＯＳトランジスタ，前記第５のＭＯＳトラ
ンジスタ，前記第６のＭＯＳトランジスタ，前記第７の
ＭＯＳトランジスタ，前記第８のＭＯＳトランジスタ，
前記第９のＭＯＳトランジスタ，前記第１０，前記第１
１のＭＯＳトランジスタのＭＯＳトランジスタ，前記第
１２のＭＯＳトランジスタ及び前記第１３のＭＯＳトラ
ンジスタがこのクロス領域に形成されることを特徴とす
る請求項１１ないし請求項１５のいずれかに記載の半導
体記憶装置。
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