JP2003196982A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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-
- G—PHYSICS
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 メモリセルの電荷保持能力の低下を抑制する
ことができ、誤動作を防止できるセンスアンプを備えた
半導体記憶装置を提供する。 【解決手段】 センスアンプ１００は選択ゲートＳＧ１
０およびＳＧ２０を介して折返しビット線対ＢＬＬおよ
び／ＢＬＬと接続される。ビット線／ＢＬＬに接続され
たメモリセルＭＣ１のデータを読出するとき、折返しビ
ット線対ＢＬＬおよび／ＢＬＬはフローティング状態と
なる。このとき、選択ゲートＳＧ２０をオフとしてビッ
ト線ＢＬＬをセンスノードＳＮ２から切り離す。その
後、ビット線ＢＬＬにイコライザ１５１から電位を供給
する。
ことができ、誤動作を防止できるセンスアンプを備えた
半導体記憶装置を提供する。 【解決手段】 センスアンプ１００は選択ゲートＳＧ１
０およびＳＧ２０を介して折返しビット線対ＢＬＬおよ
び／ＢＬＬと接続される。ビット線／ＢＬＬに接続され
たメモリセルＭＣ１のデータを読出するとき、折返しビ
ット線対ＢＬＬおよび／ＢＬＬはフローティング状態と
なる。このとき、選択ゲートＳＧ２０をオフとしてビッ
ト線ＢＬＬをセンスノードＳＮ２から切り離す。その
後、ビット線ＢＬＬにイコライザ１５１から電位を供給
する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、さらに詳しくは、折返しビット線配置方式の半導
体記憶装置に関する。
関し、さらに詳しくは、折返しビット線配置方式の半導
体記憶装置に関する。
【０００２】
【従来の技術】図１５は従来の折返しビット線方式の半
導体記憶装置のメモリセルアレイおよびその周辺回路の
構成を示す概略ブロック図である。
導体記憶装置のメモリセルアレイおよびその周辺回路の
構成を示す概略ブロック図である。
【０００３】メモリセルアレイ３０は複数のブロックＢ
Ｋ０〜ＢＫｎを含む。各ブロックはそれぞれ複数の折返
しビット線対ＢＬおよび／ＢＬと複数のワード線ＷＬと
複数のメモリセルＭＣとを含む。複数のセンスアンプ１
００の各々は２つのビット線対ＢＬおよび／ＢＬに接続
される。
Ｋ０〜ＢＫｎを含む。各ブロックはそれぞれ複数の折返
しビット線対ＢＬおよび／ＢＬと複数のワード線ＷＬと
複数のメモリセルＭＣとを含む。複数のセンスアンプ１
００の各々は２つのビット線対ＢＬおよび／ＢＬに接続
される。
【０００４】図１５を参照して、折返しビット線方式の
半導体記憶装置では、各センスアンプ１００は２つのビ
ット線対ＢＬおよび／ＢＬと接続される。そのため、半
導体記憶装置内部でのセンスアンプ数を従来と比較して
約半分に削減することができる。
半導体記憶装置では、各センスアンプ１００は２つのビ
ット線対ＢＬおよび／ＢＬと接続される。そのため、半
導体記憶装置内部でのセンスアンプ数を従来と比較して
約半分に削減することができる。
【０００５】図１５の半導体記憶装置の読出動作につい
て説明する。図１５において、ブロックＢＫ１を選択し
た場合、選択されたブロックＢＫ１領域内の複数のビッ
ト線対ＢＬおよび／ＢＬが選択される。ここで、図１５
内の領域３０１に注目すると、領域３０１内のセンスア
ンプ１００はブロックＢＫ１側のビット線対ＢＬＬおよ
び／ＢＬＬを選択し、ブロックＢＫ２側のビット線対Ｂ
ＬＲおよび／ＢＬＲを切り離す。他のセンスアンプ１０
０もブロックＢＫ１側のビット線対ＢＬおよび／ＢＬを
選択し、ブロックＢＫ２側およびブロックＢＫ０側のビ
ット線対ＢＬおよび／ＢＬを切り離す。
て説明する。図１５において、ブロックＢＫ１を選択し
た場合、選択されたブロックＢＫ１領域内の複数のビッ
ト線対ＢＬおよび／ＢＬが選択される。ここで、図１５
内の領域３０１に注目すると、領域３０１内のセンスア
ンプ１００はブロックＢＫ１側のビット線対ＢＬＬおよ
び／ＢＬＬを選択し、ブロックＢＫ２側のビット線対Ｂ
ＬＲおよび／ＢＬＲを切り離す。他のセンスアンプ１０
０もブロックＢＫ１側のビット線対ＢＬおよび／ＢＬを
選択し、ブロックＢＫ２側およびブロックＢＫ０側のビ
ット線対ＢＬおよび／ＢＬを切り離す。
【０００６】以上の動作によりブロックＢＫ１内の複数
のビット線対ＢＬおよび／ＢＬが選択された後、ロウデ
コーダ４０によりブロックＢＫ１内の図示しない任意の
ワード線ＷＬが選択され、その結果読出動作の対象とな
る図示しない複数のメモリセルＭＣが選択される。選択
された複数のメモリセルＭＣのデータは対応するビット
線ＢＬまたは／ＢＬに読み出され、ビット線対ＢＬおよ
び／ＢＬに対応するセンスアンプ１００により保持され
る。
のビット線対ＢＬおよび／ＢＬが選択された後、ロウデ
コーダ４０によりブロックＢＫ１内の図示しない任意の
ワード線ＷＬが選択され、その結果読出動作の対象とな
る図示しない複数のメモリセルＭＣが選択される。選択
された複数のメモリセルＭＣのデータは対応するビット
線ＢＬまたは／ＢＬに読み出され、ビット線対ＢＬおよ
び／ＢＬに対応するセンスアンプ１００により保持され
る。
【０００７】センスアンプ１００により保持されたデー
タはコラムアドレスを順次変更することで図示しないデ
ータ入出力線ＩＯおよび／ＩＯに連続出力される。この
ように選択したワード線に対応した複数のメモリセルの
データを連続的に出力する方法はページモードアクセス
と称される。
タはコラムアドレスを順次変更することで図示しないデ
ータ入出力線ＩＯおよび／ＩＯに連続出力される。この
ように選択したワード線に対応した複数のメモリセルの
データを連続的に出力する方法はページモードアクセス
と称される。
【０００８】図１６は図１５中の領域３０１内の構成を
示す回路図である。図１６を参照して、センスアンプ１
００は増幅した電位をそのまま再書込みに利用できるフ
リップフロップ型である。センスアンプ１００はＰチャ
ネルＭＯＳトランジスタＱＰ１〜ＱＰ３とＮチャネルＭ
ＯＳトランジスタＱＮ１〜ＱＮ３とを含む。
示す回路図である。図１６を参照して、センスアンプ１
００は増幅した電位をそのまま再書込みに利用できるフ
リップフロップ型である。センスアンプ１００はＰチャ
ネルＭＯＳトランジスタＱＰ１〜ＱＰ３とＮチャネルＭ
ＯＳトランジスタＱＮ１〜ＱＮ３とを含む。
【０００９】ビット線対ＢＬＬおよび／ＢＬＬはそれぞ
れ複数のメモリセルＭＣを接続する。また、ビット線Ｂ
ＬＬとビット線／ＢＬＬとの間には、イコライザ１５が
接続される。イコライザ１５はＮチャネルＭＯＳトラン
ジスタＱＮ４〜ＱＮ６を含む。イコライザ１５はトラン
ジスタＱＮ４〜ＱＮ６のゲートに活性化したイコライズ
信号ＢＬＥＱＬを受けたとき動作し、ビット線対ＢＬＬ
および／ＢＬＬの電位をＶＣＣ／２にプリチャージす
る。
れ複数のメモリセルＭＣを接続する。また、ビット線Ｂ
ＬＬとビット線／ＢＬＬとの間には、イコライザ１５が
接続される。イコライザ１５はＮチャネルＭＯＳトラン
ジスタＱＮ４〜ＱＮ６を含む。イコライザ１５はトラン
ジスタＱＮ４〜ＱＮ６のゲートに活性化したイコライズ
信号ＢＬＥＱＬを受けたとき動作し、ビット線対ＢＬＬ
および／ＢＬＬの電位をＶＣＣ／２にプリチャージす
る。
【００１０】センスアンプ１００とビット線対ＢＬＬお
よび／ＢＬＬとは、選択ゲートＳＧ１を介して接続され
る。選択ゲートＳＧ１はＮチャネルＭＯＳトランジスタ
ＱＮ７およびＱＮ８を含む。トランジスタＱＮ７はビッ
ト線／ＢＬＬとセンスアンプＳＡ内のセンスノードＳＮ
１との間に接続される。トランジスタＱＮ８はビット線
ＢＬＬとセンスアンプＳＡ内のセンスノードＳＮ２との
間に接続される。トランジスタＱＮ７およびＱＮ８はそ
のゲートに選択信号ＳＥＬを受ける。
よび／ＢＬＬとは、選択ゲートＳＧ１を介して接続され
る。選択ゲートＳＧ１はＮチャネルＭＯＳトランジスタ
ＱＮ７およびＱＮ８を含む。トランジスタＱＮ７はビッ
ト線／ＢＬＬとセンスアンプＳＡ内のセンスノードＳＮ
１との間に接続される。トランジスタＱＮ８はビット線
ＢＬＬとセンスアンプＳＡ内のセンスノードＳＮ２との
間に接続される。トランジスタＱＮ７およびＱＮ８はそ
のゲートに選択信号ＳＥＬを受ける。
【００１１】ビット線対ＢＬＲおよび／ＢＬＲはそれぞ
れ複数のメモリセルＭＣを接続する。また、ビット線Ｂ
ＬＲとビット線／ＢＬＲとの間には、イコライザ１６が
接続される。イコライザ１６の回路構成はイコライザ１
５と同じである。ただし、イコライザ１６内の各トラン
ジスタのゲートにはイコライズ信号ＢＬＥＱＲが入力さ
れる。
れ複数のメモリセルＭＣを接続する。また、ビット線Ｂ
ＬＲとビット線／ＢＬＲとの間には、イコライザ１６が
接続される。イコライザ１６の回路構成はイコライザ１
５と同じである。ただし、イコライザ１６内の各トラン
ジスタのゲートにはイコライズ信号ＢＬＥＱＲが入力さ
れる。
【００１２】センスアンプ１００とビット線対ＢＬＲお
よび／ＢＬＲとは、選択ゲートＳＧ２を介して接続され
る。選択ゲートＳＧ２はＮチャネルＭＯＳトランジスタ
ＱＮ９およびＱＮ１０を含む。トランジスタＱＮ９はビ
ット線／ＢＬＲとセンスアンプＳＡ内のセンスノードＳ
Ｎ１との間に接続される。トランジスタＱＮ１０はビッ
ト線ＢＬＲとセンスアンプＳＡ内のセンスノードＳＮ２
との間に接続される。トランジスタＱＮ９およびＱＮ１
０はそのゲートに選択信号ＳＥＲを受ける。
よび／ＢＬＲとは、選択ゲートＳＧ２を介して接続され
る。選択ゲートＳＧ２はＮチャネルＭＯＳトランジスタ
ＱＮ９およびＱＮ１０を含む。トランジスタＱＮ９はビ
ット線／ＢＬＲとセンスアンプＳＡ内のセンスノードＳ
Ｎ１との間に接続される。トランジスタＱＮ１０はビッ
ト線ＢＬＲとセンスアンプＳＡ内のセンスノードＳＮ２
との間に接続される。トランジスタＱＮ９およびＱＮ１
０はそのゲートに選択信号ＳＥＲを受ける。
【００１３】以上の回路構成を有する半導体記憶装置の
読出動作について説明する。図１７は従来の半導体記憶
装置のページモードアクセスでの読出動作について示し
たタイミングチャートである。
読出動作について説明する。図１７は従来の半導体記憶
装置のページモードアクセスでの読出動作について示し
たタイミングチャートである。
【００１４】図１７では図１６におけるビット線対ＢＬ
Ｌおよび／ＢＬＬが選択される場合の動作について説明
する。図１７を参照して、時刻ｔ０以前においては、イ
コライザ活性化信号ＢＬＥＱＬ、ＢＬＥＱＲともにＨレ
ベルであるため、ビット線対ＢＬＬおよび／ＢＬＬとＢ
ＬＲおよび／ＢＬＲとはともにＶＣＣ／２にプリチャー
ジされている。
Ｌおよび／ＢＬＬが選択される場合の動作について説明
する。図１７を参照して、時刻ｔ０以前においては、イ
コライザ活性化信号ＢＬＥＱＬ、ＢＬＥＱＲともにＨレ
ベルであるため、ビット線対ＢＬＬおよび／ＢＬＬとＢ
ＬＲおよび／ＢＬＲとはともにＶＣＣ／２にプリチャー
ジされている。
【００１５】時刻ｔ０で図１５のブロックＢＫ１が選択
されると、領域３０１のセンスアンプ１００に接続され
た２つのビット線対のうち、ビット線対ＢＬＬおよび／
ＢＬＬが選択される。よって、選択信号ＳＥＬがＨレベ
ルを維持し、選択信号ＳＥＲはＬレベルとなる。よっ
て、選択ゲートＳＧ２内のトランジスタＱＮ９およびＱ
Ｎ１０はオフとなる。その結果、ビット線対ＢＬＲおよ
び／ＢＬＲは非選択となる。
されると、領域３０１のセンスアンプ１００に接続され
た２つのビット線対のうち、ビット線対ＢＬＬおよび／
ＢＬＬが選択される。よって、選択信号ＳＥＬがＨレベ
ルを維持し、選択信号ＳＥＲはＬレベルとなる。よっ
て、選択ゲートＳＧ２内のトランジスタＱＮ９およびＱ
Ｎ１０はオフとなる。その結果、ビット線対ＢＬＲおよ
び／ＢＬＲは非選択となる。
【００１６】続いて、時刻ｔ１でイコライザ１５に入力
されるイコライザ活性化信号ＢＬＥＱＬがＬレベルとな
る。よってビット線／ＢＬＬおよびビット線ＢＬＬはと
もにフローティング状態となる。
されるイコライザ活性化信号ＢＬＥＱＬがＬレベルとな
る。よってビット線／ＢＬＬおよびビット線ＢＬＬはと
もにフローティング状態となる。
【００１７】続いて時刻ｔ２で図１６中のワード線ＷＬ
ｎが選択される。今、図１６において、ワード線ＷＬｎ
とビット線／ＢＬＬとに接続されたメモリセルＭＣ１が
Ｌレベルのデータを記憶しているとする。このとき、時
刻ｔ２でビット線／ＢＬＬの電位がＶＣＣ／２から若干
低下する。
ｎが選択される。今、図１６において、ワード線ＷＬｎ
とビット線／ＢＬＬとに接続されたメモリセルＭＣ１が
Ｌレベルのデータを記憶しているとする。このとき、時
刻ｔ２でビット線／ＢＬＬの電位がＶＣＣ／２から若干
低下する。
【００１８】続いて時刻ｔ３でセンスアンプ活性化信号
ＳＥＮがＨレベルとなり、センスアンプ活性化信号／Ｓ
ＥＮがＬレベルとなると、センスアンプ１００は動作を
開始する。すなわち、ビット線／ＢＬＬの電位を接地電
位ＧＮＤに、ビット線ＢＬＬの電位を内部電源電位ＶＣ
Ｃにそれぞれ増幅する。
ＳＥＮがＨレベルとなり、センスアンプ活性化信号／Ｓ
ＥＮがＬレベルとなると、センスアンプ１００は動作を
開始する。すなわち、ビット線／ＢＬＬの電位を接地電
位ＧＮＤに、ビット線ＢＬＬの電位を内部電源電位ＶＣ
Ｃにそれぞれ増幅する。
【００１９】センスアンプ１００はビット線／ＢＬＬと
ＢＬＬとの電位差を増幅させた後、センスアンプ１００
はビット線／ＢＬＬおよびＢＬＬの電位を維持する。
ＢＬＬとの電位差を増幅させた後、センスアンプ１００
はビット線／ＢＬＬおよびＢＬＬの電位を維持する。
【００２０】ブロックＢＫ１で複数のセンスアンプ１０
０が対応するビット線対ＢＬＬおよび／ＢＬＬの電位差
を増幅したのち、コラムデコーダ４５から出力されるコ
ラムアドレス信号が順次変更される。このとき、変更さ
れたコラムアドレスに対応するメモリセルＭＣのデータ
信号ＤＱｉが連続的に出力される。
０が対応するビット線対ＢＬＬおよび／ＢＬＬの電位差
を増幅したのち、コラムデコーダ４５から出力されるコ
ラムアドレス信号が順次変更される。このとき、変更さ
れたコラムアドレスに対応するメモリセルＭＣのデータ
信号ＤＱｉが連続的に出力される。
【００２１】以上のように、ページモードアクセスでは
センスアンプが対応するビット線対の電位差を増幅した
後、増幅した電位差をデータ信号ＤＱｉとして出力する
までの間、ビット線対の一方のビット線は内部電源電位
ＶＣＣに保持され、他方のビット線は接地電位ＧＮＤに
保持される。
センスアンプが対応するビット線対の電位差を増幅した
後、増幅した電位差をデータ信号ＤＱｉとして出力する
までの間、ビット線対の一方のビット線は内部電源電位
ＶＣＣに保持され、他方のビット線は接地電位ＧＮＤに
保持される。
【００２２】
【発明が解決しようとする課題】現在、半導体記憶装置
はさらなる微細化を要求されている。この微細化によ
り、半導体記憶装置のメモリセルアレイ内の配線とメモ
リセルとの干渉が起こり、メモリセルの電荷保持機能の
低下する問題が発生している。特に、ページモードアク
セスの一種であるバースト出力を特徴としたＳＤＲＡＭ
では、読出動作のときにビット線対の電位差を内部電源
電位ＶＣＣと接地電位ＧＮＤの差に保持する期間が長く
なる。よって、加工微細化によりビット線とメモリセル
との間にリークパスを内包すると、メモリセルの電荷保
持能力の低下が顕著となる。
はさらなる微細化を要求されている。この微細化によ
り、半導体記憶装置のメモリセルアレイ内の配線とメモ
リセルとの干渉が起こり、メモリセルの電荷保持機能の
低下する問題が発生している。特に、ページモードアク
セスの一種であるバースト出力を特徴としたＳＤＲＡＭ
では、読出動作のときにビット線対の電位差を内部電源
電位ＶＣＣと接地電位ＧＮＤの差に保持する期間が長く
なる。よって、加工微細化によりビット線とメモリセル
との間にリークパスを内包すると、メモリセルの電荷保
持能力の低下が顕著となる。
【００２３】図１８は従来の半導体記憶装置内のメモリ
セルの電荷蓄積能力の低下を説明するための模式図であ
る。
セルの電荷蓄積能力の低下を説明するための模式図であ
る。
【００２４】図１８を参照して、メモリセルアレイ３０
内で読出動作の対象となるメモリセルＭＣ１０およびＭ
Ｃ２０の蓄積ノードの電荷がともにＬレベルとする。ま
た、メモリセルＭＣ１およびＭＣ２はともにＨレベルの
データを保持し、メモリセルＭＣ３およびＭＥ４はとも
にＬレベルのデータを保持しているとする。
内で読出動作の対象となるメモリセルＭＣ１０およびＭ
Ｃ２０の蓄積ノードの電荷がともにＬレベルとする。ま
た、メモリセルＭＣ１およびＭＣ２はともにＨレベルの
データを保持し、メモリセルＭＣ３およびＭＥ４はとも
にＬレベルのデータを保持しているとする。
【００２５】このとき、ワード線ＷＬｎが選択される
と、ビット線／ＢＬｎ＋１の電位はＬレベルを維持し、
ビット線ＢＬｎ＋１の電位はＨレベルを維持する。一
方、ビット線／ＢＬｎはＬレベルを維持し、ビット線Ｂ
ＬｎはＨレベルを維持する。
と、ビット線／ＢＬｎ＋１の電位はＬレベルを維持し、
ビット線ＢＬｎ＋１の電位はＨレベルを維持する。一
方、ビット線／ＢＬｎはＬレベルを維持し、ビット線Ｂ
ＬｎはＨレベルを維持する。
【００２６】この結果、Ｈレベルのデータを保持するメ
モリセルＭＣ１とＬレベルに維持されたビット線／ＢＬ
ｎとの間に所定期間中高い電圧ストレスが生じる。よっ
て、メモリセルＭＣ１にリークパスＲ１が存在すると、
メモリセルアレイＭＣ１で電荷が消失する。メモリセル
ＭＣ２もメモリセルＭＣ１の場合と同様に、メモリセル
ＭＣ２とビット線／ＢＬｎとの間に所定期間中高い電圧
ストレスが生じる。よって、メモリセルＭＣ２にリーク
パスＲ２が存在すると、メモリセルアレイＭＣ１で電荷
が消失する。
モリセルＭＣ１とＬレベルに維持されたビット線／ＢＬ
ｎとの間に所定期間中高い電圧ストレスが生じる。よっ
て、メモリセルＭＣ１にリークパスＲ１が存在すると、
メモリセルアレイＭＣ１で電荷が消失する。メモリセル
ＭＣ２もメモリセルＭＣ１の場合と同様に、メモリセル
ＭＣ２とビット線／ＢＬｎとの間に所定期間中高い電圧
ストレスが生じる。よって、メモリセルＭＣ２にリーク
パスＲ２が存在すると、メモリセルアレイＭＣ１で電荷
が消失する。
【００２７】メモリセルＭＣ４も同様で、メモリセルＭ
Ｃ４とビット線ＢＬｎとの間に高い電圧ストレスがかか
るため、リークパスＲ４があると、メモリセルＭＣ４の
電荷が消失する。
Ｃ４とビット線ＢＬｎとの間に高い電圧ストレスがかか
るため、リークパスＲ４があると、メモリセルＭＣ４の
電荷が消失する。
【００２８】以上の結果、ページモードアクセスによる
読出動作では、ビット線対で長時間高い電圧ストレスを
掛けることが原因となり、メモリセルの蓄積電荷の消失
が起こる。
読出動作では、ビット線対で長時間高い電圧ストレスを
掛けることが原因となり、メモリセルの蓄積電荷の消失
が起こる。
【００２９】また、近年の半導体記憶装置の低電圧化に
より、読出マージンが低下する傾向にある。
より、読出マージンが低下する傾向にある。
【００３０】図１９（Ａ）はメモリセルＭＣにＬレベル
のデータが保持されている場合のセンスアンプの動作を
説明するための模式図である。また図１９（Ｂ）はメモ
リセルＭＣにＨレベルのデータが保持されている場合の
センスアンプ１００の動作を説明するための模式図であ
る。
のデータが保持されている場合のセンスアンプの動作を
説明するための模式図である。また図１９（Ｂ）はメモ
リセルＭＣにＨレベルのデータが保持されている場合の
センスアンプ１００の動作を説明するための模式図であ
る。
【００３１】図１９（Ａ）に示すように、メモリセルＭ
Ｃ内のデータがＬレベルである場合において、メモリセ
ルＭＣが接続されている（以下、読出側と称する）ビッ
ト線をビット線／ＢＬａとする。また、メモリセルＭＣ
が接続されていない（以下、リファレンス側と称する）
ビット線をビット線ＢＬａとする。さらにセンスアンプ
ＳＡ内のトランジスタＱＮ１のゲートソース間電圧をＶ
ｇｓａとする。
Ｃ内のデータがＬレベルである場合において、メモリセ
ルＭＣが接続されている（以下、読出側と称する）ビッ
ト線をビット線／ＢＬａとする。また、メモリセルＭＣ
が接続されていない（以下、リファレンス側と称する）
ビット線をビット線ＢＬａとする。さらにセンスアンプ
ＳＡ内のトランジスタＱＮ１のゲートソース間電圧をＶ
ｇｓａとする。
【００３２】また、図１９（Ｂ）に示すように、メモリ
セルＭＣ内のデータがＨレベルである場合において、読
出側のビット線をビット線／ＢＬｂとし、リファレンス
側のビット線をビット線ＢＬｂとする。さらにセンスア
ンプ１００内のトランジスタＱＮ２のゲートソース間電
圧をＶｇｓｂとする。
セルＭＣ内のデータがＨレベルである場合において、読
出側のビット線をビット線／ＢＬｂとし、リファレンス
側のビット線をビット線ＢＬｂとする。さらにセンスア
ンプ１００内のトランジスタＱＮ２のゲートソース間電
圧をＶｇｓｂとする。
【００３３】図２０は図１９（Ａ）および図１９（Ｂ）
の場合におけるセンスアンプの動作について示したタイ
ミングチャートである。
の場合におけるセンスアンプの動作について示したタイ
ミングチャートである。
【００３４】図２０を参照して、図１９（Ａ）に示すよ
うにメモリセルＭＣに保存されたデータがＬレベルの場
合、読出側のビット線／ＢＬａの電位は接地電位ＧＮＤ
に増幅される。よって、センス動作前のトランジスタＱ
Ｎ１のゲートソース電位ＶｇｓａはＶＣＣ／２である。
よって、時刻ｔ１０にてセンスアンプＳＡが動作を開始
した場合、時刻ｔ１２でリファレンス側ビット線ＢＬａ
の電位は内部電源電位ＶＣＣへ、読出側ビット線／ＢＬ
ａの電位は接地電位ＧＮＤへ増幅される。一方、図１９
（Ｂ）に示すようにメモリセルＭＣに保存されたデータ
がＨレベルの場合、リファレンス側のビット線ＢＬｂの
電位が接地電位ＧＮＤへ増幅される。よって、センス動
作前のトランジスタＱＮ２のゲートソース電位は読出側
のビット線／ＢＬｂの電位であるＶＣＣ／２＋△Ｖとな
る。ここで△ＶはメモリセルＭＣのＨレベルのデータが
読出側のビット線／ＢＬｂに読み出されたときに上昇す
る電位である。よって、メモリセルＭＣに保存されたデ
ータがＨレベルの場合のトランジスタＱＮ２のゲートソ
ース電位ＶｇｓｂはメモリセルＭＣのデータがＬレベル
の場合のトランジスタＱＮ１のゲートソース電位Ｖｇｓ
ａよりも大きくなる。よって、メモリセルＭＣのデータ
がＨレベルの場合のセンスアンプ１００のセンス動作に
より流れる電流値の方が、メモリセルＭＣのデータがＬ
レベルの場合のセンスアンプ１００のセンス動作により
流れる電流値よりも高くなる。その結果、メモリセルＭ
ＣのデータがＨレベルの場合、時刻ｔ１０にてセンスア
ンプ１００が動作を開始すると、時刻ｔ１２よりも早い
時刻ｔ１１で読出側ビット線ＢＬｂは内部電源電位ＶＣ
Ｃへ、リファレンス側ビット線／ＢＬｂは接地電位ＧＮ
Ｄへ増幅する。
うにメモリセルＭＣに保存されたデータがＬレベルの場
合、読出側のビット線／ＢＬａの電位は接地電位ＧＮＤ
に増幅される。よって、センス動作前のトランジスタＱ
Ｎ１のゲートソース電位ＶｇｓａはＶＣＣ／２である。
よって、時刻ｔ１０にてセンスアンプＳＡが動作を開始
した場合、時刻ｔ１２でリファレンス側ビット線ＢＬａ
の電位は内部電源電位ＶＣＣへ、読出側ビット線／ＢＬ
ａの電位は接地電位ＧＮＤへ増幅される。一方、図１９
（Ｂ）に示すようにメモリセルＭＣに保存されたデータ
がＨレベルの場合、リファレンス側のビット線ＢＬｂの
電位が接地電位ＧＮＤへ増幅される。よって、センス動
作前のトランジスタＱＮ２のゲートソース電位は読出側
のビット線／ＢＬｂの電位であるＶＣＣ／２＋△Ｖとな
る。ここで△ＶはメモリセルＭＣのＨレベルのデータが
読出側のビット線／ＢＬｂに読み出されたときに上昇す
る電位である。よって、メモリセルＭＣに保存されたデ
ータがＨレベルの場合のトランジスタＱＮ２のゲートソ
ース電位ＶｇｓｂはメモリセルＭＣのデータがＬレベル
の場合のトランジスタＱＮ１のゲートソース電位Ｖｇｓ
ａよりも大きくなる。よって、メモリセルＭＣのデータ
がＨレベルの場合のセンスアンプ１００のセンス動作に
より流れる電流値の方が、メモリセルＭＣのデータがＬ
レベルの場合のセンスアンプ１００のセンス動作により
流れる電流値よりも高くなる。その結果、メモリセルＭ
ＣのデータがＨレベルの場合、時刻ｔ１０にてセンスア
ンプ１００が動作を開始すると、時刻ｔ１２よりも早い
時刻ｔ１１で読出側ビット線ＢＬｂは内部電源電位ＶＣ
Ｃへ、リファレンス側ビット線／ＢＬｂは接地電位ＧＮ
Ｄへ増幅する。
【００３５】以上の結果、低電圧化によりＬレベルのデ
ータの読出マージンはＨレベルのデータの読出マージン
より厳しくなる。さらにＬレベルのデータの読出動作は
グランドノイズの影響を受ける。
ータの読出マージンはＨレベルのデータの読出マージン
より厳しくなる。さらにＬレベルのデータの読出動作は
グランドノイズの影響を受ける。
【００３６】図２１はグランドノイズの読出動作による
影響を説明するための模式図である。
影響を説明するための模式図である。
【００３７】図２１を参照して、半導体記憶装置のメモ
リセルアレイ内のブロックＢＫ１が選択され、かつワー
ド線ＷＬｎが選択された場合、ワード線ＷＬｎに接続さ
れた複数のメモリセルＭＣ１〜ＭＣ８のうち、メモリセ
ルＭＣ６のみＬレベルのデータを保持しており、他のメ
モリセルＭＣはＨレベルのデータを保持しているとす
る。
リセルアレイ内のブロックＢＫ１が選択され、かつワー
ド線ＷＬｎが選択された場合、ワード線ＷＬｎに接続さ
れた複数のメモリセルＭＣ１〜ＭＣ８のうち、メモリセ
ルＭＣ６のみＬレベルのデータを保持しており、他のメ
モリセルＭＣはＨレベルのデータを保持しているとす
る。
【００３８】このとき、図２０に示したように、Ｈレベ
ルのデータを読み出す場合のセンスアンプ１００の動作
はＬレベルのデータを読み出す場合のセンスアンプ動作
よりも速い。その結果、図２１においては多数のセンス
アンプがＨレベルのデータを読出するため、大きな放電
電流が発生し、接地電位ＧＮＤを浮かせる。これがグラ
ンドノイズＧＮＤＮとなる。
ルのデータを読み出す場合のセンスアンプ１００の動作
はＬレベルのデータを読み出す場合のセンスアンプ動作
よりも速い。その結果、図２１においては多数のセンス
アンプがＨレベルのデータを読出するため、大きな放電
電流が発生し、接地電位ＧＮＤを浮かせる。これがグラ
ンドノイズＧＮＤＮとなる。
【００３９】その結果、メモリセルＭＣ７に保存された
データを読出するセンスアンプ１００がまだ動作を開始
していなければ、図１９（Ａ）に示したセンスアンプ１
００内のトランジスタＱＮ１のゲートソース電位Ｖｇｓ
ａはさらに小さくなる。さらにはＬレベルのデータがＨ
レベルのデータへと反転する場合が生じる。
データを読出するセンスアンプ１００がまだ動作を開始
していなければ、図１９（Ａ）に示したセンスアンプ１
００内のトランジスタＱＮ１のゲートソース電位Ｖｇｓ
ａはさらに小さくなる。さらにはＬレベルのデータがＨ
レベルのデータへと反転する場合が生じる。
【００４０】図２２は図２１に示したメモリセルＭＣ６
のデータの読出動作時にデータが反転する場合のタイミ
ングチャートである。
のデータの読出動作時にデータが反転する場合のタイミ
ングチャートである。
【００４１】図２２を参照して、ビット線対ＢＬａおよ
び／ＢＬａのタイミングチャートがメモリセルＭＣ６に
対するセンスアンプ１００の動作を示すものである。ま
た、ビット線対ＢＬｂおよび／ＢＬｂのタイミングチャ
ートがメモリセルＭＣ６以外の他のメモリセルＭＣに対
するセンスアンプ１００の動作を示すものである。メモ
リセルＭＣ６以外の他のメモリセルに対するセンスアン
プ１００の読出動作が時刻ｔ１５から開始した場合、大
きな充放電電流が発生する。その結果、グランドノイズ
ＧＮＤＮが発生する。グランドノイズＧＮＤＮが発生し
た後にメモリセルＭＣ６に対してセンスアンプ１００が
読出動作を開始する場合、グランドノイズＧＮＤＮがセ
ンスアンプ１００内のトランジスタＱＮ１およびＱＮ２
に等しく影響を及ぼすのであれば問題はない。しかしな
がら、センスアンプ１００の動作前では、読出側のビッ
ト線／ＢＬａがリファレンス側のビット線ＢＬａより
も、電位が低くなる。よって、トランジスタＱＮ１のゲ
ートソース電位はトランジスタＱＮ２のゲートソース電
位よりも大きくなる。よって、グランドノイズＧＮＤＮ
の伝播は読出ビット線／ＢＬａの方がリファレンス側ビ
ット線ＢＬａよりも大きくなる。その結果、メモリセル
ＭＣ６に保存されていたデータはＬレベルであるのに、
グランドノイズＧＮＤＮの影響によりデータの反転が起
こり、センスアンプ１００がメモリセルＭＣ６のデータ
をＨレベルとしてビット線対ＢＬａおよび／ＢＬａの電
位差を増幅する可能性がある。
び／ＢＬａのタイミングチャートがメモリセルＭＣ６に
対するセンスアンプ１００の動作を示すものである。ま
た、ビット線対ＢＬｂおよび／ＢＬｂのタイミングチャ
ートがメモリセルＭＣ６以外の他のメモリセルＭＣに対
するセンスアンプ１００の動作を示すものである。メモ
リセルＭＣ６以外の他のメモリセルに対するセンスアン
プ１００の読出動作が時刻ｔ１５から開始した場合、大
きな充放電電流が発生する。その結果、グランドノイズ
ＧＮＤＮが発生する。グランドノイズＧＮＤＮが発生し
た後にメモリセルＭＣ６に対してセンスアンプ１００が
読出動作を開始する場合、グランドノイズＧＮＤＮがセ
ンスアンプ１００内のトランジスタＱＮ１およびＱＮ２
に等しく影響を及ぼすのであれば問題はない。しかしな
がら、センスアンプ１００の動作前では、読出側のビッ
ト線／ＢＬａがリファレンス側のビット線ＢＬａより
も、電位が低くなる。よって、トランジスタＱＮ１のゲ
ートソース電位はトランジスタＱＮ２のゲートソース電
位よりも大きくなる。よって、グランドノイズＧＮＤＮ
の伝播は読出ビット線／ＢＬａの方がリファレンス側ビ
ット線ＢＬａよりも大きくなる。その結果、メモリセル
ＭＣ６に保存されていたデータはＬレベルであるのに、
グランドノイズＧＮＤＮの影響によりデータの反転が起
こり、センスアンプ１００がメモリセルＭＣ６のデータ
をＨレベルとしてビット線対ＢＬａおよび／ＢＬａの電
位差を増幅する可能性がある。
【００４２】また、グランドノイズの影響によりゲート
ソース電位Ｖｇｓが小さくなると、センス動作が著しく
低下し、センスアンプ内部のフィリップフロップが不安
定となる。このときビット線とデータ入出力線とが接続
されると、ビット線の電位がデータ入出力線の電位に引
っ張られる。その結果、データ破壊が起こる可能性もあ
る。
ソース電位Ｖｇｓが小さくなると、センス動作が著しく
低下し、センスアンプ内部のフィリップフロップが不安
定となる。このときビット線とデータ入出力線とが接続
されると、ビット線の電位がデータ入出力線の電位に引
っ張られる。その結果、データ破壊が起こる可能性もあ
る。
【００４３】以上、グランドノイズについて説明した
が、その他にも、メモリセルからの読出時の電荷量の差
や製造時のセンスアンプのばらつきの影響も無視できな
い。読出時にメモリセルから読出されるの電荷量の差や
製造プロセスのばらつきは、差動増幅のスピードにばら
つきを生じる。差動増幅のスピード差はグランドノイズ
または線間のノイズとなり、センスアンプの動作マージ
ンを低下させる。
が、その他にも、メモリセルからの読出時の電荷量の差
や製造時のセンスアンプのばらつきの影響も無視できな
い。読出時にメモリセルから読出されるの電荷量の差や
製造プロセスのばらつきは、差動増幅のスピードにばら
つきを生じる。差動増幅のスピード差はグランドノイズ
または線間のノイズとなり、センスアンプの動作マージ
ンを低下させる。
【００４４】図２３は図１５に示すメモリセルアレイの
一部を示すブロック図である。図２３を参照して、各ビ
ット線ＢＬまたは／ＢＬ間には配線間容量Ｃｂｌが存在
する。また、センスアンプ１００のセンスノードＳＮ間
においても、配線間容量Ｃｓａが存在する。これらの配
線間容量ＣｂｌおよびＣｓａはセンスアンプ動作時の増
幅スピードの違いにより生じる線間ノイズを各ビット線
ＢＬまたは／ＢＬと各センスアンプ１００とに伝播す
る。その結果、伝播された線間ノイズはセンスアンプ１
００の動作マージンに影響を与える。
一部を示すブロック図である。図２３を参照して、各ビ
ット線ＢＬまたは／ＢＬ間には配線間容量Ｃｂｌが存在
する。また、センスアンプ１００のセンスノードＳＮ間
においても、配線間容量Ｃｓａが存在する。これらの配
線間容量ＣｂｌおよびＣｓａはセンスアンプ動作時の増
幅スピードの違いにより生じる線間ノイズを各ビット線
ＢＬまたは／ＢＬと各センスアンプ１００とに伝播す
る。その結果、伝播された線間ノイズはセンスアンプ１
００の動作マージンに影響を与える。
【００４５】以上の理由より、センスアンプの動作マー
ジンを確保するためにはセンス動作に影響を及ぼすグラ
ンドノイズおよび線間ノイズの低減が必要となる。
ジンを確保するためにはセンス動作に影響を及ぼすグラ
ンドノイズおよび線間ノイズの低減が必要となる。
【００４６】閉じ込めセンス方式のセンスアンプの読出
動作時にビット線間ノイズの低減を目的とした半導体記
憶装置は特開平５−１０１６６０号公報で報告されてい
る。しかしながら、閉じ込めセンス方式自体がグランド
ノイズや線間ノイズに敏感であるため、閉じ込めセンス
方式ではセンス動作マージンの低下につながる。
動作時にビット線間ノイズの低減を目的とした半導体記
憶装置は特開平５−１０１６６０号公報で報告されてい
る。しかしながら、閉じ込めセンス方式自体がグランド
ノイズや線間ノイズに敏感であるため、閉じ込めセンス
方式ではセンス動作マージンの低下につながる。
【００４７】本発明の目的は、メモリセルの電荷保持能
力の低下を抑制することができ、誤動作を防止できるセ
ンスアンプを備えた半導体記憶装置を提供することであ
る。
力の低下を抑制することができ、誤動作を防止できるセ
ンスアンプを備えた半導体記憶装置を提供することであ
る。
【００４８】
【課題を解決するための手段】この発明による半導体記
憶装置は、折返しビット線対を構成する第１および第２
のビット線と、メモリセルと、イコライザと、第１およ
び第２のセンスノードと、センスアンプと、第１のスイ
ッチ手段と、第２のスイッチ手段と、制御手段とを含
む。メモリセルは第２のビット線に接続される。イコラ
イザは第１および第２のビット線に接続され、第１およ
び第２のビット線をプリチャージする。センスアンプは
第１および第２のセンスノードに接続される。第１のス
イッチ手段は第１のビット線と第１のセンスノードとの
間に接続される。第２のスイッチ手段は第２のビット線
と第２のセンスノードとの間に接続される。制御手段は
イコライザと第１および第２のスイッチ手段とを制御す
る。イコライザは、第１の供給手段と第２の供給手段と
を含む。第１の電位供給手段は第１のビット線に所定の
電位を供給する。第２の電位供給手段は第２のビット線
に所定の電位を供給する。制御手段は、イコライザが第
１および第２のビット線をプリチャージした後、センス
アンプが動作を終了するまでの間に、第２のスイッチ手
段をオンにしたまま第１のスイッチ手段をオフにし、第
１のビット線に所定の電位を供給するように第１の電位
供給手段を制御する。
憶装置は、折返しビット線対を構成する第１および第２
のビット線と、メモリセルと、イコライザと、第１およ
び第２のセンスノードと、センスアンプと、第１のスイ
ッチ手段と、第２のスイッチ手段と、制御手段とを含
む。メモリセルは第２のビット線に接続される。イコラ
イザは第１および第２のビット線に接続され、第１およ
び第２のビット線をプリチャージする。センスアンプは
第１および第２のセンスノードに接続される。第１のス
イッチ手段は第１のビット線と第１のセンスノードとの
間に接続される。第２のスイッチ手段は第２のビット線
と第２のセンスノードとの間に接続される。制御手段は
イコライザと第１および第２のスイッチ手段とを制御す
る。イコライザは、第１の供給手段と第２の供給手段と
を含む。第１の電位供給手段は第１のビット線に所定の
電位を供給する。第２の電位供給手段は第２のビット線
に所定の電位を供給する。制御手段は、イコライザが第
１および第２のビット線をプリチャージした後、センス
アンプが動作を終了するまでの間に、第２のスイッチ手
段をオンにしたまま第１のスイッチ手段をオフにし、第
１のビット線に所定の電位を供給するように第１の電位
供給手段を制御する。
【００４９】好ましくは、制御手段は、センスアンプが
動作を開始した後所定の時間経過後から第１のスイッチ
手段および第１の電位供給手段を制御する。
動作を開始した後所定の時間経過後から第１のスイッチ
手段および第１の電位供給手段を制御する。
【００５０】これにより、折返しビット線対を構成する
２つのビット線間での電圧ストレスが低減される。よっ
て、読出動作時に発生する充放電電流は減少する。その
結果、リークパスにより発生するメモリセルの蓄積電荷
の消失を防止することができる。また、充放電電流の減
少によりグランドノイズは減少する。さらに、読出動作
時にセンスアンプから分離された第１のビット線に所定
の電位を供給することで、第１のビット線はシールド線
として機能する。そのため、線間ノイズの伝播を防止で
きる。
２つのビット線間での電圧ストレスが低減される。よっ
て、読出動作時に発生する充放電電流は減少する。その
結果、リークパスにより発生するメモリセルの蓄積電荷
の消失を防止することができる。また、充放電電流の減
少によりグランドノイズは減少する。さらに、読出動作
時にセンスアンプから分離された第１のビット線に所定
の電位を供給することで、第１のビット線はシールド線
として機能する。そのため、線間ノイズの伝播を防止で
きる。
【００５１】以上の結果、この発明による半導体記憶装
置は読出動作を正確に行なうことができ、センスアンプ
の誤動作を防止できる。
置は読出動作を正確に行なうことができ、センスアンプ
の誤動作を防止できる。
【００５２】好ましくは、制御手段は、センスアンプが
動作する前に第１のスイッチ手段および第１の電位供給
手段を制御する。
動作する前に第１のスイッチ手段および第１の電位供給
手段を制御する。
【００５３】これにより、第１のビット線はセンス動作
が開始する前にセンスアンプから切り離される。よっ
て、より充放電電流の発生を抑制することができる。
が開始する前にセンスアンプから切り離される。よっ
て、より充放電電流の発生を抑制することができる。
【００５４】好ましくは、半導体記憶装置は、第１のセ
ンスノードに接続される容量手段を含む。
ンスノードに接続される容量手段を含む。
【００５５】これにより、第１のビット線が切り離され
た場合でも、第１のセンスノードは容量を確保すること
ができる。よって、ノイズの影響を抑えることができ
る。
た場合でも、第１のセンスノードは容量を確保すること
ができる。よって、ノイズの影響を抑えることができ
る。
【００５６】好ましくは、第１の電位供給手段は第１の
トランジスタを含み、第２の供給手段は第２のトランジ
スタを含む。第１のトランジスタは電位ノードと第１の
ビット線との間に接続される。第２の電位供給手段は、
電位ノードと第２のビット線との間に接続される。制御
手段は、第１のトランジスタのゲートへ第１の制御信号
を出力し、第２のトランジスタのゲートへ第２の制御信
号を出力する。
トランジスタを含み、第２の供給手段は第２のトランジ
スタを含む。第１のトランジスタは電位ノードと第１の
ビット線との間に接続される。第２の電位供給手段は、
電位ノードと第２のビット線との間に接続される。制御
手段は、第１のトランジスタのゲートへ第１の制御信号
を出力し、第２のトランジスタのゲートへ第２の制御信
号を出力する。
【００５７】これにより、イコライザ内の第１および第
２の電位供給手段を別個に動作させることができる。よ
って、第１のビット線と第２のビット線とに別々の電位
を供給する場合に、新たな電位供給回路を配置する必要
はない。
２の電位供給手段を別個に動作させることができる。よ
って、第１のビット線と第２のビット線とに別々の電位
を供給する場合に、新たな電位供給回路を配置する必要
はない。
【００５８】第１のスイッチ手段は第３のトランジスタ
を含み、第２のスイッチ手段は第４のトランジスタを含
む。第３のトランジスタは第２の制御信号をそのゲート
に受ける。第４のトランジスタは第１の制御信号をその
ゲートに受ける。
を含み、第２のスイッチ手段は第４のトランジスタを含
む。第３のトランジスタは第２の制御信号をそのゲート
に受ける。第４のトランジスタは第１の制御信号をその
ゲートに受ける。
【００５９】これにより、メモリセルアレイ内の配線本
数を減少できる。好ましくは、半導体記憶装置はさら
に、シールド線を含む。シールド線は折返しビット線対
と並行に配置され、電位ノードに接続されて所定の電位
を維持する。
数を減少できる。好ましくは、半導体記憶装置はさら
に、シールド線を含む。シールド線は折返しビット線対
と並行に配置され、電位ノードに接続されて所定の電位
を維持する。
【００６０】これにより、線間容量に起因するノイズの
伝播を防止することができる。
伝播を防止することができる。
【００６１】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して詳しく説明する。なお、図中同一ま
たは相当の部分には同一符号を付してその説明は繰り返
さない。
いて図面を参照して詳しく説明する。なお、図中同一ま
たは相当の部分には同一符号を付してその説明は繰り返
さない。
【００６２】［実施の形態１］図１はこの発明の実施の
形態における半導体記憶装置の全体構成を示す概略ブロ
ック図である。
形態における半導体記憶装置の全体構成を示す概略ブロ
ック図である。
【００６３】図１を参照して、半導体集積回路装置１
は、コラムアドレスストローブ信号／ＣＡＳやロウアド
レスストローブ信号／ＲＡＳやライトイネーブル信号／
ＷＥやアウトプットイネーブル信号／ＯＥである制御信
号を受ける制御信号入力端子１０と、アドレス信号Ａ１
〜Ａｎ（ｎ：自然数）を受けるアドレス入力端子１２
と、入出力データＤＱ１〜ＤＱｉ（ｉ：自然数）を授受
するデータ入力端子１４とを含む。
は、コラムアドレスストローブ信号／ＣＡＳやロウアド
レスストローブ信号／ＲＡＳやライトイネーブル信号／
ＷＥやアウトプットイネーブル信号／ＯＥである制御信
号を受ける制御信号入力端子１０と、アドレス信号Ａ１
〜Ａｎ（ｎ：自然数）を受けるアドレス入力端子１２
と、入出力データＤＱ１〜ＤＱｉ（ｉ：自然数）を授受
するデータ入力端子１４とを含む。
【００６４】半導体集積回路装置１はさらに、制御回路
２０と、メモリセルアレイ３０と、アドレスバッファ３
５と、ロウデコーダ４０およびコラムデコーダ４５と、
センスアンプ回路５０と、入出力回路６０と、入力バッ
ファ７０と、出力バッファ７５とを含む。
２０と、メモリセルアレイ３０と、アドレスバッファ３
５と、ロウデコーダ４０およびコラムデコーダ４５と、
センスアンプ回路５０と、入出力回路６０と、入力バッ
ファ７０と、出力バッファ７５とを含む。
【００６５】制御回路２０は、制御信号入力端子１０に
入力された制御信号に応答して半導体集積回路装置１の
全体動作を制御する。
入力された制御信号に応答して半導体集積回路装置１の
全体動作を制御する。
【００６６】メモリセルアレイ３０は、行列状に配置さ
れた複数のメモリセルを有する。メモリセルの各行ごと
にワード線が配置され、メモリセルの各列ごとにビット
線が配置される。各メモリセルは、ワード線とビット線
との交点のそれぞれに配置される。なお、ビット線は折
返しビット線対を構成する。
れた複数のメモリセルを有する。メモリセルの各行ごと
にワード線が配置され、メモリセルの各列ごとにビット
線が配置される。各メモリセルは、ワード線とビット線
との交点のそれぞれに配置される。なお、ビット線は折
返しビット線対を構成する。
【００６７】アドレスバッファ３５は、外部から入力さ
れたアドレス信号をロウデコーダ４０とコラムデコーダ
４５とに選択的に供給する。ロウデコーダ４０は、アド
レスバッファ３５から供給されたロウアドレス信号に応
答して、複数のワード線のうちの少なくとも１つを駆動
させる。コラムデコーダ４５は、アドレスバッファ３５
から供給されたコラムアドレス信号に応答して、複数の
折返しビット線対のうちの少なくとも１つを駆動させ
る。センスアンプ回路５０は、複数のセンスアンプを含
む。２つの折返しビット線対に対して１つのセンスアン
プが設置され、折返しビット線対間に生じる電位差を増
幅する。
れたアドレス信号をロウデコーダ４０とコラムデコーダ
４５とに選択的に供給する。ロウデコーダ４０は、アド
レスバッファ３５から供給されたロウアドレス信号に応
答して、複数のワード線のうちの少なくとも１つを駆動
させる。コラムデコーダ４５は、アドレスバッファ３５
から供給されたコラムアドレス信号に応答して、複数の
折返しビット線対のうちの少なくとも１つを駆動させ
る。センスアンプ回路５０は、複数のセンスアンプを含
む。２つの折返しビット線対に対して１つのセンスアン
プが設置され、折返しビット線対間に生じる電位差を増
幅する。
【００６８】入出力回路６０は、コラムデコーダ４５が
選択した折返しビット線対の電位レベルを出力バッファ
７５に供給する。出力バッファ７５は、供給された電位
レベルを増幅して出力データＤＱ１〜ＤＱｉとして外部
に出力する。入力バッファ７０は、外部から入力データ
ＤＱ１〜ＤＱｉが入力されたとき、入力データＤＱ１〜
ＤＱｉを増幅する。入出力回路６０は、増幅された入力
データＤＱ１〜ＤＱｉを受け、コラムデコーダ４５によ
り選択されたビット線対に入力データＤＱ１〜ＤＱｉを
供給する。
選択した折返しビット線対の電位レベルを出力バッファ
７５に供給する。出力バッファ７５は、供給された電位
レベルを増幅して出力データＤＱ１〜ＤＱｉとして外部
に出力する。入力バッファ７０は、外部から入力データ
ＤＱ１〜ＤＱｉが入力されたとき、入力データＤＱ１〜
ＤＱｉを増幅する。入出力回路６０は、増幅された入力
データＤＱ１〜ＤＱｉを受け、コラムデコーダ４５によ
り選択されたビット線対に入力データＤＱ１〜ＤＱｉを
供給する。
【００６９】図２は図１中のメモリセルアレイおよびセ
ンスアンプの構成の詳細を示すブロック図である。
ンスアンプの構成の詳細を示すブロック図である。
【００７０】図２を参照して、メモリセルアレイ３０は
複数のメモリセルアレイブロックＢＫ０〜ＢＫｎで構成
される。メモリセルアレイブロックＢＫ０〜ＢＫｎはコ
ラムデコーダ４５と並行して配列される。各メモリセル
アレイブロックは、複数の折返しビット線対ＢＬおよび
／ＢＬと、複数のワード線ＷＬ０〜ＷＬｎ（ｎは自然
数）と、複数のメモリセルとを含む。
複数のメモリセルアレイブロックＢＫ０〜ＢＫｎで構成
される。メモリセルアレイブロックＢＫ０〜ＢＫｎはコ
ラムデコーダ４５と並行して配列される。各メモリセル
アレイブロックは、複数の折返しビット線対ＢＬおよび
／ＢＬと、複数のワード線ＷＬ０〜ＷＬｎ（ｎは自然
数）と、複数のメモリセルとを含む。
【００７１】図１のセンスアンプ回路５０は図２に示す
複数のセンスアンプ帯ＳＡ０〜ＳＡｎ+１で構成され
る。各センスアンプ帯と各メモリセルアレイブロックは
交互に配列される。各センスアンプ帯は複数のセンスア
ンプ１００を含む。
複数のセンスアンプ帯ＳＡ０〜ＳＡｎ+１で構成され
る。各センスアンプ帯と各メモリセルアレイブロックは
交互に配列される。各センスアンプ帯は複数のセンスア
ンプ１００を含む。
【００７２】各メモリセルアレイブロックＢＫｎ内の折
返しビット線対ＢＬおよび／ＢＬはセンスアンプ帯ＳＡ
ｎ内のセンスアンプ１００に接続される折返しビット線
対ＢＬＲおよび／ＢＬＲとセンスアンプＳＡｎ+１内の
センスアンプ１００に接続される折返しビット線対ＢＬ
Ｌおよび／ＢＬＬとを含む。折返しビット線対ＢＬＲお
よび／ＢＬＲと折返しビット線対ＢＬＬおよび／ＢＬＬ
とはロウデコーダ４０に並行して交互に配列される。各
センスアンプ１００はビット線対ＢＬＲおよび／ＢＬＲ
と、ビット線対ＢＬＬおよび／ＢＬＬとを接続する。
返しビット線対ＢＬおよび／ＢＬはセンスアンプ帯ＳＡ
ｎ内のセンスアンプ１００に接続される折返しビット線
対ＢＬＲおよび／ＢＬＲとセンスアンプＳＡｎ+１内の
センスアンプ１００に接続される折返しビット線対ＢＬ
Ｌおよび／ＢＬＬとを含む。折返しビット線対ＢＬＲお
よび／ＢＬＲと折返しビット線対ＢＬＬおよび／ＢＬＬ
とはロウデコーダ４０に並行して交互に配列される。各
センスアンプ１００はビット線対ＢＬＲおよび／ＢＬＲ
と、ビット線対ＢＬＬおよび／ＢＬＬとを接続する。
【００７３】また、ワード線ＷＬ０〜ＷＬｎはコラムデ
コーダ４５に並行して配列される。メモリセルＭＣは各
ビット線対ＢＬおよび／ＢＬの一方のビット線と各ワー
ド線との交点に配列される。
コーダ４５に並行して配列される。メモリセルＭＣは各
ビット線対ＢＬおよび／ＢＬの一方のビット線と各ワー
ド線との交点に配列される。
【００７４】図３は図１中のセンスアンプ回路および入
出力回路の構成の詳細を示すブロック図である。
出力回路の構成の詳細を示すブロック図である。
【００７５】図３を参照して、入出力回路６０は、複数
のコラム選択ゲート６１とプリアンプ６２とデータラッ
チ回路６３とを含む。
のコラム選択ゲート６１とプリアンプ６２とデータラッ
チ回路６３とを含む。
【００７６】メモリセルアレイ３０内の複数のセンスア
ンプ１００は対応するコラム選択ゲート６１を介してデ
ータ入出力線対ＩＯおよび／ＩＯに接続される。コラム
選択ゲート６１は対応するコラム選択線ＣＳＬが選択さ
れた場合にセンスアンプ１００とデータ入出力線対ＩＯ
および／ＩＯとを接続する。
ンプ１００は対応するコラム選択ゲート６１を介してデ
ータ入出力線対ＩＯおよび／ＩＯに接続される。コラム
選択ゲート６１は対応するコラム選択線ＣＳＬが選択さ
れた場合にセンスアンプ１００とデータ入出力線対ＩＯ
および／ＩＯとを接続する。
【００７７】プリアンプ６２はデータ入出力線対ＩＯお
よび／ＩＯに接続される。プリアンプ６２はＨレベルの
プリアンプ活性化信号ＰＡＥを受け、データ入出力線対
ＩＯおよび／ＩＯの電位差を増幅させ、データ信号ＤＱ
ｉとして出力する。データラッチ回路６３はデータラッ
チ信号ＲＤＬがＬレベルのときにプリアンプ６２から出
力されるデータ信号ＤＱｉを取込む。またデータラッチ
信号ＲＤＬがＨレベルのときにデータ信号ＤＱｉをラッ
チする。なお、プリアンプ活性化信号ＰＡＥおよびデー
タラッチ信号ＲＤＬは制御回路２０から出力される。出
力バッファ７５はデータ線対ＤＢおよび／ＤＢの状態に
対応したデータ信号ＤＱｉを出力する。
よび／ＩＯに接続される。プリアンプ６２はＨレベルの
プリアンプ活性化信号ＰＡＥを受け、データ入出力線対
ＩＯおよび／ＩＯの電位差を増幅させ、データ信号ＤＱ
ｉとして出力する。データラッチ回路６３はデータラッ
チ信号ＲＤＬがＬレベルのときにプリアンプ６２から出
力されるデータ信号ＤＱｉを取込む。またデータラッチ
信号ＲＤＬがＨレベルのときにデータ信号ＤＱｉをラッ
チする。なお、プリアンプ活性化信号ＰＡＥおよびデー
タラッチ信号ＲＤＬは制御回路２０から出力される。出
力バッファ７５はデータ線対ＤＢおよび／ＤＢの状態に
対応したデータ信号ＤＱｉを出力する。
【００７８】図４は図２中の領域９０の詳細を示す回路
図である。図４を参照して、センスアンプ１００は増幅
した電位をそのまま再書込みに利用できるフリップフロ
ップ型である。センスアンプ１００はＰチャネルＭＯＳ
トランジスタＱＰ１〜ＱＰ３とＮチャネルＭＯＳトラン
ジスタＱＮ１〜ＱＮ３とを含む。トランジスタＱＰ１お
よびＱＰ２はビット線を内部電源電位ＶＣＣに増幅する
Ｐ型センスアンプＳＡＰを構成する。トランジスタＱＮ
１およびＱＮ２はビット線を接地電位ＧＮＤに増幅する
Ｎ型センスアンプＳＡＮを構成する。トランジスタＱＰ
３はＰ型センスアンプＳＡＰと内部電源電位ＶＣＣノー
ドとを接続する。トランジスタＱＮ３はＮ型センスアン
プＳＡＮと接地電位ＧＮＤノートとを接続する。
図である。図４を参照して、センスアンプ１００は増幅
した電位をそのまま再書込みに利用できるフリップフロ
ップ型である。センスアンプ１００はＰチャネルＭＯＳ
トランジスタＱＰ１〜ＱＰ３とＮチャネルＭＯＳトラン
ジスタＱＮ１〜ＱＮ３とを含む。トランジスタＱＰ１お
よびＱＰ２はビット線を内部電源電位ＶＣＣに増幅する
Ｐ型センスアンプＳＡＰを構成する。トランジスタＱＮ
１およびＱＮ２はビット線を接地電位ＧＮＤに増幅する
Ｎ型センスアンプＳＡＮを構成する。トランジスタＱＰ
３はＰ型センスアンプＳＡＰと内部電源電位ＶＣＣノー
ドとを接続する。トランジスタＱＮ３はＮ型センスアン
プＳＡＮと接地電位ＧＮＤノートとを接続する。
【００７９】ビット線対ＢＬＬおよび／ＢＬＬはそれぞ
れ複数のメモリセルＭＣを接続する。各メモリセルＭＣ
はアクセストランジスタＴＲとキャパシタＣとを含む。
アクセストランジスタＴＲとキャパシタＣとは対応のビ
ット線ＢＬＬまたは／ＢＬＬとセル電位ＶＣＰとの間に
直列に接続される。アクセストランジスタＴＲのゲート
は対応のワード線ＷＬｎに接続される。
れ複数のメモリセルＭＣを接続する。各メモリセルＭＣ
はアクセストランジスタＴＲとキャパシタＣとを含む。
アクセストランジスタＴＲとキャパシタＣとは対応のビ
ット線ＢＬＬまたは／ＢＬＬとセル電位ＶＣＰとの間に
直列に接続される。アクセストランジスタＴＲのゲート
は対応のワード線ＷＬｎに接続される。
【００８０】ビット線ＢＬＬとビット線／ＢＬＬとの間
には、イコライザ１５１が接続される。イコライザ１５
１はＮチャネルＭＯＳトランジスタＱＮ２１〜ＱＮ２３
とを含む。トランジスタＱＮ２１はビット線対／ＢＬＬ
をＶＣＣ／２にプリチャージするためのトランジスタで
あり、ＶＣＣ／２の電位ノードとビット線／ＢＬＬとの
間に接続される。トランジスタＱＮ２１のゲートにはプ
リチャージ信号Ｐ１が入力される。トランジスタＱＮ２
２はビット線ＢＬＬをＶＣＣ／２にプリチャージするた
めのトランジスタであり、ＶＣＣ／２の電位ノードとビ
ット線ＢＬＬとの間に接続される。トランジスタＱＮ２
２のゲートにはプリチャージ信号Ｐ２が入力される。ト
ランジスタＱＮ２３はビット線対ＢＬＬおよび／ＢＬＬ
をイコライズするためのトランジスタであり、ビット線
対ＢＬＬとビット線／ＢＬＬとの間に接続される。トラ
ンジスタＱＮ２３のゲートにはイコライズ信号ＥＱ１が
入力される。プリチャージ信号Ｐ１，Ｐ２とイコライズ
信号ＥＱ１とは制御回路２０から出力される。
には、イコライザ１５１が接続される。イコライザ１５
１はＮチャネルＭＯＳトランジスタＱＮ２１〜ＱＮ２３
とを含む。トランジスタＱＮ２１はビット線対／ＢＬＬ
をＶＣＣ／２にプリチャージするためのトランジスタで
あり、ＶＣＣ／２の電位ノードとビット線／ＢＬＬとの
間に接続される。トランジスタＱＮ２１のゲートにはプ
リチャージ信号Ｐ１が入力される。トランジスタＱＮ２
２はビット線ＢＬＬをＶＣＣ／２にプリチャージするた
めのトランジスタであり、ＶＣＣ／２の電位ノードとビ
ット線ＢＬＬとの間に接続される。トランジスタＱＮ２
２のゲートにはプリチャージ信号Ｐ２が入力される。ト
ランジスタＱＮ２３はビット線対ＢＬＬおよび／ＢＬＬ
をイコライズするためのトランジスタであり、ビット線
対ＢＬＬとビット線／ＢＬＬとの間に接続される。トラ
ンジスタＱＮ２３のゲートにはイコライズ信号ＥＱ１が
入力される。プリチャージ信号Ｐ１，Ｐ２とイコライズ
信号ＥＱ１とは制御回路２０から出力される。
【００８１】選択ゲート１０はセンスノードＳＮ１とビ
ット線対／ＢＬＬとの間に接続される。選択ゲート１０
はＮチャネルＭＯＳトランジスタＱＮ３１で構成され、
そのゲートには選択信号ＳＥＬ１が入力される。また、
選択ゲート２０はセンスノードＳＮ２とビット線対ＢＬ
Ｌとの間に接続される。選択ゲート２０はＮチャネルＭ
ＯＳトランジスタＱＮ３２で構成され、そのゲートには
選択信号ＳＥＬ２が入力される。選択信号ＳＥＬ１およ
びＳＥＬ２は制御回路２０から入力される。センスアン
プ１００はセンスノードＳＮ１を介して選択ゲートＳＧ
１０に接続され、センスノードＳＮ２を介して選択ゲー
トＳＧ２０に接続される。
ット線対／ＢＬＬとの間に接続される。選択ゲート１０
はＮチャネルＭＯＳトランジスタＱＮ３１で構成され、
そのゲートには選択信号ＳＥＬ１が入力される。また、
選択ゲート２０はセンスノードＳＮ２とビット線対ＢＬ
Ｌとの間に接続される。選択ゲート２０はＮチャネルＭ
ＯＳトランジスタＱＮ３２で構成され、そのゲートには
選択信号ＳＥＬ２が入力される。選択信号ＳＥＬ１およ
びＳＥＬ２は制御回路２０から入力される。センスアン
プ１００はセンスノードＳＮ１を介して選択ゲートＳＧ
１０に接続され、センスノードＳＮ２を介して選択ゲー
トＳＧ２０に接続される。
【００８２】ビット線対ＢＬＲおよび／ＢＬＲも、ビッ
ト線対ＢＬＬおよび／ＢＬＬと同様に、それぞれ複数の
メモリセルＭＣを接続する。ビット線ＢＲＬとビット線
／ＢＲＬとの間には、イコライザ１５２が接続される。
イコライザ１５２はＮチャネルＭＯＳトランジスタＱＮ
４１〜ＱＮ４３とを含む。トランジスタＱＮ４１はビッ
ト線／ＢＬＲをＶＣＣ／２にプリチャージするためのト
ランジスタであり、ＶＣＣ／２の電位ノードとビット線
／ＢＬＲとの間に接続される。トランジスタＱＮ４１の
ゲートにはプリチャージ信号Ｐ３が入力される。トラン
ジスタＱＮ４２はビット線ＢＬＲをＶＣＣ／２にプリチ
ャージするためのトランジスタであり、ＶＣＣ／２の電
位ノードとビット線ＢＬＲとの間に接続される。トラン
ジスタＱＮ４２のゲートにはプリチャージ信号Ｐ４が入
力される。トランジスタＱＮ４３はビット線対ＢＬＲお
よび／ＢＬＲをイコライズするためのトランジスタであ
り、ビット線対ＢＬＲとビット線／ＢＬＲとの間に接続
される。トランジスタＱＮ４３のゲートにはイコライズ
信号ＥＱ２が入力される。プリチャージ信号Ｐ３，Ｐ４
とイコライズ信号ＥＱ２とは制御回路２０から出力され
る。
ト線対ＢＬＬおよび／ＢＬＬと同様に、それぞれ複数の
メモリセルＭＣを接続する。ビット線ＢＲＬとビット線
／ＢＲＬとの間には、イコライザ１５２が接続される。
イコライザ１５２はＮチャネルＭＯＳトランジスタＱＮ
４１〜ＱＮ４３とを含む。トランジスタＱＮ４１はビッ
ト線／ＢＬＲをＶＣＣ／２にプリチャージするためのト
ランジスタであり、ＶＣＣ／２の電位ノードとビット線
／ＢＬＲとの間に接続される。トランジスタＱＮ４１の
ゲートにはプリチャージ信号Ｐ３が入力される。トラン
ジスタＱＮ４２はビット線ＢＬＲをＶＣＣ／２にプリチ
ャージするためのトランジスタであり、ＶＣＣ／２の電
位ノードとビット線ＢＬＲとの間に接続される。トラン
ジスタＱＮ４２のゲートにはプリチャージ信号Ｐ４が入
力される。トランジスタＱＮ４３はビット線対ＢＬＲお
よび／ＢＬＲをイコライズするためのトランジスタであ
り、ビット線対ＢＬＲとビット線／ＢＬＲとの間に接続
される。トランジスタＱＮ４３のゲートにはイコライズ
信号ＥＱ２が入力される。プリチャージ信号Ｐ３，Ｐ４
とイコライズ信号ＥＱ２とは制御回路２０から出力され
る。
【００８３】選択ゲートＳＧ３０はセンスノードＳＮ１
とビット線対／ＢＬＲとの間に接続される。選択ゲート
ＳＧ３０はＮチャネルＭＯＳトランジスタＱＮ５１で構
成され、そのゲートには選択信号ＳＥＲ１が入力され
る。また、選択ゲートＳＧ４０はセンスノードＳＮ２と
ビット線対ＢＬＲとの間に接続される。選択ゲートＳＧ
４０はＮチャネルＭＯＳトランジスタＱＮ５２で構成さ
れ、そのゲートには選択信号ＳＥＲ２が入力される。選
択信号ＳＥＲ１およびＳＥＲ２は制御回路２０から入力
される。
とビット線対／ＢＬＲとの間に接続される。選択ゲート
ＳＧ３０はＮチャネルＭＯＳトランジスタＱＮ５１で構
成され、そのゲートには選択信号ＳＥＲ１が入力され
る。また、選択ゲートＳＧ４０はセンスノードＳＮ２と
ビット線対ＢＬＲとの間に接続される。選択ゲートＳＧ
４０はＮチャネルＭＯＳトランジスタＱＮ５２で構成さ
れ、そのゲートには選択信号ＳＥＲ２が入力される。選
択信号ＳＥＲ１およびＳＥＲ２は制御回路２０から入力
される。
【００８４】センスノードＳＮ１にはキャパシタＣ１０
が接続される。キャパシタＣ１０の他端は接地電位ＧＮ
Ｄのノードに接続される。一方、センスノードＳＮ２に
はキャパシタＣ２０が接続される。キャパシタＣ２０の
他端は接地電位ＧＮＤのノードに接続される。
が接続される。キャパシタＣ１０の他端は接地電位ＧＮ
Ｄのノードに接続される。一方、センスノードＳＮ２に
はキャパシタＣ２０が接続される。キャパシタＣ２０の
他端は接地電位ＧＮＤのノードに接続される。
【００８５】以上の回路構成を有する半導体記憶装置の
読出動作について説明する。図５はこの発明の実施の形
態１における半導体記憶装置の動作について示したタイ
ミングチャートである。
読出動作について説明する。図５はこの発明の実施の形
態１における半導体記憶装置の動作について示したタイ
ミングチャートである。
【００８６】図４中のワード線ＷＬｎが選択され、メモ
リセルＭＣ１のデータを読出する場合について説明す
る。
リセルＭＣ１のデータを読出する場合について説明す
る。
【００８７】図５を参照して、時刻ｔ０以前において
は、選択ゲートＳＧ１０〜ＳＧ４０に入力される選択信
号ＳＥＬ１，ＳＥＬ２，ＳＥＲ１，ＳＥＲ２はともにＨ
レベルである。よって、選択ゲートＳＧ１０〜ＳＧ４０
は全てオンされている。その結果、センスノードＳＮ１
とビット線／ＢＬＬおよびビット線／ＢＬＲとは接続さ
れており、センスノードＳＮ２とビット線ＢＬＬおよび
ビット線ＢＬＲとは接続されている。このとき、イコラ
イザ１５１に入力されるプリチャージ信号Ｐ１，Ｐ２お
よびイコライズ信号ＥＱ１はすべてＨレベルであるた
め、ビット線対ＢＬＬおよび／ＢＬＬはＶＣＣ／２にプ
リチャージされている。同様にイコライザ１５２に入力
されるプリチャージ信号Ｐ３，Ｐ４およびイコライズ信
号ＥＱ２もすべてＨレベルである。よって、ビット線対
ＢＬＲおよび／ＢＬＲもＶＣＣ／２にプリチャージされ
ている。
は、選択ゲートＳＧ１０〜ＳＧ４０に入力される選択信
号ＳＥＬ１，ＳＥＬ２，ＳＥＲ１，ＳＥＲ２はともにＨ
レベルである。よって、選択ゲートＳＧ１０〜ＳＧ４０
は全てオンされている。その結果、センスノードＳＮ１
とビット線／ＢＬＬおよびビット線／ＢＬＲとは接続さ
れており、センスノードＳＮ２とビット線ＢＬＬおよび
ビット線ＢＬＲとは接続されている。このとき、イコラ
イザ１５１に入力されるプリチャージ信号Ｐ１，Ｐ２お
よびイコライズ信号ＥＱ１はすべてＨレベルであるた
め、ビット線対ＢＬＬおよび／ＢＬＬはＶＣＣ／２にプ
リチャージされている。同様にイコライザ１５２に入力
されるプリチャージ信号Ｐ３，Ｐ４およびイコライズ信
号ＥＱ２もすべてＨレベルである。よって、ビット線対
ＢＬＲおよび／ＢＬＲもＶＣＣ／２にプリチャージされ
ている。
【００８８】時刻ｔ０で選択信号ＳＥＲ１，ＳＥＲ２が
Ｌレベルとなる。よって選択ゲートＳＧ３０およびＳＧ
４０はオフとなる。その結果ビット線対ＢＬＲおよび／
ＢＬＲはセンスアンプ１００と非接続となる。これに対
し、ビット線対ＢＬＬおよび／ＢＬＬはセンスアンプ１
００と接続された状態を維持する。
Ｌレベルとなる。よって選択ゲートＳＧ３０およびＳＧ
４０はオフとなる。その結果ビット線対ＢＬＲおよび／
ＢＬＲはセンスアンプ１００と非接続となる。これに対
し、ビット線対ＢＬＬおよび／ＢＬＬはセンスアンプ１
００と接続された状態を維持する。
【００８９】時刻ｔ１でイコライザ１５１に入力される
プリチャージ信号Ｐ１，Ｐ２とイコライズ信号ＥＱ１と
は全てＬレベルとなる。これによりビット線対ＢＬＬお
よび／ＢＬＬはフローティング状態となる。これに対し
イコライザ１５２に入力されるプリチャージ信号Ｐ３，
Ｐ４とイコライズ信号ＥＱ２とは全てＨレベルを維持す
る。その結果ビット線対ＢＬＲおよび／ＢＬＲはＶＣＣ
／２の電位を維持する。
プリチャージ信号Ｐ１，Ｐ２とイコライズ信号ＥＱ１と
は全てＬレベルとなる。これによりビット線対ＢＬＬお
よび／ＢＬＬはフローティング状態となる。これに対し
イコライザ１５２に入力されるプリチャージ信号Ｐ３，
Ｐ４とイコライズ信号ＥＱ２とは全てＨレベルを維持す
る。その結果ビット線対ＢＬＲおよび／ＢＬＲはＶＣＣ
／２の電位を維持する。
【００９０】続いて時刻ｔ２でワード線ＷＬｎが選択さ
れる。このとき、メモリセルＭＣ１内のアクセストラン
ジスタＴＲがオンされ、メモリセルＭＣ１が保持してい
たＬレベルのデータがビット線／ＢＬＬに読出される。
その結果、ビット線／ＢＬＬの電位はＶＣＣ／２から△
Ｖだけ下がる。
れる。このとき、メモリセルＭＣ１内のアクセストラン
ジスタＴＲがオンされ、メモリセルＭＣ１が保持してい
たＬレベルのデータがビット線／ＢＬＬに読出される。
その結果、ビット線／ＢＬＬの電位はＶＣＣ／２から△
Ｖだけ下がる。
【００９１】続いて時刻ｔ３でセンスアンプ活性化信号
ＳＥＮおよび／ＳＥＮが活性化する。その結果センスア
ンプ１００はセンス動作を開始し、ビット線／ＢＬＬの
電位を接地電位ＧＮＤに増幅し、ビット線ＢＬＬの電位
を内部電源電位ＶＣＣに増幅する。センスアンプ１００
ビット線対ＢＬＬおよび／ＢＬＬの電位を増幅後、その
電位を維持する。
ＳＥＮおよび／ＳＥＮが活性化する。その結果センスア
ンプ１００はセンス動作を開始し、ビット線／ＢＬＬの
電位を接地電位ＧＮＤに増幅し、ビット線ＢＬＬの電位
を内部電源電位ＶＣＣに増幅する。センスアンプ１００
ビット線対ＢＬＬおよび／ＢＬＬの電位を増幅後、その
電位を維持する。
【００９２】センスアンプ１００がビット線対ＢＬＬお
よび／ＢＬＬの電位の増幅を終了した後所定期間経過し
た時刻ｔ４で、選択ゲートＳＧ２０に入力される選択信
号ＳＥＬ２をＬレベルにする。よって選択ゲートＳＧ２
０はオフされ、ビット線ＢＬＬとセンスノードＳＮ２と
は切り離される。その結果、センスアンプ１００と切り
離されたビット線ＢＬＬの電位は内部電源電位ＶＣＣの
フローティングとなる。一方、センスノードＳＮ２は内
部電源電位ＶＣＣを維持したままとなる。よって、読出
動作を行なうことは可能である。このとき、センスノー
ドＳＮ２はビット線ＢＬＬと切り離されているため、容
量が小さくなり、グランドノイズや線間ノイズといった
ノイズに敏感になる可能性があるが、センスノードＳＮ
２にはキャパシタＣ２０が接続されているため、センス
ノードＳＮ２はノイズに耐えうる容量を保持できる。
よび／ＢＬＬの電位の増幅を終了した後所定期間経過し
た時刻ｔ４で、選択ゲートＳＧ２０に入力される選択信
号ＳＥＬ２をＬレベルにする。よって選択ゲートＳＧ２
０はオフされ、ビット線ＢＬＬとセンスノードＳＮ２と
は切り離される。その結果、センスアンプ１００と切り
離されたビット線ＢＬＬの電位は内部電源電位ＶＣＣの
フローティングとなる。一方、センスノードＳＮ２は内
部電源電位ＶＣＣを維持したままとなる。よって、読出
動作を行なうことは可能である。このとき、センスノー
ドＳＮ２はビット線ＢＬＬと切り離されているため、容
量が小さくなり、グランドノイズや線間ノイズといった
ノイズに敏感になる可能性があるが、センスノードＳＮ
２にはキャパシタＣ２０が接続されているため、センス
ノードＳＮ２はノイズに耐えうる容量を保持できる。
【００９３】続いて時刻ｔ５でイコライザ１５１に入力
される複数の信号のうち、プリチャージ信号Ｐ２をＨレ
ベルとする。その結果トランジスタＱＮ２２がオンさ
れ、ビット線ＢＬＬにＶＣＣ／２の電位が供給される。
その結果、ビット線ＢＬＬの電位はＶＣＣ／２にプリチ
ャージされる。よって、ビット線ＢＬＬはシールド線と
して機能し、配線間容量により線間ノイズが伝播するの
を防止する。
される複数の信号のうち、プリチャージ信号Ｐ２をＨレ
ベルとする。その結果トランジスタＱＮ２２がオンさ
れ、ビット線ＢＬＬにＶＣＣ／２の電位が供給される。
その結果、ビット線ＢＬＬの電位はＶＣＣ／２にプリチ
ャージされる。よって、ビット線ＢＬＬはシールド線と
して機能し、配線間容量により線間ノイズが伝播するの
を防止する。
【００９４】ビット線ＢＬＬがＶＣＣ／２の電位を維持
している時刻ｔ６で対応するコラム選択線ＣＳＬが選択
される。この結果、対応するコラム選択ゲート６１がオ
ンされ、センスノードＳＮ１およびＳＮ２とデータ入出
力線対ＩＯおよび／ＩＯとが接続される。データ入出力
線対ＩＯおよび／ＩＯは内部電源電位ＶＣＣにクランプ
されており、センスノードＳＮ１のＬレベルの電位がデ
ータ入出力線ＩＯおよび／ＩＯの振幅として読出され
る。
している時刻ｔ６で対応するコラム選択線ＣＳＬが選択
される。この結果、対応するコラム選択ゲート６１がオ
ンされ、センスノードＳＮ１およびＳＮ２とデータ入出
力線対ＩＯおよび／ＩＯとが接続される。データ入出力
線対ＩＯおよび／ＩＯは内部電源電位ＶＣＣにクランプ
されており、センスノードＳＮ１のＬレベルの電位がデ
ータ入出力線ＩＯおよび／ＩＯの振幅として読出され
る。
【００９５】続いて時刻ｔ７でプリアンプ信号ＰＡＥが
活性化し、プリアンプ６２がデータ入出力線ＩＯおよび
／ＩＯの振幅差を増幅する。その後データラッチ信号Ｒ
ＤＬがＬレベルとなり、データラッチ回路６３がプリア
ンプ６２の出力信号をラッチする。時刻ｔ８でデータラ
ッチ信号ＲＤＬがＨレベルとなったときに、データラッ
チ回路６３はラッチしたデータ信号ＤＱｉをデータ線Ｄ
Ｂおよび／ＤＢに出力する。メインアンプ６４はデータ
線ＤＢおよび／ＤＢの状態に対応してＬレベルのデータ
信号ＤＱｉを出力する。
活性化し、プリアンプ６２がデータ入出力線ＩＯおよび
／ＩＯの振幅差を増幅する。その後データラッチ信号Ｒ
ＤＬがＬレベルとなり、データラッチ回路６３がプリア
ンプ６２の出力信号をラッチする。時刻ｔ８でデータラ
ッチ信号ＲＤＬがＨレベルとなったときに、データラッ
チ回路６３はラッチしたデータ信号ＤＱｉをデータ線Ｄ
Ｂおよび／ＤＢに出力する。メインアンプ６４はデータ
線ＤＢおよび／ＤＢの状態に対応してＬレベルのデータ
信号ＤＱｉを出力する。
【００９６】再びビット線対ＢＬＬおよび／ＢＬＬに注
目して、ワード線ＷＬｎが非選択となる時刻ｔ９以降で
再びビット線対ＢＬＬおよび／ＢＬＬをＶＣＣ／２にイ
コライズする必要があるが、ビット線／ＢＬＬとセンス
ノードＳＮ１とが接続された状態とビット線ＢＬＬとセ
ンスノードＳＮ２が非接続の状態とでは互いの容量が異
なる。よって、時刻ｔ１１にて選択信号ＳＥＬ２をＨレ
ベルとし、選択ゲートＳＧ２０をオンにして、ビット線
ＢＬＬとセンスノードＳＮ２とが接続された状態とす
る。これによりビット線／ＢＬＬとセンスノードＳＮ１
とが接続された状態とビット線ＢＬＬとセンスノードＳ
Ｎ２とが接続された状態とでの容量は等しくなる。な
お、プリチャージ信号Ｐ２は時刻ｔ１０でＬレベルとな
る。
目して、ワード線ＷＬｎが非選択となる時刻ｔ９以降で
再びビット線対ＢＬＬおよび／ＢＬＬをＶＣＣ／２にイ
コライズする必要があるが、ビット線／ＢＬＬとセンス
ノードＳＮ１とが接続された状態とビット線ＢＬＬとセ
ンスノードＳＮ２が非接続の状態とでは互いの容量が異
なる。よって、時刻ｔ１１にて選択信号ＳＥＬ２をＨレ
ベルとし、選択ゲートＳＧ２０をオンにして、ビット線
ＢＬＬとセンスノードＳＮ２とが接続された状態とす
る。これによりビット線／ＢＬＬとセンスノードＳＮ１
とが接続された状態とビット線ＢＬＬとセンスノードＳ
Ｎ２とが接続された状態とでの容量は等しくなる。な
お、プリチャージ信号Ｐ２は時刻ｔ１０でＬレベルとな
る。
【００９７】時刻ｔ１１でビット線ＢＬＬとセンスノー
ドＳＮ２が接続されると、ビット線ＢＬＬの電位は再び
内部電源電位ＶＣＣとなる。
ドＳＮ２が接続されると、ビット線ＢＬＬの電位は再び
内部電源電位ＶＣＣとなる。
【００９８】その後、時刻ｔ１２で選択信号ＳＥＲ１，
ＳＥＲ２がＨレベルとなることでビット線対ＢＬＲおよ
び／ＢＬＲとセンスノードＳＮ１およびＳＮ２とが接続
される。続いて、時刻ｔ１３でイコライザ１５０に入力
されるプリチャージ信号Ｐ１，Ｐ２およびイコライズ信
号ＥＱ１とがＨレベルとなる。よって、時刻１３以降は
ビット線対ＢＬＬおよび／ＢＬＬはＶＣＣ／２にプリチ
ャージされる。
ＳＥＲ２がＨレベルとなることでビット線対ＢＬＲおよ
び／ＢＬＲとセンスノードＳＮ１およびＳＮ２とが接続
される。続いて、時刻ｔ１３でイコライザ１５０に入力
されるプリチャージ信号Ｐ１，Ｐ２およびイコライズ信
号ＥＱ１とがＨレベルとなる。よって、時刻１３以降は
ビット線対ＢＬＬおよび／ＢＬＬはＶＣＣ／２にプリチ
ャージされる。
【００９９】以上の動作により、実施の形態１における
半導体記憶装置は、選択された折り返しビット線対のう
ち、読出対象となるメモリセルが接続されていないレフ
ァレンス側のビット線をセンスノードから切り離し、そ
の電位をＶＣＣ／２に維持する。よって、従来の半導体
記憶装置での読出動作と比較して、ビット線間の電圧ス
トレスを緩和できる。また、ビット線と切り離されたセ
ンスノードのキャパシタを接続することにより、容量を
確保することができる。なお、本発明による半導体記憶
装置は、切り離されたビット線の電位をＶＣＣ／２に固
定するために新たな電位供給回路の設置を必要とせず、
イコライザで電位を供給することを可能としている。
半導体記憶装置は、選択された折り返しビット線対のう
ち、読出対象となるメモリセルが接続されていないレフ
ァレンス側のビット線をセンスノードから切り離し、そ
の電位をＶＣＣ／２に維持する。よって、従来の半導体
記憶装置での読出動作と比較して、ビット線間の電圧ス
トレスを緩和できる。また、ビット線と切り離されたセ
ンスノードのキャパシタを接続することにより、容量を
確保することができる。なお、本発明による半導体記憶
装置は、切り離されたビット線の電位をＶＣＣ／２に固
定するために新たな電位供給回路の設置を必要とせず、
イコライザで電位を供給することを可能としている。
【０１００】図５での動作では、センスアンプ１００が
ビット線対ＢＬＬおよび／ＢＬＬの電位を増幅した後、
ビット線ＢＬＬとセンスノードＳＮ２とを切り離した
が、センスアンプ１００がセンス動作を開始する前にビ
ット線ＢＬＬとセンスノードＳＮ２とを切り離すことも
できる。
ビット線対ＢＬＬおよび／ＢＬＬの電位を増幅した後、
ビット線ＢＬＬとセンスノードＳＮ２とを切り離した
が、センスアンプ１００がセンス動作を開始する前にビ
ット線ＢＬＬとセンスノードＳＮ２とを切り離すことも
できる。
【０１０１】図６はこの発明の実施の形態１における半
導体記憶装置の動作の他の例について示したタイミング
チャートである。
導体記憶装置の動作の他の例について示したタイミング
チャートである。
【０１０２】図６を参照して、時刻ｔ０でビット線対Ｂ
ＬＲおよび／ＢＬＲとセンスノードＳＮ１およびＳＮ２
とを切り離すときに、選択信号ＳＥＬ２もＬレベルとす
る。その結果、選択ゲートＳＧ２０はオフとなり、リフ
ァレンス側のビット線ＢＬＬとセンスノードＳＮ２とは
切り離される。
ＬＲおよび／ＢＬＲとセンスノードＳＮ１およびＳＮ２
とを切り離すときに、選択信号ＳＥＬ２もＬレベルとす
る。その結果、選択ゲートＳＧ２０はオフとなり、リフ
ァレンス側のビット線ＢＬＬとセンスノードＳＮ２とは
切り離される。
【０１０３】さらにイコライザ１５１に入力されるプリ
チャージ信号Ｐ２は常時Ｈレベルとする。その結果、セ
ンスアンプ１００が動作する前からビット線ＢＬＬはセ
ンスノードＳＮ２から切り離され、かつその電位はＶＣ
Ｃ／２に固定される。
チャージ信号Ｐ２は常時Ｈレベルとする。その結果、セ
ンスアンプ１００が動作する前からビット線ＢＬＬはセ
ンスノードＳＮ２から切り離され、かつその電位はＶＣ
Ｃ／２に固定される。
【０１０４】その他の動作は図５と同じであるため、そ
の説明は繰り返さない。以上より、図６の動作を行なう
半導体記憶装置は、センス動作前にビット線ＢＬＬをセ
ンスノードＳＮ２から切り離す。よって、図６の動作を
行なう半導体記憶装置は図５の動作を行なう半導体記憶
装置の効果に加えて、充放電電流の発生を抑制できる。
その結果、グランドノイズの発生を抑制できる。また、
センス動作時に切り離されたビット線の電位はＶＣＣ／
２に維持される。その結果、切り離されたビット線はシ
ールド線として機能する。
の説明は繰り返さない。以上より、図６の動作を行なう
半導体記憶装置は、センス動作前にビット線ＢＬＬをセ
ンスノードＳＮ２から切り離す。よって、図６の動作を
行なう半導体記憶装置は図５の動作を行なう半導体記憶
装置の効果に加えて、充放電電流の発生を抑制できる。
その結果、グランドノイズの発生を抑制できる。また、
センス動作時に切り離されたビット線の電位はＶＣＣ／
２に維持される。その結果、切り離されたビット線はシ
ールド線として機能する。
【０１０５】［実施の形態２］図７はこの発明の実施の
形態２における半導体記憶装置内のセンスアンプおよび
その周辺回路の構成を示す回路図である。
形態２における半導体記憶装置内のセンスアンプおよび
その周辺回路の構成を示す回路図である。
【０１０６】図７を参照して、図４と比較して、実施の
形態２における半導体記憶装置ではイコライザ１５１の
代わりにイコライザ１５３を、イコライザ１５２の代わ
りにイコライザ１５４をそれぞれ設置している。
形態２における半導体記憶装置ではイコライザ１５１の
代わりにイコライザ１５３を、イコライザ１５２の代わ
りにイコライザ１５４をそれぞれ設置している。
【０１０７】イコライザ１５３はイコライザ１５１と比
較して、イコライズ用のトランジスタＱＮ２３を削除し
ている。また、イコライザ１５４はイコライザ１５２と
比較して、イコライズ用のトランジスタＱＮ４３を削除
している。
較して、イコライズ用のトランジスタＱＮ２３を削除し
ている。また、イコライザ１５４はイコライザ１５２と
比較して、イコライズ用のトランジスタＱＮ４３を削除
している。
【０１０８】その他の回路構成は実施の形態１と同じで
あるため、その説明は繰り返さない。
あるため、その説明は繰り返さない。
【０１０９】以上の回路構成を有する半導体記憶装置の
読出動作について説明する。なお、実施の形態２におけ
る半導体記憶装置の読出動作において、図７中のワード
線ＷＬｎが選択され、メモリセルＭＣ１のデータが読出
される場合について説明する。
読出動作について説明する。なお、実施の形態２におけ
る半導体記憶装置の読出動作において、図７中のワード
線ＷＬｎが選択され、メモリセルＭＣ１のデータが読出
される場合について説明する。
【０１１０】図８はこの発明の実施の形態２における半
導体記憶装置の動作について示したタイミングチャート
である。
導体記憶装置の動作について示したタイミングチャート
である。
【０１１１】時刻ｔ０〜ｔ５までの動作は図５と同じで
あるためその説明は繰り返さない。時刻ｔ５でプリチャ
ージ信号Ｐ２をＨレベルにした後、プリチャージ信号Ｐ
２はＨレベルを維持する。一方、時刻ｔ４でＬレベルと
なった選択信号ＳＥＬ２は図５における時刻ｔ１１でＨ
レベルになるのではなく、時刻ｔ１２においてＨレベル
となる。
あるためその説明は繰り返さない。時刻ｔ５でプリチャ
ージ信号Ｐ２をＨレベルにした後、プリチャージ信号Ｐ
２はＨレベルを維持する。一方、時刻ｔ４でＬレベルと
なった選択信号ＳＥＬ２は図５における時刻ｔ１１でＨ
レベルになるのではなく、時刻ｔ１２においてＨレベル
となる。
【０１１２】すなわち、実施の形態２の半導体記憶装置
は、ワード線ＷＬｎが非選択となった以降に再びビット
線ＢＬＬをセンスノードＳＮ２に接続し、その電位をＶ
ＣＣに維持する動作は行なわない。
は、ワード線ＷＬｎが非選択となった以降に再びビット
線ＢＬＬをセンスノードＳＮ２に接続し、その電位をＶ
ＣＣに維持する動作は行なわない。
【０１１３】これにより、実施の形態２における半導体
記憶装置は、選択された折り返しビット線対のうち、読
出対象となるメモリセルが接続されていないレファレン
ス側のビット線をセンスノードから切り離し、その電位
をＶＣＣ／２に維持する。よって、従来の半導体記憶装
置での読出動作と比較して、ビット線間の電圧ストレス
を緩和できる。また、ビット線と切り離されたセンスノ
ードのキャパシタを接続することにより、容量を確保す
ることができる。
記憶装置は、選択された折り返しビット線対のうち、読
出対象となるメモリセルが接続されていないレファレン
ス側のビット線をセンスノードから切り離し、その電位
をＶＣＣ／２に維持する。よって、従来の半導体記憶装
置での読出動作と比較して、ビット線間の電圧ストレス
を緩和できる。また、ビット線と切り離されたセンスノ
ードのキャパシタを接続することにより、容量を確保す
ることができる。
【０１１４】図８では、センス動作後に選択信号ＳＥＬ
２をＬレベルとしたが、実施の形態１における図６の動
作と同様に、センス動作前に選択信号ＳＥＬ２をＬレベ
ルとすることもできる。
２をＬレベルとしたが、実施の形態１における図６の動
作と同様に、センス動作前に選択信号ＳＥＬ２をＬレベ
ルとすることもできる。
【０１１５】図９はこの発明の実施の形態２における半
導体記憶装置の動作の他の例について示したタイミング
チャートである。
導体記憶装置の動作の他の例について示したタイミング
チャートである。
【０１１６】図９を参照して、時刻ｔ０でビット線対Ｂ
ＬＲおよび／ＢＬＲとセンスノードＳＮ１およびＳＮ２
とを切り離すときに、選択信号ＳＥＬ２もＬレベルとす
る。その結果、選択ゲートＳＧ２０はオフとなり、リフ
ァレンス側のビット線ＢＬＬとセンスノードＳＮ２とは
切り離される。
ＬＲおよび／ＢＬＲとセンスノードＳＮ１およびＳＮ２
とを切り離すときに、選択信号ＳＥＬ２もＬレベルとす
る。その結果、選択ゲートＳＧ２０はオフとなり、リフ
ァレンス側のビット線ＢＬＬとセンスノードＳＮ２とは
切り離される。
【０１１７】さらにイコライザ１５１に入力されるプリ
チャージ信号Ｐ２は常時Ｈレベルとする。その結果、セ
ンスアンプ１００が動作する前からビット線ＢＬＬはセ
ンスノードＳＮ２から切り離され、かつその電位はＶＣ
Ｃ／２に固定される。その他の動作は図８と同じである
ためその説明は繰り返さない。
チャージ信号Ｐ２は常時Ｈレベルとする。その結果、セ
ンスアンプ１００が動作する前からビット線ＢＬＬはセ
ンスノードＳＮ２から切り離され、かつその電位はＶＣ
Ｃ／２に固定される。その他の動作は図８と同じである
ためその説明は繰り返さない。
【０１１８】以上より、図９の動作を行なう半導体記憶
装置は図８の動作を行なう半導体記憶装置の効果に加え
て、充放電電流の発生を抑制できる。その結果、グラン
ドノイズの発生を抑制できる。また、センス動作時に切
り離されたビット線の電位はＶＣＣ／２に維持される。
その結果、切り離されたビット線はシールド線として機
能する。
装置は図８の動作を行なう半導体記憶装置の効果に加え
て、充放電電流の発生を抑制できる。その結果、グラン
ドノイズの発生を抑制できる。また、センス動作時に切
り離されたビット線の電位はＶＣＣ／２に維持される。
その結果、切り離されたビット線はシールド線として機
能する。
【０１１９】［実施の形態３］図１０はこの発明の実施
の形態３における半導体記憶装置内のセンスアンプとそ
の周辺回路の構成の構成を示す回路図である。
の形態３における半導体記憶装置内のセンスアンプとそ
の周辺回路の構成の構成を示す回路図である。
【０１２０】図１０を参照して、図７と比較して、実施
の形態３における半導体記憶装置ではイコライザ１５３
に代えてイコライザ１５５が、イコライザ１５４に代え
てイコライザ１５６がそれぞれ設置される。
の形態３における半導体記憶装置ではイコライザ１５３
に代えてイコライザ１５５が、イコライザ１５４に代え
てイコライザ１５６がそれぞれ設置される。
【０１２１】イコライザ１５５はイコライザ１５３と比
較して、トランジスタＱＮ２１のゲートに入力される信
号がプリチャージ信号Ｐ１の代わりに選択信号ＳＥＬ２
となっている。また、トランジスタＱＮ２２のゲートに
入力される信号がプリチャージ信号Ｐ２の代わりに選択
信号ＳＥＬ１となっている。
較して、トランジスタＱＮ２１のゲートに入力される信
号がプリチャージ信号Ｐ１の代わりに選択信号ＳＥＬ２
となっている。また、トランジスタＱＮ２２のゲートに
入力される信号がプリチャージ信号Ｐ２の代わりに選択
信号ＳＥＬ１となっている。
【０１２２】同様にイコライザ１５６はイコライザ１５
４と比較して、トランジスタＱＮ４１のゲートに入力さ
れる信号がプリチャージ信号Ｐ３の代わりに選択信号Ｓ
ＥＲ２となっている。また、トランジスタＱＮ４２のゲ
ートに入力される信号がプリチャージ信号Ｐ４の代わり
に選択信号ＳＥＲ１となっている。
４と比較して、トランジスタＱＮ４１のゲートに入力さ
れる信号がプリチャージ信号Ｐ３の代わりに選択信号Ｓ
ＥＲ２となっている。また、トランジスタＱＮ４２のゲ
ートに入力される信号がプリチャージ信号Ｐ４の代わり
に選択信号ＳＥＲ１となっている。
【０１２３】よって、実施の形態３の半導体記憶装置で
は配線本数を抑制することができる。
は配線本数を抑制することができる。
【０１２４】その他の回路構成は図７と同じであるた
め、その説明は繰り返さない。以上の回路構成を有する
半導体記憶装置の読出動作について説明する。
め、その説明は繰り返さない。以上の回路構成を有する
半導体記憶装置の読出動作について説明する。
【０１２５】なお、実施の形態３における半導体記憶装
置の読出動作において、図１０中のワード線ＷＬｎが選
択され、メモリセルＭＣ１のデータが読出される場合に
ついて説明する。
置の読出動作において、図１０中のワード線ＷＬｎが選
択され、メモリセルＭＣ１のデータが読出される場合に
ついて説明する。
【０１２６】図１１は実施の形態３における半導体記憶
装置の読出動作について示したタイミングチャートであ
る。
装置の読出動作について示したタイミングチャートであ
る。
【０１２７】図８と比較して、時刻ｔ０〜時刻ｔ４まで
の動作は実施の形態２の半導体記憶装置の読出動作と同
じである。ただし、選択信号ＳＥＲ１，ＳＥＲ２がＬレ
ベルとなったとき、ビット線／ＢＬＲおよびＢＬＲはと
もにＶＣＣ／２の電位でフローティングとなる。
の動作は実施の形態２の半導体記憶装置の読出動作と同
じである。ただし、選択信号ＳＥＲ１，ＳＥＲ２がＬレ
ベルとなったとき、ビット線／ＢＬＲおよびＢＬＲはと
もにＶＣＣ／２の電位でフローティングとなる。
【０１２８】時刻ｔ４で選択信号ＳＥＬ２がＬレベルと
なると、選択ゲートＳＧ２０がオフされるとともに、ト
ランジスタＱＮ２１がオフされる。よって、ビット線／
ＢＬＬはフローティング状態となり、ビット線ＢＬＬは
センスノードＳＮ２と切り離されて、かつその電位はＶ
ＣＣ／２に維持される。
なると、選択ゲートＳＧ２０がオフされるとともに、ト
ランジスタＱＮ２１がオフされる。よって、ビット線／
ＢＬＬはフローティング状態となり、ビット線ＢＬＬは
センスノードＳＮ２と切り離されて、かつその電位はＶ
ＣＣ／２に維持される。
【０１２９】また、時刻ｔ１２で選択信号ＳＥＬ２がオ
ンされると、ビット線ＢＬＬはセンスノードＳＮ２と接
続され、さらにトランジスタＱＮ２１がオンされて、ビ
ット線／ＢＬＬの電位はＶＣＣ／２にプリチャージされ
る。
ンされると、ビット線ＢＬＬはセンスノードＳＮ２と接
続され、さらにトランジスタＱＮ２１がオンされて、ビ
ット線／ＢＬＬの電位はＶＣＣ／２にプリチャージされ
る。
【０１３０】その他の動作は図８と同じであるため、そ
の説明は繰り返さない。図１１では、センス動作後に選
択信号ＳＥＬ２をＬレベルとしたが、実施の形態２にお
ける図９の動作と同様に、センス動作前に選択信号ＳＥ
Ｌ２をＬレベルとすることもできる。
の説明は繰り返さない。図１１では、センス動作後に選
択信号ＳＥＬ２をＬレベルとしたが、実施の形態２にお
ける図９の動作と同様に、センス動作前に選択信号ＳＥ
Ｌ２をＬレベルとすることもできる。
【０１３１】図１２はこの発明の実施の形態３における
半導体記憶装置の動作の他の例について示したタイミン
グチャートである。
半導体記憶装置の動作の他の例について示したタイミン
グチャートである。
【０１３２】図１２を参照して、時刻ｔ０でビット線対
ＢＬＲおよび／ＢＬＲとセンスノードＳＮ１およびＳＮ
２とを切り離すときに、選択信号ＳＥＬ２もＬレベルと
する。その結果、選択ゲートＳＧ２０はオフとなり、リ
ファレンス側のビット線ＢＬＬとセンスノードＳＮ２と
は切り離される。
ＢＬＲおよび／ＢＬＲとセンスノードＳＮ１およびＳＮ
２とを切り離すときに、選択信号ＳＥＬ２もＬレベルと
する。その結果、選択ゲートＳＧ２０はオフとなり、リ
ファレンス側のビット線ＢＬＬとセンスノードＳＮ２と
は切り離される。
【０１３３】このとき、同時にトランジスタＱＮ２１が
オフとなる。その結果、センスアンプ１００が動作する
前からビット線ＢＬＬはセンスノードＳＮ２から切り離
され、かつその電位はＶＣＣ／２に固定される。その他
の動作は図８と同じであるためその説明は繰り返さな
い。
オフとなる。その結果、センスアンプ１００が動作する
前からビット線ＢＬＬはセンスノードＳＮ２から切り離
され、かつその電位はＶＣＣ／２に固定される。その他
の動作は図８と同じであるためその説明は繰り返さな
い。
【０１３４】［実施の形態４］図１３はこの発明の実施
の形態４における半導体記憶装置内のセンスアンプとそ
の周辺回路の構成を示す回路図である。
の形態４における半導体記憶装置内のセンスアンプとそ
の周辺回路の構成を示す回路図である。
【０１３５】図１３を参照して、図４と比較して、キャ
パシタＣ１０はセンスノードＳＮ１とＶＣＣ／２の電位
ノードとに接続される。また、キャパシタＣ２０はセン
スノードＳＮ２とＶＣＣ／２の電位ノードとに接続され
る。その他の構成は実施の形態１における図４の構成と
同じであるため、その説明は繰り返さない。
パシタＣ１０はセンスノードＳＮ１とＶＣＣ／２の電位
ノードとに接続される。また、キャパシタＣ２０はセン
スノードＳＮ２とＶＣＣ／２の電位ノードとに接続され
る。その他の構成は実施の形態１における図４の構成と
同じであるため、その説明は繰り返さない。
【０１３６】以上の構成により、センスノードに負荷す
るキャパシタの対向電極をＶＣＣ／２とすることで、セ
ンス動作時のバランスが良くなる。
るキャパシタの対向電極をＶＣＣ／２とすることで、セ
ンス動作時のバランスが良くなる。
【０１３７】なお、実施の形態２および実施の形態３の
半導体記憶装置においてもキャパシタＣ１０およびＣ２
０を設置電位ＧＮＤノードに接続する代わりにＶＣＣ／
２の電位ノードに接続することで、同様の効果を得るこ
とができる。
半導体記憶装置においてもキャパシタＣ１０およびＣ２
０を設置電位ＧＮＤノードに接続する代わりにＶＣＣ／
２の電位ノードに接続することで、同様の効果を得るこ
とができる。
【０１３８】［実施の形態５］図１４は実施の形態５に
おける半導体記憶装置内のセンスアンプとその周辺回路
の構成を示す回路図である。
おける半導体記憶装置内のセンスアンプとその周辺回路
の構成を示す回路図である。
【０１３９】図１４を参照して、図４と比較して、新た
にシールド線ＳＬ１，ＳＬ２が設置されている。
にシールド線ＳＬ１，ＳＬ２が設置されている。
【０１４０】シールド線ＳＬ１，ＳＬ２はビット線対Ｂ
ＬＬおよび／ＢＬＬに並行に配列され、その間にセンス
アンプ１００を挟むように配列されている。
ＬＬおよび／ＢＬＬに並行に配列され、その間にセンス
アンプ１００を挟むように配列されている。
【０１４１】シールド線ＳＬ１，ＳＬ２はそれぞれＶＣ
Ｃ／２の電位ノードに接続されている。よって、シール
ド線ＳＬ１，ＳＬ２の電位はそれぞれＶＣＣ／２に維持
されている。
Ｃ／２の電位ノードに接続されている。よって、シール
ド線ＳＬ１，ＳＬ２の電位はそれぞれＶＣＣ／２に維持
されている。
【０１４２】以上の構成により、センスノードＳＮ１お
よびＳＮ２への線間ノイズの伝播を防止することができ
る。
よびＳＮ２への線間ノイズの伝播を防止することができ
る。
【０１４３】その結果、より正確なセンス動作を行なう
ことができる。なお、実施の形態２および実施の形態３
の半導体記憶装置においてもシールド線ＳＬ１およびＳ
Ｌ２を実施の形態５と同様に配置することで、同様の効
果を得ることができる。
ことができる。なお、実施の形態２および実施の形態３
の半導体記憶装置においてもシールド線ＳＬ１およびＳ
Ｌ２を実施の形態５と同様に配置することで、同様の効
果を得ることができる。
【０１４４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと解釈されるべきで
ある。本発明の範囲は上述した実施の形態ではなく特許
請求の範囲によって定められ、特許請求の範囲と均等の
意味およびその範囲内でのすべての変更が含まれること
を意図するものである。
例示であって制限的なものではないと解釈されるべきで
ある。本発明の範囲は上述した実施の形態ではなく特許
請求の範囲によって定められ、特許請求の範囲と均等の
意味およびその範囲内でのすべての変更が含まれること
を意図するものである。
【０１４５】
【発明の効果】本発明による半導体記憶装置では、読出
動作時において、リファレンス側のビット線をセンスノ
ードから切り離し、その電位をＶＣＣ／２に固定する。
センス動作後にリファレンス側のビット線をセンスノー
ドから切り離した場合、非選択メモリセルとビット線と
の間の電圧ストレスを緩和できる。よって、メモリセル
の電荷保持能力の低下を防止できる。
動作時において、リファレンス側のビット線をセンスノ
ードから切り離し、その電位をＶＣＣ／２に固定する。
センス動作後にリファレンス側のビット線をセンスノー
ドから切り離した場合、非選択メモリセルとビット線と
の間の電圧ストレスを緩和できる。よって、メモリセル
の電荷保持能力の低下を防止できる。
【０１４６】センス動作後にリファレンス側のビット線
をセンスノードから切り離した場合、電圧ストレスの緩
和に加え、リファレンス側のビット線はビット線間のノ
イズ伝播を防止するシールド線として機能する。その結
果、センスアンプの誤動作を防止できる。さらに、充放
電電流を低減することから、ＧＮＤノイズを低減でき
る。その結果、センスアンプの誤動作を防止できる。
をセンスノードから切り離した場合、電圧ストレスの緩
和に加え、リファレンス側のビット線はビット線間のノ
イズ伝播を防止するシールド線として機能する。その結
果、センスアンプの誤動作を防止できる。さらに、充放
電電流を低減することから、ＧＮＤノイズを低減でき
る。その結果、センスアンプの誤動作を防止できる。
【０１４７】以上の結果、メモリセルの電荷保持能力の
低下を抑制することができ、誤動作を防止できるセンス
アンプを備えた半導体記憶装置を提供することができ
る。
低下を抑制することができ、誤動作を防止できるセンス
アンプを備えた半導体記憶装置を提供することができ
る。
【図１】 この発明の実施の形態における半導体記憶装
置の全体構成を示す概略ブロック図である。
置の全体構成を示す概略ブロック図である。
【図２】 図１中のメモリセルアレイおよびセンスアン
プの構成の詳細を示すブロック図である。
プの構成の詳細を示すブロック図である。
【図３】 図１中のセンスアンプ回路および入出力回路
の構成の詳細を示すブロック図である。
の構成の詳細を示すブロック図である。
【図４】 図１中の領域９０の詳細を示す回路図であ
る。
る。
【図５】 この発明の実施の形態１における半導体記憶
装置の動作について示したタイミングチャートである。
装置の動作について示したタイミングチャートである。
【図６】 この発明の実施の形態１における半導体記憶
装置の動作の他の例について示したタイミングチャート
である。
装置の動作の他の例について示したタイミングチャート
である。
【図７】 この発明の実施の形態２における半導体記憶
装置内のセンスアンプおよびその周辺回路の構成を示す
回路図である。
装置内のセンスアンプおよびその周辺回路の構成を示す
回路図である。
【図８】 この発明の実施の形態２における半導体記憶
装置の動作について示したタイミングチャートである。
装置の動作について示したタイミングチャートである。
【図９】 この発明の実施の形態２における半導体記憶
装置の動作の他の例について示したタイミングチャート
である。
装置の動作の他の例について示したタイミングチャート
である。
【図１０】 この発明の実施の形態３における半導体記
憶装置内のセンスアンプとその周辺回路の構成の構成を
示す回路図である。
憶装置内のセンスアンプとその周辺回路の構成の構成を
示す回路図である。
【図１１】 実施の形態３における半導体記憶装置の読
出動作について示したタイミングチャートである。
出動作について示したタイミングチャートである。
【図１２】 この発明の実施の形態３における半導体記
憶装置の動作の他の例について示したタイミングチャー
トである。
憶装置の動作の他の例について示したタイミングチャー
トである。
【図１３】 この発明の実施の形態４における半導体記
憶装置内のセンスアンプとその周辺回路の構成を示す回
路図である。
憶装置内のセンスアンプとその周辺回路の構成を示す回
路図である。
【図１４】 実施の形態５における半導体記憶装置内の
センスアンプとその周辺回路の構成を示す回路図であ
る。
センスアンプとその周辺回路の構成を示す回路図であ
る。
【図１５】 従来の折返しビット線方式の半導体記憶装
置のメモリセルアレイおよびその周辺回路の構成を示す
概略ブロック図である。
置のメモリセルアレイおよびその周辺回路の構成を示す
概略ブロック図である。
【図１６】 図１５中の領域３０１内の構成を示す回路
図である。
図である。
【図１７】 従来の半導体記憶装置のページモードアク
セスでの読出動作について示したタイミングチャートで
ある。
セスでの読出動作について示したタイミングチャートで
ある。
【図１８】 従来の半導体記憶装置内のメモリセルの電
荷蓄積能力の低下を説明するための模式図である。
荷蓄積能力の低下を説明するための模式図である。
【図１９】 センスアンプの動作を説明するための模式
図である。
図である。
【図２０】 図１９の場合におけるセンスアンプの動作
について示したタイミングチャートである。
について示したタイミングチャートである。
【図２１】 グランドノイズの読出動作による影響を説
明するための模式図である。
明するための模式図である。
【図２２】 図２１に示したメモリセルのデータの読出
動作時にデータが反転する場合のタイミングチャートで
ある。
動作時にデータが反転する場合のタイミングチャートで
ある。
【図２３】 図１５に示すメモリセルアレイの一部を示
すブロック図である。
すブロック図である。
１ 半導体集積回路装置、１０ 制御信号入力端子、１
２ アドレス入力端子、１４ データ入力端子、１５，
１６，１５１〜１５６ イコライザ、１６ 電源入力端
子、２０ 制御回路、３０ メモリセルアレイ、３５
アドレスバッファ、４０ ロウデコーダ、４５ コラム
デコーダ、５０ センスアンプ回路、６０ 入出力回
路、６１ コラム選択ゲート、６２ プリアンプ、６３
データラッチ回路、６４ メインアンプ、７０ 入力
バッファ、７５ 出力バッファ、８０ 内部電源電位発
生回路、１００ センスアンプ。
２ アドレス入力端子、１４ データ入力端子、１５，
１６，１５１〜１５６ イコライザ、１６ 電源入力端
子、２０ 制御回路、３０ メモリセルアレイ、３５
アドレスバッファ、４０ ロウデコーダ、４５ コラム
デコーダ、５０ センスアンプ回路、６０ 入出力回
路、６１ コラム選択ゲート、６２ プリアンプ、６３
データラッチ回路、６４ メインアンプ、７０ 入力
バッファ、７５ 出力バッファ、８０ 内部電源電位発
生回路、１００ センスアンプ。
Claims (7)
- 【請求項１】 折返しビット線対を構成する第１および
第２のビット線と、 前記第２のビット線に接続されたメモリセルと、 前記第１および第２のビット線に接続され、前記第１お
よび第２のビット線をプリチャージするイコライザと、 第１および第２のセンスノードと、 前記第１および第２のセンスノードに接続されたセンス
アンプと、 前記第１のビット線と前記第１のセンスノードとの間に
接続された第１のスイッチ手段と、 前記第２のビット線と前記第２のセンスノードとの間に
接続された第２のスイッチ手段と、 前記イコライザと前記第１および第２のスイッチ手段と
を制御する制御手段とを含み、 前記イコライザは、 前記第１のビット線に所定の電位を供給する第１の電位
供給手段と、 前記第２のビット線に前記所定の電位を供給する第２の
電位供給手段とを含み、 前記制御手段は、前記イコライザが前記第１および第２
のビット線をプリチャージした後、前記センスアンプが
動作を終了するまでの間に、前記第２のスイッチ手段を
オンにしたまま前記第１のスイッチ手段をオフにし、前
記第１のビット線に前記所定の電位を供給するように前
記第１の電位供給手段を制御する、半導体記憶装置。 - 【請求項２】 前記制御手段は、前記センスアンプが動
作を開始した後所定の時間経過後から前記第１のスイッ
チ手段および前記第１の電位供給手段を制御する、請求
項１に記載の半導体記憶装置。 - 【請求項３】 前記制御手段は、前記センスアンプが動
作する前に前記第１のスイッチ手段および前記第１の電
位供給手段を制御する、請求項１に記載の半導体記憶装
置。 - 【請求項４】 前記半導体記憶装置は、前記第１のセン
スノードに接続される容量手段を含む、請求項１に記載
の半導体記憶装置。 - 【請求項５】 前記第１の電位供給手段は、電位ノード
と前記第１のビット線との間に接続される第１のトラン
ジスタを含み、 前記第２の電位供給手段は、前記電位ノードと前記第２
のビット線との間に接続される第２のトランジスタとを
含み、 前記制御手段は、前記第１のトランジスタのゲートへ第
１の制御信号を出力し、前記第２のトランジスタのゲー
トへ第２の制御信号を出力する、請求項１に記載の半導
体記憶装置。 - 【請求項６】 前記第１のスイッチ手段は前記第２の制
御信号をそのゲートに受ける第３のトランジスタを含
み、 前記第２のスイッチ手段は前記第１の制御信号をそのゲ
ートに受ける第４のトランジスタを含む、請求項５に記
載の半導体記憶装置。 - 【請求項７】 前記半導体記憶装置はさらに、 前記折返しビット線対と並行に配置され、前記電位ノー
ドに接続されて所定の電位を維持するシールド線を含
む、請求項４に記載の半導体記憶装置。
Priority Applications (6)
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|---|---|---|---|
| JP2001396937A JP2003196982A (ja) | 2001-12-27 | 2001-12-27 | 半導体記憶装置 |
| US10/175,905 US6504776B1 (en) | 2001-12-27 | 2002-06-21 | Semiconductor memory device having sense amplifier |
| TW091114154A TW561494B (en) | 2001-12-27 | 2002-06-27 | Semiconductor memory device |
| DE10234123A DE10234123A1 (de) | 2001-12-27 | 2002-07-26 | Halbleiterspeichervorrichtung mit Leseverstärker |
| KR1020020050107A KR20030057273A (ko) | 2001-12-27 | 2002-08-23 | 센스 앰프를 갖는 반도체 기억 장치 |
| CN02130179A CN1428784A (zh) | 2001-12-27 | 2002-08-23 | 具有读出放大器的半导体存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001396937A JP2003196982A (ja) | 2001-12-27 | 2001-12-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
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| JP2003196982A true JP2003196982A (ja) | 2003-07-11 |
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Family Applications (1)
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|---|---|---|---|
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Country Status (6)
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| JP (1) | JP2003196982A (ja) |
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| CN (1) | CN1428784A (ja) |
| DE (1) | DE10234123A1 (ja) |
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| KR100600056B1 (ko) * | 2004-10-30 | 2006-07-13 | 주식회사 하이닉스반도체 | 저 전압용 반도체 메모리 장치 |
| JP2008065971A (ja) * | 2006-08-10 | 2008-03-21 | Fujitsu Ltd | 半導体メモリおよびメモリシステム |
| EP2081570A2 (en) | 2006-10-24 | 2009-07-29 | David W. Krempin | Anti-resorptive and bone building dietary supplements and methods of use |
| JP2010097644A (ja) * | 2008-10-15 | 2010-04-30 | Nec Electronics Corp | 半導体装置及びその動作方法 |
| US7897184B1 (en) | 2009-08-13 | 2011-03-01 | Access Business Group International Llc | Topical composition with skin lightening effect |
| JP5603043B2 (ja) * | 2009-09-15 | 2014-10-08 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及び半導体装置を含む情報処理システム |
| US8238183B2 (en) * | 2009-09-15 | 2012-08-07 | Elpida Memory, Inc. | Semiconductor device and data processing system comprising semiconductor device |
| JP5291593B2 (ja) * | 2009-10-21 | 2013-09-18 | ラピスセミコンダクタ株式会社 | 半導体記憶装置 |
| CN101714401B (zh) * | 2009-11-06 | 2013-01-02 | 东南大学 | 用以增强存储单元阵列容量和密度的亚阈值敏感放大电路 |
| CN104539151B (zh) * | 2014-11-12 | 2017-02-15 | 上海华虹宏力半导体制造有限公司 | Boost电路 |
| CN116994616B (zh) * | 2023-08-17 | 2024-02-27 | 合芯科技(苏州)有限公司 | 灵敏放大器、静态随机存储器及灵敏放大器的控制方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH03194789A (ja) | 1989-12-25 | 1991-08-26 | Sony Corp | 半導体記憶装置 |
| JPH05101660A (ja) | 1991-10-07 | 1993-04-23 | Nec Corp | ダイナミツク型半導体記憶装置 |
| JP3194789B2 (ja) | 1992-05-12 | 2001-08-06 | 株式会社今仙電機製作所 | 直線駆動装置 |
| KR960000892B1 (ko) * | 1992-12-01 | 1996-01-13 | 삼성전자주식회사 | 데이타 전송회로 |
| JPH06302189A (ja) * | 1993-02-22 | 1994-10-28 | Toshiba Corp | 半導体記憶装置 |
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| US6049492A (en) * | 1998-06-29 | 2000-04-11 | Siemens Aktiengesellschaft | Interleaved sense amplifier with a single-sided precharge device |
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-
2001
- 2001-12-27 JP JP2001396937A patent/JP2003196982A/ja not_active Withdrawn
-
2002
- 2002-06-21 US US10/175,905 patent/US6504776B1/en not_active Expired - Fee Related
- 2002-06-27 TW TW091114154A patent/TW561494B/zh active
- 2002-07-26 DE DE10234123A patent/DE10234123A1/de not_active Ceased
- 2002-08-23 CN CN02130179A patent/CN1428784A/zh active Pending
- 2002-08-23 KR KR1020020050107A patent/KR20030057273A/ko not_active Application Discontinuation
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| US7773444B2 (en) | 2006-02-15 | 2010-08-10 | Samsung Electronics Co., Ltd. | Semiconductor memory device and data write and read methods thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030057273A (ko) | 2003-07-04 |
| US6504776B1 (en) | 2003-01-07 |
| TW561494B (en) | 2003-11-11 |
| DE10234123A1 (de) | 2003-07-17 |
| CN1428784A (zh) | 2003-07-09 |
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