JPH05101660A - ダイナミツク型半導体記憶装置 - Google Patents
ダイナミツク型半導体記憶装置Info
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- JPH05101660A JPH05101660A JP3258999A JP25899991A JPH05101660A JP H05101660 A JPH05101660 A JP H05101660A JP 3258999 A JP3258999 A JP 3258999A JP 25899991 A JP25899991 A JP 25899991A JP H05101660 A JPH05101660 A JP H05101660A
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Abstract
(57)【要約】
【目的】対をなす第１及び第２のビット線間に発生する
カップリングノイズを低減し、センス増幅器を特別に高
感度化しなくて済むようにする。 【構成】第１及び第２のトランスファ回路Ｔ１，Ｔ２を
オン，オフする転送制御信号ＴＧ１，ＴＧ２をそれぞれ
のタイミングで変化するようにする。転送制御信号ＴＧ
１，ＴＧ２により、選択されるメモリセル（例えばＭＣ
１）が接続されるビット線（ＢＬ１）だけをセンス増幅
器ＳＡと接続し他方のビット線（ＢＬ２）をセンス増幅
器ＳＡと分離する。
カップリングノイズを低減し、センス増幅器を特別に高
感度化しなくて済むようにする。 【構成】第１及び第２のトランスファ回路Ｔ１，Ｔ２を
オン，オフする転送制御信号ＴＧ１，ＴＧ２をそれぞれ
のタイミングで変化するようにする。転送制御信号ＴＧ
１，ＴＧ２により、選択されるメモリセル（例えばＭＣ
１）が接続されるビット線（ＢＬ１）だけをセンス増幅
器ＳＡと接続し他方のビット線（ＢＬ２）をセンス増幅
器ＳＡと分離する。
Description
【０００１】
【産業上の利用分野】本発明はダイナミック型半導体記
憶装置に関し、特に大容量，微細化構造のダイナミック
型半導体記憶装置に関する。
憶装置に関し、特に大容量，微細化構造のダイナミック
型半導体記憶装置に関する。
【０００２】
【従来の技術】ダイナミック型半導体記憶装置の大容量
化はデバイスの微細化に支えられ、近年、ますます進ん
でいる。ところが、この微細化はチップ内部の配線間カ
ップリングノイズをも大きくさせている。すなわち、微
細化によるチップ内信号配線間隔の減少のため、これら
線間容量が増大し、隣接信号配線からのカップリングノ
イズが増大する。このような配線間カップリングノイズ
は、最もち密に設計されているメモリセルやセンス増幅
器などで構成されるメモリセルアレイ部で大きくなる。
化はデバイスの微細化に支えられ、近年、ますます進ん
でいる。ところが、この微細化はチップ内部の配線間カ
ップリングノイズをも大きくさせている。すなわち、微
細化によるチップ内信号配線間隔の減少のため、これら
線間容量が増大し、隣接信号配線からのカップリングノ
イズが増大する。このような配線間カップリングノイズ
は、最もち密に設計されているメモリセルやセンス増幅
器などで構成されるメモリセルアレイ部で大きくなる。
【０００３】図４（Ａ），（Ｂ）は、上述したような従
来のダイナミック型半導体記憶装置のメモリセルアレイ
部の一例を示す回路図及びその動作波形図である。
来のダイナミック型半導体記憶装置のメモリセルアレイ
部の一例を示す回路図及びその動作波形図である。
【０００４】この回路は、ダイナミック型の第１及び第
２のメモリセルＭＣ１（第２のメモリセルＭＣ２は図示
省略）と、これら第１及び第２のメモリセルＭＣ１（Ｍ
Ｃ２）をそれぞれ対応して選択する第１及び第２のワー
ド線ＷＬ１（第２のワード線ＷＬ２は図示省略）と、こ
れら第１及び第２のワード線ＷＬ１（ＷＬ２）により選
択された第１及び第２のメモリセルＭＣ１（ＭＣ２）の
データをそれぞれ対応して伝達する第１及び第２のビッ
ト線ＢＬ１，ＢＬ２と、第１及び第２の入出力端Ｓ１，
Ｓ２を備え活性化制御信号ＳＥに従って活性化しこれら
第１及び第２の入出力端Ｓ１，Ｓ２間の信号を差動増幅
するセンス増幅器ＳＡと、このセンス増幅器ＳＡの第１
及び第２の入出力端Ｓ１，Ｓと第１及び第２のビット線
ＢＬ１，ＢＬ２との間にそれぞれ対応して接続し転送制
御信号ＴＧに従ってそれぞれオン，オフする第１及び第
２のトランスファ回路Ｔ１，Ｔ２とを有する構成となっ
ている。なお、ビット線ＢＬ１，ＢＬ２にはそれぞれ配
線容量Ｃｂが、またビット線ＢＬ１，ＢＬ２間には線間
容量Ｃｃが存在する。
２のメモリセルＭＣ１（第２のメモリセルＭＣ２は図示
省略）と、これら第１及び第２のメモリセルＭＣ１（Ｍ
Ｃ２）をそれぞれ対応して選択する第１及び第２のワー
ド線ＷＬ１（第２のワード線ＷＬ２は図示省略）と、こ
れら第１及び第２のワード線ＷＬ１（ＷＬ２）により選
択された第１及び第２のメモリセルＭＣ１（ＭＣ２）の
データをそれぞれ対応して伝達する第１及び第２のビッ
ト線ＢＬ１，ＢＬ２と、第１及び第２の入出力端Ｓ１，
Ｓ２を備え活性化制御信号ＳＥに従って活性化しこれら
第１及び第２の入出力端Ｓ１，Ｓ２間の信号を差動増幅
するセンス増幅器ＳＡと、このセンス増幅器ＳＡの第１
及び第２の入出力端Ｓ１，Ｓと第１及び第２のビット線
ＢＬ１，ＢＬ２との間にそれぞれ対応して接続し転送制
御信号ＴＧに従ってそれぞれオン，オフする第１及び第
２のトランスファ回路Ｔ１，Ｔ２とを有する構成となっ
ている。なお、ビット線ＢＬ１，ＢＬ２にはそれぞれ配
線容量Ｃｂが、またビット線ＢＬ１，ＢＬ２間には線間
容量Ｃｃが存在する。
【０００５】次に、この回路の動作についてメモリセル
ＭＣ１が選択された場合を例を取り説明する。
ＭＣ１が選択された場合を例を取り説明する。
【０００６】まず、ワード線ＷＬ１を高レベルにしてメ
モリセルＭＣ１内に記憶している情報をビット線ＢＬ１
上に読み出す。このとき、トランスファ回路Ｔ１，Ｔ２
はその転送制御信号ＴＧが高レベルであるために導通状
態となっており、センス増幅器ＳＡの入出力端Ｓ１にも
メモリセルＭＣ１からの信号がビット線ＢＬ１を介して
伝達される。その後、転送制御信号ＴＧを低レベルにし
てトランスファ回路Ｔ１，Ｔ２をオフ状態とし、センス
増幅器ＳＡの入出力端Ｓ１，Ｓ２をビット線ＢＬ１，Ｂ
Ｌ２から分離する。そして、活性化制御信号ＳＥを高レ
ベルにしてセンス増幅器ＳＡを活性化し、入出力端Ｓ
１，Ｓ２間に読み出した微小差信号をセンス増幅ＳＡで
大振幅信号に差動増幅した後、転送制御信号ＴＧを再び
高レベルに戻し、この大振幅信号をビット線ＢＬ１，Ｂ
Ｌ２及びメモリセルＭＣ１に書き戻す。
モリセルＭＣ１内に記憶している情報をビット線ＢＬ１
上に読み出す。このとき、トランスファ回路Ｔ１，Ｔ２
はその転送制御信号ＴＧが高レベルであるために導通状
態となっており、センス増幅器ＳＡの入出力端Ｓ１にも
メモリセルＭＣ１からの信号がビット線ＢＬ１を介して
伝達される。その後、転送制御信号ＴＧを低レベルにし
てトランスファ回路Ｔ１，Ｔ２をオフ状態とし、センス
増幅器ＳＡの入出力端Ｓ１，Ｓ２をビット線ＢＬ１，Ｂ
Ｌ２から分離する。そして、活性化制御信号ＳＥを高レ
ベルにしてセンス増幅器ＳＡを活性化し、入出力端Ｓ
１，Ｓ２間に読み出した微小差信号をセンス増幅ＳＡで
大振幅信号に差動増幅した後、転送制御信号ＴＧを再び
高レベルに戻し、この大振幅信号をビット線ＢＬ１，Ｂ
Ｌ２及びメモリセルＭＣ１に書き戻す。
【０００７】このようなダイナミック型半導体記憶装置
では、センス増幅器ＳＡの動作時に発生する線間容量Ｃ
ｃを介して発生するビット線ＢＬ１，ＢＬ２間のカップ
リングノイズを、トランスファ回路Ｔ１，Ｔ２を非導通
にすることで低減でき、また増幅動作を速くすることが
できる。
では、センス増幅器ＳＡの動作時に発生する線間容量Ｃ
ｃを介して発生するビット線ＢＬ１，ＢＬ２間のカップ
リングノイズを、トランスファ回路Ｔ１，Ｔ２を非導通
にすることで低減でき、また増幅動作を速くすることが
できる。
【０００８】
【発明が解決しようとする課題】上述した従来のダイナ
ミック型半導体記憶装置は、メモリセルＭＣ１の情報を
ビット線ＢＬ１上に読み出すとき、トランスファ回路Ｔ
１，Ｔ２が共にオン状態となっているため、ビット線Ｂ
Ｌ１上に読み出された信号（その値をＶｒとする）によ
り、線間容量Ｃｃを介してビット線ＢＬ２上にカップリ
ングノイズ（その値をＶｎとすると、Ｖｎ＝Ｖｒ・Ｃｃ
／Ｃｂ，Ｃｃは線間容量の値、Ｃｂは配線容量の値）を
発生し、これがトランスファ回路Ｔ２を通してセンス増
幅器ＳＡの入出力端Ｓ２に伝達される。このため、セン
ス増幅器ＳＡで感知すべき微小差信号がＶｒよりＶｎだ
け小さくなり、高感度のセンス増幅器が必要になるとい
う欠点があった。また、メモリセルの記憶信号電圧をカ
ップリングノイズで低減される分だけ大きくする必要が
あり、このため、動作電圧を低くできないという問題点
があった。
ミック型半導体記憶装置は、メモリセルＭＣ１の情報を
ビット線ＢＬ１上に読み出すとき、トランスファ回路Ｔ
１，Ｔ２が共にオン状態となっているため、ビット線Ｂ
Ｌ１上に読み出された信号（その値をＶｒとする）によ
り、線間容量Ｃｃを介してビット線ＢＬ２上にカップリ
ングノイズ（その値をＶｎとすると、Ｖｎ＝Ｖｒ・Ｃｃ
／Ｃｂ，Ｃｃは線間容量の値、Ｃｂは配線容量の値）を
発生し、これがトランスファ回路Ｔ２を通してセンス増
幅器ＳＡの入出力端Ｓ２に伝達される。このため、セン
ス増幅器ＳＡで感知すべき微小差信号がＶｒよりＶｎだ
け小さくなり、高感度のセンス増幅器が必要になるとい
う欠点があった。また、メモリセルの記憶信号電圧をカ
ップリングノイズで低減される分だけ大きくする必要が
あり、このため、動作電圧を低くできないという問題点
があった。
【０００９】本発明の目的は、ビット線間のカップリン
グノイズを小さくし、センス増幅器の特別な高感度化を
不要とし、かつ動作電圧を低減して低電力化が達成でき
るダイナミック型半導体記憶装置を提供することにあ
る。
グノイズを小さくし、センス増幅器の特別な高感度化を
不要とし、かつ動作電圧を低減して低電力化が達成でき
るダイナミック型半導体記憶装置を提供することにあ
る。
【００１０】
【課題を解決するための手段】本発明のダイナミック型
半導体記憶装置は、ダイナミック型の第１及び第２のメ
モリセルと、これら第１及び第２のメモリセルをそれぞ
れ対応して選択する第１及び第２のワード線と、これら
第１及び第２のワード線により選択された前記第１及び
第２のメモリセルのデータをそれぞれ対応して伝達する
第１及び第２のビット線と、第１及び第２の入出力端を
備え活性化制御信号に従って活性化しこれら第１及び第
２の入出力端間の信号を増幅するセンス増幅器と、この
センス増幅器の第１及び第２の入出力端と前記第１及び
第２のビット線との間にそれぞれ対応して接続し対応す
る第１及び第２の転送制御信号に従ってそれぞれオン，
オフする第１及び第２のトランスファ回路とを有し、前
記第１（又は第２）のメモリセルを選択するときに、前
記第１（又は第２）のトランスファ回路をオン状態とし
かつ前記第２（又は第１）のトランスファ回路をオフ状
態として構成される。
半導体記憶装置は、ダイナミック型の第１及び第２のメ
モリセルと、これら第１及び第２のメモリセルをそれぞ
れ対応して選択する第１及び第２のワード線と、これら
第１及び第２のワード線により選択された前記第１及び
第２のメモリセルのデータをそれぞれ対応して伝達する
第１及び第２のビット線と、第１及び第２の入出力端を
備え活性化制御信号に従って活性化しこれら第１及び第
２の入出力端間の信号を増幅するセンス増幅器と、この
センス増幅器の第１及び第２の入出力端と前記第１及び
第２のビット線との間にそれぞれ対応して接続し対応す
る第１及び第２の転送制御信号に従ってそれぞれオン，
オフする第１及び第２のトランスファ回路とを有し、前
記第１（又は第２）のメモリセルを選択するときに、前
記第１（又は第２）のトランスファ回路をオン状態とし
かつ前記第２（又は第１）のトランスファ回路をオフ状
態として構成される。
【００１１】また、一端をそれぞれ基準電位点と接続す
る所定の容量値の第１及び第２のダミーキャパシタと、
前記第１のダミーキャパシタの他端とセンス増幅器の第
１の入出力端との間に接続され第２の転送制御信号によ
りオン，オフする第３のトランスファ回路と、前記第２
のダミーキャパシタの他端と前記センス増幅器の第２の
入出力端との間に接続され第１の転送制御信号によりオ
ン，オフする第４のトランスファ回路とを設けて構成さ
れる。
る所定の容量値の第１及び第２のダミーキャパシタと、
前記第１のダミーキャパシタの他端とセンス増幅器の第
１の入出力端との間に接続され第２の転送制御信号によ
りオン，オフする第３のトランスファ回路と、前記第２
のダミーキャパシタの他端と前記センス増幅器の第２の
入出力端との間に接続され第１の転送制御信号によりオ
ン，オフする第４のトランスファ回路とを設けて構成さ
れる。
【００１２】また、第１及び第２のダミーキャパシタ
を、一端を基準電位点と接続する１つの第３のダミーキ
ャパシタで形成し、この第３のダミーキャパシタの他端
とセンス増幅器の第１及び第２の入出力端との間に第３
及び第４のトランスファ回路をそれぞれ対応して接続す
るようにして構成される。
を、一端を基準電位点と接続する１つの第３のダミーキ
ャパシタで形成し、この第３のダミーキャパシタの他端
とセンス増幅器の第１及び第２の入出力端との間に第３
及び第４のトランスファ回路をそれぞれ対応して接続す
るようにして構成される。
【００１３】また、第１〜第３のダミーキャパシタの各
容量値を各ビット線の配線容量と同じか大きい値として
構成される。
容量値を各ビット線の配線容量と同じか大きい値として
構成される。
【００１４】
【作用】本発明においては、対を成す第１及び第２のビ
ット線とセンス増幅器の第１及び第２の入出力端との間
にそれぞれ接続された第１及び第２のトランスファ回路
の転送制御信号をそれぞれのタイミングでレベル変化す
るようにし、選択されるメモリセルが接続されるビット
線だけをセンス増幅器と接続し、他方のビット線をセン
ス増幅器から分離することでこの他方のビット線を介し
てセンス増幅器に入力されるカップリングノイズをなく
すことができる。
ット線とセンス増幅器の第１及び第２の入出力端との間
にそれぞれ接続された第１及び第２のトランスファ回路
の転送制御信号をそれぞれのタイミングでレベル変化す
るようにし、選択されるメモリセルが接続されるビット
線だけをセンス増幅器と接続し、他方のビット線をセン
ス増幅器から分離することでこの他方のビット線を介し
てセンス増幅器に入力されるカップリングノイズをなく
すことができる。
【００１５】また、選択されたメモリセルの信号が入力
される側とは異なるセンス増幅器の入出力端にビット線
と同程度以上のダミーキャパシタを選択的に接続するこ
とで、メモリセルから情報を読み出すときのセンス増幅
器の第１及び第２入出力端間で発生するカップリングノ
イズを低減することができる。
される側とは異なるセンス増幅器の入出力端にビット線
と同程度以上のダミーキャパシタを選択的に接続するこ
とで、メモリセルから情報を読み出すときのセンス増幅
器の第１及び第２入出力端間で発生するカップリングノ
イズを低減することができる。
【００１６】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１７】図１（Ａ），（Ｂ）はそれぞれ本発明の第
１の実施例を示す回路図とその動作波形図である。
１の実施例を示す回路図とその動作波形図である。
【００１８】この実施例が図４（Ａ），（Ｂ）に示され
た従来のダイナミック型半導体記憶装置と相違する点
は、トランスファ回路Ｔ１，Ｔ２の転送制御信号を、そ
れぞれのタイミングレベル変化するＴＧ１，ＴＧ２に分
け、選択する第１のワード線ＷＬ１（又は第２のワード
線ＷＬ２、図示省略）が高レベルになる前に転送制御信
号ＴＧ２（又はＴＧ１）を低レベルにしてビット線ＢＬ
２（又はＢＬ１）とセンス増幅器ＳＡの入出力端Ｓ２
（又はＳ１）とを分離するようにした点にある。
た従来のダイナミック型半導体記憶装置と相違する点
は、トランスファ回路Ｔ１，Ｔ２の転送制御信号を、そ
れぞれのタイミングレベル変化するＴＧ１，ＴＧ２に分
け、選択する第１のワード線ＷＬ１（又は第２のワード
線ＷＬ２、図示省略）が高レベルになる前に転送制御信
号ＴＧ２（又はＴＧ１）を低レベルにしてビット線ＢＬ
２（又はＢＬ１）とセンス増幅器ＳＡの入出力端Ｓ２
（又はＳ１）とを分離するようにした点にある。
【００１９】次に、この実施例の動作について、メモリ
セルＭＣ１を選択する場合を例に取り説明する。
セルＭＣ１を選択する場合を例に取り説明する。
【００２０】まず、選択されるメモリセルＭＣ１が接続
されないビット線ＢＬ２側のトランスファ回路Ｔ２をそ
の転送制御信号ＴＧ１を低レベルにしてオフ状態とし、
ビット線ＢＬ２とセンス増幅器ＳＡの入出力端Ｓ２とを
電気的に分離する。この後、ワード線ＷＬ１を高レベル
としてメモリセルＭＣ１の情報をビット線ＢＬ１上に読
み出すと共に、その信号をトランスファ回路Ｔ１を介し
てセンス増幅器ＳＡの入出力端Ｓ１にも伝達する。この
とき、ビット線ＢＬ２のレベルは従来例の場合と同様に
線間容量Ｃｃを介したカップリングノイズを受けて変動
するが、このカップリングノイズは入出力端Ｓ２には伝
達されない。このため、センス増幅器ＳＡが感知すべき
信号としてはそのカップリングノイズを含まない大きさ
となり、従来例より大きな信号を取り出すことができ
る。これ以降の動作は従来例の場合と同様であるので、
以下省略する。
されないビット線ＢＬ２側のトランスファ回路Ｔ２をそ
の転送制御信号ＴＧ１を低レベルにしてオフ状態とし、
ビット線ＢＬ２とセンス増幅器ＳＡの入出力端Ｓ２とを
電気的に分離する。この後、ワード線ＷＬ１を高レベル
としてメモリセルＭＣ１の情報をビット線ＢＬ１上に読
み出すと共に、その信号をトランスファ回路Ｔ１を介し
てセンス増幅器ＳＡの入出力端Ｓ１にも伝達する。この
とき、ビット線ＢＬ２のレベルは従来例の場合と同様に
線間容量Ｃｃを介したカップリングノイズを受けて変動
するが、このカップリングノイズは入出力端Ｓ２には伝
達されない。このため、センス増幅器ＳＡが感知すべき
信号としてはそのカップリングノイズを含まない大きさ
となり、従来例より大きな信号を取り出すことができ
る。これ以降の動作は従来例の場合と同様であるので、
以下省略する。
【００２１】図２は本発明の第２の実施例を示す回路図
である。
である。
【００２２】この実施例は、図１に示された第１の実施
例の回路に更に、一端をそれぞれ基準電位点と接続する
所定の容量値の第１及び第２のダミーキャパシタＣｄ
１，Ｃｄ２と、第１のダミーキャパシタＣｄ１の他端と
センス増幅器ＳＡの第１の入出力端Ｓ１との間に接続さ
れ第２の転送制御信号ＴＧ２によりオン，オフする第３
のトランスファ回路Ｔ３と、第２のダミーキャパシタＣ
ｄ２の他端とセンス増幅器ＳＡの第２の入出力端Ｓ２と
の間に接続され第１の転送制御信号ＴＧ１によりオン，
オフする第４のトランスファ回路Ｔ４とを設けたもので
ある。このため、ワード線ＷＬ１を高レベルにしてメモ
リセルＭＣ１の情報をビット線ＢＬ１上に読み出すと
き、センス増幅器ＳＡの入出力端Ｓ２にはトランスファ
回路Ｔ４を介してダミーキャパシタＣｄ２が接続され
る。
例の回路に更に、一端をそれぞれ基準電位点と接続する
所定の容量値の第１及び第２のダミーキャパシタＣｄ
１，Ｃｄ２と、第１のダミーキャパシタＣｄ１の他端と
センス増幅器ＳＡの第１の入出力端Ｓ１との間に接続さ
れ第２の転送制御信号ＴＧ２によりオン，オフする第３
のトランスファ回路Ｔ３と、第２のダミーキャパシタＣ
ｄ２の他端とセンス増幅器ＳＡの第２の入出力端Ｓ２と
の間に接続され第１の転送制御信号ＴＧ１によりオン，
オフする第４のトランスファ回路Ｔ４とを設けたもので
ある。このため、ワード線ＷＬ１を高レベルにしてメモ
リセルＭＣ１の情報をビット線ＢＬ１上に読み出すと
き、センス増幅器ＳＡの入出力端Ｓ２にはトランスファ
回路Ｔ４を介してダミーキャパシタＣｄ２が接続され
る。
【００２３】この実施例においては、センス増幅器ＳＡ
の入出力端Ｓ１，Ｓ２間に存在する微小な線間容量Ｃｃ
ｓを介して発生するメモリセル情報読出し時のカップリ
ングノイズをダミーキャパシタＣｄ１，Ｃｄ２により吸
収でき、ビット線間のカップリングノイズの低減効果を
合わせて大きなノイズ低減が可能である。
の入出力端Ｓ１，Ｓ２間に存在する微小な線間容量Ｃｃ
ｓを介して発生するメモリセル情報読出し時のカップリ
ングノイズをダミーキャパシタＣｄ１，Ｃｄ２により吸
収でき、ビット線間のカップリングノイズの低減効果を
合わせて大きなノイズ低減が可能である。
【００２４】図３は本発明の第３の実施例を示す回路図
である。
である。
【００２５】この実施例は、図２に示された第２の実施
例の回路におけるダミーキャパシタＣｄ１，Ｃｄ２を１
つの第３のダミーキャパシタＣｄとしたものである。こ
のため、カップリングノイズの低減効果としては第２の
実施例と同等であるが、ダミーキャパシタの数が半分で
済みその分小面積化が可能である。
例の回路におけるダミーキャパシタＣｄ１，Ｃｄ２を１
つの第３のダミーキャパシタＣｄとしたものである。こ
のため、カップリングノイズの低減効果としては第２の
実施例と同等であるが、ダミーキャパシタの数が半分で
済みその分小面積化が可能である。
【００２６】以上説明した第２，第３の実施例における
ダミーキャパシタＣｄ１，Ｃｄ２，Ｃｄ３は、容量値や
その電圧依存性などの電気特性がビット線ＢＬ１，ＢＬ
２と同じ方が望ましい。しかし、その容量値がビット線
の配線容量の値と同じかそれより大であれば、先に述べ
たようなカップリングノイズの低減効果を得ることがで
きる。
ダミーキャパシタＣｄ１，Ｃｄ２，Ｃｄ３は、容量値や
その電圧依存性などの電気特性がビット線ＢＬ１，ＢＬ
２と同じ方が望ましい。しかし、その容量値がビット線
の配線容量の値と同じかそれより大であれば、先に述べ
たようなカップリングノイズの低減効果を得ることがで
きる。
【００２７】
【発明の効果】以上説明したように本発明は、対を成す
第１及び第２のビット線とセンス増幅器の第１及び第２
の入出力端との間に配置された第１及び第２のトランス
ファ回路の転送制御信号をそれぞれのタイミングでレベ
ル変化するようにし、選択されるメモリセルが接続され
るビット線だけをセンス増幅器と接続し、他方のビット
線をセンス増幅器から分離する構成とすることにより、
このビット線を介してセンス増幅器に入ってくるカップ
リングノイズを除去することができ、従ってセンス増幅
器を特別に高感度化しなくて済むという効果がある。ま
た選択メモリセルの信号が入力される側と反対のセンス
増幅器の入出力端に、ビット線と同程度がそれより大き
い容量値のダミーキャパシタを第３及び第４のトランス
ファ回路で増幅器選択的に接続することにより、メモリ
セルから情報を読み出すときのセンスの入出力端間で発
生するカップリングノイズを更に低減できる効果があ
る。
第１及び第２のビット線とセンス増幅器の第１及び第２
の入出力端との間に配置された第１及び第２のトランス
ファ回路の転送制御信号をそれぞれのタイミングでレベ
ル変化するようにし、選択されるメモリセルが接続され
るビット線だけをセンス増幅器と接続し、他方のビット
線をセンス増幅器から分離する構成とすることにより、
このビット線を介してセンス増幅器に入ってくるカップ
リングノイズを除去することができ、従ってセンス増幅
器を特別に高感度化しなくて済むという効果がある。ま
た選択メモリセルの信号が入力される側と反対のセンス
増幅器の入出力端に、ビット線と同程度がそれより大き
い容量値のダミーキャパシタを第３及び第４のトランス
ファ回路で増幅器選択的に接続することにより、メモリ
セルから情報を読み出すときのセンスの入出力端間で発
生するカップリングノイズを更に低減できる効果があ
る。
【図１】本発明の第１の実施例を示す回路図及びその動
作波形図である。
作波形図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】本発明の第３の実施例を示す回路図である。
【図４】従来のダイナミック型半導体記憶装置の一例を
示す回路図及びその動作波形図である。
示す回路図及びその動作波形図である。
ＢＬ１，ＢＬ２ ビット線 Ｃｂ 配線容量 Ｃｃ，Ｃｃｓ 線間容量 Ｃｄ，Ｃｄ１，Ｃｄ２ ダミーキャパシタ ＭＣ１ メモリセル ＳＡ センス増幅器 Ｔ１〜Ｔ４ トランスファ回路 ＷＬ １ ワード線
Claims (4)
- 【請求項１】 ダイナミック型の第１及び第２のメモリ
セルと、これら第１及び第２のメモリセルをそれぞれ対
応して選択する第１及び第２のワード線と、これら第１
及び第２のワード線により選択された前記第１及び第２
のメモリセルのデータをそれぞれ対応して伝達する第１
及び第２のビット線と、第１及び第２の入出力端を備え
活性化制御信号に従って活性化しこれら第１及び第２の
入出力端間の信号を増幅するセンス増幅器と、このセン
ス増幅器の第１及び第２の入出力端と前記第１及び第２
のビット線との間にそれぞれ対応して接続し対応する第
１及び第２の転送制御信号に従ってそれぞれオン，オフ
する第１及び第２のトランスファ回路とを有し、前記第
１（又は第２）のメモリセルを選択するときに、前記第
１（又は第２）のトランスファ回路をオン状態としかつ
前記第２（又は第１）のトランスファ回路をオフ状態と
することを特徴とするダイナミック型半導体記憶装置。 - 【請求項２】 一端をそれぞれ基準電位点と接続する所
定の容量値の第１及び第２のダミーキャパシタと、前記
第１のダミーキャパシタの他端とセンス増幅器の第１の
入出力端との間に接続され第２の転送制御信号によりオ
ン，オフする第３のトランスファ回路と、前記第２のダ
ミーキャパシタの他端と前記センス増幅器の第２の入出
力端との間に接続され第１の転送制御信号によりオン，
オフする第４のトランスファ回路とを設けた請求項１記
載のダイナミック型半導体記憶装置。 - 【請求項３】 第１及び第２のダミーキャパシタを、一
端を基準電位点と接続する１つの第３のダミーキャパシ
タで形成し、この第３のダミーキャパシタの他端とセン
ス増幅器の第１及び第２の入出力端との間に第３及び第
４のトランスファ回路をそれぞれ対応して接続するよう
にした請求項２記載のダイナミック型半導体記憶装置。 - 【請求項４】 第１〜第３のダミーキャパシタの各容量
値を各ビット線の配線容量と同じか大きい値とした請求
項２または請求項３記載のダイナミック型半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3258999A JPH05101660A (ja) | 1991-10-07 | 1991-10-07 | ダイナミツク型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3258999A JPH05101660A (ja) | 1991-10-07 | 1991-10-07 | ダイナミツク型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05101660A true JPH05101660A (ja) | 1993-04-23 |
Family
ID=17327955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3258999A Pending JPH05101660A (ja) | 1991-10-07 | 1991-10-07 | ダイナミツク型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05101660A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6504776B1 (en) | 2001-12-27 | 2003-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having sense amplifier |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61255591A (ja) * | 1985-05-08 | 1986-11-13 | Nec Corp | 半導体メモリ |
| JPS6271094A (ja) * | 1985-09-24 | 1987-04-01 | Nec Corp | 半導体メモリ |
| JPH01286195A (ja) * | 1988-05-13 | 1989-11-17 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置 |
| JPH03194789A (ja) * | 1989-12-25 | 1991-08-26 | Sony Corp | 半導体記憶装置 |
-
1991
- 1991-10-07 JP JP3258999A patent/JPH05101660A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61255591A (ja) * | 1985-05-08 | 1986-11-13 | Nec Corp | 半導体メモリ |
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| JPH01286195A (ja) * | 1988-05-13 | 1989-11-17 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置 |
| JPH03194789A (ja) * | 1989-12-25 | 1991-08-26 | Sony Corp | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6504776B1 (en) | 2001-12-27 | 2003-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having sense amplifier |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981110 |