JPS61255591A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS61255591A JPS61255591A JP60097483A JP9748385A JPS61255591A JP S61255591 A JPS61255591 A JP S61255591A JP 60097483 A JP60097483 A JP 60097483A JP 9748385 A JP9748385 A JP 9748385A JP S61255591 A JPS61255591 A JP S61255591A
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- JP
- Japan
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- bit line
- line pair
- sense amplifier
- switch circuit
- bit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体メモリに関する。
（従来技術とその問題点）
半導体メモリは、これまで幾何学的寸法の縮小によって
大容量化、高性能化が達成されてきた。
大容量化、高性能化が達成されてきた。
幾何学的寸法の縮小を水平方向と垂直方向とに同一の割
合で施すと、配線抵抗が幾何学的寸法の縮小率の逆数に
比例して増大し、性爺の劣化（遅延時間の増大）を招く
。又、エレクトロマイグレーションに関しても厳しくな
り素子の信頼性上問題となる。又、眉間絶縁膜を薄くす
るとピンホール等による配線間短絡の危険性が増大する
。そこで、一般には垂直方向は殆ど縮小せずに、水平方
向のみを縮小するという方式が採用きれている。
合で施すと、配線抵抗が幾何学的寸法の縮小率の逆数に
比例して増大し、性爺の劣化（遅延時間の増大）を招く
。又、エレクトロマイグレーションに関しても厳しくな
り素子の信頼性上問題となる。又、眉間絶縁膜を薄くす
るとピンホール等による配線間短絡の危険性が増大する
。そこで、一般には垂直方向は殆ど縮小せずに、水平方
向のみを縮小するという方式が採用きれている。
この方式でさらに縮小を続けていき、配線断面の縦、横
の寸法が同程度の大きさになってくると、隣接配線間の
相互容量が給配線容量に占める割合が急激に大きくなっ
てくる。すると、隣接配線の電位変動が大きな影響を与
えることになる。半導体メモリの場合、この問題は特に
ビット線において顕著になる。あるワード線が選択され
、ビット線にメモリセルの情報が読み出された時に、隣
接するビット線の電位変化の影響を受けてビット線の信
号量が低下し、動作マージンの減少となるからである。
の寸法が同程度の大きさになってくると、隣接配線間の
相互容量が給配線容量に占める割合が急激に大きくなっ
てくる。すると、隣接配線の電位変動が大きな影響を与
えることになる。半導体メモリの場合、この問題は特に
ビット線において顕著になる。あるワード線が選択され
、ビット線にメモリセルの情報が読み出された時に、隣
接するビット線の電位変化の影響を受けてビット線の信
号量が低下し、動作マージンの減少となるからである。
これを肪ぐ為には、あるビット線に情報が読み出された
時に、隣接するビット線の電位が変化しなければよい、
つまり、１木置きのビ・ｙト線が活性化される様にすれ
ば良い。
時に、隣接するビット線の電位が変化しなければよい、
つまり、１木置きのビ・ｙト線が活性化される様にすれ
ば良い。
従来、この様な観点からではなく、ｃｌｌ／Ｃｓを小さ
くするという観点からビット線を分割した第２図の様な
半導体メモリが知られている（電子材料Ｖｏ１．２３．
Ｎｏ、３．１９８１．Ｐ２Ｓ５）。この公知例において
は２組のビット線対ＢＬＩとＢＬ４及びＢＬ２とＢＬ３
をトランスファーゲートＴｌ、Ｔ２．Ｔ３．Ｔ４を介し
て共通のセンスアンプ２に接続し、ワード線ＷＬＩが選
択された時にはトランスファーゲートＴｌ、Ｔ４が導通
し、ビット線対ＢＬＩ 、ＢＬ４がセンスアンプ２に接
続され、ビット線対ＢＬＩ 、ＢＬ４の情報が増幅され
、ワード線ＷＬ２が選択された時にはトランスファーゲ
ートＴ２ 、Ｔ３が導通し、ビット線対ＢＬ２ 、ＢＬ
３がセンスアンプ２に接続され、ビット線対ＢＬ２ 、
ＢＬ３の情報が増幅され、選択されなかったビット線対
はセンスアンプ２から切り離されている。
くするという観点からビット線を分割した第２図の様な
半導体メモリが知られている（電子材料Ｖｏ１．２３．
Ｎｏ、３．１９８１．Ｐ２Ｓ５）。この公知例において
は２組のビット線対ＢＬＩとＢＬ４及びＢＬ２とＢＬ３
をトランスファーゲートＴｌ、Ｔ２．Ｔ３．Ｔ４を介し
て共通のセンスアンプ２に接続し、ワード線ＷＬＩが選
択された時にはトランスファーゲートＴｌ、Ｔ４が導通
し、ビット線対ＢＬＩ 、ＢＬ４がセンスアンプ２に接
続され、ビット線対ＢＬＩ 、ＢＬ４の情報が増幅され
、ワード線ＷＬ２が選択された時にはトランスファーゲ
ートＴ２ 、Ｔ３が導通し、ビット線対ＢＬ２ 、ＢＬ
３がセンスアンプ２に接続され、ビット線対ＢＬ２ 、
ＢＬ３の情報が増幅され、選択されなかったビット線対
はセンスアンプ２から切り離されている。
この公知例ではワード線が立ち上がる前にビット線プリ
チャージ信号φ２がオフとなるので選択されなかったビ
ット線対は定電圧源ＶＣＣから切り離きれフローティン
グ状態になる。従って公知例に於ては、ビット線を１本
置きに活性化していても、活性化されなかったビット線
がフローティング状態にあるから、シールド効果が少な
く、１本隔てたビット線の電位変化の影響を受けて、信
号電圧が減少するという問題点を有する。しかも公知例
に於てはＩ／ＯバスＡ、Ｂを片側に配置しているから、
新たな問題を生じる。例えばワード線ＷＬＩが選択され
メモリセル１に“１″が記憶されている場合を考える。
チャージ信号φ２がオフとなるので選択されなかったビ
ット線対は定電圧源ＶＣＣから切り離きれフローティン
グ状態になる。従って公知例に於ては、ビット線を１本
置きに活性化していても、活性化されなかったビット線
がフローティング状態にあるから、シールド効果が少な
く、１本隔てたビット線の電位変化の影響を受けて、信
号電圧が減少するという問題点を有する。しかも公知例
に於てはＩ／ＯバスＡ、Ｂを片側に配置しているから、
新たな問題を生じる。例えばワード線ＷＬＩが選択され
メモリセル１に“１″が記憶されている場合を考える。
センスアップ活性化信号−〇を低電位にすることにより
センスアンプ２が動作するとビット線ＢＬＩは高電位の
まま保たれ、対となるビット線ＢＬ４は接地レベルとな
る。ここでトランスファーゲートＴ２を開いてビット線
ＢＬ２を経由してトランスファーゲートＴ５及びトラン
スファーゲートＴ６の制御信号φ１を高電位にしてＩ／
ＯバスＡ、Ｂに情報を伝達する。従ってプリチャージレ
ベルにあるビット線ＢＬ２は接地レベルになるわけで、
この電位変化の影響を高電位にあるビット線ＢＬＩは受
け、電位が低下してしまう。即ち、隣接ビット線間の相
互容量が大きな場合、この公知のメモリでは誤動作とな
り、極めて重大な問題である。
センスアンプ２が動作するとビット線ＢＬＩは高電位の
まま保たれ、対となるビット線ＢＬ４は接地レベルとな
る。ここでトランスファーゲートＴ２を開いてビット線
ＢＬ２を経由してトランスファーゲートＴ５及びトラン
スファーゲートＴ６の制御信号φ１を高電位にしてＩ／
ＯバスＡ、Ｂに情報を伝達する。従ってプリチャージレ
ベルにあるビット線ＢＬ２は接地レベルになるわけで、
この電位変化の影響を高電位にあるビット線ＢＬＩは受
け、電位が低下してしまう。即ち、隣接ビット線間の相
互容量が大きな場合、この公知のメモリでは誤動作とな
り、極めて重大な問題である。
上述の様に公知の半導体メモリでは隣接ピット線間の相
互容量が相対的に大きくなったときに動作マージンが減
少し、情報の反転が生じるという問題を有している。
互容量が相対的に大きくなったときに動作マージンが減
少し、情報の反転が生じるという問題を有している。
そこで、本発明の目的は、隣接ピット線間の相互容量が
ビット線の給配線容量に占める割合が大きくなった場合
にも、動作マージンが十分にあり、情報の反転のおそれ
の少ない半導体メモリを提供することにある。
ビット線の給配線容量に占める割合が大きくなった場合
にも、動作マージンが十分にあり、情報の反転のおそれ
の少ない半導体メモリを提供することにある。
（問題点を解決するための手段）
前述の問題点を解決するために本願の第１の発明が提供
する手段は、第１のビット線対が第１のスイッチ回路を
介してセンスアンプに接続され、第２のビット線対が第
２のスイッチ回路を介して前記センスアンプに接続され
、前記第１のビット線対に接続されたメモリセルが選択
された時には前記第１のスイッチ回路が開いて前記第１
のビット線対と前記センスアンプとを導通状態にし、前
記第２のビット線対に接続されたメモリセルが選択され
た時には前記第２のスイッチ回路が開いて前記第２のビ
ット線対と前記センスアンプとを導通状態にする半導体
メモリであって、前記各ビット線対をなす２本のビット
線は前記センスアンプを挾んで互いに反対側に配置して
あり、前記第１のビット線対をプリチャージする第１の
プリチャージ信号の入力回路と前記第２のビット線対を
プリチャージする第２のプリチャージ信号の入力回路と
が備えてあり、選択されなかったメモリセルが接続され
た前記ビット線対は読み出し期間中プリチャージ状態に
保持きれることを特徴とする。
する手段は、第１のビット線対が第１のスイッチ回路を
介してセンスアンプに接続され、第２のビット線対が第
２のスイッチ回路を介して前記センスアンプに接続され
、前記第１のビット線対に接続されたメモリセルが選択
された時には前記第１のスイッチ回路が開いて前記第１
のビット線対と前記センスアンプとを導通状態にし、前
記第２のビット線対に接続されたメモリセルが選択され
た時には前記第２のスイッチ回路が開いて前記第２のビ
ット線対と前記センスアンプとを導通状態にする半導体
メモリであって、前記各ビット線対をなす２本のビット
線は前記センスアンプを挾んで互いに反対側に配置して
あり、前記第１のビット線対をプリチャージする第１の
プリチャージ信号の入力回路と前記第２のビット線対を
プリチャージする第２のプリチャージ信号の入力回路と
が備えてあり、選択されなかったメモリセルが接続され
た前記ビット線対は読み出し期間中プリチャージ状態に
保持きれることを特徴とする。
また前述の問題点を解決するために本願の第２の発明が
提供する手段は、第１のビット線対が第１のスイッチ回
路を介してセンスアンプに接続され、第２のビット線対
が第２のスイッチ回路を介して前記センスアンプに接続
され、前記第１のビット線対に接続されたメモリセルが
選択された時には前記第１のスイッチ回路が開いて前記
第１のビット線対と前記センスアンプとを導通状態にし
、前記第２のビット線対に接続されたメモリセルが選択
された時には前記第２のスイッチ回路が開いて前記第２
のビット線対と前記センスアンプとを導通状態にする半
導体メモリであって、前記各ビット線対をなす２本のビ
ット線は前記センスアンプを挾んで互いに反対側に配置
してあり、互いに異なる前記ビット線対に属し互いに隣
接する２本のビット線は互いに異なるスイッチ回路を介
して共通のＩ／Ｏバスに接続してあることを特徴とする
。
提供する手段は、第１のビット線対が第１のスイッチ回
路を介してセンスアンプに接続され、第２のビット線対
が第２のスイッチ回路を介して前記センスアンプに接続
され、前記第１のビット線対に接続されたメモリセルが
選択された時には前記第１のスイッチ回路が開いて前記
第１のビット線対と前記センスアンプとを導通状態にし
、前記第２のビット線対に接続されたメモリセルが選択
された時には前記第２のスイッチ回路が開いて前記第２
のビット線対と前記センスアンプとを導通状態にする半
導体メモリであって、前記各ビット線対をなす２本のビ
ット線は前記センスアンプを挾んで互いに反対側に配置
してあり、互いに異なる前記ビット線対に属し互いに隣
接する２本のビット線は互いに異なるスイッチ回路を介
して共通のＩ／Ｏバスに接続してあることを特徴とする
。
（作用）
本発明は前述の手段により、公知技術の問題点を改善し
た。
た。
つまり、本発明は、隣接するビット線の電位を固定して
、隣接ビット線間容量の影響をなくすというアイデアに
基づいている。即ち、１本おきのビット線を活性化する
分割ビット線方式で、隣接するビット線を別々にプリチ
ャージ出来る様にし、また全てのビット線をＩ／Ｏバス
に接続出来る様にすることにより、選択きれなかったビ
ット線の電位を読み出し期間中ブリチャージレベルに保
持し、シールド線としての効果を持たせたのである。
、隣接ビット線間容量の影響をなくすというアイデアに
基づいている。即ち、１本おきのビット線を活性化する
分割ビット線方式で、隣接するビット線を別々にプリチ
ャージ出来る様にし、また全てのビット線をＩ／Ｏバス
に接続出来る様にすることにより、選択きれなかったビ
ット線の電位を読み出し期間中ブリチャージレベルに保
持し、シールド線としての効果を持たせたのである。
（実施例）
以下、本願発明の実施例を図面を参照して説明する。
第１図は、本発明の典型的な一実施例の構成を示す図で
ある。なお、本実施例ではダミーセルは省略しているが
、ダミーセルは、メモリセルからの情報を読み出したビ
ット線に付加したものでもよいし、従来広く用いられて
いる情報を読み出したビット線と対になるビット線に付
加したものでも良い。
ある。なお、本実施例ではダミーセルは省略しているが
、ダミーセルは、メモリセルからの情報を読み出したビ
ット線に付加したものでもよいし、従来広く用いられて
いる情報を読み出したビット線と対になるビット線に付
加したものでも良い。
第１図において、ワード線ＷＬＩが選択された場合を考
えてみよう。まず、ワード線ＷＬＩが高電位になる前に
、ビット１ｉＢＬ１及びビット線ＢＬ４を定電圧源ＶＣ
Ｃに接続するプリチャージ信号φ２．を低電位とし、ビ
ット線ＢＬＩ及びビット線ＢＬ４を定電圧源ＶＣＣから
切り離す。一方、ビット線ＢＬ２及びビット線ＢＬ３の
プリチャージ信号φ２．は高電位のままでビット線ＢＬ
２及びビット線ＢＬ３はプリチャージ状態に保持される
。
えてみよう。まず、ワード線ＷＬＩが高電位になる前に
、ビット１ｉＢＬ１及びビット線ＢＬ４を定電圧源ＶＣ
Ｃに接続するプリチャージ信号φ２．を低電位とし、ビ
ット線ＢＬＩ及びビット線ＢＬ４を定電圧源ＶＣＣから
切り離す。一方、ビット線ＢＬ２及びビット線ＢＬ３の
プリチャージ信号φ２．は高電位のままでビット線ＢＬ
２及びビット線ＢＬ３はプリチャージ状態に保持される
。
また、ビット１ＩｉＢＬ１をセンスアンプ２に接続する
トランスファーゲートＴ１及びビット線ＢＬ４をセンス
アンプ２に接続するトランスファーゲートＴ４の制御信
号φＴ１は高電位となり、ビット線ＢＬＩ及びビット線
ＢＬ４をセンスアンプ２に接続する。ビット線ＢＬ２を
センスアンプ２に接続するトランスファーゲートＴ２及
びビット線ＢＬ３をセンスアンプに接続するトランスフ
ァーゲー）−７３の制御信号φ７．は低電位でビット線
ＢＬ２及びビット線ＢＬ３はセンスアンプ２から切り離
された状態になる。この状態でワード線ＷＬＩが高電位
となりメモリセル１の情報がビット線ＢＬＩに読み出さ
れる。この時、前述の様にビット線ＢＬ２は定電位に固
定されており、電位変化はない。
トランスファーゲートＴ１及びビット線ＢＬ４をセンス
アンプ２に接続するトランスファーゲートＴ４の制御信
号φＴ１は高電位となり、ビット線ＢＬＩ及びビット線
ＢＬ４をセンスアンプ２に接続する。ビット線ＢＬ２を
センスアンプ２に接続するトランスファーゲートＴ２及
びビット線ＢＬ３をセンスアンプに接続するトランスフ
ァーゲー）−７３の制御信号φ７．は低電位でビット線
ＢＬ２及びビット線ＢＬ３はセンスアンプ２から切り離
された状態になる。この状態でワード線ＷＬＩが高電位
となりメモリセル１の情報がビット線ＢＬＩに読み出さ
れる。この時、前述の様にビット線ＢＬ２は定電位に固
定されており、電位変化はない。
ｇｉｌｌではセンスアンプ１つ分を示しているが、実際
には多数のセンスアンプが並んでおり、第１図と同じ様
にビット線を配置すれば、活性化されているビット線の
両隣りには必ず定電位に固定されたビット線が存在し、
この定電位のビット線がシールド線の役目を果し、活性
化されているビット線相互の容量カップリングは無視し
得る。
には多数のセンスアンプが並んでおり、第１図と同じ様
にビット線を配置すれば、活性化されているビット線の
両隣りには必ず定電位に固定されたビット線が存在し、
この定電位のビット線がシールド線の役目を果し、活性
化されているビット線相互の容量カップリングは無視し
得る。
即ち、メモリセルからの情報読み出し時における隣接配
線間の相互容量による信号電圧の損失は大幅に軽減され
る。
線間の相互容量による信号電圧の損失は大幅に軽減され
る。
又、本実施例においては、センスアンプ２でビット＊Ｂ
Ｌ１及びビット１１！ＢＬ、４の信号を増幅した後、ト
ランスファーゲートＴ５及びトランスファーゲートＴ８
の制御信号φ１．を高電位にすることによりＩ／Ｏバス
Ａ及びＩ／ＯバスＢにビット線ＢＬＩ及びビット線ＢＬ
４の情報をそれぞれ出力する。したがって第２図に示し
た公知例の様に活性化されなかったビット線を使用して
出力しないので、出力時の容量カップリングの影響も受
けない。ワード、＊ＷＬ２が選択された時にはビット線
ＢＬ２及びピッＩＢ Ｌ ３が活性化され、ビット！Ｂ
ＬＩ及びビット線ＢＬ４はプリチャージ状態のままとな
り前述と同様の動作となる。
Ｌ１及びビット１１！ＢＬ、４の信号を増幅した後、ト
ランスファーゲートＴ５及びトランスファーゲートＴ８
の制御信号φ１．を高電位にすることによりＩ／Ｏバス
Ａ及びＩ／ＯバスＢにビット線ＢＬＩ及びビット線ＢＬ
４の情報をそれぞれ出力する。したがって第２図に示し
た公知例の様に活性化されなかったビット線を使用して
出力しないので、出力時の容量カップリングの影響も受
けない。ワード、＊ＷＬ２が選択された時にはビット線
ＢＬ２及びピッＩＢ Ｌ ３が活性化され、ビット！Ｂ
ＬＩ及びビット線ＢＬ４はプリチャージ状態のままとな
り前述と同様の動作となる。
（発明の効果）
以上述べた様に、本発明によれば、隣接ビット線間の相
互容量が大きい場合でも、ビット線の信号データの損失
が少なく、従って動作マージンが十分にあり情報の反転
のおそれの少ない半導体メモリが得られる。
互容量が大きい場合でも、ビット線の信号データの損失
が少なく、従って動作マージンが十分にあり情報の反転
のおそれの少ない半導体メモリが得られる。
第１図は本発明の典型的な一実施例の構成を示す図、第
２Ｉ５０は公知の半導体メモリの構成を示す図である。 ＷＩ、１ 、ＷＬ２ 、ＷＬ３ 、ＷＬ４・・・ワード
線、ＢＬＩ 、ＢＬ２ 、ＢＬ３ 、ＢＬ４・・・ビッ
ト線、ＴＩ 、Ｔ２ 、Ｔ３ 、Ｔ４ 、Ｔ５ 、Ｔ６
、Ｔ７ 。 Ｔ８・・・トランスファーゲート、≠／Ｏ．≠７．。 ≠１．≠１８．≠１．・・・制御信号、φ２．φ□、φ
□・・・プリチャージ信号、φ□・・・センスアンプ活
性化信号、Ａ、Ｂ・・・Ｉ／Ｏバス、ＶＣＣ・・・定電
圧源、１・・・メモリセル、２・・・センスアンプ。
２Ｉ５０は公知の半導体メモリの構成を示す図である。 ＷＩ、１ 、ＷＬ２ 、ＷＬ３ 、ＷＬ４・・・ワード
線、ＢＬＩ 、ＢＬ２ 、ＢＬ３ 、ＢＬ４・・・ビッ
ト線、ＴＩ 、Ｔ２ 、Ｔ３ 、Ｔ４ 、Ｔ５ 、Ｔ６
、Ｔ７ 。 Ｔ８・・・トランスファーゲート、≠／Ｏ．≠７．。 ≠１．≠１８．≠１．・・・制御信号、φ２．φ□、φ
□・・・プリチャージ信号、φ□・・・センスアンプ活
性化信号、Ａ、Ｂ・・・Ｉ／Ｏバス、ＶＣＣ・・・定電
圧源、１・・・メモリセル、２・・・センスアンプ。
Claims (2)
- （１）第１のビット線対が第１のスイッチ回路を介して
センスアンプに接続され、第２のビット線対が第２のス
イッチ回路を介して前記センスアンプに接続され、前記
第１のビット線対に接続されたメモリセルが選択された
時には前記第１のスイッチ回路が開いて前記第１のビッ
ト線対と前記センスアンプとを導通状態にし、前記第２
のビット線対に接続されたメモリセルが選択された時に
は前記第２のスイッチ回路が開いて前記第２のビット線
対と前記センスアンプとを導通状態にする半導体メモリ
において、前記各ビット線対をなす２本のビット線は前
記センスアンプを挾んで互いに反対側に配置してあり、
前記第１のビット線対をプリチヤージする第１のプリチ
ャージ信号の入力回路と前記第２のビット線対をプリチ
ャージする第２のプリチャージ信号の入力回路とが備え
てあり、選択されなかったメモリセルが接続された前記
ビット線対は読み出し期間中プリチャージ状態に保持さ
れることを特徴とする半導体メモリ。 - （２）第１のビット線対が第１のスイッチ回路を介して
センスアンプに接続され、第２のビット線対が第２のス
イッチ回路を介して前記センスアンプに接続され、前記
第１のビット線対に接続されたメモリセルが選択された
時には前記第１のスイッチ回路が開いて前記第１のビッ
ト線対と前記センスアンプとを導通状態にし、前記第２
のビット線対に接続されたメモリセルが選択された時に
は前記第２のスイッチ回路が開いて前記第２のビット線
対と前記センスアンプとを導通状態にする半導体メモリ
において、前記各ビット線対をなす２本のビット線は前
記センスアンプを挾んで互いに反対側に配置してあり、
互いに異なる前記ビット線対に属し互いに隣接する２本
のビット線は互いに異なるスイッチ回路を介して共通の
Ｉ／Ｏバスに接続してあることを特徴とする半導体メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60097483A JPH0785354B2 (ja) | 1985-05-08 | 1985-05-08 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60097483A JPH0785354B2 (ja) | 1985-05-08 | 1985-05-08 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61255591A true JPS61255591A (ja) | 1986-11-13 |
| JPH0785354B2 JPH0785354B2 (ja) | 1995-09-13 |
Family
ID=14193516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60097483A Expired - Lifetime JPH0785354B2 (ja) | 1985-05-08 | 1985-05-08 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0785354B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0291884A (ja) * | 1988-09-28 | 1990-03-30 | Toshiba Corp | 半導体記憶装置 |
| JPH02294990A (ja) * | 1989-04-20 | 1990-12-05 | Internatl Business Mach Corp <Ibm> | メモリ装置 |
| JPH04109492A (ja) * | 1990-08-29 | 1992-04-10 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH0554632A (ja) * | 1991-08-20 | 1993-03-05 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| JPH05101660A (ja) * | 1991-10-07 | 1993-04-23 | Nec Corp | ダイナミツク型半導体記憶装置 |
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| US5280452A (en) * | 1991-07-12 | 1994-01-18 | International Business Machines Corporation | Power saving semsing circuits for dynamic random access memory |
| KR100668842B1 (ko) | 2005-05-06 | 2007-01-16 | 주식회사 하이닉스반도체 | 메모리 장치의 감지 증폭기 회로 |
| DE10144245B4 (de) * | 2000-11-10 | 2007-06-06 | Samsung Electronics Co., Ltd., Suwon | Halbleiterspeicherbauelement mit Bitleitungen und einem Abtastverstärker |
Citations (1)
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-
1985
- 1985-05-08 JP JP60097483A patent/JPH0785354B2/ja not_active Expired - Lifetime
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