JP3646344B2 - 半導体記憶装置 - Google Patents
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Description
【産業上の利用分野】
本発明は、ダイナミック・ランダム・アクセス・メモリ(以下、DRAMという)等、データセンス時、選択されたメモリセルにより生じる対をなすビット線間の電位差を差動増幅するセンスアンプを有してなる半導体記憶装置に関する。
【0002】
【従来の技術】
従来、DRAMとして、センスアンプを左右に配列された2個のビット線対に共用されるように構成されてなるDRAM、いわゆる、シェアード型のDRAMが知られており、図7は、その一例の要部を示している。
【0003】
図7中、BLA、/BLAは対をなすビット線、1はデータ入出力端をビット線BLA又はビット線/BLAに接続された複数のメモリセルが配列されてなるメモリセル列である。
【0004】
また、BLB、/BLBも対をなすビット線、2はデータ入出力端をビット線BLB又はビット線/BLBに接続された複数のメモリセルが配列されてなるメモリセル列である。
【0005】
また、3はビット線BLA、/BLAをプリチャージ電圧VPRにリセットするビット線リセット・ショート回路、4はビット線BLB、/BLBをプリチャージ電圧VPRにリセットするビット線リセット・ショート回路である。
【0006】
なお、この例では、プリチャージ電圧VPRは、電源電圧Viiの1/2とされている。
【0007】
また、5はビット線BLA、/BLA側に出力されたデータを選択的に転送するためのビット線トランスファ回路、6はビット線BLB、/BLB側に出力されたデータを選択的に転送するためのビット線トランスファ回路である。
【0008】
また、7はビット線BLA、/BLA及びビット線BLB、/BLBに共用されるセンスアンプ、即ち、データセンス時、ビット線BLA、/BLA間の電位差又はビット線BLB、/BLB間の電位差を増幅するセンスアンプである。
【0009】
また、8はセンスアンプ7の電源電圧をなすセンスアンプ駆動電圧PSA、NSAをセンスアンプ駆動電圧線9、10に出力してセンスアンプ7を駆動するセンスアンプ駆動回路である。
【0010】
また、11はセンスアンプ7で増幅されたデータを選択的に転送するためのコラム選択回路であり、12、13はコラム選択信号CLにより導通、非導通が制御されるnMOSトランジスタである。
【0011】
また、DB、/DBはセンスアンプ7を含む複数のセンスアンプにより共用されるデータバスである。
【0012】
また、図8は、メモリセル列1、ビット線リセット・ショート回路3、ビット線トランスファ回路5、センスアンプ7及びセンスアンプ駆動回路8の構成を示す回路図である。
【0013】
ここに、メモリセル列1において、15はメモリセルであり、16は電荷蓄積用のキャパシタ、17はワード線WLにより導通、非導通が制御される電荷入出力用のnMOSトランジスタ、VCP(=1/2・Vii)はセルプレート電圧である。
【0014】
また、ビット線リセット・ショート回路3において、18、19はビット線リセット・ショート信号BRSにより導通、非導通を制御されて、ビット線BLA、/BLAにプリチャージ電圧VPRを供給するnMOSトランジスタである。
【0015】
また、20はビット線リセット・ショート信号BRSにより導通、非導通を制御されて、ビット線BLA、/BLAをショートするためのnMOSトランジスタである。
【0016】
また、ビット線トランスファ回路5において、21、22はビット線トランスファ信号BTにより導通、非導通が制御されるnMOSトランジスタである。
【0017】
また、センスアンプ7は、差動増幅を行うフリップフロップ回路により構成されており、23、24はプルアップ用のpMOSトランジスタ、25、26はプルダウン用のnMOSトランジスタである。
【0018】
また、センスアンプ駆動回路8において、27、28はプリラッチ・イネーブル信号PLEにより導通、非導通を制御されて、プリチャージ電圧VPRをセンスアンプ駆動電圧線9、10に供給するnMOSトランジスタである。
【0019】
また、29はラッチ・イネーブル信号LEPにより導通、非導通を制御されて、センスアンプ駆動電圧線9に対してセンスアンプ駆動電圧PSAとして電源電圧Viiを供給するpMOSトランジスタ、30は電源電圧Viiを供給するVii線である。
【0020】
また、31はラッチ・イネーブル信号LENにより導通、非導通を制御されて、センスアンプ駆動電圧線10に対してセンスアンプ駆動電圧NSAとして接地電圧VSSを供給するnMOSトランジスタである。
【0021】
図9は、このDRAMの動作を示す波形図であり、メモリセル15に高レベル(以下、Hレベルという)が記憶されており、読出し時、このメモリセル15が選択される場合を示している。
【0022】
ここに、図9Aはワード線WLの電圧、図9Bはビット線リセット・ショート信号BRS、図9Cはビット線トランスファ信号BT、図9Dはラッチ・イネーブル信号LEP、LEN、図9Eはプリラッチ・イネーブル信号PLE、図9Fはセンスアンプ駆動電圧PSA、NSA、図9Gはビット線BLA、/BLAの電圧を示している。
【0023】
即ち、このDRAMにおいては、リセット時、ワード線WLの電圧=低レベル(以下、Lレベルという)とされ、メモリセル15においては、nMOSトランジスタ17=非導通状態とされ、メモリセル15は、ビット線BLAと電気的に切り離されている。
【0024】
また、ビット線トランスファ信号BT=Hレベルとされており、ビット線トランスファ回路5においては、nMOSトランジスタ21、22=導通状態とされている。
【0025】
また、この場合、ビット線トランスファ回路6を構成するnMOSトランジスタ=導通状態とされている。
【0026】
また、ビット線リセット・ショート信号BRS=Hレベルとされ、ビット線リセット・ショート回路3においては、nMOSトランジスタ18〜20=導通状態とされ、ビット線BLA、/BLAは、プリチャージ電圧VPRにされている。
【0027】
また、プリラッチ・イネーブル信号PLE=Hレベル、ラッチ・イネーブル信号LEP=Hレベル、ラッチ・イネーブル信号LEN=Lレベルとされている。
【0028】
この結果、センスアンプ駆動回路8においては、nMOSトランジスタ27、28=導通状態、pMOSトランジスタ29=非導通状態、nMOSトランジスタ31=非導通状態、センスアンプ駆動電圧PSA、NSA=プリチャージ電圧VPRとされている。
【0029】
ここに、読出し時、メモリセル15が選択される場合には、まず、ビット線リセット・ショート信号BRS=Lレベルとされ、ビット線リセット・ショート回路3においては、nMOSトランジスタ18〜20=非導通状態とされ、ビット線BLA、/BLAに対するプリチャージ電圧VPRの供給が遮断される。
【0030】
その後、ビット線トランスファ回路6を構成するnMOSトランジスタ=非導通状態とされる。
【0031】
その後、ワード線WLの電圧=Hレベルとされ、メモリセル15においては、nMOSトランジスタ17=導通状態とされ、この結果、ビット線BLAの電圧は、プリチャージ電圧VPRから僅かに上昇し、ビット線/BLAの電圧は、プリチャージ電圧VPRを維持する。
【0032】
また、プリラッチ・イネーブル信号PLE=Lレベル、ラッチ・イネーブル信号LEP=Lレベル、ラッチ・イネーブル信号LEN=Hレベルとされる。
【0033】
この結果、センスアンプ駆動回路8においては、nMOSトランジスタ27、28=非導通状態、pMOSトランジスタ29=導通状態、nMOSトランジスタ31=導通状態とされ、センスアンプ駆動電圧PSA=電源電圧Vii、センスアンプ駆動電圧NSA=接地電圧VSSとされる。
【0034】
この場合、ビット線BLAの電圧はプリチャージ電圧VPRから僅かに上昇しており、ビット線/BLAの電圧はプリチャージ電圧VPRを維持していることから、センスアンプ7においては、pMOSトランジスタ23がpMOSトランジスタ24よりも導通状態に近い状態になると共に、nMOSトランジスタ26がnMOSトランジスタ25よりも導通状態に近い状態となる。
【0035】
この結果、ビット線BLAには、センスアンプ駆動電圧線9からpMOSトランジスタ23を介して電荷が供給され、プリチャージ電圧VPRから僅かに上昇しているビット線BLAの電圧は、電源電圧Viiに向かって上昇し始める。
【0036】
これに対して、ビット線/BLAからは、nMOSトランジスタ26を介してセンスアンプ駆動電圧線10に電荷が引き抜かれ、ビット線/BLAの電圧は、プリチャージ電圧VPRから接地電圧VSSに向かって下降し始める。
【0037】
この結果、センスアンプ7は差動増幅動作を行い、pMOSトランジスタ23及びnMOSトランジスタ26は導通状態に向かい、pMOSトランジスタ24及びnMOSトランジスタ25は非導通状態に向かう。
【0038】
そして、pMOSトランジスタ23=導通状態、pMOSトランジスタ24=非導通状態、nMOSトランジスタ25=非導通状態、nMOSトランジスタ26=導通状態、ビット線BLAの電圧=電源電圧Vii、ビット線/BLAの電圧=接地電圧VSSとなる。
【0039】
このビット線BLA、/BLAの電圧状態は、コラム選択回路11のnMOSトランジスタ12、13を介してデータバスDB、/DBに転送される。
【0040】
その後、リセット時になると、ワード線WLの電圧=Lレベルとされ、メモリセル15においては、nMOSトランジスタ17=非導通状態とされ、メモリセル15がビット線BLAから電気的に切り離される。
【0041】
また、プリラッチ・イネーブル信号PLE=Hレベル、ラッチ・イネーブル信号LEP=Hレベル、ラッチ・イネーブル信号LEN=Lレベルとされる。
【0042】
この結果、センスアンプ駆動回路8においては、nMOSトランジスタ27、28=導通状態、pMOSトランジスタ29=非導通状態、nMOSトランジスタ31=非導通状態とされ、センスアンプ駆動電圧PSA、NSA=プリチャージ電圧VPRとされる。
【0043】
その後、ビット線リセット・ショート信号BRS=Hレベルとされ、ビット線リセット・ショート回路3においては、nMOSトランジスタ18〜20=導通状態とされ、ビット線BLA、/BLAはプリチャージ電圧VPRにプリチャージされ、ビット線BLA、/BLAはリセットされる。
【0044】
また、ビット線トランスファ回路6を構成するnMOSトランジスタ=導通状態とされる。
【0045】
【発明が解決しようとする課題】
ここに、図7(図8)に示す従来のDRAMにおいては、高集積化に伴い、ビット線の負荷が重くなっており、リセット時、ビット線のプリチャージにかなりの時間がかかり、アクセス終了後の次のアクセスを高速に行うことができないという問題点があった。
【0046】
ここに、例えば、ビット線リセット・ショート回路3を構成するnMOSトランジスタ18〜20等、ビット線リセット・ショート回路を構成するnMOSトランジスタのサイズを大きくする場合には、ビット線のプリチャージ時間を短くすることができるが、ビット線リセット・ショート回路を構成するnMOSトランジスタのサイズを大きくすることはレイアウト的に困難である。
【0047】
本発明は、かかる点に鑑み、リセット時のビット線のプリチャージ時間を短縮し、アクセス終了後の次のアクセスを高速に行うことができるようにした半導体記憶装置を提供することを目的とする。
【0048】
【課題を解決するための手段】
本発明は、データセンス時に第1の電源ノードに第1の電源電圧、第2の電源ノードに第2の電源電圧を与えられ、選択されたメモリセルにより生じる対をなす第1、第2のビット線間の電位差を差動増幅するセンスアンプを有してなる半導体記憶装置において、センスアンプによるデータセンス後、第1、第2のビット線にプリチャージ電圧を供給する前に、第1の電源ノードに第2の電源電圧、第2の電源ノードに第1の電源電圧を与えることにより、センスアンプのプルアップ用のトランジスタ及びプルダウン用のトランジスタを介して第1、第2のビット線の電圧をプリチャージ電圧に向かわせるリセット回路を設けるというものである。
【0049】
【作用】
本発明においては、センスアンプによるデータセンス後、第1、第2のビット線にプリチャージ電圧を供給する前に、第1の電源ノードに第2の電源電圧、第2の電源ノードに第1の電源電圧を与えることにより、センスアンプのプルアップ用のトランジスタ及びプルダウン用のトランジスタを介して第1、第2のビット線の電圧をプリチャージ電圧に向かわせるリセット回路を設けるとしているので、センスアンプによるデータセンス後、ビット線のリセットを行う場合、ビット線のプリチャージ時間を短縮することができる。
【0050】
【実施例】
以下、図1〜図6を参照して、本発明の第1実施例及び第2実施例並びに参考例について、本発明をシェアード型のDRAMに適用した場合を例にして説明する。なお、図1、図3、図5において、図7、図8に対応する部分には同一符号を付し、その重複説明は省略する。
【0051】
第1実施例・・図1、図2
図1は本発明の第1実施例の要部を示す回路図であり、この第1実施例は、リセット回路33を設け、その他については、図7(図8)に示す従来のDRAMと同様に構成したものである。
【0052】
このリセット回路33において、34はリセット信号RSPにより導通、非導通が制御されるnMOSトランジスタであり、このnMOSトランジスタ34は、ドレインをセンスアンプ駆動電圧線9に接続され、ソースを接地されている。
【0053】
また、35はリセット信号RSNにより導通、非導通が制御されるpMOSトランジスタであり、このpMOSトランジスタ35は、ソースをセンスアンプ駆動電圧線10に接続され、ドレインをVii線36に接続されている。
【0054】
図2は、この第1実施例の動作を示す波形図であり、メモリセル15にHレベルが記憶されており、読出し時、このメモリセル15が選択される場合を示している。
【0055】
ここに、図2Aはワード線WLの電圧、図2Bはビット線リセット・ショート信号BRS、図2Cはビット線トランスファ信号BT、図2Dはラッチ・イネーブル信号LEP、LENを示している。
【0056】
また、図2Eはリセット信号RSP、RSN、図2Fはプリラッチ・イネーブル信号PLE、図2Gはセンスアンプ駆動電圧PSA、図2Hはセンスアンプ駆動電圧NSA、図2Iはビット線BLA、/BLAの電圧を示している。
【0057】
なお、図2Iにおいて、破線37、38は、それぞれ、図7(図8)に示す従来のDRAMの場合のビット線BLA、/BLAの電圧を示している。
【0058】
即ち、この第1実施例においては、リセット時、ワード線WLの電圧=Lレベルとされ、メモリセル15においては、nMOSトランジスタ17=非導通状態とされ、メモリセル15は、ビット線BLAと電気的に切り離されている。
【0059】
また、ビット線トランスファ信号BT=Hレベルとされており、ビット線トランスファ回路5においては、nMOSトランジスタ21、22=導通状態とされている。
【0060】
また、この場合、ビット線トランスファ回路6を構成するnMOSトランジスタ=導通状態とされている。
【0061】
また、ビット線リセット・ショート信号BRS=Hレベルとされ、ビット線リセット・ショート回路3においては、nMOSトランジスタ18〜20=導通状態とされ、ビット線BLA、/BLAは、プリチャージ電圧VPRにプリチャージされている。
【0062】
また、プリラッチ・イネーブル信号PLE=Hレベル、ラッチ・イネーブル信号LEP=Hレベル、ラッチ・イネーブル信号LEN=Lレベル、リセット信号RSP=Lレベル、リセット信号RSN=Hレベルとされている。
【0063】
この結果、センスアンプ駆動回路8においては、nMOSトランジスタ27、28=導通状態、pMOSトランジスタ29=非導通状態、nMOSトランジスタ31=非導通状態とされると共に、リセット回路33においては、nMOSトランジスタ34=非導通状態、pMOSトランジスタ35=非導通状態とされ、センスアンプ駆動電圧PSA、NSA=プリチャージ電圧VPRとされている。
【0064】
ここに、読出し時、メモリセル15が選択される場合には、まず、ビット線リセット・ショート信号BRS=Lレベルとされ、ビット線リセット・ショート回路3においては、nMOSトランジスタ18〜20=非導通状態とされ、ビット線BLA、/BLAに対するプリチャージ電圧VPRの供給が遮断される。
【0065】
その後、ビット線トランスファ回路6を構成するnMOSトランジスタ=非導通状態とされる。
【0066】
その後、ワード線WLの電圧=Hレベルとされ、メモリセル15においては、nMOSトランジスタ17=導通状態とされ、この結果、ビット線BLAの電圧は、プリチャージ電圧VPRから僅かに上昇し、ビット線/BLAの電圧は、プリチャージ電圧VPRを維持する。
【0067】
また、プリラッチ・イネーブル信号PLE=Lレベル、ラッチ・イネーブル信号LEP=Lレベル、ラッチ・イネーブル信号LEN=Hレベルとされる。
【0068】
この結果、センスアンプ駆動回路8においては、nMOSトランジスタ27、28=非導通状態、pMOSトランジスタ29=導通状態、nMOSトランジスタ31=導通状態とされ、センスアンプ駆動電圧PSA=電源電圧Vii、センスアンプ駆動電圧NSA=接地電圧VSSとされる。
【0069】
この場合、ビット線BLAの電圧はプリチャージ電圧VPRから僅かに上昇しており、ビット線/BLAの電圧はプリチャージ電圧VPRを維持していることから、センスアンプ7においては、pMOSトランジスタ23がpMOSトランジスタ24よりも導通状態に近い状態になると共に、nMOSトランジスタ26がnMOSトランジスタ25よりも導通状態に近い状態となる。
【0070】
この結果、ビット線BLAにはセンスアンプ駆動電圧線9からpMOSトランジスタ23を介して電荷が供給され、プリチャージ電圧VPRから僅かに上昇しているビット線BLAの電圧は、電源電圧Viiに向かって上昇し始める。
【0071】
これに対して、ビット線/BLAからは、nMOSトランジスタ26を介してセンスアンプ駆動電圧線10に電荷が引き抜かれ、ビット線/BLAの電圧は、プリチャージ電圧VPRから接地電圧VSSに向かって下降し始める。
【0072】
この結果、センスアンプ7は差動増幅動作を行い、pMOSトランジスタ23及びnMOSトランジスタ26は導通状態に向かい、pMOSトランジスタ24及びnMOSトランジスタ25は非導通状態に向かう。
【0073】
そして、pMOSトランジスタ23=導通状態、pMOSトランジスタ24=非導通状態、nMOSトランジスタ25=非導通状態、nMOSトランジスタ26=導通状態、ビット線BLAの電圧=電源電圧Vii、ビット線/BLAの電圧=接地電圧VSSとなる。
【0074】
このビット線BLA、/BLAの電圧状態は、コラム選択回路11のnMOSトランジスタ12、13を介してデータバスDB、/DBに転送される。
【0075】
その後、リセット時になると、ワード線WLの電圧=Lレベルとされ、メモリセル15においては、nMOSトランジスタ17=非導通状態とされ、メモリセル15がビット線BLAから電気的に切り離される。
【0076】
その後、ラッチ・イネーブル信号LEP=Hレベル、ラッチ・イネーブル信号LEN=Lレベルとされ、センスアンプ駆動回路8においては、pMOSトランジスタ29=非導通状態、nMOSトランジスタ31=非導通状態とされる。
【0077】
そして、リセット信号RSP=Hレベル、リセット信号RSN=Lレベルとされ、リセット回路33においては、nMOSトランジスタ34=導通状態、pMOSトランジスタ35=導通状態とされ、センスアンプ駆動電圧PSA=接地電圧VSS、センスアンプ駆動電圧NSA=電源電圧Viiとされる。
【0078】
この結果、ビット線BLAに蓄積されていた電荷はpMOSトランジスタ23を介してセンスアンプ駆動電圧線9に引き抜かれ、ビット線BLAの電圧は電源電圧Viiから下降し始める。
【0079】
これに対して、ビット線/BLAにはセンスアンプ駆動電圧線10からnMOSトランジスタ26を介して電荷が供給され、ビット線/BLAの電圧は、接地電圧VSSから上昇し始める。
【0080】
その後、ビット線リセット・ショート信号BRS=Hレベルとされ、ビット線リセット・ショート回路3においては、nMOSトランジスタ18〜20=導通状態とされ、ビット線BLA、/BLAはプリチャージ電圧VPRにプリチャージされ、ビット線BLA、/BLAはリセットされる。
【0081】
また、ビット線トランスファ回路6を構成するnMOSトランジスタ=導通状態とされる。
【0082】
また、リセット信号RSP=Lレベル、リセット信号RSN=Hレベルとされ、リセット回路33においては、nMOSトランジスタ34=非導通状態、pMOSトランジスタ35=非導通状態とされる。
【0083】
また、プリラッチ・イネーブル信号PLE=Hレベルとされ、センスアンプ駆動回路8においては、nMOSトランジスタ27、28=導通状態とされ、センスアンプ駆動電圧PSA、NSA=プリチャージ電圧VPRとされる。
【0084】
このように、この第1実施例では、リセット時、ビット線リセット・ショート回路3によるビット線BLA、/BLAのリセットを開始する前に、リセット回路33によって、センスアンプ駆動電圧PSA=接地電圧VSS、センスアンプ駆動電圧NSA=電源電圧Viiとして、センスアンプ7を介してビット線BLA、/BLAのリセットを開始し、その後、ビット線リセット・ショート回路3により、ビット線BLA、/BLAのリセットを完了させるとしている。
【0085】
したがって、この第1実施例によれば、リセット時のビット線のプリチャージ時間を短縮し、アクセス終了後のアクセスの高速化を図ることができると共に、ビット線リセット・ショート回路3を構成するnMOSトランジスタ18〜20等、ビット線リセット・ショート回路を構成するnMOSトランジスタのサイズを小さくすることができる。
【0086】
第2実施例・・図3、図4
図3は本発明の第2実施例の要部を示す回路図であり、この第2実施例は、図7(図8)に示す従来のDRAMが設けているセンスアンプ駆動回路8と回路構成の異なるセンスアンプ駆動回路40を設けると共に、リセット回路41、Vii線42、43及びVSS線44、45を設け、その他については、図7に示す従来のDRAMと同様に構成したものである。
【0087】
ここに、センスアンプ駆動回路40において、46はプリラッチ・イネーブル信号PLEにより導通、非導通を制御され、センスアンプ7のpMOSトランジスタ23、24のソースにプリチャージ電圧VPRを供給するnMOSトランジスタである。
【0088】
また、47はプリラッチ・イネーブル信号PLEにより導通、非導通を制御され、センスアンプ7のnMOSトランジスタ25、26にプリチャージ電圧VPRを供給するnMOSトランジスタである。
【0089】
また、48はラッチ・イネーブル信号LEPにより導通、非導通を制御されるpMOSトランジスタであり、このpMOSトランジスタ48は、ソースをVii線42に接続され、ドレインをpMOSトランジスタ23、24のソースに接続されている。
【0090】
また、49はラッチ・イネーブル信号LENにより導通、非導通を制御されるnMOSトランジスタであり、このnMOSトランジスタ49は、ドレインをnMOSトランジスタ25、26のソースに接続され、ソースをVSS線45に接続されている。
【0091】
また、リセット回路41において、50はリセット信号RSPにより導通、非導通が制御されるnMOSトランジスタ50であり、このnMOSトランジスタ50は、ドレインをVSS線44に接続され、ソースをpMOSトランジスタ23、24のソースに接続されている。
【0092】
また、51はリセット信号RSNにより導通、非導通が制御されるpMOSトランジスタであり、このpMOSトランジスタ51は、ソースをVii線43に接続され、ドレインをnMOSトランジスタ25、26のソースに接続されている。
【0093】
図4は、この第2実施例の動作を示す波形図であり、メモリセル15にHレベルが記憶されており、読出し時、このメモリセル15が選択される場合を示している。
【0094】
ここに、図4Aはワード線WLの電圧、図4Bはビット線リセット・ショート信号BRS、図4Cはビット線トランスファ信号BT、図4Dはラッチ・イネーブル信号LEP、LENを示している。
【0095】
また、図4Eはリセット信号RSP、RSN、図4Fはプリラッチ・イネーブル信号PLE、図4Gはセンスアンプ駆動電圧PSA、図4Hはセンスアンプ駆動電圧NSA、図4Iはビット線BLA、/BLAの電圧を示している。
【0096】
なお、図4Iにおいて、破線52、53は、それぞれ、図7(図8)に示す従来のDRAMの場合のビット線BLA、/BLAの電圧を示している。
【0097】
即ち、この第2実施例においては、リセット時、ワード線WLの電圧=Lレベルとされ、メモリセル15においては、nMOSトランジスタ17=非導通状態とされ、メモリセル15は、ビット線BLAと電気的に切り離されている。
【0098】
また、ビット線トランスファ信号BT=Hレベルとされており、ビット線トランスファ回路5においては、nMOSトランジスタ21、22=導通状態とされている。
【0099】
また、この場合、ビット線トランスファ回路6を構成するnMOSトランジスタ=導通状態とされている。
【0100】
また、ビット線リセット・ショート信号BRS=Hレベルとされ、ビット線リセット・ショート回路3においては、nMOSトランジスタ18〜20=導通状態とされ、ビット線BLA、/BLAは、プリチャージ電圧VPRにプリチャージされている。
【0101】
また、プリラッチ・イネーブル信号PLE=Hレベル、ラッチ・イネーブル信号LEP=Hレベル、ラッチ・イネーブル信号LEN=Lレベル、リセット信号RSP=Lレベル、リセット信号RSN=Hレベルとされている。
【0102】
この結果、センスアンプ駆動回路40においては、nMOSトランジスタ46、47=導通状態、pMOSトランジスタ48=非導通状態、nMOSトランジスタ49=非導通状態とされると共に、リセット回路41においては、nMOSトランジスタ50=非導通状態、pMOSトランジスタ51=非導通状態とされ、センスアンプ駆動電圧PSA、NSA=プリチャージ電圧VPRとされている。
【0103】
ここに、読出し時、メモリセル15が選択される場合には、まず、ビット線リセット・ショート信号BRS=Lレベルとされ、ビット線リセット・ショート回路3においては、nMOSトランジスタ18〜20=非導通状態とされ、ビット線BLA、/BLAに対するプリチャージ電圧VPRの供給が遮断される。
【0104】
その後、ビット線トランスファ回路6を構成するnMOSトランジスタ=非導通状態とされる。
【0105】
その後、ワード線WLの電圧=Hレベルとされ、メモリセル15においては、nMOSトランジスタ17=導通状態とされ、この結果、ビット線BLAの電圧は、プリチャージ電圧VPRから僅かに上昇し、ビット線/BLAの電圧は、プリチャージ電圧VPRを維持する。
【0106】
また、プリラッチ・イネーブル信号PLE=Lレベル、ラッチ・イネーブル信号LEP=Lレベル、ラッチ・イネーブル信号LEN=Hレベルとされる。
【0107】
この結果、センスアンプ駆動回路40においては、nMOSトランジスタ46、47=非導通状態、pMOSトランジスタ48=導通状態、nMOSトランジスタ49=導通状態とされ、センスアンプ駆動電圧PSA=電源電圧Vii、センスアンプ駆動電圧NSA=接地電圧VSSとされる。
【0108】
この場合、ビット線BLAの電圧はプリチャージ電圧VPRから僅かに上昇しており、ビット線/BLAの電圧はプリチャージ電圧VPRを維持していることから、センスアンプ7においては、pMOSトランジスタ23がpMOSトランジスタ24よりも導通状態に近い状態になると共に、nMOSトランジスタ26がnMOSトランジスタ25よりも導通状態に近い状態となる。
【0109】
この結果、ビット線BLAにはセンスアンプ駆動電圧線42からpMOSトランジスタ23を介して電荷が供給され、プリチャージ電圧VPRから僅かに上昇しているビット線BLAの電圧は、電源電圧Viiに向かって上昇し始める。
【0110】
これに対して、ビット線/BLAからは、nMOSトランジスタ26を介してセンスアンプ駆動電圧線45に電荷が引き抜かれ、ビット線/BLAの電圧は、プリチャージ電圧VPRから接地電圧VSSに向かって下降し始める。
【0111】
この結果、センスアンプ7は差動増幅動作を行い、pMOSトランジスタ23及びnMOSトランジスタ26は導通状態に向かい、pMOSトランジスタ24及びnMOSトランジスタ25は非導通状態に向かう。
【0112】
そして、pMOSトランジスタ23=導通状態、pMOSトランジスタ24=非導通状態、nMOSトランジスタ25=非導通状態、nMOSトランジスタ26=導通状態、ビット線BLAの電圧=電源電圧Vii、ビット線/BLAの電圧=接地電圧VSSとなる。
【0113】
このビット線BLA、/BLAの電圧状態は、コラム選択回路11のnMOSトランジスタ12、13を介してデータバスDB、/DBに転送される。
【0114】
その後、リセット時になると、ワード線WLの電圧=Lレベルとされ、メモリセル15においては、nMOSトランジスタ17=非導通状態とされ、メモリセル15がビット線BLAから電気的に切り離される。
【0115】
その後、ラッチ・イネーブル信号LEP=Hレベル、ラッチ・イネーブル信号LEN=Lレベルとされ、センスアンプ駆動回路40においては、pMOSトランジスタ48=非導通状態、nMOSトランジスタ49=非導通状態とされる。
【0116】
その後、リセット信号RSP=Hレベル、リセット信号RSN=Lレベルとされ、リセット回路41においては、nMOSトランジスタ50=導通状態、pMOSトランジスタ51=導通状態とされ、センスアンプ駆動電圧PSA=接地電圧VSS、センスアンプ駆動電圧NSA=電源電圧Viiとされる。
【0117】
この結果、ビット線BLAに蓄積されていた電荷はpMOSトランジスタ23及びnMOSトランジスタ50を介してVSS線44に引き抜かれ、ビット線BLAの電圧は電源電圧Viiから下降し始める。
【0118】
これに対して、ビット線/BLAにはVii線43からpMOSトランジスタ51及びnMOSトランジスタ26を介して電荷が供給され、ビット線/BLAの電圧は、接地電圧VSSから上昇を開始する。
【0119】
その後、ビット線リセット・ショート信号BRS=Hレベルとされ、ビット線リセット・ショート回路3においては、nMOSトランジスタ18〜20=導通状態とされ、ビット線BLA、/BLAはプリチャージ電圧VPRにプリチャージされ、ビット線BLA、/BLAはリセットされる。
【0120】
また、ビット線トランスファ回路6を構成するnMOSトランジスタ=導通状態とされる。
【0121】
また、リセット信号RSP=Lレベル、リセット信号RSN=Hレベルとされ、リセット回路41においては、nMOSトランジスタ50=非導通状態、pMOSトランジスタ51=非導通状態とされる。
【0122】
また、プリラッチ・イネーブル信号PLE=Hレベルとされ、センスアンプ駆動回路40においては、nMOSトランジスタ46、47=導通状態とされ、センスアンプ駆動電圧PSA、NSA=プリチャージ電圧VPRとされる。
【0123】
このように、この第2実施例では、リセット時、ビット線リセット・ショート回路3によるビット線BLA、/BLAのリセットを開始する前に、リセット回路41によって、センスアンプ駆動電圧PSA=接地電圧VSS、センスアンプ駆動電圧NSA=電源電圧Viiとして、センスアンプ7を介してビット線BLA、/BLAのリセットを開始し、その後、ビット線リセット・ショート回路3により、ビット線BLA、/BLAのリセットを完了させるとしている。
【0124】
したがって、この第2実施例によれば、リセット時のビット線のプリチャージ時間を短縮し、アクセス終了後のアクセスの高速化を図ることができると共に、ビット線リセット・ショート回路3を構成するnMOSトランジスタ18〜20等、ビット線リセット・ショート回路を構成するnMOSトランジスタのサイズを小さくすることができる。
【0125】
参考例・・図5、図6
図5は本発明の参考例の要部を示す回路図であり、この参考例は、リセット回路55を設け、その他については、図7(図8)に示す従来のDRAMと同様に構成したものである。
【0126】
このリセット回路55において、56、57はビット線トランスファ・リセット信号BTRにより導通、非導通が制御されるnMOSトランジスタである。
【0127】
ここに、nMOSトランジスタ56は、ドレインをビット線BLAに接続され、ソースをnMOSトランジスタ22を介してビット線/BLAが接続される配線58に接続されている。
【0128】
また、nMOSトランジスタ57は、ドレインをビット線/BLAに接続され、ソースをnMOSトランジスタ21を介してビット線BLAが接続される配線59に接続されている。
【0129】
図6は、この参考例の動作を示す波形図であり、メモリセル15にHレベルが記憶されており、読出し時、このメモリセル15が選択される場合を示している。
【0130】
ここに、図6Aはワード線WLの電圧、図6Bはビット線リセット・ショート信号BRS、図6Cはビット線トランスファ信号BT、図6Dはビット線トランスファ・リセット信号BTRを示している。
【0131】
また、図6Eはラッチ・イネーブル信号LEP、LEN、図6Fはプリラッチ・イネーブル信号PLE、図6Gはセンスアンプ駆動電圧PSA、NSA、図6Hはビット線BLA、/BLAの電圧を示している。
【0132】
なお、図6Hにおいて、破線60、61は、それぞれ、図7(図8)に示す従来のDRAMの場合のビット線BLA、/BLAの電圧を示している。
【0133】
即ち、この参考例においては、リセット時、ワード線WLの電圧=Lレベルとされ、メモリセル15においては、nMOSトランジスタ17=非導通状態とされ、メモリセル15は、ビット線BLAと電気的に切り離されている。
【0134】
また、ビット線トランスファ信号BT=Hレベルとされ、ビット線トランスファ回路5においては、nMOSトランジスタ21、22=導通状態とされている。
【0135】
また、この場合、ビット線トランスファ回路6を構成するnMOSトランジスタ=導通状態とされている。
【0136】
また、ビット線トランスファ・リセット信号BTR=Hレベルとされ、リセット回路55においては、nMOSトランジスタ56、57=導通状態とされている。
【0137】
また、ビット線リセット・ショート信号BRS=Hレベルとされ、ビット線リセット・ショート回路3においては、nMOSトランジスタ18〜20=導通状態とされ、ビット線BLA、/BLAは、プリチャージ電圧VPRにプリチャージされている。
【0138】
また、プリラッチ・イネーブル信号PLE=Hレベル、ラッチ・イネーブル信号LEP=Hレベル、ラッチ・イネーブル信号LEN=Lレベルとされている。
【0139】
この結果、センスアンプ駆動回路8においては、nMOSトランジスタ27、28=導通状態、pMOSトランジスタ29=非導通状態、nMOSトランジスタ31=非導通状態とされ、センスアンプ駆動電圧PSA、NSA=プリチャージ電圧VPRとされている。
【0140】
ここに、読出し時、メモリセル15が選択される場合には、まず、ビット線リセット・ショート信号BRS=Lレベルとされ、ビット線リセット・ショート回路3においては、nMOSトランジスタ18〜20=非導通状態とされ、ビット線BLA、/BLAに対するプリチャージ電圧VPRの供給が遮断される。
【0141】
また、ビット線トランスファ・リセット信号BTR=Lレベルとされ、リセット回路55においては、nMOSトランジスタ56、57=非導通状態とされ、ビット線BLAと配線58とが電気的に切り離されると共に、ビット線/BLAと配線59とが電気的に切り離される。
【0142】
その後、ビット線トランスファ回路6を構成するnMOSトランジスタ=非導通状態とされる。
【0143】
その後、ワード線WLの電圧=Hレベルとされ、メモリセル15においては、nMOSトランジスタ17=導通状態とされ、この結果、ビット線BLAの電圧は、プリチャージ電圧VPRから僅かに上昇し、ビット線/BLAの電圧は、プリチャージ電圧VPRを維持する。
【0144】
また、プリラッチ・イネーブル信号PLE=Lレベル、ラッチ・イネーブル信号LEP=Lレベル、ラッチ・イネーブル信号LEN=Hレベルとされる。
【0145】
この結果、センスアンプ駆動回路8においては、nMOSトランジスタ27、28=非導通状態、pMOSトランジスタ29=導通状態、nMOSトランジスタ31=導通状態とされ、センスアンプ駆動電圧PSA=電源電圧Vii、センスアンプ駆動電圧NSA=接地電圧VSSとされる。
【0146】
この場合、ビット線BLAの電圧はプリチャージ電圧VPRから僅かに上昇しており、ビット線/BLAの電圧はプリチャージ電圧VPRを維持していることから、センスアンプ7においては、pMOSトランジスタ23がpMOSトランジスタ24よりも導通状態に近い状態になると共に、nMOSトランジスタ26がnMOSトランジスタ25よりも導通状態に近い状態となる。
【0147】
この結果、ビット線BLAにはセンスアンプ駆動電圧線9からpMOSトランジスタ23を介して電荷が供給され、プリチャージ電圧VPRから僅かに上昇しているビット線BLAの電圧は、電源電圧Viiに向かって上昇し始める。
【0148】
これに対して、ビット線/BLAからは、nMOSトランジスタ26を介してセンスアンプ駆動電圧線10に電荷が引き抜かれ、ビット線/BLAの電圧は、プリチャージ電圧VPRから接地電圧VSSに向かって下降し始める。
【0149】
この結果、センスアンプ7は差動増幅動作を行い、pMOSトランジスタ23及びnMOSトランジスタ26は導通状態に向かい、pMOSトランジスタ24及びnMOSトランジスタ25は非導通状態に向かう。
【0150】
そして、pMOSトランジスタ23=導通状態、pMOSトランジスタ24=非導通状態、nMOSトランジスタ25=非導通状態、nMOSトランジスタ26=導通状態、ビット線BLAの電圧=電源電圧Vii、ビット線/BLAの電圧=接地電圧VSSとなる。
【0151】
このビット線BLA、/BLAの電圧状態は、コラム選択回路11のnMOSトランジスタ12、13を介してデータバスDB、/DBに転送される。
【0152】
その後、リセット時になると、ワード線WLの電圧=Lレベルとされ、メモリセル15においては、nMOSトランジスタ17=非導通状態とされ、メモリセル15がビット線BLAから電気的に切り離される。
【0153】
また、ビット線トランスファ・リセット信号BTR=Hレベルとされ、リセット回路55においては、nMOSトランジスタ56、57=導通状態とされて、ビット線BLAと配線58とが接続され、ビット線/BLAと配線59とが接続される。
【0154】
この場合、センスアンプ7によって、配線59=電源電圧Vii、配線58=接地電圧VSSに維持されているので、ビット線BLAの電荷は、nMOSトランジスタ56、配線58及びnMOSトランジスタ26を介してセンスアンプ駆動電圧線10に引き抜かれ、ビット線BLAの電圧は、電源電圧Viiから下降し始める。
【0155】
これに対して、ビット線/BLAには、センスアンプ駆動電圧線9からpMOSトランジスタ23、配線59及びnMOSトランジスタ57を介して電荷が供給され、ビット線/BLAの電圧は、接地電圧VSSから上昇し始める。
【0156】
また、プリラッチ・イネーブル信号PLE=Hレベルとされ、続いて、ラッチ・イネーブル信号LEP=Hレベル、ラッチ・イネーブル信号LEN=Lレベルとされる。
【0157】
この結果、センスアンプ駆動回路8においては、nMOSトランジスタ27、28=導通状態、pMOSトランジスタ29=非導通状態、nMOSトランジスタ31=非導通状態とされ、センスアンプ駆動電圧PSA、NSA=プリチャージ電圧VPRとされる。
【0158】
また、ビット線リセット・ショート信号BRS=Hレベルとされ、ビット線リセット・ショート回路3においては、nMOSトランジスタ18〜20=導通状態とされ、ビット線BLA、/BLAはプリチャージ電圧VPRにプリチャージされ、ビット線BLA、/BLAはリセットされる。
【0159】
また、ビット線トランスファ回路6を構成するnMOSトランジスタ=導通状態とされる。
【0160】
このように、この参考例では、リセット時、ビット線リセット・ショート回路3によるビット線BLA、/BLAのリセットを開始する前に、リセット回路55によりセンスアンプ7を介してビット線BLA、/BLAのリセットを開始し、その後、ビット線リセット・ショート回路3により、ビット線BLA、/BLAのリセットを完了させるとしている。
【0161】
したがって、この参考例によれば、リセット時のビット線のプリチャージ時間を短縮し、アクセス終了後のアクセスの高速化を図ることができると共に、ビット線リセット・ショート回路3を構成するnMOSトランジスタ18〜20等、ビット線リセット・ショート回路を構成するnMOSトランジスタのサイズを小さくすることができる。
【0162】
なお、上述の実施例においては、本発明をシェアード型のDRAMに適用した場合について説明したが、本発明は、1個のビット線対ごとにセンスアンプを設けてなるDRAM、いわゆる、ホールデッド型のDRAM等にも適用することができる。
【0163】
【発明の効果】
以上のように、本発明によれば、リセット時にセンスアンプを介してビット線の電圧をプリチャージ電圧に向かわせるリセット回路を設けるとしたことにより、リセット時のビット線のプリチャージ時間を短縮することができるので、アクセス終了後のアクセスの高速化を図ることができる。
【図面の簡単な説明】
【図1】本発明の第1実施例の要部を示す回路図である。
【図2】本発明の第1実施例の動作を示す波形図である。
【図3】本発明の第2実施例の要部を示す回路図である。
【図4】本発明の第2実施例の動作を示す波形図である。
【図5】 本発明の参考例の要部を示す回路図である。
【図6】 本発明の参考例の動作を示す波形図である。
【図7】従来のDRAMの一例の要部を示す回路図である。
【図8】図7に示す従来のDRAMを構成するメモリセル列、ビット線リセット・ショート回路、ビット線トランスファ回路、センスアンプ及びセンスアンプ駆動回路の構成を示す回路図である。
【図9】図7(図8)に示す従来のDRAMの動作を示す波形図である。
【符号の説明】
WL ワード線
BLA、/BLA ビット線
BRS ビット線リセット・ショート信号
BT ビット線トランスファ信号
PSA、NSA センスアンプ駆動電圧
PLE プリラッチ・イネーブル信号
LEP、LEN ラッチ・イネーブル信号
RSP、RSN リセット信号
BTR ビット線トランスファ・リセット信号
Claims (4)
- データセンス時に第1の電源ノードに第1の電源電圧、第2の電源ノードに第2の電源電圧を与えられ、選択されたメモリセルにより生じる対をなす第1、第2のビット線間の電位差を差動増幅するセンスアンプを有してなる半導体記憶装置において、
前記センスアンプによるデータセンス後、前記第1、第2のビット線にプリチャージ電圧を供給する前に、前記第1の電源ノードに前記第2の電源電圧、前記第2の電源ノードに前記第1の電源電圧を与えることにより、前記センスアンプのプルアップ用のトランジスタ及びプルダウン用のトランジスタを介して前記第1、第2のビット線の電圧をプリチャージ電圧に向かわせるリセット回路を備えていることを特徴とする半導体記憶装置。 - 前記リセット回路は、前記センスアンプに与える前記第1、第2の電源電圧を入れ換えるスイッチ回路を備えて構成されていることを特徴とする請求項1記載の半導体記憶装置。
- 前記スイッチ回路は、前記センスアンプを含む複数のセンスアンプに前記第1、第2の電源電圧を供給するセンスアンプ駆動回路ごとに設けられていることを特徴とする請求項2記載の半導体記憶装置。
- 前記スイッチ回路は、前記センスアンプごとに設けられていることを特徴とする請求項2記載の半導体記憶装置。
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