JPS6034192B2 - メモリ - Google Patents
メモリInfo
- Publication number
- JPS6034192B2 JPS6034192B2 JP52043552A JP4355277A JPS6034192B2 JP S6034192 B2 JPS6034192 B2 JP S6034192B2 JP 52043552 A JP52043552 A JP 52043552A JP 4355277 A JP4355277 A JP 4355277A JP S6034192 B2 JPS6034192 B2 JP S6034192B2
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- JP
- Japan
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- memory
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
｛１｝ 発明の利用分野
本発明は、１トランジスタメモリのセンス回路に関し、
さらに雑音が小さくでき、安定度の高いメモＩＪ‘こ関
するのである。
さらに雑音が小さくでき、安定度の高いメモＩＪ‘こ関
するのである。
｛２） 従来技術
第１図は、従来の１トランジスタメモリのセンス回路お
よび各節点の波形で、１対のデータ線（たとえば１１，
１１）に対し、１つの差動アンプ（ＰＡ）が配置されて
おり、１つのデータ線はｍ個のメモリセル（ＭＣ）を有
し、ＰＡは、第１図に示すようにｎ個ある。
よび各節点の波形で、１対のデータ線（たとえば１１，
１１）に対し、１つの差動アンプ（ＰＡ）が配置されて
おり、１つのデータ線はｍ個のメモリセル（ＭＣ）を有
し、ＰＡは、第１図に示すようにｎ個ある。
メモリセルの読出し‘ま〆モリセルと、ダミーセルと同
時に議出し、メモリセル、ダミーセルが接続されたデー
タ線の電位差をＰＡで差動的に検出する。図ではダミー
セルは省略してある。
時に議出し、メモリセル、ダミーセルが接続されたデー
タ線の電位差をＰＡで差動的に検出する。図ではダミー
セルは省略してある。
ＰＡの一方の端子はすべて共通線１に接続されており、
メモリの微少議出し信号Ｖ，は、パルスマ脚、トランジ
スタＱでＶ２まで増幅されその後パルスＣｐａ２とトラ
ンジスタＱ，で高速に増幅される。今データ線１１のＭ
Ｃが選ばれて情報が“１”（高電圧）の場合のデータ線
１１と１１の波形（データ線１１は実線Ａ）が第１図に
示されている。ワード電圧によってＶ，なる微少電圧差
が生じ、めｐａｏによって、まずＶ２まで増幅され、Ｏ
脚 によって完全に増幅される。以上は、理想的な場合
であるが、ここに、ｎ個のＰＡが同時に動作することに
より、情報検出時にワード線（Ｗ１，Ｗｍなど）とデー
タ線（１１，ｌｎなど）間の結合容量Ｃｃを介して雑音
が生じる。すなわち、今データ線１１の“１”読出しに
着目し、ＰＡに対しデータ線１１側の全データ線（ｌｎ
まで、ｎ−１本）が“０”読み出し（第１図データ線１
１の波形とほぼ同じ）とする。Ｊ側によって（ｎ−１）
本のデータ線力Ｗ２まで変化すること、この電圧変化は
、１本のワード線にＣｃを通して、ＶＮ．だムナ結合す
る。ＶＮ，は次式で示される。ＶＮ．＝Ｃチ辛忌≧に台
にＣＶ２羊芸事Ｖ２ ｛・’ここでＣｗはワード線容
量である。
メモリの微少議出し信号Ｖ，は、パルスマ脚、トランジ
スタＱでＶ２まで増幅されその後パルスＣｐａ２とトラ
ンジスタＱ，で高速に増幅される。今データ線１１のＭ
Ｃが選ばれて情報が“１”（高電圧）の場合のデータ線
１１と１１の波形（データ線１１は実線Ａ）が第１図に
示されている。ワード電圧によってＶ，なる微少電圧差
が生じ、めｐａｏによって、まずＶ２まで増幅され、Ｏ
脚 によって完全に増幅される。以上は、理想的な場合
であるが、ここに、ｎ個のＰＡが同時に動作することに
より、情報検出時にワード線（Ｗ１，Ｗｍなど）とデー
タ線（１１，ｌｎなど）間の結合容量Ｃｃを介して雑音
が生じる。すなわち、今データ線１１の“１”読出しに
着目し、ＰＡに対しデータ線１１側の全データ線（ｌｎ
まで、ｎ−１本）が“０”読み出し（第１図データ線１
１の波形とほぼ同じ）とする。Ｊ側によって（ｎ−１）
本のデータ線力Ｗ２まで変化すること、この電圧変化は
、１本のワード線にＣｃを通して、ＶＮ．だムナ結合す
る。ＶＮ，は次式で示される。ＶＮ．＝Ｃチ辛忌≧に台
にＣＶ２羊芸事Ｖ２ ｛・’ここでＣｗはワード線容
量である。
データ線１１は【１）式の電圧変化をうけたワード線、
（ｍ−１）本と結合する故、データ線１１に生じる雑音
ＶＮは、次式となる。ＶＮ＝−（ｍ−，）ＣＣ ＣＤ＋（ｍ−１に。
（ｍ−１）本と結合する故、データ線１１に生じる雑音
ＶＮは、次式となる。ＶＮ＝−（ｍ−，）ＣＣ ＣＤ＋（ｍ−１に。
・ＶＮ，±−砦．ｃＤ窯Ｃｃ。
ｖ２ （２｝このＶＮにより、データ線１１は、
第１図点線に示すような変化をうけ、マリ２ オン時の
電圧差はＶ２−ＶＮとなり、Ｖ２＜ＶＮなら誤動差とな
り、またＶ２＞Ｖ，Ｊでも電圧差が小さくなるため、Ｃ
Ｍ２ オン後のデータ線１１の電圧が下がり、再書きこ
み電圧が下がり、メモリ動作に重大な支障をきたす。
第１図点線に示すような変化をうけ、マリ２ オン時の
電圧差はＶ２−ＶＮとなり、Ｖ２＜ＶＮなら誤動差とな
り、またＶ２＞Ｖ，Ｊでも電圧差が小さくなるため、Ｃ
Ｍ２ オン後のデータ線１１の電圧が下がり、再書きこ
み電圧が下がり、メモリ動作に重大な支障をきたす。
‘３｝ 発明の目的
本発明の目的は、前記Ｃｃによる雑音ＶＮを小さくし、
安定度の高いメモリを提供することにある。
安定度の高いメモリを提供することにある。
（４）実施例
以下、本発明を実施例を参照して詳細に説明する。
第２図は、本発明による実施例ａおび各節点の波形ｂを
示す。Ｑｏ，Ｑ２は第１図のＱと同じ働き則ちそれぞれ
パルスめもめ， め鼻ａｏによって第１図ｂのように微
少信号Ｖ，を高感度でＶ２まで増幅する働きをし、Ｑ，
，Ｑ３は第１図のＱ，と同じ働き即ちそれぞれパルス中
もａ２，■鼻泌によってその後の高速増幅を行うもので
ある。増幅動作は、第１図と同様である。本発明の特徴
は、ＶＮの式■の中のｍを小さくすることにある。第２
図はｎ→ｎ／２、すなわちＶＮを１′２にしたものであ
る。すなわちｍ個のＰＡを２つの群に分割し、それぞれ
時系列的に動作させることを特徴とする。選択されたデ
ータ線をもつＰＡの層する群（第２図ではデータ線１１
を含む側、ａ群）のＰＡは通常どおり遠く動作させるが
、他の群‘ｂ｝‘ま、ａ群の動作完了後に動作させる。
こうすればａ群とｂ群はお互いに干渉しあうことはない
ためＶＮは、各群内のＰＡ数すなちｎ／２に決まり、Ｖ
Ｎは１／２となる。上記分割を更に進めればＶＮは分割
数だけ小さくなることは、明らかである。但しこの分割
数はメモリのサイクル時間（ｔｃ）内に、すべてのＰＡ
群の動作が完了しなくてはならないことより制限される
。本実施例によれば、同時に動作するＰＡが減少するた
め、瞬時電流が流れるという効果がある。
示す。Ｑｏ，Ｑ２は第１図のＱと同じ働き則ちそれぞれ
パルスめもめ， め鼻ａｏによって第１図ｂのように微
少信号Ｖ，を高感度でＶ２まで増幅する働きをし、Ｑ，
，Ｑ３は第１図のＱ，と同じ働き即ちそれぞれパルス中
もａ２，■鼻泌によってその後の高速増幅を行うもので
ある。増幅動作は、第１図と同様である。本発明の特徴
は、ＶＮの式■の中のｍを小さくすることにある。第２
図はｎ→ｎ／２、すなわちＶＮを１′２にしたものであ
る。すなわちｍ個のＰＡを２つの群に分割し、それぞれ
時系列的に動作させることを特徴とする。選択されたデ
ータ線をもつＰＡの層する群（第２図ではデータ線１１
を含む側、ａ群）のＰＡは通常どおり遠く動作させるが
、他の群‘ｂ｝‘ま、ａ群の動作完了後に動作させる。
こうすればａ群とｂ群はお互いに干渉しあうことはない
ためＶＮは、各群内のＰＡ数すなちｎ／２に決まり、Ｖ
Ｎは１／２となる。上記分割を更に進めればＶＮは分割
数だけ小さくなることは、明らかである。但しこの分割
数はメモリのサイクル時間（ｔｃ）内に、すべてのＰＡ
群の動作が完了しなくてはならないことより制限される
。本実施例によれば、同時に動作するＰＡが減少するた
め、瞬時電流が流れるという効果がある。
これは、メモリ容量の増加と判に同時動作するＰＡも増
加し瞬時電流が大きくなっている今日では、重大な効果
である。つまり、大瞬時電流は、配線の溶断を引き起こ
すからである。尚、ＰＡ群を２分割する場合は１本の共
通線１を分割するだけで実現できるのに対し、３つ以上
に分割する場合は新たな共通線１を設けなければならず
、レイアウト上不都合であるが同時動作のＰＡを減らす
という点では効果的である。結合容量Ｃｃによるこの雑
音ＶＮはメモリ容量（ｎｘｍ）が増大すればするほど大
きくなる（式ｔ２｝）ため、本発明は、大容量メモリに
なればなるほど重要となってくることは明らかである。
加し瞬時電流が大きくなっている今日では、重大な効果
である。つまり、大瞬時電流は、配線の溶断を引き起こ
すからである。尚、ＰＡ群を２分割する場合は１本の共
通線１を分割するだけで実現できるのに対し、３つ以上
に分割する場合は新たな共通線１を設けなければならず
、レイアウト上不都合であるが同時動作のＰＡを減らす
という点では効果的である。結合容量Ｃｃによるこの雑
音ＶＮはメモリ容量（ｎｘｍ）が増大すればするほど大
きくなる（式ｔ２｝）ため、本発明は、大容量メモリに
なればなるほど重要となってくることは明らかである。
第１図は、従来のセンス回路および各節点の波形、第２
図は、本発明による一実施例である。 多プ図努多図
図は、本発明による一実施例である。 多プ図努多図
Claims (1)
- 【特許請求の範囲】 １ ワード選択信号により複数のメモリセルが選択され
、対応するデータ線に現われた信号を夫々のセンスアン
プで増幅するメモリにおいて、該複数のセンスアンプは
２以上の群に分割され夫々の群を別々のタイミングで動
作させる制御手段を有することを特徴とするメモリ。 ２ 該複数のセンスアンプは２つの群に分割されること
を特徴とする第１項記載のメモリ。 ３ 該制御手段は選択されるべき１つのメモリセルが接
続されたデータ線のセンスアンプを含む群を最初のタイ
ミングで動作させるものであることを特徴とする第１項
記載のメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52043552A JPS6034192B2 (ja) | 1977-04-18 | 1977-04-18 | メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52043552A JPS6034192B2 (ja) | 1977-04-18 | 1977-04-18 | メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53128949A JPS53128949A (en) | 1978-11-10 |
| JPS6034192B2 true JPS6034192B2 (ja) | 1985-08-07 |
Family
ID=12666907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52043552A Expired JPS6034192B2 (ja) | 1977-04-18 | 1977-04-18 | メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034192B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4222112A (en) * | 1979-02-09 | 1980-09-09 | Bell Telephone Laboratories, Incorporated | Dynamic RAM organization for reducing peak current |
| JPS56114546A (en) * | 1980-02-14 | 1981-09-09 | Gunei Kagaku Kogyo Kk | Resin coated sand for shell mold |
| JPS6029998A (ja) * | 1983-07-28 | 1985-02-15 | Nec Corp | ダイナミツクメモリ |
| JPS618796A (ja) * | 1984-06-20 | 1986-01-16 | Nec Corp | ダイナミツクメモリ |
| JPS6120297A (ja) * | 1984-07-06 | 1986-01-29 | Toshiba Corp | 半導体メモリのセンスアンプ駆動信号供給回路 |
| EP0380109B1 (en) * | 1989-01-27 | 1995-04-26 | Matsushita Electronics Corporation | A semiconductor memory device |
-
1977
- 1977-04-18 JP JP52043552A patent/JPS6034192B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53128949A (en) | 1978-11-10 |
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