JPS63181191A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63181191A JPS63181191A JP62012679A JP1267987A JPS63181191A JP S63181191 A JPS63181191 A JP S63181191A JP 62012679 A JP62012679 A JP 62012679A JP 1267987 A JP1267987 A JP 1267987A JP S63181191 A JPS63181191 A JP S63181191A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- sense amplifier
- signal
- port select
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 230000004913 activation Effects 0.000 claims description 7
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 239000008188 pellet Substances 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体記憶装置に関する。
（従来の技術）
従来、半導体記憶装置において、パスライン上の微小信
号を増幅するために必要なセンス増幅器は、出力端子に
接続されている出力回路の近傍に配置する構成が一般的
であった。
号を増幅するために必要なセンス増幅器は、出力端子に
接続されている出力回路の近傍に配置する構成が一般的
であった。
第４図は上述の構成を有し、かつ、メモリから読出され
た３ビツトからなるデータを同時に出力する端子群を２
つ有し、どちらの端子群に出力させるかを自由に選択で
きる装置の要部の配置の従来例を示すブロック図である
。
た３ビツトからなるデータを同時に出力する端子群を２
つ有し、どちらの端子群に出力させるかを自由に選択で
きる装置の要部の配置の従来例を示すブロック図である
。
切換回路２および６はポートセレクト信号（不図示）に
よって交互にオン／オフし、メモリセルアレイ９から出
力データバス１上に読出された３ピツトのパラレルデー
タを、２組の出力端子群５゜８のいずれかを選択して出
力させる。センス増幅器２１．２２を構成するセンス増
幅回路２１Ａ〜２１Ｇ、２２Ａ〜２２Ｃは、それぞれが
接続されているデータ線上のデータを増幅する。出力回
路４．７は、前記の増幅されたデータを保持し、それぞ
れ出力端子群５．８に出力する。
よって交互にオン／オフし、メモリセルアレイ９から出
力データバス１上に読出された３ピツトのパラレルデー
タを、２組の出力端子群５゜８のいずれかを選択して出
力させる。センス増幅器２１．２２を構成するセンス増
幅回路２１Ａ〜２１Ｇ、２２Ａ〜２２Ｃは、それぞれが
接続されているデータ線上のデータを増幅する。出力回
路４．７は、前記の増幅されたデータを保持し、それぞ
れ出力端子群５．８に出力する。
なお、第４図にはメモリセルアレイ９のＩ１０ゲート、
Ｉ１０ゲートのアドレス発生回路、センス増幅器２１，
２２．の活性タイミング信号発生回路、切換回路２，６
の切換制御をするポートセレクト信号発生回路およびこ
れらの回路が出力する制御信号の信号線は図示されてい
ない。
Ｉ１０ゲートのアドレス発生回路、センス増幅器２１，
２２．の活性タイミング信号発生回路、切換回路２，６
の切換制御をするポートセレクト信号発生回路およびこ
れらの回路が出力する制御信号の信号線は図示されてい
ない。
上述した従来の半導体記憶装置では、センス増幅器２１
．２２は、それに接続されている部分の容１が大きい場
合には大きな能力が要求され、それはペレット上で大き
な面積を必要とし、容量の大部分を占める出力データバ
ス１全体が動作中の片側のセンス増幅器２１または２２
に接続されているため、センス増幅器２１．２２は大ぎ
な能力が要求され、ベレットサイズを大ぎくするという
欠点がある。
．２２は、それに接続されている部分の容１が大きい場
合には大きな能力が要求され、それはペレット上で大き
な面積を必要とし、容量の大部分を占める出力データバ
ス１全体が動作中の片側のセンス増幅器２１または２２
に接続されているため、センス増幅器２１．２２は大ぎ
な能力が要求され、ベレットサイズを大ぎくするという
欠点がある。
本発明の半導体記憶装置は、メモリのリード／ライトタ
イミングに同期したプリチャージタイミング信号と活性
タイミング信号を発生するタイミング発生回路と、プリ
チャージタイミング信号を入力すると出力データバスを
初期化し、活性タイミング信号を入力すると出力データ
バス上のデータ信号を増幅する１組のセンス増幅回路か
らなる１つのセンス増幅器と、パラレルデータを出力す
る第１および第２の出力端子群と、出力データバス上の
データを入力し保持して第１および第２の出力端子群に
それぞれ出力する第１および第２の出力回路と、ポート
セレクト信号を発生するポートセレクト回路と、ポート
セレクト信号が第１の論理レベルのとき、センス増幅器
と第１の出力回路を接続し、ポートセレクト信号が第２
の論理レベルのとき、その接続を切断する第１の切換回
路と、ポートセレクト信号が第２の論理レベルのとき、
出力データバスと第２の出力回路を接続し、ポートセレ
クト信号が第１の論理レベルのとき、その接続を切断す
る第２の切換回路を有する。
イミングに同期したプリチャージタイミング信号と活性
タイミング信号を発生するタイミング発生回路と、プリ
チャージタイミング信号を入力すると出力データバスを
初期化し、活性タイミング信号を入力すると出力データ
バス上のデータ信号を増幅する１組のセンス増幅回路か
らなる１つのセンス増幅器と、パラレルデータを出力す
る第１および第２の出力端子群と、出力データバス上の
データを入力し保持して第１および第２の出力端子群に
それぞれ出力する第１および第２の出力回路と、ポート
セレクト信号を発生するポートセレクト回路と、ポート
セレクト信号が第１の論理レベルのとき、センス増幅器
と第１の出力回路を接続し、ポートセレクト信号が第２
の論理レベルのとき、その接続を切断する第１の切換回
路と、ポートセレクト信号が第２の論理レベルのとき、
出力データバスと第２の出力回路を接続し、ポートセレ
クト信号が第１の論理レベルのとき、その接続を切断す
る第２の切換回路を有する。
（作用〕
センス増幅器は、メモリのリードサイクルの初期に出力
データバスをプリチャージした復、出力データバス上に
出力されたデータをその出力タイミングに同期して増幅
し、増幅されたパラレルデータは切換回路によって選択
された出力端子群から出力される。
データバスをプリチャージした復、出力データバス上に
出力されたデータをその出力タイミングに同期して増幅
し、増幅されたパラレルデータは切換回路によって選択
された出力端子群から出力される。
したがって、増幅回路は１組のセンス増幅回路からなる
１つの共通のセンス増幅器だけですみ、半導体記憶装置
上の増幅回路が占める面積を小さくすることができる。
１つの共通のセンス増幅器だけですみ、半導体記憶装置
上の増幅回路が占める面積を小さくすることができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の半導体記憶装置の一実施例の要部の配
置を示す図、第２図は本実施例の構成図、第３図（ａ）
および（ｂ）は本実施例の各部の動作を示すタイミング
図である。
置を示す図、第２図は本実施例の構成図、第３図（ａ）
および（ｂ）は本実施例の各部の動作を示すタイミング
図である。
１組のセンス増幅回路３Ａ、３８．３Ｇから成る１つの
センス増幅器３が出力データバス１に接続され、切換回
路２．６はそれぞれセンス増幅器３と出力回路４との間
、および出力データバス１と出力回路７との闇に配置さ
れている。その他の配置は第４図の従来例と同様である
。
センス増幅器３が出力データバス１に接続され、切換回
路２．６はそれぞれセンス増幅器３と出力回路４との間
、および出力データバス１と出力回路７との闇に配置さ
れている。その他の配置は第４図の従来例と同様である
。
センス増幅器３は活性タイミング信号１５の制御により
出力データバスコ上の微小信号を出力回路４および７で
判別が可能なレベルまで増幅する。
出力データバスコ上の微小信号を出力回路４および７で
判別が可能なレベルまで増幅する。
センス増幅器３は、またプリチャージタイミング信号１
６の制御により出力データバス１を初期化する。出力回
路４および７は、入力したパラレルデータを保持し、出
力端子群５および８に出力する。ポートセレクト回路１
０は、外部ポートセレクト信＠ＰＳを入力するとポート
セレクト信号１９．２０を発生する。切換回路２および
６は、ポートセレクト信号１９および２０の制御により
、出力回路４とセンス増幅器３との接続、および出力回
路７と出力データバス１との接続をそれぞれ切換える。
６の制御により出力データバス１を初期化する。出力回
路４および７は、入力したパラレルデータを保持し、出
力端子群５および８に出力する。ポートセレクト回路１
０は、外部ポートセレクト信＠ＰＳを入力するとポート
セレクト信号１９．２０を発生する。切換回路２および
６は、ポートセレクト信号１９および２０の制御により
、出力回路４とセンス増幅器３との接続、および出力回
路７と出力データバス１との接続をそれぞれ切換える。
タイミング発生回路１１は外部リクエスト信号ＲＥＱに
同期したタイミング信号を発生する回路で、活性タイミ
ング信号１５．プリチャージタイミング信号１６を発生
してセンス増幅器３．に出力し、また、アドレス決定タ
イミング信号１７を発生する。アドレス発生回路１２は
選択すべきＩ１０ゲートのアドレスを発生し、アドレス
決定タイミング図＠１７に同期してゲート選択信号１８
を出力する。Ｉ１０ゲート１３はゲート選択信号１８を
入力し、メモリセルアレイ９のチップ選択およびリード
／ライトを制御する。
同期したタイミング信号を発生する回路で、活性タイミ
ング信号１５．プリチャージタイミング信号１６を発生
してセンス増幅器３．に出力し、また、アドレス決定タ
イミング信号１７を発生する。アドレス発生回路１２は
選択すべきＩ１０ゲートのアドレスを発生し、アドレス
決定タイミング図＠１７に同期してゲート選択信号１８
を出力する。Ｉ１０ゲート１３はゲート選択信号１８を
入力し、メモリセルアレイ９のチップ選択およびリード
／ライトを制御する。
次に、本実施例の動作について第３図により説明する。
データの出力を要求する外部リクエスト信号ＲＥＱが外
部からタイミング発生回路１１に入力すると（第３図（
ａ） ） 、その立下りに同期してプリチャージタイミ
ング信号１６が出力され、センス増幅器３はプリチャー
ジタイミング信号１６のアップエツジで出力データバス
コを初期化する。
部からタイミング発生回路１１に入力すると（第３図（
ａ） ） 、その立下りに同期してプリチャージタイミ
ング信号１６が出力され、センス増幅器３はプリチャー
ジタイミング信号１６のアップエツジで出力データバス
コを初期化する。
一方、アドレス発生回路１２はタイミング発生回路１１
が外部リクエスト信号ＲＥＱに同期して出力するアドレ
ス決定タイミング信号１７を入力するとゲート選択信号
１８を出力し、ゲート選択信号１８のアップエツジに同
期してＩ１０ゲート１３を経てデータがメモリセルアレ
イ９から出力データバス１上に読出される。出力データ
バス１上のデータは活性タイミング信号１５のタイミン
グで、センス増幅器３によって増幅される。切換回路２
．６は外部ポートセレクト信号ＰＳがハイレベルの期間
には切換回路２が開いて切換回路６が閏じ、ロウレベル
の期間には切換回路２が閉じて切換回路６が開く動作を
する（第３図（ｂ））。
が外部リクエスト信号ＲＥＱに同期して出力するアドレ
ス決定タイミング信号１７を入力するとゲート選択信号
１８を出力し、ゲート選択信号１８のアップエツジに同
期してＩ１０ゲート１３を経てデータがメモリセルアレ
イ９から出力データバス１上に読出される。出力データ
バス１上のデータは活性タイミング信号１５のタイミン
グで、センス増幅器３によって増幅される。切換回路２
．６は外部ポートセレクト信号ＰＳがハイレベルの期間
には切換回路２が開いて切換回路６が閏じ、ロウレベル
の期間には切換回路２が閉じて切換回路６が開く動作を
する（第３図（ｂ））。
したがって、メモリセルアレイ９から読出され、増幅さ
れたパラレルデータはリクエスト信号ＲＥＱに同期して
出力回路４または７を経由して出力端子群５または８か
ら選択出力される。
れたパラレルデータはリクエスト信号ＲＥＱに同期して
出力回路４または７を経由して出力端子群５または８か
ら選択出力される。
なお、本実施例では、中間レベルのプリチャージが行な
われているが、ハイレベルまたはロウレベルのプリチャ
ージも可能である。
われているが、ハイレベルまたはロウレベルのプリチャ
ージも可能である。
〔発明の効果〕
以上説明したように本発明は、パラレルデータを、出力
デニタバスに接続された共通のセンス増幅器で増幅した
後、２つの出力端子群のそれぞれから選択出力すること
により・、半導体記憶１ｉｆｔ上の増幅回路の占める面
積を小さくすることができ、チップサイズが小さく高密
度の半導体集積回路装訂を得ることができる効果がある
。
デニタバスに接続された共通のセンス増幅器で増幅した
後、２つの出力端子群のそれぞれから選択出力すること
により・、半導体記憶１ｉｆｔ上の増幅回路の占める面
積を小さくすることができ、チップサイズが小さく高密
度の半導体集積回路装訂を得ることができる効果がある
。
第１図は本発明の半導体記憶装置の一実施例の要部の配
置を示す図、第２図は本実施例の構成図、第３図（ａ）
および（ｂ）は本実施例の各部の動作を示すタイミング
図、第４図は半導体記憶装置の要・部の配置の従来例を
示す図である。 １・・・出力データバス、 ２．６・・・切換回路、 ３・・・センス増幅器、 ３Ａ、３Ｂ、３Ｇ・・・センス増幅回路、４．７・・・
出力回路、 ５．８・・・出力端子部、 ９・・・メモリセルアレイ、 １０・・・ポートセレクト回路、 １１・・・タイミング発生回路、 １２・・・アドレス発生回路、 １３・・・【１０ゲート、 １５・・・活性タイミング信号、 １６・・・プリチャージタイミング信号、１７・・・ア
ドレス決定タイミング信号、１８・・・ゲート選択信号
、 １９．２０・・・ポートセレクト信号、ＰＳ・・・外部
ポートセレクト信号、 ＲＥＱ・・・外部リクエスト信号。
置を示す図、第２図は本実施例の構成図、第３図（ａ）
および（ｂ）は本実施例の各部の動作を示すタイミング
図、第４図は半導体記憶装置の要・部の配置の従来例を
示す図である。 １・・・出力データバス、 ２．６・・・切換回路、 ３・・・センス増幅器、 ３Ａ、３Ｂ、３Ｇ・・・センス増幅回路、４．７・・・
出力回路、 ５．８・・・出力端子部、 ９・・・メモリセルアレイ、 １０・・・ポートセレクト回路、 １１・・・タイミング発生回路、 １２・・・アドレス発生回路、 １３・・・【１０ゲート、 １５・・・活性タイミング信号、 １６・・・プリチャージタイミング信号、１７・・・ア
ドレス決定タイミング信号、１８・・・ゲート選択信号
、 １９．２０・・・ポートセレクト信号、ＰＳ・・・外部
ポートセレクト信号、 ＲＥＱ・・・外部リクエスト信号。
Claims (1)
- 【特許請求の範囲】 半導体記憶装置において、 メモリのリード／ライトタイミングに同期したプリチャ
ージタイミング信号と活性タイミング信号を発生するタ
イミング発生回路と、 プリチャージタイミング信号を入力すると出力データバ
スを初期化し、活性タイミング信号を入力すると出力デ
ータバス上のデータ信号を増幅する１組のセンス増幅回
路からなる１つのセンス増幅器と、 パラレルデータを出力する第１および第２の出力端子群
と、 出力データバスから転送されたデータを入力し保持して
第１および第２の出力端子群にそれぞれ出力する第１お
よび第２の出力回路と、 ポートセレクト信号を発生するポートセレクト回路と、 ポートセレクト信号が第１の論理レベルのとき、センス
増幅器と第１の出力回路を接続し、ポートセレクト信号
が第２の論理レベルのとき、その接続を切断する第１の
切換回路と、 ポートセレクト信号が第２の論理レベルのとき、出力デ
ータバスと第２の出力回路を接続し、ポートセレクト信
号が第１の論理レベルのとき、その接続を切断する第２
の切換回路を有することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62012679A JPS63181191A (ja) | 1987-01-21 | 1987-01-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62012679A JPS63181191A (ja) | 1987-01-21 | 1987-01-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63181191A true JPS63181191A (ja) | 1988-07-26 |
Family
ID=11812064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62012679A Pending JPS63181191A (ja) | 1987-01-21 | 1987-01-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63181191A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7633147B2 (en) | 2002-09-26 | 2009-12-15 | Elpida Memory, Inc. | Semiconductor unit having two device terminals for every one input/output signal |
| JP2012513073A (ja) * | 2008-12-19 | 2012-06-07 | フルクラム・マイクロシステムズ・インコーポレーテッド | 偽性デュアルポート型ｓｒａｍ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60125994A (ja) * | 1983-12-13 | 1985-07-05 | Nec Corp | 同時アクセス方式メモリ |
-
1987
- 1987-01-21 JP JP62012679A patent/JPS63181191A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60125994A (ja) * | 1983-12-13 | 1985-07-05 | Nec Corp | 同時アクセス方式メモリ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7633147B2 (en) | 2002-09-26 | 2009-12-15 | Elpida Memory, Inc. | Semiconductor unit having two device terminals for every one input/output signal |
| JP2012513073A (ja) * | 2008-12-19 | 2012-06-07 | フルクラム・マイクロシステムズ・インコーポレーテッド | 偽性デュアルポート型ｓｒａｍ |
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